KR100243883B1 - 강유전체 메모리 장치 - Google Patents

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KR100243883B1
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다츠미 스미
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모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

메모리셀 캐패시터가 강유전체 캐패시터로 구성된 강유전체 메모리장치에 있어서, 본체 메모리셀 캐패시터(C0)(C1)에 소정의 전계를 인가하여 기록동작을 한 뒤, 이 메모리셀 캐패시터(C0)(C1)에 걸리는 전계를 제로로 한다. 이와 같이 해서, 강유전체 캐패시터에 전계를 가능한한 걸리지 않도록 동작시킨다. 그 결과, 강유전체 캐패시터의 특성열화가 억제되어 강유전체 메모리장치의 오동작이 일어나기 어려워진다.

Description

강유전체 메모리 장치
본 발명은 강유전체 캐패시터의 전계인가에 의한 오동작이 일어나기 어려운 강유전체 메머리장치에 관한 것이다.
최근, 메모리셀의 케패시터의 강유전체 재료를 사용함으로써 기억데이터의 불휘발성을 실현한 강유전체 메모리장치가 고안되어 있다. 강유전체 캐패시터는 히스테리시스 특성을 가지며, 전계가 제로일 때에도 이력(履曆)에 따른 다른 극성의 잔류 분극이 남는다. 기억데이터를 강유전체 캐패시터의 잔류 분극으로 나타냄으로써 불휘발성 메모리장치를 실현할 수 있다.
미국특허 4,873,664호에는 2가지 타입의 강유전체 메모리장치가 개시되어 있다. 제1타입은 메모리셀을 1비트당 1개의 트랜지스터와 1개의 캐패시터(1T1C)로 구성한 것이다. 예를 들면 256개의 본체 메모리셀(노멀셀)마다 1개의 더미 메모리셀(기준셀)이 배치된다.
제2타입은 더미 메모리셀을 배치하지 않고, 메모리셀을 1비트당 2개의 트랜지스터와 2개의 캐패시터(2T2C)로 구성한 것이다. 1쌍의 상보데이타가 1쌍의 강유전체 캐패시터에 기억된다.
캐패시터를 구성하는 강유전체 재료로서는 KNO3, PbLaO3-ZrO2-TiO2및 PbTiO3-PbZrO3등에 알려져 있다. PCT국제 공개 제WO 93/12545 공보에는 강유전체 메모리장치에 적합한 PbTiO3-PbZrO3에 비해 극단적으로 피로가 적은 강유전체 재료도 개시되어 있다.
상기 미국특허 4,873,664호의 1T1C 타입의 강유전체 메모리장치에 의히면, 더미 메모리셀 캐패시터는 본체 메모리셀 캐패시터의 적어도 2배의 용량, 즉, 적어도 2배의 면적을 가진다. 또, 본체 메모리셀 캐패시터는 판독시에 기억데이터에 따라 분극이 반전된 후에 원래의 분극상태로 돌아가거나, 혹은 반전하지 않고 원래의 분극상태를 유지한다. 이에 반해, 더미 메모리셀 캐패시터는 본체 메모리셀의 기억데이터 여하에 관계없이 반전하지 않고 원래의 분극상태를 유지한다. 결국 본체 메모리셀 캐패시터는 전극간에 걸리는 전압을 플러스 및 마이너스의 양극성에서 동작시키는데 반해, 더미 메모리셀 캐패시터는 전극간에 걸리는 전압을 항상 편극성에서 동작시킨다.
본체 메모리셀 캐패시터의 셀플레이트 전극의 인가전압, 더미 메모리셀 캐패시터의 셀플레이트 전극(더미 셀플레이트 전극)의 인가전압, 본체 메모리셀 트랜지스터의 게이트전극에 접속된 워드선의 인가전압 및, 더미 메모리셀 트랜지스터의 게이트전극에 접속된 워드선(더미 워드선)의 인가전압은 어느 것이든 전원전압과 같이 5V이다.
데이터 판독시에는 워드선 및 셀플레이트 전극에 동시에 전압을 인가한다. 또, 본체 메모리셀의 기억데이터 여하에 관계없이 본체 메모리셀 캐패시터의 셀플레이트 전극의 전압을 저하시킨 후에 워드선 및 더미 워드선의 전압을 저하시키고, 그 후에 비트선을 프리차지(precharge)한다. 또, 워드선 및 더미 워드선의 전압저하와 동시에 더미 메모리셀 캐패시터의 셀플레이트 전극의 전압을 저하시킨다.
종래의 1T1C 타입의 강유전체 메모리장치는 상기와 같이 본체 메모리셀 캐패시터에 전계가 남은 상태에서 워드선을 저하시키기 때문에 캐패시터에 전계가 남은 상태가 계속된다. 그 결과, 캐패시터에 전계 스트레스(stress)가 걸리고, 특히 고전압이나 고온 조건하에서는 캐패시터를 열화시키는 요인이 된다. 또, 메모리셀 캐패시터에 전계가 남아 았지 않도록 하기 위해, 비트선을 셀플레이트와 같은 전위로 할 때, 셀플레이트의 구동능력이 작으면 셀플레이트 전위는 마이너스 전위가 되는 경우가 있다. 이 경우, 셀플레이트에 접속되어 있는 메모리셀 캐패시터의 "L"데이터가 파괴될 우려가 있다.
또, 전원전압이 높아지면 메모리셀 캐패시터에 걸리는 전계가 메모리셀 캐패시터의 특성을 열화시키는데, 그 결과 동작 마진(margin)이 적어진다는 문제도 있다. 이러한 문제는 1T1C 타입과 2T2C타입에 공통된 문제이다.
본 발명의 목적은 강유전체 캐패시터의 전계인가 영향을 완화하고, 강유전체 메모리장치의 오동작을 방지하는데 있다.
본 발명의 제1구성에 의한 강유전체 메모리장치는, 제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터와, 더미 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터와, 상기 제1 및 제2강유전체 캐패시터의 적어도 한쪽에 대하여 설치되어 해당 강유전체 캐패시터를 접지전위로 접속하는 것이 가능한 리세트회로를 구비하고, 상기 제1 및 제2강유전체 캐패시터에 각각 소정의 전계를 인가한 후에 상기 리세트회로의 접속동작에 의해 해당 전계를 제로로 하는 것을 특징으로 한다.
본 발명의 제2구성에 의한 강유전체 메모리장치는, 상기 제1구성에 추가하여, 상기 리세트회로는, 제1강유전체 캐패시터에서는 제1비트선을 통해 전계를 제로로 하고, 제2강유전체 캐패시터에서는 제2메모리셀 트랜지스터에 접속된 측의 전극에 접속된 회로를 통해서 접지전위에 접혹함으로써 전계를 제로로 하도록 구성된 것을 특징으로 한다.
본 발명의 제3구성에 의한 강유전체 메모리장치는, 상기 제1구성에 추가하여, 상기 리세트회로는, 제1강유전체 캐패시터에서는 제1비트선을 통해 전계를 제로로 하고, 제2강유전체 캐패시터에서는 인가된 소정의 전계와 역방향의 전계를 인가시키지 않고 제2비트선을 통해 전계를 제로로 하도록 구성된 것을 특징으로 한다.
상기와 같은 본 발명의 제1~제3의 구성에 의하면, 판독시에 강유전체 캐패시터에 전계가 인가된 후에 전계를 제로로 하는 동작이 행해짐으로써, 캐패시터에 대한 전계 스트레스가 저감되어 캐패시터의 열화가 완화된다.
본 발명의 제4구성에 의한 강유전체 메모리장치는, 제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터와, 본체 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터와, 상기 제1및 제2강유전체 캐패시터에 대하여 설치되고 해당 강유전체 캐패시터를 접지전위에 접속하는 것이 가능한 리세트회로를 구비하고, 상기 제1 및 제2강유전체 캐패시터에 각각 소정의 전계를 인가한 후에 상기 리세트회로의 접속동작에 의해 해당전계를 제로로 하는 것을 특징으로 한다.
본 발명의 제5구성에 의한 강유전체 메모리장치는, 상기 제4구성에 추가하여, 상기 리세트회로는, 상기 제1 및 제2비트선이 제1제어신호를 게이트신호로 하는 제3 및 제4트랜지스터를 통해 비트선 프리차지 전압원에 접속됨과 동시에, 제2제어신호를 게이트신호로 하는 제5트랜지스터를 통해 이콜라이즈 접속가능하도록 구성되고, 상기 제1 및 제2강유전체 캐패시터에 전계를 인가한 후에 각각 상기 제1 또는 제2비트선을 통해 그 전계를 제로로 할 때, 상기 제1제어신호로 제1 및 제2비트선을 상기 비트선 프리차지 전압원에 접속한 후에 상기 제5트랜지스터에 의해 상기 제1 및 제2비트선을 이콜라이즈 접속하는 것을 특징으로 한다.
상기와 같은 본 발명의 제5의 구성에 의하면, 비트선의 이콜라이즈와 프리차지를 별도의 제어신호로 제어함으로써, 예를 들면 2T2C형 메모리셀 구성에 있어서 상보데이터의 L데이터 파괴 우려를 저감할 수 있다.
본 발명의 제6구성에 의한 강유전체 메모리장치는, 상기 제4구성에 추가하여, 상기 리세트회로는, 상기 제1비트선을 비트선 프리차지 전압원에 접속하는 회로와, 상기 제2비트선을 비트선 프리차지 전압원에 접속하는 회로를 구비하고, 상기 제1 및 제2의 강유전체 캐패시터에 전계를 인가한 후에 각각 상기 제1 또는 제2비트선을 통해 그 전계를 제로로 할 때, 상기 제1 및 제2비트선중 논리전압 "L"인 비트선을 플로팅상태로 하고, 논리전압 "H"인 비트선을 비트선 프리차지 전압원에 접속한 뒤, 논리전압 "L"인 비트선을 비트선 프리차지 전압원에 접속하는 것을 특징으로 한다.
상기와 같은 본 발명의 제6의 구성에 의하면, L데이터의 비트선을 플로팅 상태로 하고, H데이터의 비트선을 비트선 프리차지 전압원으로 함으로써, 셀플레이트의 전위가 L레벨에서 좀더 저하되면 플로팅상태의 L데이터 비트선의 전위도 저하되므로, L데이터의 파괴 우려를 저감할 수 있다.
본 발명의 제7구성에 의한 강유전체 메모리장치는, 상기 제4구성에 추가하여, 상기 리세트회로는, 각각이 개별 구동 드라이버에 의하여 구동되는, 제1강유전체 캐패시터에 접속된 제1셀플레이트전극과, 제2셀플레이트전극을 구비하고, 상기 제1 및 제2강유전체 캐패시터에는 상보데이터가 기억되고, 상기 제1 및 제2강유전체 캐패시터에 전계를 인가한 후에 각각 제1 또는 제2비트선을 통해 그 전계를 제로로 하도록 구성한 것을 특징으로 한다.
상기와 같은 본 발명의 제6의 구성에 의하면, 예를 들면, 2T2C형 메로리셀 구성에 있어서, 상보데이터의 셀플레이트 전극을 별도의 전극으로 하고, 구동회로도 각각 개별적으로배치함으로써, 각 셀플레이트 전극의 상호영향을 없애고, 비트선을 L로 하여 전계를 제로로 하는 동작시 L데이터가 파괴되는 우려를 저감할 수 있다.
본 발명의 제8구성에 의한 강유전체 메모리장치는, 상기 제4구성에 추가하여, 상기 리세트회로는, 각각이 개별로 구동되는, 제1메모리셀 트랜지스터의 게이트가 접속되는 제1워드선과, 제2메모리셀 트랜지스터의 게이트가 접속되는 제2워드선을 구비하고, 상기 제1 및 제2메모리셀 트랜지스터가 모두 온상태로 되며 상기 제1비트선이 "L"레벨이고 또는 상기 제2비트선이 "H"레벨로 된 후에, 상기 제2메모리셀 트랜지스터가 오프상태로 되고, 그후에 상기 제2비트선이 "H"레벨에서 "L"레벨로 변환하도록 구성된 것을 특징으로 한다.
제1도는 본 발명의 제1실시예에 따른 강유전체 메모리장치의 회로구성도.
제2도는 제1도의 강유전체 메모리장치의 동작타이밍도.
제3도는 본 발명의 제2실시예에 따른 강유전체 메모리장치의 회로구성도.
제4도는 제3도의 강유전체 메모리장치의 동작타이밍도.
제5도는 본 발명이 제3실시예에 따른 강유전체 메모리장치의 동작 타이밍도.
제6도는 본 발명의 제4실시예에 따른 강유전체 메모리장치이 회로구성도.
제7도는 제6도의 강유전체 메모리장치의 동작타이밍도.
제8도는 본 발명의 제5실시예에 따른 강유전체 메모리장치의 회로구성도.
제9도는 제8도의 강유전체 메모리장치의 동작타이밍도.
제10도는 본 발명의 제6실시예에 따른 강유전체 메모리장치의 회로구성도.
제11도는 제10도의 강유전체 메모리장치의 동작타이밍도.
제12도는 본 발명의 제7실시예에 따른 강유전체 메모리장치의 회로구성도.
제13도는 제12도의 강유전체 메모리장치의 동작타이밍도.
제14도는 본 발명의 제8실시예에 따른 강유전체 메모리장치의 회로구성도.
제15도는 본 발명의 제9실시예에 따른 강유전체 메모리장치의 회로구성도.
제16도는 본 발명의 제10실시예에 다른 강유전체 메모리장치의 회로구성도.
제17도는 제16도의 강유전체 메모리장치의 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
WLO-WL255 : 워드선 DLW0, DLW1 : 더미워드선
BL, /BL : 비트선 CP : 셀플레이트 전극
DCP : 더미 셀플레이트 전극 BP : 비트선 프라차지 제어신호
DCRST : 더미 메모리셀 데이터 초기화용 제어신호
이하, 본 발명에 실시형태를 실시예와 도면을 이용해서 설명한다.
[실시예 1]
제1실시예에 관한 강유전체 메모리장치의 회로구성을 제1도에 도시했다. 이 강유전체 메모리장치의 동작타이밍도는 제2도에 도시했다. 이 강유전체 메모리장치의 메모리셀을 1비트의 데이터를 하나의 트랜지스터와 하나의 강유전체 캐패시터에서 기억된다.
제1도에 있어서, WLO-W 255는 워드선, DWL0, DWL1은 더미워드선, BL, /BL은 비트선, CP는 셀플레이트 전극, DCP는 더미 셀플레이트 전극, BP는 비트선 프리차지 제어신호, DCRST는 더미 메모리셀 데이터 초기화용 제어신호, SAE는 센스앰프 제어신호, VSS는 접지전압, SA는 센스앰프, CO-C255는 본체 메모리셀 캐패시터, DC0, DC1은 더미 메모리셀 캐패시터, Qn0~Qn255, QnD0, QnD1, QnR0, QnR1 및 QnBP0, QnBP1은 N채널형 MOS 트랜지스터이다. 이하, Qn0~Qn255를 본체 메모리셀 트랜지스터, Qn0 및 QnD1을 더미 메모리셀 트랜지스터라 한다.
먼저, 제1도의 회로구성도에 대해 설명한다. 센스앰프(SA)에 비트선(BL,/BL)이 접속되어 있다. 센스앰프(SA)는 센스앰프 제어신호(SAE)에 의해 제어된다. 더미 메모리셀 캐패시터(DC0)의 제1전극은 게이트전극이 더미 워드선(DWL0)에 접속된 더미 메모리셀 트랜지스터(QnD0)를 통해 비트선(/BL)에 접속되며, 제2전극은 더미 셀플레이트 전극(DCP)에 접속되어 있다.
더미 메모리셀 캐패시터(DC1)은 제1전극은 게이트전극이 더미워드선(DWL1)에 접속된 더미 메모리셀 트랜지스터(QnD1)를 통해 비트선(BL)에 접속되며, 제2전극은 더미 셀플레이트 전극(DCP)에 접속되어 있다. 또, 양 더미 메모리 셀 캐패시터(DC0,DC1)의 제1전극은 더미 메모리셀 데이터 초기화용 제어신호(DCRST)가 게이트전극에 인가되는 N채널형 MOS 트랜지스터(QnR0)(QnR1)를 통해 더미 메모리셀 데이터 초기화 저압인 접지전압(VSS)에 접속되어 있다.
한편, 본체 메모리셀 캐패시터(CO)의 제1전극은 게이트전극이 워드선(WLO)에 접속된 본체 메모리셀 트랜지스터(Qn0)을 통해 비트선(BL)에 접속되며, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다. 본체 메모리셀 캐패시터(C1)의 제1전극은 게이트전극이 워드선(WL1)에 접속된 본체 메모리셀 트랜지스터(Qn1)를 통해 비트선(/BL)에 접속되며, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다.
본체 메모리셀 캐패시터(CO)의 유지데이터를 판독하는 경우의 동작타이밍을 제2도에 나타냈다. 먼저, 초기상태로 하여 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써, 비트선(BL,/BL)을 논리전압 "L"로 한다. 또, 워드선(WL0~WL255), 더미 워드선(DWL0,DWL1), 셀플레이트 전극(CP), 더미 셀플레이트 전극(DCP)을 논리전압 "L"로 한다. 또, 더미 메모리셀 데이터 초기화용 제어신호(DCRST)를 논리전압 "H"로 하고, 양 더미 메모리셀 캐패시터(DC0, DC1)를 초기화 한다.
다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "L"로 함으로써 비트선(BL,/BL)을 플로팅상태로 하고, 또 더미 메모리셀 데이터 초기화용 제어신호(DCRST)를 논리전압 "L"로 함으로써 양 더미 메모리셀 캐패시터(DC0,DC1)의 제1전극을 플로팅상태로 한다.
다음에, 워드선(WL0), 더미워드선(DWL0), 셀플레이트 전극(CP) 및 더미 셀플레이트 전극(DCP) 을 논리전압 "H"로 함으로써 본체 메모리셀 캐패시터(C0)의 데이터를 비트선(BL)으로, 더미 메모리셀 캐패시터(DC0)의 데이터를 비트선(/BL)으로 판독한다.
다음에, 센스앰프 제어신호(SAE)를 논리전압 "H"로하여 센스앰프(SA)를 동작시킨다. 다음에, 셀플레이트 전극(CP)을 논리전압 "L"로 함으로써, 본체 메모리셀 캐패시터(C0)의 데이터를 재기록한다. 다음에, 더미 워드선(DWL0)을 논리 전압 "L"로 함으로써, 더미 메모리셀 캐패시터(DC0)를 비트선(/BL)으로부터 분리한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA)의 동작을 정지시킨다. 다음에, 비트선 프리차지 제어신호(BP)을 논리전압 "H"로 함으로써 비트선(BL,/BL)을 접지전압(VSS)으로 한다.
이 상태에서 본체 메모리셀 캐패시터(C0)에 전계가 걸리지 않은 상태로 할 수 있다. 또, 더미 메모리셀 데이터 초기화용 제어신호(DCRST)를 논리전압 "H"로 함으로써 더미 메모리셀 캐패시터(DC0)에 전계를 인가하여 더미 메모리셀 캐패시터(DC0)의 상태를 확실하게 복귀시킨다.
다음에, 더미 셀플레이트 전극(DCP)을 논리전압 "L"로 하고, 더미 메모리셀 캐패시터(DC0)에 걸리는 전계를 제로로 한다. 또, 워드선(WL0)을 논리전압 "L"로 함으로써, 본체 메모리셀 캐패시터(C0)를 비트선(BL,/BL)으로부터 분리한다. 이에 따라, 본체 메모리셀 캐패시터(C0)및 더미 메모리셀 캐패시터(DC0)에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다. 여기서 도시한 회로구성 및 동작타이밍은 어디까지나 일예이며, 메모리셀 캐패시터에 걸리는 전계의 관계가 상기와 같은 상태이면 충분하다.
본 실시예의 강유전체 메모리장치의 특징은, 메모리셀 캐패시터에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터 재기록이 종료된다는데 있다. 만일 비트선을 접지전압(VSS)으로 프라차지하기 전에 워드선을 논리전압 "L"로 했을 경우, 메모리셀 캐패시터에 전하가 남아 전하가 리크(leak) 등에 의해 없어질 때 까지 메모리셀 캐패시터에 전계가 계속 걸린다. 이 경우, 메모리셀 캐패시터가 열화될 우려가 있다.
예를 들면, 200×10-9초의 사이클(주기)로 동작하고, 이중에서 메모리셀 캐패시터에 전계가 걸리는 시간이 20×10-9초인 디바이스에서는 메모리셀 캐패시터에 전계가 걸려 있는 시간은 1/10이기 때문에 수명은 10배 향상된다. 동작사이클이 길수록 수명은 향상된다. 덧붙여서 말하면, 종래와 같이 메모리렐 캐패시터에 전하가 남는 동작일 경우에는 사이클시간에 관계없이 전체의 동작시간에 의해 수명이 결정된다.
[실시예 2]
제1실시예에서는 강유전체 메모리셀이 1비트의 데이터를 하나의 트랜지스터와 하나의 강유전체 캐패시터에서 기억한다. 이에 대해, 제2실시예에서는 강유전체 메모리셀이 1비트의 데이터를 2개의 트랜지스터와 2개의 강유전체 캐패시터에서 기억하도록 구성되고, 각각의 강유전체 캐패시터에 상보데이터가 기억된다. 제3도는 본 실시예에 관한 강유전체 메모리장치의 회로구성을 나타내며, 제4도는 그 동작타이밍을 나타낸다.
제3도에 있어서, WL0~WL255는 워드선, BL,/BL은 비트선, CP는 셀플레이트 전극, BP는 비트선 프리차지 제어신호, SAE는 센스앰프 제어신호, VSS는 접지전압, SA는 센스앰프, C0~C255, COB~C255B는 메모리셀 캐패시터, Qn0~Qn255, Qn0B~Qn255B, QnBP0~QnBP2는 N채널형 MOS 트랜지스터이다. 먼저, 제3도의 회로구성도에 대해 설명한다. 센스앰프(SA)에 비트선(BL,/BL)이 접속되어 있다. 센스앰프(SA)는 센스앰프 제어신호(SAE)에 의해 제어된다. 메모리셀 캐패시터(C0)의 제1전극은 게이트전극이 워드선(WL0)에 접속된 메모리셀 트랜지스터(Qn0)를 통해 비트선(BL)에 접속되며, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다. 이 메모리셀 캐패시터(C0)와 쌍을 이루는 메모리셀 캐패시터(COB)의 제1전극은 게이트 전극이 워드선(WL0)에 접속된 메모리셀 트랜지스터(Qn0B)를 통해 비트선(/BL)에 접속되고, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다.
그밖의 메모리셀 캐패시터(C1~C255) 및 (C1B~C255B)의 접속은 메모리셀 캐패시터(C0) 및 (C0B)와 같다. 또, 비트선(BL,/BL)은 N채널형 MOS 트랜지스터 (QnBP2)에서 접속되며, 비트선(BL)과 접지전압(VSS), 비트선(/BL)과 접지전압(VSS)은 각각 N채널형 MOSS 트랜지스터(QnBP0)(QnBP1)에서 접속되며, N채널형 MOS트랜지스터(QnBP0~QnBP2)의 게이트전극은 비트선 프리차지 제어신호(BP)에 접속되어 있다.
이 강유전체 메모리장치 회로의 동작에 대해, 제4도의 동작타이밍도를 참조하면서 설명한다. 먼저, 메모리셀의 데이터를 판독하기 위해 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써, 비트선(BL,/BL)을 논리전압 "L"로 한다. 또, 워드선(WL0~WL255) 및 셀플레이트 전극(CP)을 논리전압 "L"인 접지전압(VSS)으로 한다.
다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "L"로 함으로써 비트선(BL,/BL)을 플로팅상태로 한다. 다음에, 워드선(WL0)과 셀플레이트 전극(CP)을 논리전압 "H"로 하고, 메모리셀 캐패시터(C0) 및 C0B의 데이터를 비트선(BL) 및 비트선(/BL)으로 판독한다. 다음에, 센스엠프 제어신호(SAE)를 논리전압 "H"로 하여 센스앰프(SA)를 동작시킨다. 다음에, 셀플레이트 전극(CP)을 논리전압 "L"로 함으로써, 메모리셀 캐패시터(C0) 및 (COB)의 데이터를 재기록한다.
다음에, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA)의 동작을 정지시킨다. 다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 접지전압(VSS)으로 한다. 이 상태에서 메모리셀 캐패시터(C0)및 (COB)에 전계가 걸리지 않은 상태로 할 수 있다.
다음에, 워드선( WL0)을 논리전압 "L"로 함으로써 메모리셀 캐패시터(C0)및 (COB)를 비트선(BL,/BL)으로부터 분리한다. 이에 따라, 메모리셀 캐패시터에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다. 여기서 나타낸 회로구성 및 동작타이밍은 어디까지나 일예이며, 메모리셀 캐패시터에 걸리는 전계의 관계가 상기와 같은 상태이면 충분하다.
본 실시예의 강유전체 메모리장치의 특징은, 제1실시예와 같이 메모리셀 캐패시터에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터의 재기록이 종료된다는데 있다. 즉, 메모리셀 캐패시터에 전계가 걸려 있는 시간을 단축함으로써 메모리셀 캐패시터의 열화를 방지하여 수명을 길게 할 수 있다.
[실시에 3]
제2실시예에서는 메모리셀 캐패시터에 전하가 남지 않은 상태를 재기록 종료후에 실현하지만, 본 실시예(제3실시예)에서는 판독개시전에도 실현한다. 제2실시예에서와 같이, 본 실시예의 강유전체 메모리장치에 있어서도 강유전체 메모리셀이 1비트의 데이터를 2개의 트랜지스터와 2개의 강유전체 캐패시터에 기억한다. 물론, 제1실시예에서와 같이 1비트의 데이터를 한개의 트랜지스터와 한개의 강유전체 캐패시터에서 기억하도록 강유전체 메모리셀을 구성할 수도 있다. 회로구성도는 제3도에 도시한 제2실시예의 강유전체 메모리장치와 같으므로 설명은 생략한다.
본 실시예의 강유전체 메모리장치의 동작타이밍도를 제5도를 참조하면서 설명한다. 먼저, 메모리셀 데이터를 판독하기 위해 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 논리전압 "L"로 한다. 또, 워드선(WL0~WL255), 셀플레이트 전극(CP)을 논리전압 "L"인 접지전압(VSS)으로 한다.
다음에, 워드선(WL0)을 논리전압 "H"로 하여 메모리셀 캐패시터와 비트선을 접속한다. 이때, 비트선 프리차지 제어신호(BP)가 아직 논리전압 "H"이기 때문에 메모리셀 캐패시터의 양 전극의 전압은 모두 접지전압(VSS)이므로, 전계가 걸리지 않은 상태가 된다. 다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "L"로 함으로써 비트선(BL,/BL)을 플로팅상태로 한다.
다음에, 셀플레이트 전극(CP)을 논리전압 "H"로 하고, 메모리셀 캐패시터(C0) 및(C0B)의 데이터를 비트선(BL) 및 비트선(/BL)으로 판독한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "H"로 하여 센스앰프(SA)를 동작시킨다. 다음에, 셀플레이트 전극(CP)을 논리전압 "L"로 함으로써 메모리셀 캐패시터(C0) 및 (COB)의 데이터를 재기록한다.
다음에, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA)의 동작을 정지시킨다. 다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 접지전압(VSS)으로 한다. 이 상태에서 메모리셀 캐패시터(C0) 및 (C0B)에 전계가 걸리지 않는 상태로 할 수 있다. 다음에, 워드선(WL0)을 논리전압 "L"로 함으로써 메모리셀 캐패시터(C0) 및 (COB)를 비트선(BL,/BL)으로부터 분리한다. 이에 따라 메모리셀 캐패시터에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다.
본 실시예의 강유전체 메모리장치는 제2실시예와 마찬가지로 메모리셀 캐패시터에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터의 재기록이 종료되는 것 외에 다음의 특징을 가진다. 즉, 데이터의 판독전에도 메모리셀 캐패시터의 양 전극에 전계가 걸리지 않는 상태를 실현하므로, 메모리셀 캐패시터 전극중 셀플레이트 전극과는 반대인 플로팅상태의 전극 전압을 리세트할 수 있으며, 이에 따라 데이터 판독시의 전압이 안정된다.
[실시예 4]
제4실시예에 관계된 강유전체 메모리장치의 회로구성을 제6도에 나타냈다. 또, 이 강유전체 메모리장치의 동작타이밍을 제7도에 나타냈다. 이 강유전체 메모리장치의 메모리셀은 1비트의 데이터를 한개의 트랜지스터와 한개의 강유전체 캐패시터에서 기억한다.
제6도에 있어서, WL0~WL255는 워드선, DWL0, DWL1은 더미 워드선, BL, /BL은 비트선, CP는 셀플레이트 전극, DCP는 더미 셀플레이트 전극, BP는 비트선 프리차지 제어신호, SAE는 센스앰프 제어신호, VSS는 접지전압, SA는 센스앰프, C0~C255는 본체 메모리 캐패시터, DC0, DC1은 더미 메모리셀 캐패시터, Qn0~Qn255, QnD0, QnD1, QnBP0 및 QnBP1은 N채널형 MOS 트랜지스터이다. 이하, Qn0~Qn255를 본체 메모리셀 트랜지스터, QnD0 및 QnD1을 더미 메모리셀 트랜지스터라고 한다.
먼저, 제6도의 회로구성에 대해 설명한다. 센스앰프(SA)에 비트선(BL,/BL)이 접속되어 있다. 센스앰프(SA) 센스앰프 제어신호(SAE)에 의해 제어된다. 더미 메모리셀 캐패시터(DC0)의 제1전극은 게이트전극이 더미 워드선(DWL0)에 접속된 더미 메모리셀 트랜지스터(QnD0)를 통해 비트선(/BL)에 접속되고, 제2전극은 더미 셀플레이트 전극(DCP)에 접속되어 있다. 더미 메모리셀 캐패시터(DC1)의 제1전극은 개이트전극이 더미워드선(DWL1)에 접속된 더미 메모리셀 트랜지스터(QnD1)를 통해 비트선(BL)에 접속되며, 제2전극은 더미 셀플레이트 전극(DCP)에 접속되어 있다.
한편, 본체 메모리셀 캐패시터(C0)의 제1전극은 게이트전극이 워드선(WL0)에 접속된 본체 메모리셀 트랜지스터(Qn0)를 통해 비트선(BL)에 접속되며, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다. 본체 메모리셀 캐패시터(C1)의 제1전극은 게이트전극이 워드선(WL1)에 접속된 본체 메모리셀 트랜지스터(Qn1)를 통해 비트선(/BL)에 접속되며, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다.
본체 메모리셀 캐패시터(C0)의 유지데이터를 판독하는 경우의 동작타이밍을 제7도에 나타냈다. 먼저, 초기상태로 하고, 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써, 비트선(BL,/BL)을 논리전압 "L"로 한다. 또, 워드선(WL0~WL255), 더미 워드선(DWL0)(DWL1), 셀플레이트 전극(CP) 및 더미 셀플레이트 전극(DCP)을 논리전압 "L"로 한다.
다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "L"로 함으로써 비트선(BL,/BL)을 플로팅상태로 한다. 다음에, 워드선(WL0), 더미 워드선(DWL0), 셀플레이트 전극(CP) 및 더미셀 플레이트전극(DCP)을 논리전압 "H"로 함으로써 본체 메모리셀 캐패시터(C0)의 데이터를 비트선 (BL)으로, 더미 메모리셀 캐패시터(DC0)의 데이터를 비트선(/BL)으로 판독한다.
다음에, 센스앰프 제어신호(SAE)를 논리전압 "H"로 하여 센스앰프(SA)를 동작시킨다. 다음에, 셀플레이트(CP)를 논리전압 "L"로 함으로써, 본체 메모리셀 캐패시터(C0)의 데이터를 재기록한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA)의 동작을 정지시킨다. 다음에, 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 접지전압(VSS)으로 한다. 이 상태에서 본체 메모리셀 캐패시터(C0)에 전계가 걸리지 않은 상태로 할 수 있다.
다음에, 더미 셀플레이트 전극(DCP)을 논리전압 "L"로 하고, 더미 메모리셀 캐패시터(DC0)에 걸리는 전계를 제로로 한다. 다음에, 워드선(WL0) 및 더미 워드선(DWL0)에 을 논리전압 "L"로 함으로써, 본체 메모리셀 캐패시터(C0) 및 더미 메모리셀 캐패시터(DC0)를 비트선(/BL)으로부터 분리한다. 이에 따라, 본체 메모리셀 캐패시터(C0) 및 더미 메모리셀 캐패시터(DC0)에 전하가 남지 않아 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다.
여기서 도시한 회로구성 및 동작 타이밍은 어디까지나 일예이며, 메모리셀 캐패시터에 걸리는 전계의 관계가 상기와 같은 상태이면 충분하다. 또, 앞에서 설명한 제3실시예와 본 실시예를 조합하여 데이터 판독전에도 메모리셀 캐패시터의 양 전극에 전계가 걸리지 않은 상태를 실현하는 것도 가능하다.
본 실시예의 강유전체 메모리장치의 특징은, 제1실시예와 같이 메모리셀 캐패시터에 전하가 남지 않아 전계가 걸리지 않은 상태에서 데이터의 재기록이 종료된다는데 있다. 또, 제1실시예에서는 더미 메모리셀 데이터를 초기화하기 위한 제어신호와 N채널형 MOS트랜지스터가 필요했으나, 본 실시예에서는 더미 메모리셀 데이터를 초기화하기 위한 특별한 회로요소는 불필요하다.
[실시예 5]
제8도에 제5실시예에 관한 강유전체 메모리장치의 회로구성을 나타냈다. 제9도에는 그 동작타이밍을 나타냈다. 본 실시예의 강유전체 메모리장치에서는 메모리셀부의 비트선 프리차지부와 비트선 이콜아이즈부가 독립되어 있다.
먼저, 제8도의 회로구성도에 대해 설명한다. 센스앰프(SA)에 비트선(BL,/BL)이 접속되어 있다. 센스앰프(SA)는 센스앰프 제어신호(SAE)에 의해 제어된다. 메모리셀 캐패시터(C0)의 제1전극은 게이트전극이 워드선(WL0)에 접속된 메모리셀 트랜지스터(Qn0)를 통해 비트선(BL)에 접속되고, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다.
이 메모리셀 캐패시터(C0)와 쌍을 이루는 메모리셀 캐패시터(C0B)의 제1전극은 게이트전극이 워드선(WL0)에 접속된 메모리셀 트랜지스터(Qn0B)를 통해 비트선(/BL)에 접속되며, 제2전극은 셀플레이트 전극(CP)에 접속되어 있다. 그밖의 메모리셀 캐패시터(C1~C255) 및 (C1B~C255B)의 접속은 메모리셀 캐패시터(C0) 및 (C0B)와 동일하다.
또, 비트선(BL,/BL)은 N채널형 MOS 트랜지스터(QnBP2)에 접속되고, 비트선(BL)과 접지전압(VSS), 비트선(/BL)과 접지전압(VSS)은 각각 N채널형 MOS 트랜지스터(QnBP0,QnBP1)에 접속되고, N채널형 MOS 트랜지스터(QnBP0,QnBP1)의 게이트전극은 비트선 프리차지 제어신호(BP)에 접속되며, N채널형 MOS 트랜지스터(QnBP2)의 게이트전극은 비트선 이콜라이즈 제어신호(BP2)에 접속되어 있다,
이 강유전체 메모리장치의 동작에 대해 제9도의 타이밍도를 참조하면서 설명한다. 먼저, 메모리셀 데이터를 판독하기 위해 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써, 비트선(BL,/BL)을 논리전압 "L"로 한다. 또 워드선(WL0~WL255), 셀플레이트 전극(CP)을 논리전압 "L"인 접지전압(VSS)으로 한다. 다음에, 비트선 제어신호(BP)(BP2)를 논리전압 "L"로 함으로써 비트선(BL,/BL)을 플로팅상태로 한다.
다음에, 워드선(WL0)과 셀플레이트 전극(CP)을 논리전압 "H"로 하고, 메모리셀 캐패시터(C0) 및 (C0B)의 데이터를 비트선(BL) 및 비트선(/BL)으로 판독한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "H"로 하여 센스앰프(SA)를 동작시킨다. 다음에, 셀플레이트 전극(CP)을 논리전압 "L"로 함으로써 메모리셀 캐패시터(C0)(C0B)의 데이터를 재기록 한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA)의 동작을 정지시킨다.
다음에, 비트선 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 접지전압(VSS)으로 한다. 이 상태에서 메모리셀 캐패시터(C0)(C0B)를 전계가 걸리지 않은 상태로 할 수 있다. 다음에, 워드선(WL0)을 논리전압 "L"로 함으로써, 메모리셀 캐패시터(C0) 및 (C0B)를 비트선(BL,/BL)으로부터 분리한다. 이에 따라, 메모리셀 캐패시터에 전하가 남지 않아 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다.
또, 비트선 제어신호(BP2)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 이콜라이즈한다. 제2실시예와 같이, 비트선의 프리차지와 이콜라이즈 신호를 같게 하면 비트선(BL,/BL)이 이콜라이즈 될 때 L이어야 할 비트선의 전위가 상승하는 경우가 있어서 L데이터의 파괴를 초래할 우려가 있었으나, 본 실시예에서는 그 우려는 저감된다.
여기서, 도시한 회로구성 및 동작타이밍은 어디까지나 일예이다. 메모리셀 캐패시터에 걸리는 전계의 관계 및 비트선의 전위관계는 상기와 같은 상태이면 충분하다.
[실시예 6]
제10도에 제6실시예에 관한 강유전체 메모리장치의 회로구성을 나타냈다. 제11도에는 그 동작타이밍을 나타냈다. 본 실시예의 메모리장치에 있어서 메모리셀부는 제1실시예나 제5실시예와 같이, 독립된 2개의 비스선 프리차지부를 구비하며, L데이터의 비트선을 플로팅상태로 하고, H데이터의 비트선을 비트선 프리차지 전압원으로 한다.
먼저, 제10도의 회로구성도에 대해 설명한다. 제1비트선 프리차지부는 제5실시예와 같다. 비트선(BL)과 접지전압(VSS), 비트선(/BL)과 접지전압(VSS)은 각각 N채널형 MOS 트랜지스터(QnBP0,QnBP1)에서 접속되며, N채널형 MOS 트랜지스터(QnBP0,QnBP1)의 게이트전극은 비트선 프리차지 제어신호(BP)에 접속되어 있다.
제2비트선 프리차지부는 비트선(BL)과 접지전압(VSS), 비트선(/BL)과 접지전압(VSS)은 각각 직렬로 접속된 N채널형 MOS 트랜지스터(QnBP3,QnBP4) 및 (QnBP6,QnBP5)를 통해 접속되어 있다. N채널형 MOS 트랜지스터(QnBP3)의 게이트는 비트선(BL)에 접속되어 있다. N채널형 MOS 트랜지스터(QnBP6)의 게이트는 비트선(/BL)에 접속되어 있다. N채널형 MOS 트랜지스터(QnBP4)(QnBP5)의 게이트전극은 비트선 프리차지 제어신호(BP3)에 접속되어 있다.
이 강유전체 메모리장치의 회로동작에 대해 제11도의 동작타이밍도를 참조하면서 설명한다. 먼저, 메모리셀 데이터를 판독하기 위해 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 논리전압 "L"로 한다. 또, 워드선(WL0~WL255), 셀플레이트 전극(CP)을 논리저압 "L"인 접지전압(VSS)으로 한다. 다음에, 비트선 제어신호(BP,BP3)를 논리전압 "L"로 함으로써 비트선(BL,/BL)을 플로팅상태로 한다.
다음에, 워드선(WL0)과 셀플레이트 전극(CP)을 논리전압 "H"로 하여 메모리셀 캐피시터(C0)(C0B)의 데이터를 비트선(BL) 및 비트선(/BL) 으로 판독한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "H"로 하여 센스앰프(SA)를 동작시킨다. 다음에, 셀플레이트 전극(CP)을 논리전압 "L"로 함으로써, 메모리셀 캐패시터(C0) 및 (C0B)의 데이터를 재기록한다.
다음에, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA) 동작을 정지시킨다. 다음에, 비트선 제어신호(BP3)를 논리전압 "H"로 함으로써 H비트선만을 접지전압(VSS)으로 하고, L비트선은 플로팅상태로 한다. 이 상태에서 메모리셀 캐패시터(C0)(C0B)를 전계가 걸리지 않은 상태로 할 수 있다.
또, 비트선 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL) 및 (/BL)을 접지전압(VSS)으로 한다. 다음에, 워드선(WL0)을 논리전압 "L"로 함으로써, 메모리셀 캐패시터(C0)(C0B)를 비트선(BL,/BL)으로부터 분리한다. 이에 따라, 메모리셀 캐패시터에 전하가 남지 않고 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다.
본 실시예에서는 L데이터의 비트선을 플로팅으로 하고 나서 H데이터의 비트선을 프리차지하므로, 셀플레이트의 전위가 노이즈에 의해 변하면 L데이터의 메모리셀 셀플레이트와 반대인 전극 전위도 변화한다. 따라서, 메모리셀에 노이즈의 전계가 걸리기 어려워서 L데이터의 파괴 우려가 저감된다.
[실시예 7]
제12도에 제7실시예에 관한 강유전체 메모리장치의 회로구성을 나타냈다. 제13도에는 그 동작타이밍을 나타냈다. 이 실시예의 메모리장치에 있어서 메모리셀부는 제6실시예와 같이, 독립된 2개의 비트선 프리차지부로 구성되며, L데이터의 비트선을 플로팅상태로 하고, H데이터의 비트선을 비트선 프리차지 전압원으로 한다.
먼저, 제12도의 회로구성도에 대해 설명한다. 제1비트선 프리차지부는 제6실시예와 같다. 비트선(BL)과 접지전압(VSS), 비트선(/BL)과 접지전압(VSS)은 각각 N채널형 MOS 트랜지스터(QnBP0)(QnBP1)에 접속되며, N채널형 MOS 트랜지스터(QnBP0,QnBP1)의 게이트전극은 비트선 프리차지 제어신호(BP)에 접속되어 있다.
제2비트선 프리차지부는 비트선(BL)과 접지전압(VSS), 비트선(/BL)과 접지전압(VSS)은 각각 질렬로 접속된 N채널형 MOS 트랜지스터(QnBP3,QnBP4) 및 (QnBP6,QnBP5)를 통해 접속되어 있다. N채널형 MOS 트랜지스터(QnBP3)의 게이트는 비트선(BL)을 센스앰프(SA)에서 증폭시킨 신호에 접속되어 있다. N채널형 MOS 트랜지스터(QnBP6)의 게이트는 비트선(/BL)을 센스앰프(SA)에서 증폭시킨 신호에 접속되어 있다. N채널형 MOS 트랜지스터(QnBP4)(QnBP5)의 게이트전극은 비트선 프리차지 제어신호(BP3)에 접속되어 있다.
이 강유전체 메모리장치의 회로동작에 대해 제13도의 동작타이밍도를 참조하면서 설명한다. 먼저, 메모리셀 데이터를 판독하기 위해 비트선 프리차지 제어신호(BP)를 논리전압 "H"로 함으로써 비트선(BL,/BL)을 논리전압 "L"로 한다. 또, 워드선(WL0~WL255) , 셀플레이트 전극(CP)을 논리전압 "L"인 접지전압(VSS)으로 한다. 다음에, 비트선 제어신호(BP,BP3)를 논리전압 "L"로 함으로써, 비트선(BL,/BL)을 플로팅상태로 한다.
또, 비트선(BL,/BL)과 데이터선(DL,/DL)을 접속하는 스위치 트랜지스터의 게이트 제어신호(CS)를 논리전압 "H"로 하여 비트선과 데이터선을 접속한다. 다음에, 워드선(WL0)과 셀플레이트전극(CP)을 논리전압 "H"로 하여 메모리셀 캐패시터(C0)(C0B)의 데이터를 비트선(BL) 및 비트선(/BL)으로 판독한다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 "H"로 하여 센스앰프(SA)를 동작시킨다.
다음에, 셀플레이트 전극(CP)을 논리전압 "L"로 함으로써, 메모리셀 캐패시터(C0)(C0B)의 데이터를 재기록한다. 다음에, 제어신호(CS)를 논리전압 "L"로 함으로써 센스앰프(SA)를 비트선으로부터 분리한다. 다음에, 비트선 제어신호(BP3)를 논리전압 "H"로 함으로써 H비트선만을 접지전압(VSS)으로 하고, L비트선을 플로팅상태로 한다. 이 상태에서 메모리셀 캐패시터(C0)(C0B)를 전계가 걸리지 않은 상태로 할 수 있다.
또, 비트선 제어신호(BP)를 논리저압 "H"로 함으로써 비트선(BL,/BL)을 접지전압(VSS)으로 한다. 다음에, 워드선(WL0)을 논리전압 "L"로 함으로써, 메모리셀 캐패시터(C0)(C0B)를 비트선(BL,/BL)으로부터 분리한다. 이에 따라, 메모리셀 캐패시터에 전하가 남지 않아 전계가 걸리지 않은 상태에서 데이터의 판독 및 재기록을 종료한다. 마지막으로, 센스앰프 제어신호(SAE)를 논리전압 "L"로 함으로써 센스앰프(SA)의 동작을 정지시킨다.
상술한 제6실시예에서는 제2비트선 프리차지부의 트랜지스터 게이트가 비트선에 접속되어 있기 때문에, 비트선 전위가 낮아지면 비트선은 프리차지되기 어려워진다. 이에 반해, 본 실시예에서는 비트선 전위를 센스앰프에서 증폭시켜 그 데이터를 래치하므로, 제2비트선 프리차지부의 트랜지스터 게이트에는 비트선 전위가 저하되더라도 충분한 전압이 인가된다. 즉, 비트선은 트랜지스터의 임계치의 영향을 받지 않아 충분히 프리차지된다.
[실시예 8]
제14도에 제8실시예에 관한 강유전에 메모리장치의 회로구성도를 나타냈다. 본 실시예의 회로구성은 제2실시예의 회로구성에 있어서, 상보데이터를 구성하는 메모리셀 캐패시터의 셀플레이트 전극을 독립시킨 것이다. 이들 독립된 셀플레이트 전극은 개별 구동 드라이버에 의해 구동된다.
이 회로구성에서는 각각의 셀플레이트 전극이 서로 영향을 미치는 일 없이 H비트선을 L로하고 전계를 제로로 하는 동작시 L비트선에 접속된 L데이터가 파괴될 우려가 적어지는 효과가 있다.
[실시예 9]
제15도에 제9실시예에 관한 강유전체 메모리장치의 회로구성을 나타냈다. 이 실시예의 회로구성은 제8실시예의 회로구성에 있어서, 상보데이터를 구성하는 메모리셀 캐패시터와 독립된 셀플레이트 전극을 워드선 방향으로 구성한 것이다.
이 회로구성에서는 각각의 셀플레이트 전극이 서로 영향을 미치는 일 없이, H비트선을 L로하고 전계를 제로로하는 동작시 L비트선에 접속된 L데이터가 파괴될 우려가 적어지는 효과가 있다. 이 효과는 본 실시예가 제8실시예보다 크다. 왜냐하면, 선택메모리셀을 통해 셀플레이트 전극에 접속된 비트선의 수가 본 실시예쪽이 많기 때문이다.
[실시예 10]
제16도에 제10실시예에 관한 강유전체 메모리장치의 회로구성을 도시했다. 제17도에는 그 동작타이밍을 나타냈다. 이 실시예의 강유전체 메모리장치는, 상보데이터를 구성하는 메모리셀 캐패시터에 독립적으로 워드선을 구성한 것이다. 센스앰프 동작후 L비트선의 워드선을 오프로 한 후, H비트선을 프리차지함으로써, 제8실시예와 같은 효과를 얻을 수 있다. 즉, L비트선에 접속된 메모리셀의 워드선을 오프로 하고 있기 때문에, 메모리셀의 L데이터가 셀플레이트 전위의 노이즈를 받지 않아 파괴될 우려가 적어진다.
이상에 설명한 바와 같이, 본 발명에 의하면 메모리셀 캐패시터의 전계가 제로인 상태에서 메모리셀의 데이터판독, 기록동작을 종료하므로, 캐패시터에 전계 스트레스가 걸리지 않아 강유전체 캐패시터의 전계인가 영향이 완화되고, 수명이 길어짐과 동시에 신뢰성이 높은 강유전체 메모리장치를 실현할 수 있다.

Claims (8)

  1. 제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터와, 더미 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터와, 상기 제1 및 제2강유전체 캐패시터의 적어도 한쪽에 대하여 설치되어 해당 강유전체 캐패시터를 접지전위로 접속하는 것이 가능한 리세트회로를 구비하고, 상기 제1 및 제2강유전체 캐패시터에 각각 소정의 전계를 인가한 후에 상기 리세트회로의 접속동작에 의해 해당 전계를 제로로 하는 것을 특징으로 하는 강유전체 메모리장치.
  2. 제1항에 있어서, 상기 리세트회로는, 제1강유전체 캐패시터에서는 제1비트선을 통해 전계를 제로로 하고, 제2강유전체 캐패시터에서는 제2메모리셀 트랜지스터에 접속된 측의 접속된 회로를 통해서 접지전위에 접속함으로써 전계를 제로로 하도록 구성된 것을 특징으로 하는 강유전체 메모리장치.
  3. 제1항에 있어서, 상기 리세트회로는, 제1강유전체 캐패시터에서는 제1비트선을 통해 전계를 제로로 하고, 제2강유전체 캐패시터에서는 인가된 소정의 전계와 역방향의 전계를 인가시키지 않고 제2비트선을 통해 전계를 제로로 하도록 구성된 것을 특징으로 하는 강유전체 메모리장치.
  4. 제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터와, 본체 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터와, 상기 제1 및 제2강유전체 캐패시터에 대하여 설치되고 해당 강유전체 캐패시터를 접지전위에 접속하는 것이 가능한 리세트회로를 구비하고, 상기 제1 및 제2강유전체 캐패시터에 각각 소정의 전계를 인가한 후에 상기 리세트회로의 접속동작에 의해 해당 전계를 제로로 하는 것을 특징으로 하는 강유전체 메모리장치.
  5. 제4항에 있어서, 상기 리세트회로는, 상기 제1 및 제2비트선이 제1제어 신호를 게이트신호로 하는 제3 및 제4트랜지스터를 통해 비트선 프리차지 전압원에 접속됨과 동시에, 제2제어신호를 게이트신호로 하는 제5트랜지스터를 통해 이콜라이즈 접속가능하도록 구성되고, 상기 제1 및 제2강유전체 캐패시터에 전계를 인가한 후에 각각 상기 제1 또는 제2비트선을 통해 그 전계를 제로로 할 때, 상기 제1제어신호로 제1 및 제2비트선을 상기 비트선 프리자치 전압원에 접속한 후에 상기 제5트랜지스터에 의해 상기 제1 및 제2비트선을 이콜라이즈 접속하는 것을 특징으로 하는 강유전체 메모리장치.
  6. 제4항에 있어서, 상기 리세트회로는, 상기 제1비트선을 비트선 프리차지 전압원에 접속하는 회로와, 상기 제2비트선을 비트선 프리차지 전압원에 접속하는 회로를 구비하고, 상기 제1 및 제2의 강유전체 캐패시터에 전계를 인가한 후에 각각 상기 제1 또는 제2비트선을 통해 그 전계를 제로로 할 때, 상기 제1 및 제2비트선중 논리전압 "L"인 비트선을 플로팅상태로 하고, 논리전압 "H"인 비트선을 비트선 프리차지 전압원에 접속한 뒤, 논리전압 "L"인 비트선을 비트선 프리차지 전압원에 접속하는 것을 특징으로 하는 강유전체 메모리장치.
  7. 제4항에 있어서, 상기 리세트회로는, 각각이 개별 구동 드라이버에 의하여 구동되는, 제1강유전체 캐패시터에 접속된 제1셀플레이트전극과, 제2셀플레이트전극을 구비하고, 상기 제1 및 제2강유전체 캐패시터에는 상보데이터가 기억되고, 상기 제1 및 제2강유전체 캐패시터에 전계를 인가한 후에 각각 제1 또는 제2비트선을 통해 그 전계를 제로로 하도록 구성한 것을 특징으로 하는 강유전체 메모리장치.
  8. 제4항에 있어서, 상기 리세트회로는, 각각이 개별로 구동되는, 제1메모리셀 트랜지스터의 게이트가 접속되는 제1워드선과, 제2메모리셀 트랜지스터의 게이트가 접속되는 제2워드선을 구비하고, 상기 제1 및 제2메모리셀 트랜지스터가 모두 온상태로 되며 상기 제1비트선이 "L"레벨이고 또는 상기 제2비트선이 "H"레벨로 된 후에, 상기 제2메모리셀 트랜지스터가 오프상태로 되고, 그후에 상기 제2비트선이 "H"레벨에서 "L"레벨로 변화하도록 구성된 것을 특징으로 하는 강유전체 메모리장치.
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