KR970012696A

KR970012696A - 강유전체 메모리 장치

Info

Publication number: KR970012696A
Application number: KR1019960032197A
Authority: KR
Inventors: 히로시게 히라노; 노부유키 모리와키; 다츠미 스미
Original assignee: 모리시타 요이치; 마츠시타덴키산교 가부시키가이샤
Priority date: 1995-08-02
Filing date: 1996-08-01
Publication date: 1997-03-29
Also published as: KR100243883B1; EP0757354B1; EP0757354A2; EP0757354A3; SG64943A1; DE69627724T2; DE69621293D1; EP1069573B1; EP1069573A1; DE69621293T2; US5675530A; DE69627724D1

Abstract

메모리셀 캐패시터가 강유전체 캐패시터로 구성된 강유전체 메모리장치에 있어서, 본체 메모리셀 캐패시터(C0)(C1)에 소정의 전계를 인가하여 기록동작을 한 뒤, 이 메모리셀 캐패시터(C0)(C1)에 걸리는 전계를 제로로 한다. 이와 같이해서, 강유전체 캐패시터에 전계를 가능한한 걸리지 않도록 동작시킨다. 그 결과, 강유전체 캐패시터의 특성열화가 억제되어 강유전체 메모리장치의 오동작이 일어나기 어려워진다.

Description

강유전체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1실시예에 따른 강유전체 메모리장치의 회로구성도.

Claims

제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강우전체 캐패시터를 구비하고, 제1강유전체 캐패시터에 전계를 인가한 후, 그 전계를 제로로 하는 동작을 행하는 것을 특징으로 하는 강유전체 메모리장치.
제1항에 있어서, 더미 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터와, 리세트회로를 더 구비하고, 상기 제1강유전체 캐패시터에 소정의 전계를 인가한 후, 제1비트선을 통해 그 전계를 제로로 하고, 상기 제2강유전체 캐패시터에 전계를 인가한 후, 상기 리세트회로에 의해 그 전계를 제로로 하는 것을 특징으로 하는 강유전체 메모리장치.
제1항에 있어서, 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터를 더 구비하고, 상기 제1 및 제2강유전체 캐패시터에 전계를 인가한 후, 각각 제1 및 제2비트선을 통해 그 전계를 제로로 하는 것을 특징으로 하는 강유전체 메모리장치.
제1항에 있어서, 상기 더미 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터를 더 구비하고, 상기 제1 및 제2강유전체 캐패시터에 소정의 전계를 인가한 후, 각각 제1 또는 제2비트선을 통해 그 전게를 제로로 하는 것을 특징으로 하는 강유전체 메모리장치.
제1항에 있어서, 상기 더미 메모리셀을 구성하도록 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터를 더 구비하고, 상기 제1강유전체 캐패시터에 소정의 전계를 인가한 후 제1비트선을 통해 그 전계를 제로로 하고, 상기 제2강유전체 캐패시터에 제1방향의 전계를 인가한 후, 제1방향과는 반대의 전계가 걸리지 않도록 제2비트선을 통해 그 전계를 제로로 하는 것을 특징으로 하는 강유전체 메모리장치.
1쌍의 비트선과, 본체 메모리셀을 구성하도록 상기 1쌍의 비트선중 한쪽 비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터를 구비하고, 제1강유전체 캐패시터의 전계를 제로로 한 후 소정의 전계를 인가하는 것을 특징으로 하는 강유전체 메모리장치.
제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐피시터와, 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2의 강유전체 캐패시터를 구비하고, 상기 제1 및 제2비트선은 게이트신호가 제1제어신호인 제3 및 제4트랜지스터를 통해 비트선 프리차지 전압원에 접속됨과 동시에, 게이트신호가 제2제어신호인 제5트랜지스터를 통해 이콜라이즈 접속되고, 상기 제1, 제2의 강유전체 캐패시터에 전계를 인가한 후 각각 상기 제1 또는 제2비트선을 통해 그 전계를 제로로 할 때, 상기 제1제어신호에서 제1 및 제2비트선을 비트선 프리차지 전압원에 접속한 후 제1 및 제2비트선이 이콜라이즈 접속되는 것을 특징으로 하는 강유전체 메모리장치.
제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐피시터와, 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2의 강유전체 캐패시터와, 상기 제1비트선을 비트선 프리차지 전압원에 접속하는 회로와, 상기 제2비트선을 비트선 프리차지 전압원에 접속하는 회로를 구비하고, 상기 제1 및 제2의 강유전체 캐패시터에 전계를 인가한 후 각각 상기 제1 또는 제2비트선을 통해 그 전계를 제로로 할때, 상기 제1 및 제2비트선중 논리전압 "L"인 비트선을 플로팅상태로 하고, 논리전압 "H"인 비트선을 비트선 프리차지 전압원에 접속한 뒤, 논리전압 "L"인 비트선을 비트선 프리차지 전압원에 접속한 것을 특징으로 하는 강유전체 메모리장치.
제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터와, 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터와, 상기 제1강유전체 캐패시터에 접속된 제1셀플레이트 전극과, 상기 제2강유전체 캐패시터에 접속된 제2셀플레이트 전극을 구비하고 있는 것을 특징으로 하는 강유전체 메모리장치.
제1 및 제2비트선과, 본체 메모리셀을 구성하도록 상기 제1비트선에 제1메모리셀 트랜지스터를 통해 접속된 제1강유전체 캐패시터와, 상기 제2비트선에 제2메모리셀 트랜지스터를 통해 접속된 제2강유전체 캐패시터를 구비하고, 상기 제1메모리셀 트랜지스터의 게이트가 제1워드선에 접속되고, 제2메모리셀 트랜지스터의 게이트가 제2워드선에 접속되며, 상기 제1 및 제2의 메모리셀 트랜지스터가 모두 온이 되고, 상기 제1비트선이 L레벨, 또 상기 제2비트선이 H레벨이 된 후 상기 제2메모리셀 트랜지스터가 오프가 되고, 그 후에 상기 제2비트선이 H레벨에서 L레벨로 변하는 것을 특징으로 하는 강유전체 메모리장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.