KR900017299A - 반도체 메모리 어레이 워드라인용 전압 부스트 클럭 회로 - Google Patents

반도체 메모리 어레이 워드라인용 전압 부스트 클럭 회로 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 어레이 워드라인용 전압 부스트 클럭 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 부스트 회로의 한 실시예의 개략도.
제 3 도는 본 발명에 따른 부스트 회로의 또 다른 실시예의 개략도.
제 4 도는 CMOS DRAM 시스템에 내장된 제 2 도 부스트 회로의 개략도.

Claims (11)

  1. 반도체 메모리 어레이 워드라인용 전압 부스트 클럭 회로에서, 부스트 케패시터 소자(42)와, 제 1, 2, 3, 4 및 제 5 트랜지스터 소자(34, 32, 24, 28 및 40)를 포함하며, 상기 제 1 및 제 5 트랜지스터 소자(34 및 40)는 제 1 도전형(a first conductivity type)이며, 상기 제 2, 제 3 및 제 4트랜지스터 소자(34, 24 및 28)는 제 2 도전형(a second conductivity type)이고, 상기 제 1 및 제 2 트랜지스터 소자(34 및 32)는 제 1 노드(30)에서 메모리 어레이의 워드라인(a wordline of a memory array)에 연결되는 전극을 가지며, 상기 제 3 트랜지스터 소자(24)는 상기 제 2 트랜지스터 소자(32)의 전극 및 상기 부스트 캐패시터 소자(42)에 연결된 전극을 갖거나, 또는 상기 제 2 트랜지스터 소자(32)의 전극에 연결된 전극 및 상기 부스트 캐패시터 소자(42)에 연결된 전극을 가지며, 상기 제 4 트랜지스터 소자(28)는 상기 제 2 트랜지스터 소자(32)의 전극에 연결된 전극을 가지며, 상기 제 5 트랜지스터 소자(40)는 상기 제 4 트랜지스터 소자(28)의 전극에 연결된 전극을 가지며, 전위 VDD의 소스와 접지 전위 GND 소스를 포함하며, 상기 제 1 및 제 5 트랜지스터 소자(34 및 40)는 상기 전위 소스 VDD에 연결된 전극을 가지며, 상기 제 1 트랜지스터 소자(34)는 제 2 노드(36)에서 타이밍 신호의 소스에 연결된 전극을 갖고, 초기에 상기 제 2 노드(36)에서의 상기 타이밍 신호는, 제 1 레벨 상태(a first level condition)에 있고, 그때 상기 제 1 트랜지스터 소자(34)는 온되며, 상기 제 2 트랜지스터 소자(32)는 오프되고, 상기 제 1 노드(30)에 연결된 상기 워드라인의 전위는 VDD로 되며, 제 2 레벨 상태로 진행하는 상기 타이밍 신호에 응답하여(in response to said timing signal going to a second level condition), 상기 제 1 트랜지스터 소자(34)는 턴 오프 되고, 상기 제 2 트랜지스터 소자(32)는 턴 온되며, 상기 제 1 노드(30)에 연결된 상기 워드라인의 VDD전압 레벨은 최소한 상기 제 2 트랜지스터 소자(32)를 통해 방전하며, 상기 제 1 노드(30)에서의 상기 워드라인은 상기 부스트 캐패시터(42)에 연결되고, 그에 따라 상기 워드라인에서의 전압 레벨이 상기 접지 전위 GND보다 더 부극성(more negative than said ground potential GND)으로 되는 것을 특징으로 하는 반도체 메모리 어레이 워드라인용 전압 부스트 클럭 회로(A voltage boosting clock circuit for semiconductor memory array wordline).
  2. 제 1 항에 있어서, 상기 제 1 트랜지스터 소자(34)는 소스, 드레인 및 게이트 전극을 포함하고, 상기 제 2 트랜지스터 소자(32)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 3 트랜지스터 소자(24)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 4 트랜지스터 소자(28)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 5 트랜지스터 소자(40)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 2 트랜지스터 소자(32)의 상기 소스 전극은 제 3 노드(26)에서 상기 제 3 트랜지스터 소자(24)의 상기 드레인 전극에 연결되고, 상기 제 2 트랜지스터 소자(32)의 상기 드레인 전극은 상기 제 1 트랜지스터 소자(34)의 상기 드레인 전극 및 상기 제 1 노드(30)에서의 상기 워드라인에 연결되며, 상기 제 4 트랜지스터 소자(28)의 상기 드레인 전극은 상기 제 3 노드(26)에 연결되고, 상기 제 4 트랜지스터 소자(28)의 상기 소스 전극은 상기 제 3 트랜지스터 소자(24)의 상기 게이트 전극에 연결되며, 상기 제 5 트랜지스터 소자(40)의 상기 드레인 전극은 상기 제 3 트랜지스터 소자(24)의 상기 드레인 전극에 연결되고, 상기 제 5 트랜지스터 소자(40)의 상기 소스 전극 및 상기 제 1 트랜지스터 소자(34)의 상기 소스 전극은 상기 전위 VDD 소스에 연결되며, 상기 제 3 트랜지스터 소자(24)의 상기 소스 전극은 상기 접지 전위 GND 소스에 연결되고, 상기 제 1 및 제 2 트랜지스터 소자(34 및 32)의 상기 게이트 전극은 상기 제 2 노드(36)에서 상기 타이밍 신호 소스에 연결되며, 상기 타이밍 신호 레벨 응답하여(in response to said timing signals level change), 상기 제 1 노드(30)에서의 상기 워드라인의 상기 전압 레벨 VDD이 상기 제 2 및 제 3 트랜지스터 소자(32 및 34)를 통해 상기 접지 전위 GND로 방전하고, 상기 부스트 캐패시터(42)가 상기 제 2 트랜지스터 소자(32 )를 통해 상기 제 1 노드(30)에 연결되며, 상기 제 1 노드(30)에서의 상기 워드라인의 상기 전압 레벨이 상기 접지 전위 GND보다 더 부극성인 것을 특징으로 하는 전압 부스트 클럭 회로.
  3. 제 1 항에 있어서, 상기 제 1 트랜지스터 소자(34)는 소스, 드레인 및 게이트 전극을 포함하고, 상기 제 2 트랜지스터 소자(32)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 3 트랜지스터 소자(24)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 4 트랜지스터 소자(28)는 소스, 드레인, 및 게이트 전극을 포함하며, 상기 제 5 트랜지스터 소자(40)는 소스, 드레인, 및 게이트 전극을 포함하고, 상기 제 2 트랜지스터 소자(32)의 상기 드레인 전극은 상기 제 1 노드(30)에서 상기 제 1 트랜지스터 소자(34)의 상기 드레인 전극에 연결되며, 상기 제 3 트랜지스터 소자(24)의 드레인 전극 및 상기 제 4 트랜지스터 소자(28)의 상기 드레인 전극은 상기 제 1 노드에 연결되고, 상기 제 5 트랜지스터 소자(24)의 상기 소스 전극은 상기 부스트 캐패시터 소자(40)에 연결되며, 상기 제 4 트랜지스터 소자(28)의 상기 소스 전극은 상기 제 2 트랜지스터 소자(32)의 상기 게이트 전극에 연결되고, 상기 제 5 트랜지스터 소자(40)의 상기 드레인 전극은 상기 제 4 트랜지스터 소자(28)의 상기 소스 전극과 상기 제 2 트랜지스터 소스(32)의 상기 게이트 전극에 연결되며, 상기 제 1 트랜지스터와 상기 제 5 트랜지스터 소자(34 및 40)의 상기 소스 전극은 상기 전위 VDD 소스에 연결되고, 상기 제 2 트랜지스터 소자(32)의 상기 소스 전극은 상기 접지 전위 GND 소스에 연결되며, 상기 제 1 및 제 5 트랜지스터 소자(34 및 40)의 상기 게이트 전극은 상기 타이밍 신호의 소스에 연결되고, 상기 타이밍 신호 레벨 변화에 응답하여, 상기 제 1 노드(30)에서의 상기 워드라인의 상기 전압 레벨 VDD은 상기 제 2 트랜지스터 소자(32)를 통해 상기 접지 전위 GND로 방전하며, 상기 부스트 캐패시터(42)는 상기 제 3 트랜지스터 소자(24)를 통해 상기 제 1 노드(30)에 연결되고, 상기 제 1 노드(30)에서의 상기 워드라인의 상기 전압 레벨이 상기 접지 전위 GND보다 더 부극성인 것을 특징으로 하는 전압 부스트 클럭 회로.
  4. 제 2 항에 있어서, 상기 제 2 트랜지스터 소자(32)의 상기 게이트 전극에 연결된 상기 제 2 노드(36)에서 상기 타이밍 신호의 상기 레벨 변화에 응답하여, 상기 제 1 노드(30)에서 상기 워드라인상의 상기 전압이 상기 제 2 및 제 3 트랜지스터 소자(32 및 24)를 통해 상기 제 3 트랜지스터 소자(24)의 상기 소스 전극에 연결된 상기 접지 전위 GND로 방전되고, 상기 제 1 노드(30)에서의 상기 워드라인상의 상기 전압이 방전되 후, 상기 부스트 캐패시터(42)로부터의 상기 부극성 전압이 상기 제 2 트랜지스터 소자(32)를 통해 상기 제 1 노드(30)에서 상기 워드라인에 인가되는 것을 특징으로 하는 전압 부스트 클럭 회로.
  5. 제 4 항에 있어서, 상기 제 5 트랜지스터 소자(40)의 상기 게이트 전극에 연결된 출력 단자와, 상기 제 2 노드(36)에서 상기 타이밍 신호의 소스에 연결된 제 1 입력 단자를 제 1 논리 게이트(60)와, 상기 제 2 노드(36)에서 상기 타이밍 신호 소스에 연결된 입력 단자와, 상기 제 1 논리 게이트(60)의 제 2 입력 단자에 연결된 출력 단자를 가진 제 1 인버터 회로(62 내지 68)와, 상기 제 2 노드(36)에서 상기 타이밍 신호 소스에 연결된 제 1 입력 단자를 가진 제 2 논리 게이트(98), 및 상기 제 1 논리 게이트(60)의 상기 출력 단자에 연결된 입력 단자와, 상기 제 2 논리 게이트(98)의 제 2 입력 단자에 연결된 제 1 출력 단자, 및 상기 부스트 캐패시터 소자(42)에 연결된 제 2 출력 단자를 가진 제 2 인버터 회로(78 내지 90)를 포함하는 것을 특징으로 하는 전압 부스트 클럭 회로.
  6. 제 5 항에 있어서, 상기 제 2 노드(36)에서의 상기 타이밍 신호가 상기 제 1 레벨 상태로 되어, 상기 제 2 노드(36)에 연결된 게이트를 가진 상기 제 1 트랜지스터 소자(34)가 초기에 온되어, 상기 제 1 노드(30)에 연결된 상기 워드라인의 전위가 VDD로 되며, 상기 제 2 트랜지스터 소자(32)가 초기에 오프되어, 상기 제 3 노드(26)의 전위가 GND로 되며, 상기 제 5 트랜지스터 소자(40)가 초기에 온되고, 상기 제 4 트랜지스터 소자(28)가 초기에 오프되어, 상기 제 3 트랜지스터 소자(24)가 온되고, 상기 제 2 레벨 상태로 진행하는 상기 제 2 노드(36)에서의 상기 타이밍 신호에 응답하여, 상기 제 1 트랜지스터 소자(34)가 턴 오프되고, 상기 제 2 트랜지스터 소자(32)가 온되며, 상기 제 2 노드(36)상에서의 상기 타이밍 신호 제 2 레벨 상태가 상기 제 1 인버터 회로(62 내지 68)에 의해 반전되며, 상기 제 5 트랜지스터 소자(40)를 온으로 유지시키며, 그에 따라 상기 제 3 트랜지스터 상기(24)가 온을 유지하고, 상기 워드라인 및 상기 제 1 노드(30)상에서의 전위 VDD가 상기 제 2 및 제 3 트랜지스터 소자(32 및 24)를 통해 GND전위로 방전되는 것을 특징으로 하는 전압 부스트 클럭 회로.
  7. 제 6 항에 있어서, 상기 제 6, 7 및 8 트랜지스터 소자(102, 94 및 92)를 포함하며, 상기 제 6 트랜지스터 소자(102)는 상기 제 2 논리 게이트(98)의 출력에 연결된 게이트 전극과, 상기 부스트 캐패시터 소자(42)에 연결된 드레인 전극, 및 상기 전위 소스 VDD에 연결된 소스 전극을 가지며, 상기 제 7 트랜지스터 소자(94)는 상기 제 2 인버터 회로(78 내지 90)의 상기 제 2 출력 단자에 연결된 게이트 전극과, 상기 제 6 트랜지스터 소자(102)의 상기 드레인에 연결된 드레인 전극, 및 상기 GND 전위에 연결된 소스 전극을 가지며, 상기 제 8 트랜지스터 소자(92)는 VDD 전위 소스에 연결된 드레인 전극과, 상기 제 2 인버터 회로(78 내지 90)의 상기 제 1 출력 단자 노드와 상기 제 2 논리 게이트(98)의 상기 제 2 입력 단자에 연결된 게이트 전극, 및 상기 제 6 및 제 7 트랜지스터 소자(102 및 94)의 드레인과, 상기 부스트 캐패시터 소자(42)에 연결된 소스 전극을 가지며, 상기 제 6 트랜지스터 소자(102)는 상기 제 2 논리 게이트(98)를 통해 연결된 상기 제 2 노드(36)에서 상기 제 2 신호 타이밍 신호에 응답하여 턴온하고, 상기 제 7 트랜지스터 소자(94)는 상기 제 2 인버터 회로(78 내지 90)로 부터의 상기 출력에 응답하여 턴 온하며, 이에 따라 상기 부스트 캐패시터 소자(42)를 상기 GND전위로 방전시키고, 상기 워드라인에 연결된 상기 제 3 노드(26) 및 상기 제 2 노드(30)가 부극성 전위로 되게 하는 것을 특징으로 하는 전압 부스트 클럭 회로.
  8. 제 3 항에 있어서, 상기 제 2 트랜지스터 소자(32)의 상기 게이트 전극에 인가된 상기 제 2 노드(36)에서의 상기 타이밍 신호의 레벨 변화에 응답하여, 상기 제 1 노드(30)에서 상기 워드라인상의 상기 전압이 상기 제 2 트랜지스터 소자(32)를 통해 상기 제 2 트랜지스터 소자(32)의 소스 전극에 연결된 접지 전위 GND로 방전되며, 상기 제 1 노드(30)에서 상기 워드라인상의 상기 전압이 방전된 후, 상기 부스트 캐패시터(42)로부터의 상기 부극성 전압이 제 3 트랜지스터 소자(24)를 통해 상기 제 1 노드(30)에서의 상기 위드라인에 인가되는 것을 특징으로 하는 전압 부스트 클럭 회로.
  9. 제 8 항에 있어서, 상기 제 5 트랜지스터 소자(40)의 상기 게이트 전극에 연결된 출력 단자와 상기 제 2 노드(36)에서 상기 타이밍 신호 소스에 연결된 제 1 입력 단자를 가진 제 1 논리 게이트(120)와, 상기 제 1 논리 게이트(120)의 제 2 입력 단자에 연결된 출력 단자와 상기 제 2 노드(36)에서 상기 타이밍 신호 소스에 연결된 제 1 입력 단자를 가진 제 2 논리 게이트(60)와, 상기 제 2 노드(36)에서 상기 타이밍 신호 소스에 연결된 입력 단자와, 상기 제 2 논리 게이트(60)의 제 2 입력 단자에 연결된 출력 단자를 가진 제 1 인버터 회로(134 내지 144)와, 상기 제 3 트랜지스터 소자(24)의 상기 게이트 전극에 연결된 출력과, 상기 제 2 노드(36)에서 상기 타이밍 신호에 연결된 제 1 입력 단자를 가진 제 3 논리 게이트(178), 상기 제 2 논리 게이트(60)의 상기 출력 단자에 연결된 입력 단자와, 상기 제 3 논리 게이트(178)의 제 2 입력 단자에 연결된 제 2 출력 단자, 및 상기 부스트 캐패시터 소자(42)에 연결된 제 2 출력 단자를 가진 제 2 인버터 회로(160 내지 174)를 포함하는 것을 특징으로 하는 전압 부스트 클럭 회로.
  10. 제 9 항에 있어서, 상기 제 2 노드(36)에서의 상기 타이밍 신호가 상기 제 1 레벨 상태가 되어, 상기 제 2 노드(36)에 연결된 게이트를 가진 상기 제 1 트랜지스터 소자(34)가 초기에 온되고, 상기 제 1 노드(30)에 연결된 상기 워드라인의 전위가 VDD로 되며, 상기 제 3 트랜지스터 소자(24) 및 제 4 트랜지스터 소자(28)가 초기에 오프되어, 상기 제 5 트랜지스터 소자(40)가 온되며, 상기 제 2 레벨 상태로 진행하는 상기 제 2 노드(36)에서의 상기 타이밍 신호에 응답하여, 상기 제 1 트랜지스터 소자(34)가 턴 오프되고, 상기 제 2 트랜지스터 소자(32)가 온되어, 상기 제 1 노드(30) 및 상기 워드라인을 방전시키고, 상기 제 2 노드(36)에서의 상기 타이밍 신호 제 2 레벨 상태가 상기 제 1 인버터 회로(134 내지 144)에 의해 반전되며, 상기 제 5 트랜지스터 소자(40)를 턴 오프시키고, 그에 따라 상기 제 4 트랜지스터 소자(28)가 온되며, 상기 워드라인과 상기 제 1 노드(30)상에서의 전위가 상기 제 3 트랜지스터 소자(24)를 통해 부극성 전위로 되는 것을 특징으로 하는 전압 부스트 클럭 회로.
  11. 제 1, 2 또는 3 항에 있어서, 상기 제 1 및 제 5 트랜지스터 소자(34 및 40)는 PMOS는 소자이고, 상기 제 2, 제 3 및 제 4 트랜지스터 소자(32, 34 및 28)는 NMOS 소자인 것을 특징으로 하는 전압 부스트 클럭 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185721A (en) * 1988-10-31 1993-02-09 Texas Instruments Incorporated Charge-retaining signal boosting circuit and method
JPH02247892A (ja) * 1989-03-20 1990-10-03 Fujitsu Ltd ダイナミックランダムアクセスメモリ
US5038325A (en) * 1990-03-26 1991-08-06 Micron Technology Inc. High efficiency charge pump circuit
US5023465A (en) * 1990-03-26 1991-06-11 Micron Technology, Inc. High efficiency charge pump circuit
US5115150A (en) * 1990-11-19 1992-05-19 Hewlett-Packard Co. Low power CMOS bus receiver with small setup time
US5148058A (en) * 1990-12-03 1992-09-15 Thomson, S.A. Logic circuits as for amorphous silicon self-scanned matrix arrays
US5253202A (en) * 1991-02-05 1993-10-12 International Business Machines Corporation Word line driver circuit for dynamic random access memories
US5153467A (en) * 1991-06-12 1992-10-06 Etron Technology, Inc. Bootstrap circuit for word line driver in semiconductor memory
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
JP2755047B2 (ja) * 1992-06-24 1998-05-20 日本電気株式会社 昇圧電位発生回路
US5600598A (en) * 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
US5781497A (en) * 1996-08-02 1998-07-14 Alliance Semiconductor Corp. Random access memory word line select circuit having rapid dynamic deselect
US5902641A (en) * 1997-09-29 1999-05-11 Battelle Memorial Institute Flash evaporation of liquid monomer particle mixture
DE19946218C1 (de) 1999-09-27 2001-01-25 Fraunhofer Ges Forschung Treiberschaltung für ein elektronisches Datenübertragungsbauglied
ATE382940T1 (de) * 2001-08-08 2008-01-15 Nxp Bv Direktzugriffspeicheranordnungen mit einem diodenpuffer
US6696880B2 (en) * 2001-11-09 2004-02-24 Sandisk Corporation High voltage switch suitable for non-volatile memories
JP2003243670A (ja) * 2002-02-13 2003-08-29 Mitsubishi Electric Corp 半導体装置
KR100621558B1 (ko) * 2004-11-08 2006-09-19 삼성전자주식회사 Ｃｍｏｓ 이미지 센서 및 그 구동 방법
KR100630529B1 (ko) * 2004-11-15 2006-09-29 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 구동회로
US20090156079A1 (en) * 2007-12-14 2009-06-18 Kimberly-Clark Worldwide, Inc. Antistatic breathable nonwoven laminate having improved barrier properties
JP5125569B2 (ja) * 2008-02-08 2013-01-23 ソニー株式会社 ブートストラップ回路
US8106701B1 (en) 2010-09-30 2012-01-31 Sandisk Technologies Inc. Level shifter with shoot-through current isolation
US8363453B2 (en) * 2010-12-03 2013-01-29 International Business Machines Corporation Static random access memory (SRAM) write assist circuit with leakage suppression and level control
US8537593B2 (en) 2011-04-28 2013-09-17 Sandisk Technologies Inc. Variable resistance switch suitable for supplying high voltage to drive load
US8395434B1 (en) 2011-10-05 2013-03-12 Sandisk Technologies Inc. Level shifter with negative voltage capability
JP6201646B2 (ja) * 2013-11-01 2017-09-27 セイコーエプソン株式会社 半導体記憶装置
US9330776B2 (en) 2014-08-14 2016-05-03 Sandisk Technologies Inc. High voltage step down regulator with breakdown protection
CN110048707A (zh) * 2018-01-15 2019-07-23 美国莱迪思半导体公司 高速和宽范围电平偏移器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48101846A (ko) * 1972-04-03 1973-12-21
US3866186A (en) * 1972-05-16 1975-02-11 Tokyo Shibaura Electric Co Logic circuit arrangement employing insulated gate field effect transistors
US3801831A (en) * 1972-10-13 1974-04-02 Motorola Inc Voltage level shifting circuit
JPS5723356B2 (ko) * 1973-07-24 1982-05-18
GB1504867A (en) * 1974-06-05 1978-03-22 Rca Corp Voltage amplitude multiplying circuits
US3999081A (en) * 1974-08-09 1976-12-21 Nippon Electric Company, Ltd. Clock-controlled gate circuit
US3982138A (en) * 1974-10-09 1976-09-21 Rockwell International Corporation High speed-low cost, clock controlled CMOS logic implementation
JPS51122721A (en) * 1975-04-21 1976-10-27 Hitachi Ltd Boosting circuit
DE2639555C2 (de) * 1975-09-04 1985-07-04 Plessey Overseas Ltd., Ilford, Essex Elektrische integrierte Schaltung
US3986044A (en) * 1975-09-12 1976-10-12 Motorola, Inc. Clocked IGFET voltage level sustaining circuit
IT1073440B (it) * 1975-09-22 1985-04-17 Seiko Instr & Electronics Circuito elevatore di tensione realizzato in mos-fet
JPS5238852A (en) * 1975-09-22 1977-03-25 Seiko Instr & Electronics Ltd Level shift circuit
US4216390A (en) * 1978-10-04 1980-08-05 Rca Corporation Level shift circuit
JPS56129570A (en) * 1980-03-14 1981-10-09 Mitsubishi Electric Corp Booster circuit
JPS5873097A (ja) * 1981-10-27 1983-05-02 Nec Corp デコ−ダ−回路
JPS594223A (ja) * 1982-06-30 1984-01-11 Fujitsu Ltd クロツク発生回路
JPS5952497A (ja) * 1982-09-17 1984-03-27 Nec Corp デコ−ダ回路
US4542310A (en) * 1983-06-29 1985-09-17 International Business Machines Corporation CMOS bootstrapped pull up circuit
US4578601A (en) * 1983-12-07 1986-03-25 Motorola, Inc. High speed TTL clock input buffer circuit which minimizes power and provides CMOS level translation
JPS60201591A (ja) * 1984-03-26 1985-10-12 Hitachi Ltd 半導体集積回路装置
US4692638A (en) * 1984-07-02 1987-09-08 Texas Instruments Incorporated CMOS/NMOS decoder and high-level driver circuit
US4639622A (en) * 1984-11-19 1987-01-27 International Business Machines Corporation Boosting word-line clock circuit for semiconductor memory
US4583157A (en) * 1985-02-08 1986-04-15 At&T Bell Laboratories Integrated circuit having a variably boosted node
US4678941A (en) * 1985-04-25 1987-07-07 International Business Machines Corporation Boost word-line clock and decoder-driver circuits in semiconductor memories
US4689495A (en) * 1985-06-17 1987-08-25 Advanced Micro Devices, Inc. CMOS high voltage switch
JPH0817032B2 (ja) * 1986-03-12 1996-02-21 株式会社日立製作所 半導体集積回路装置
US4689505A (en) * 1986-11-13 1987-08-25 Microelectronics And Computer Technology Corporation High speed bootstrapped CMOS driver
US4823024A (en) * 1988-06-29 1989-04-18 Ncr Corporation Signal edge trimmer circuit

Also Published As

Publication number Publication date
CA2000995A1 (en) 1990-10-26
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EP0395881B1 (en) 1996-07-10
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CA2000995C (en) 1994-11-08
DE69027705T2 (de) 1997-01-23
MY106699A (en) 1995-07-31
US4954731A (en) 1990-09-04

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