JP2755047B2 - 昇圧電位発生回路 - Google Patents

昇圧電位発生回路

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JP2755047B2
JP2755047B2 JP4165209A JP16520992A JP2755047B2 JP 2755047 B2 JP2755047 B2 JP 2755047B2 JP 4165209 A JP4165209 A JP 4165209A JP 16520992 A JP16520992 A JP 16520992A JP 2755047 B2 JP2755047 B2 JP 2755047B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は昇圧電位発生回路に関
し、特に半導体記憶装置のワード線の昇圧電位や半導体
集積回路の基板電位等を発生する昇圧電位発生回路に関
する。
【０００２】
【従来の技術】従来のこの種の昇圧電位発生回路の一例
を図４（Ａ）に、その各部の波形を図４（Ｂ）に示す。
【０００３】この昇圧電位発生回路は、所定の周期で電
源電位（Ｖｃｃ）レベル，基準電位（接地電位）レベル
となる第１の制御信号Φ１と、この第１の制御信号Φ１
の基準電位レベルの期間内の所定の期間に電源電位レベ
ル、この電源電位レベルの期間以外では基準電位レベル
となる第２の制御信号Φ２とをインバータＩＶ１，ＩＶ
２の出力端に発生するタイミング制御回路１と、一端に
第１及び第２の制御信号Φ１，Φ２をそれぞれ対応して
入力する第１及び第２の容量素子Ｃ１，Ｃ２、ソース，
ドレインの一方を電源電位（Ｖｃｃ）点と接続し他方を
第１の容量素子Ｃ１の他端と接続しゲートを第２の容量
素子Ｃ２の他端と接続するＮ型の第１のトランジスタＱ
１、ソース，ドレインの一方を電源電位点（Ｖｃｃ）点
と接続し他方を第２と容量素子Ｃ２の他端と接続しゲー
トを第１の容量素子Ｃ１の他端と接続するＮ型の第２の
トランジスタＱ２、ソース，ドレインの一方及びゲート
を第１の容量素子Ｃ１の他端と接続しソース，ドレイン
の他方を昇圧電位出力端（Ｖｏｕｔ）と接続するＮ型の
第３のトランジスタＱ３、ソース，ドレインの一方及び
ゲートを第２の容量素子Ｃ２の他端と接続しソース，ド
レインの他方を昇圧電位出力端（Ｖｏｕｔ）と接続する
Ｎ型の第４のトランジスタＱ４、並びに昇圧電位出力端
（Ｖｏｕｔ）と基準電位点との間に接続された大容量の
第３の容量素子Ｃｏを備えた昇圧部２ｂとを有する構成
となっている。
【０００４】制御信号Φ１が電源電位レベルでΦ２が接
地電位レベル（０Ｖ）のとき、トランジスタＱ２がオン
となり容量素子Ｃ２の他端、ノードＮ２は充電され電源
電位Ｖｃｃとなる。また、容量素子Ｃ１の他端、ノード
Ｎ１のレベルが（Ｖｏｕｔ＋Ｖｔ）（Ｖｔはトランジス
タのしきい値）以上ならばノードＮ１からトランジスタ
Ｑ３を通して昇圧電位出力端（Ｖｏｕｔ）に電流が流
れ、昇圧電位Ｖｏｕｔは電源電位Ｖｃｃより高いレベル
に引上げられる。
【０００５】次に、制御信号Φ１が接地電位レベル、Φ
２が電源電位レベルになると、ノードＮ２は２Ｖｃｃレ
ベル近くまで上り、トランジスタＱ１をオンにし、ノー
ドＮ１を電源電位Ｖｃｃまで充電する。また、トランジ
スタＱ４を通して昇圧電位出力端（Ｖｏｕｔ）に電荷を
供給する。
【０００６】この動作が繰り返され、かつ大容量の容量
素子Ｃｏにより平滑され、昇圧電位Ｖｏｕｔは電源電位
Ｖｃｃより高い電位に昇圧される。
【０００７】この昇圧電位Ｖｏｕｔは、半導体記憶装置
のワード線の選択レベル駆動用等に使用される。また、
トランジスタをＰ型とし、各部電位の極性を逆にする
と、半導体集積回路の基板に印加する基板電位を得るこ
とができる。
【０００８】
【発明が解決しようとする課題】この従来の昇圧電位発
生回路では、制御信号Φ１が電源電位レベルにあると
き、容量素子Ｃ１の電荷はトランジスタＱ３を通して昇
圧電位出力端（Ｖｏｕｔ）に供給されるため、ノードＮ
１のレベルは２Ｖｃｃ近くから次第に低くなっていく。
従って、ゲートがノードＮ１に接続されているトランジ
スタＱ３のオン抵抗が大きくなって、電流駆動能力は低
くなってしまい、（２Ｖｃｃ−Ｖｔ）近くまで昇圧電位
Ｖｏｕｔを昇圧することが可能であるが、昇圧電位Ｖｏ
ｕｔを高く設定すると、電流供給能力が極端に低下して
しまうという問題点があった。
【０００９】
【課題を解決するための手段】本発明の昇圧電位発生回
路は、所定の周期で電源電位レベル，基準電位レベルと
なる第１の制御信号と、この第１の制御信号の基準電位
レベルの期間内の所定の期間に前記電源電位レベル、こ
の電源電位レベルの期間以外では前記基準電位レベルと
なる第２の制御信号とを発生するタイミング制御回路
と、一端に前記第１及び第２の制御信号をそれぞれ対応
して入力する第１及び第２の容量素子、ソース，ドレイ
ンの一方を電源電位点と接続し他方を前記第２の容量素
子の他端と接続する第１のトランジスタ、ソース，ドレ
インの一方を前記電源電位点と接続し他方を前記第２の
容量素子の他端と接続しゲートを前記第１の容量素子の
他端と接続しゲートを前記第１の容量素子の他端と接続
する第２のトランジスタ、ソース，ドレインの一方及び
ゲートを前記第１の容量素子の他端と接続しソース，ド
レインの他方を昇圧電位出力端と接続する第３のトラン
ジスタ，ソース，ドレインの一方及びゲートを前記第２
の容量素子の他端と接続しソース，ドレインの他方を前
記昇圧電位出力端と接続する第４のトランジスタ、並び
に前記昇圧電位出力端と基準電位点との間に接続された
第３の容量素子を備えた昇圧部とを有する昇圧電位発生
回路において、前記第１の容量素子の一端と前記第３の
トランジスタのゲートとの間に接続された第４の容量素
子と、前記第２の容量素子の一端と前記第４のトランジ
スタのゲートとの間に接続された第５の容量素子と、ソ
ース，ドレインの一方を前記第１の容量素子の他端と接
続し他方を前記第３のトランジスタのゲートと接続しゲ
ートを前記第２の容量素子の他端と接続する第５のトラ
ンジスタと、ソース，ドレイン一方を前記第２の容量素
子の他端と接続し他方を前記第４のトランジスタのゲー
トと接続しゲートを前記第１の容量素子の他端と接続す
る第６のトランジスタとを設けて構成される。
【００１０】また、タイミング制御回路を、第１及び第
２の制御信号のほかに、前記第１の制御信号が電源電位
レベルになった後前記電源電位レベルとなりこの第１の
制御信号が基準電位レベルになる前に前記基準電位レベ
ルとなる第３の制御信号と、前記第２の制御信号が前記
電源電位レベルになった後前記電源電位レベルとなりこ
の第２の制御信号が前記基準電位レベルになる前に前記
基準電位レベルとなる第４の制御信号とを発生する回路
とし、第４の容量素子の一端を第１の容量素子の一端と
切離して前記第３の制御信号を入力し、第５の容量素子
の一端を前記第２の容量素子の一端と切離して前記第４
の制御信号を入力するようにして構成される。
【００１１】また、第３及び第４の制御信号の電源電位
レベルをそれぞれ所定のレベルだけ高くした高レベルの
第３及び第４の制御信号を発生するレベル変換回路を設
け、これら高レベルの第３及び第４の制御信号を第４及
び第５の容量素子の一端にそれぞれ対応して入力するよ
うにして構成される。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１３】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例の回路図及びその各部信号の波形図である。
【００１４】この実施例が図４（Ａ），（Ｂ）に示され
た従来の昇圧電位発生回路と相違する点は、第１の容量
素子Ｃ１の一端と第３のトランジスタＱ３のゲートとの
間に接続された第４の容量素子Ｃ３と、第２の容量素子
Ｃ２の一端に第４のトランジスタＱ４のゲートとの間に
接続された第５の容量素子Ｃ４と、ソース，ドレインの
一方を第１の容量素子１の他端と接続し他方を第３のト
ランジスタＱ３のゲートと接続しゲートを第２の容量素
子Ｃ２の他端と接続する第５のトランジスタＱ５と、ソ
ース，ドレインの一方を第２の容量素子Ｃ２の他端と接
続し他方を第４のトランジスタＱ４のゲートと接続しゲ
ートを第１の容量素子Ｃ１の他端と接続する第６のトラ
ンジスタＱ６とを設けた点にある。
【００１５】次にこの実施例の動作について説明する。
【００１６】制御信号Φ１が電源電位レベル、Φ２が接
地電位レベルになると、ノードＮ１及びノードＮ３は２
Ｖｃｃ近くまで上がり、トランジスタＱ３がオンとな
り、ノードＮ１から昇圧電位出力端（Ｖｏｕｔ）に電流
が流れる。このため、ノードＮ１の電位は次第に低くな
るが、トランジスタＱ５がオフとなっているので、ノー
ドＮ３高い電位を保ったままとなる。また、トランジス
タＱ６はオンとなっており、トランジスタＱ４のゲー
ト、ノードＮ４の電位はノードＮ２の電位にプリチャー
ジされ、従ってトランジスタＱ４はオフとなっている。
次に、制御信号Φ１が接地電位レベル、Φ２が電源電位
レベルになると、トランジスタＱ１がオンとなりノード
Ｎ１が電源電位Ｖｃｃまで充電され、トランジスタＱ５
がオンとなり、ノードＮ３はノードＮ１と等しい電位に
プリチャージされ、またトランジスタＱ３はオフとな
る。さらにノードＮ２，Ｎ４は２Ｖｃｃ近くまで上昇し
ており、トランジスタＱ４がオンとなるので、ノードＮ
２から電源電位点（Ｖｃｃ）に電流が供給され、ノード
Ｎ２の電位は次第に低くなるが、ノードＮ４は高い電位
に保たれる。
【００１７】このように、ノードＮ１，Ｎ２から昇圧電
位出力端（Ｖｏｕｔ）に電流が流れてその電位が低くな
っても、トランジスタＱ３，Ｑ４のゲート電位は高い電
位を保つので、電流駆動能力の低下は少ない。従って電
流供給能力が大きくなる。
【００１８】図２（Ａ），（Ｂ）は本発明の第２の実施
例の回路図及びその各部信号の波形図である。第１の実
施例において、図１（Ｂ）のｔ１及びｔ２のタイミング
でトランジスタＱ３，Ｑ４を通して昇圧電位出力端（Ｖ
ｏｕｔ）からノードＮ１，Ｎ２にそれぞれ電流が一瞬逆
流することがある。そのため消費電流がむだになる。こ
の対策を施したのが第２の実施例である。
【００１９】この実施例は、タイミング制御回路１ａ
を、第１及び第２の制御信号のほかに、第１の制御信号
Φ１が電源電位レベルになった後電源電位レベルとなり
この第１の制御信号Φ１が接地電位レベルになる前に接
地電位レベルとなる第３の制御信号Φ３と、第２の制御
信号Φ２が電源電位レベルになった後電源電位レベルと
なりこの第２の制御信号Φ２が接地電位レベルになる前
に接地電位レベルとなる第４の制御信号Φ４とをインバ
ータＩＶ３，ＩＶ４を介して発生する回路とし、第４の
容量素子Ｃ３の一端を第１の容量素子Ｃ１の一端と切離
して第３の制御信号Φ３を入力し、第５の容量素子Ｃ４
の一端を第２の容量素子Ｃ２の一端と切離して第４の制
御信号Φ４を入力するようにしたものである。
【００２０】この結果、トランジスタＱ３がオンとなる
ときは確実にノードＮ１が電源電位レベルになり、また
トランジスタＱ４がオンとなるときは確実にノードＮ４
が電源電位レベルになるので、昇圧電位出力端（Ｖｏｕ
ｔ）からノードＮ１，Ｎ２に電流が逆流するのを防ぐこ
とができ、むだな消費電流をなくすことができる。
【００２１】図３（Ａ），（Ｂ）はそれぞれ本発明の第
３の実施例の回路図及びその各部信号の波形図である。
【００２２】第１及び第２の実施例において、トランジ
スタＱ３，Ｑ４がオンとなるときのそれぞれのゲートレ
ベルは２Ｖｃｃ程度である。厳密には、容量素子Ｃ３，
Ｃ４とトランジスタＱ３，Ｑ４のゲート容量の比で決ま
る電位分２Ｖｃｃよりも低くなる。容量素子Ｃ３，Ｃ４
をトランジスタＱ３，Ｑ４のゲート容量よりも大きくす
ればするほど２Ｖｃｃに近づくが、いずれにせよ、昇圧
電位Ｖｏｕｔは最大でもトランジスタＱ３，Ｑ４のゲー
ト電位が電源電位レベルのときの電位よりもしきい値Ｖ
ｔ分だけ低い電位、つまり（２Ｖｃｃ−Ｖｔ）近くまで
しか昇圧できない。この点を改善して最大電位が２Ｖｃ
ｃ近くまでなるようにしたのが本実施例である。
【００２３】この実施例は、第３及び第４の制御信号Φ
３，Φ４の電源電位レベルをそれぞれ所定のレベルだけ
高くした高レベルの第３及び第４の制御信号Φ３ａ，Φ
４ａを発生するレベル変換回路３ａ，３ｂを設け、これ
ら高レベルの第３及び第４の制御信号Φ３ａ，Φ４ａを
第４及び第５の容量素子Ｃ３，Ｃ４の一端にそれぞれ対
応して入力するようにしたものである。
【００２４】タイミング制御回路１ａの出力をレベル変
換部３ａ，３ｂでバッファリングして制御信号Φ３ａ，
Φ４ａを作る。このとき、レベル変換部３ａ，３ｂには
出力用の電源として昇圧電位Ｖｏｕｔを入れることによ
り制御信号Φ３ａ，Φ４ａの高レベルは、昇圧されたレ
ベルになり、またノードＮ３，Ｎ４の高レベルは、（Ｖ
ｃｃ＋Ｖｏｕｔ）近くまで上がる。従ってトランジスタ
Ｑ３，Ｑ４のゲートレベルは第１及び第２の実施例より
も高く上げることができるので、トランジスタＱ３，Ｑ
４の電流駆動能力は大きくなり、昇圧電位Ｖｏｕｔの最
大レベルは２Ｖｃｃ近くになる。
【００２５】
【発明の効果】以上説明したように本発明は、第５，第
６のトランジスタ及び第４，第５の容量素子を設けて第
３，第４のトランジスタのゲート電位を所定のレベル以
上に保つ構成とすることにより、第３，第４のトランジ
スタの電流駆動能力の低下を防止できるので、昇圧電位
に対する電流供給能力の低下を防止することができる効
果がある。このことは結果的に次の効果をもたらす。 （１）従来と同じ供給電流が必要な場合は、各トランジ
スタ，容量素子などのサイズを小さくでき、レイアウト
上、本回路の面積を削減できる。 （２）各トランジスタサイズなどが小さくなることで、
それらを駆動するための電流が削減でき、電流変換効率
＝（Ｖｏｕｔに供給する電流）／（Ｖｃｃから消費する
電流）を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図及びその各部信
号の波形図である。
【図２】本発明の第２の実施例の回路図及びその各部信
号の波形図である。
【図３】本発明の第３の実施例の回路図及びその各部信
号の波形図である。
【図４】従来の昇圧電位発生回路の回路図及びその各部
信号の波形図である。
【符号の説明】
１，１ａ タイミング制御回路 ２，２ａ，２ｂ 昇圧部 ３ａ，３ｂ レベル変換部 Ｃ１〜Ｃ４，Ｃｏ 容量素子 ＩＶ１〜ＩＶ４ インバータ Ｑ１〜Ｑ６ トランジスタ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定の周期で電源電位レベル，基準電位
    レベルとなる第１の制御信号と、この第１の制御信号の
    基準電位レベルの期間内の所定の期間に前記電源電位レ
    ベル、この電源電位レベルの期間以外では前記基準電位
    レベルとなる第２の制御信号とを発生するタイミング制
    御回路と、一端に前記第１及び第２の制御信号をそれぞ
    れ対応して入力する第１及び第２の容量素子、ソース，
    ドレインの一方を電源電位点と接続し他方を前記第１の
    容量素子の他端と接続しゲートを前記第２の容量素子の
    他端と接続する第１のトランジスタ、ソース，ドレイン
    の一方を前記電源電位点と接続し他方を前記第２の容量
    素子の他端と接続しゲートを前記第１の容量素子の他端
    と接続する第２のトランジスタ、ソース，ドレインの一
    方及びゲートを前記第１の容量素子の他端と接続しソー
    ス，ドレインの他方を昇圧電位出力端と接続する第３の
    トランジスタ，ソース，ドレインの一方及びゲートを前
    記第２の容量素子の他端と接続しソース，ドレインの他
    方を前記昇圧電位出力端と接続する第４のトランジス
    タ、並びに前記昇圧電位出力端と基準電位点との間に接
    続された第３の容量素子を備えた昇圧部とを有する昇圧
    電位発生回路において、前記第１の容量素子の一端と前
    記第３のトランジスタのゲートとの間に接続された第４
    の容量素子と、前記第２の容量素子の一端と前記第４の
    トランジスタのゲートとの間に接続された第５の容量素
    子と、ソース，ドレインの一方を前記第１の容量素子の
    他端と接続し他方を前記第３のトランジスタのゲートと
    接続しゲートを前記第２の容量素子の他端と接続する第
    ５のトランジスタと、ソース，ドレイン一方を前記第２
    の容量素子の他端と接続し他方を前記第４のトランジス
    タのゲートと接続しゲートを前記第１の容量素子の他端
    と接続する第６のトランジスタとを設けたことを特徴と
    する昇圧電位発生回路。
  2. 【請求項２】 タイミング制御回路を、第１及び第２の
    制御信号のほかに、前記第１の制御信号が電源電位レベ
    ルになった後前記電源電位レベルとなりこの第１の制御
    信号が基準電位レベルになる前に前記基準電位レベルと
    なる第３の制御信号と、前記第２の制御信号が前記電源
    電位レベルになった後前記電源電位レベルとなりこの第
    ２の制御信号が前記基準電位レベルになる前に前記基準
    電位レベルとなる第４の制御信号とを発生する回路と
    し、第４の容量素子の一端を第１の容量素子の一端と切
    離して前記第３の制御信号を入力し、第５の容量素子の
    一端を前記第２の容量素子の一端と切離して前記第４の
    制御信号を入力するようにした請求項１記載の昇圧電位
    発生回路。
  3. 【請求項３】 第３及び第４の制御信号の電源電位レベ
    ルをそれぞれ所定のレベルだけ高くした高レベルの第３
    及び第４の制御信号を発生するレベル変換回路を設け、
    これら高レベルの第３及び第４の制御信号を第４及び第
    ５の容量素子の一端にそれぞれ対応して入力するように
    した請求項２記載の昇圧電位発生回路。
JP4165209A 1992-06-24 1992-06-24 昇圧電位発生回路 Expired - Lifetime JP2755047B2 (ja)

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EP93110116A EP0576008B1 (en) 1992-06-24 1993-06-24 Boost voltage generating circuit
KR1019930011560A KR970005408B1 (ko) 1992-06-24 1993-06-24 부스트 전압 발생 회로
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JPH0614529A JPH0614529A (ja) 1994-01-21
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