KR970005408B1 - 부스트 전압 발생 회로 - Google Patents

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KR970005408B1
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슈이찌 쯔까다
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

부스트 전압 발생 회로
제1a도는 종래의 부스트(boost) 전압 발생 회로를 도시하는 회로 다이어그램.
제1b도는 다수의 포인트에서 동작 파형을 도시한 흐름도.
제2a도는 본 발명의 따른 제1실시예의 부스트 전압 발생회로를 도시하는 회로 다이어그램.
제2b도는 다수의 포인트에서 동작 파형을 도시하는 흐름도.
제3a도는 본 발명에 따른 제2실시예의 부스트 전압 발생회로를 도시하는 회로 다이어그램.
제3b도는 다수의 포인트에서 동작 파형을 도시하는 흐름도.
제4a도는 본 발명에 따른 제3실시예의 부스트 전압 발생회로를 도시하는 회로 다이어그램.
제4b도는 다수의 포인트에서 동작 파형을 도시하는 흐름도.
* 도면의 주요부분에 대한 부호의 설명
C1 : 제1캐패시터 소자 C2 : 제2캐패시터 소자
Q2: 제2트랜지스터 Q3: 제3트랜지스터
Q4: 제4트랜지스터 Q6: 제6트랜지스터
Q5: 제5트랜지스터 C3: 제4캐패시터 소자
본 발명은 부스트 전압 발생 회로(boost voltage generating circuit)에 관한 것으로서, 특히, 반도체 메모리 장치의 워드라인(word line)용 부스트 전위 또는 반도체 집적 회로용 기판전위(substrate potential)를 생성하는 부스트 전압 발생 회로에 관한 것이다.
본 발명이 진술하는 종류의 종래의 부스트 전압 발생 회로에 대한 예가 제1a도에 도시되어 있고 그 회로의 여러점에서 얻어진 파형이 제1b도에 도시되어 있다.
상술한 종래의 부스트 전압 발생 회로는 타이밍 제어 회로(1)와 부스트 전압 생성단(2)으로 구성되어 있다. 타이밍 제어 회로(1)는 인버터(IV1)의 출력 노드와 인버터(IV2)의 출력 노드를 통하여 각기 제1제어 신호(Φ1)와 제2제어 신호(Φ2)를 출력한다. 제1제어 신호(Φ1)는 소정의 사이클에서 전원 전위(Vcc) 레벨과 기준전위(접지전위) 레벨로 되고, 제2제어 신호(Φ2)는 제1제어 신호(Φ1)의 기준 전위 레벨 주기내의 소정의 주기 동안 전원 전위 레벨로 되고 전원 전위 레벨의 주기외의 기준 전위 레벨로 된다.
부스트 전압 생성단(2)은 그들의 제1단부에서 제1 및 제2제어 신호(Φ1 및 Φ2)를 각기 수신하는 제1 및 제2캐패시터(C1 및 C2)와; 한쪽의 소스 및 드레인이 전원 전위 단자(Vcc)에 접속되고, 다른쪽의 소스 및 드레인이 제1캐패시터의 소자(C1)의 제2단부에 접속되며, 게이트가 제2캐패시터 소자(C2)의 제2단부에 접속되어 있는 제1N-채널 전계효과 트랜지스터(Q1)와; 한쪽의 소스 및 드레인이 전원 전위단자(Vcc)에 접속되고, 다른쪽의 소스 및 드레인이 제2캐패시터 소자(C2)의 제2단부에 접속되며, 게이트가 제1캐패시터 소자(C1)의 제2단부에 접속되어 있는 제2N-채널 트랜지스터(Q2)와; 한쪽의 소스 및 드레인과, 게이트가 제1캐패시터 소자(C1)의 제2단부에 접속되고, 다른쪽의 소스 및 드레인이 부스터 전위 출력단자 VOUT(또한, 부스트 전위를 나타내는 VOUT)에 접속되어 있는 제3N-채널 트랜지스터(Q3)와; 한쪽의 소스 및 드레인과, 게이트가 제2캐패시터 소자(C2)의 제2단부에 접속되고, 다른쪽의 소스와 드레인이 부스트 전위 출력 단자 VOUT에 접속되어 있는 제4N-채널 트랜지스터(Q4)와; 부스트 전위 출력단자 VOUT및 기준전위 단자 사이에 접속되어 있는 큰 정전용량을 가진 제3캐패시터 소자(C0)를 구비한다.
상술한 부스트 전압 발생 회로의 동작은 다음과 같다.
제어 신호(Φ1)가 전원 전위 레벨(Vcc)에 있고 제어 신호(Φ2)가 접지 전위 레벨(0V)에 있을 때, 트랜지스터(Q2)는 제2캐패시터 소자(C2)의 제2단부에서 노드(N2)가 충전되도록 ON되어 전원 전위(Vcc)로 된다. 또한, 제1캐패시터 소자(C1)의 제 2단부에서의 노드(N1)가 VOUT+VT(VT는 트랜지스터의 임계 전압임) 이상의 레벨로 있다면, 그 전류는 노드(N1)에서 트랜지스터(Q3)를 통하여 부스트 전위 출력단자 VOUT로 흐르고 따라서, 부스트 전위 VOUT는 전원 전위 Vcc 이상의 레벨로 상승된다.
그 다음, 상기와 반대로, 제어 신호(Φ1)가 접지 전위 레벨쪽으로 턴하고 제어 신호(Φ2)가 전원 전위 레벨쪽으로 턴할 때, 노드(N2)의 전위는 2Vcc와 가깝게 상승하고, 그로써 트랜지스터(Q1)는 ON되고 노드(N1)는 전원 전위 Vcc의 레벨까지 충전된다. 또한, 전하는 트랜지스터(Q4)를 통하여 부스트 전위 출력단자 VOUT에 공급된다.
상기 동작이 반복되어, 큰 정전용량을 가진 캐패시터 소자(C0)에 의해서 평활되어진 후 부스트 전압 VOUT은 전원 전위(Vcc)이상의 전위로 상승된다.
그와 같이 얻어진 부스트 전압 VOUT은 반도체 메모리 장치의 워드라인의 선택-레벨 구동할 목적으로 사용된다. 또한 P-채널 트랜지스터가 사용되고 여러점에서의 전위가 반전될 때, 반도체 집적 회로의 기판에 인가될 기판 전위를 얻는 것이 가능하다.
상술한 부스트 전압 발생 회로에 있어서, 제어 신호(Φ1)가 전원 전위 레벨(Vcc)로 있을 때, 캐패시터 소자(C1)의 전하가 트랜지스터(Q3)를 통하여 부스트 전위 출력 단자 VOUT에 공급되기 때문에, 노드(N1)에서의 레벨은 제1b도에 도시된 바와 같이, 약 2Vcc에서 서서히 낮아지기 시작한다. 그러므로, 게이트가 노드(N1)에 직접 접속되어 있는 트랜지스터(Q3)의 ON 저항은 크게되며, 비록, 거의 2Vcc-VT에 가까운 부스터 전위 VOUT를 부스트하는 것이 가능할지라도, 일단 부스트 전위 VOUT가 고레벨로 설정되면, 전류 공급 용량이 크게 떨어지도록 전류 구동 용량을 낮추게 된다.
본 발명의 목적은 종래 기술의 문제를 극복하고 개선된 부스트(boost) 전압 발생 회로를 제공하여 부스트 전압 전위용 전류 공급 용량을 향상시키는데 있다.
본 발명의 일면에 따라, 타이밍 제어 회로 및 부스트 전압 발생 회로를 갖는 부스트 전압 발생 회로가 제공되는데, 타이밍 제어회로는 소정 싸이클에서 전원 전위 레벨 및 기준 전위 레벨이 되도록 제1제어 신호를 발생하여, 제1제어 신호의 기준 전위 레벨 주기내에서 소정의 주기동안 전원 전위 레벨이 되며, 그리고 상기 기준 전위 레벨 주기 밖에서의 주기동안 상기 기준 전위 레벨이 되도록 제2제어 신호를 발생하며, 상기 부스트 전압 발생 회로는 제1단부에서 상기 제1 및 제2제어 신호를 각각 수신하는 제1 및 제2캐패시터 소자와, 소스 또는 드레인중 하나는 전원 전위 노드에 접속되고 상기 소스 및 드레인중 다른 하나는 제1캐패시터 소자의 제2단부에 접속되고 상기 제2캐패시터 소자의 제2단부에 접속된 게이트를 갖는 제1트랜지스터와, 소스 또는 드레인중 하나는 전원 전위 노드에 접속되고 상기 소스 및 드레인중 다른 하나는 제2캐패시터 소자(C2)의 제2단부에 접속되고 상기 제1캐패시터 소자(C1)의 제2단부에 접속된 드레인을 갖은 제2트랜지스터(Q2)와, 소스 또는 드레인중 하나는 상기 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 소스 또는 드레인중 다른 하나는 부스트 전위 출력 단자(VOUT)에 접속되는 제2트랜지스터(Q3)와 소스 또는 드레인중 하나는 캐패시터 소자(C2)의 제2단부에 접속되고 상기 소스 및 드레인의 다른 하나는 상기 부스트 전위 출력 단자에 접속된 제4트랜지스터(Q4)와, 상기 부스트 전위 출력 단자와 기준 전위 노드 사이에 접속된 제3캐패시터 소자(C0)를 구비하는 부스트 전압 발생 회로에 있어서, 상기 부스트 전압 발생 회로는, 제1캐패시터 소자(C1)의 제1단부와 제3트랜지스터(Q3)의 게이트 사이에 접속된 제4캐패시터 소자(C3)와, 상기 제2캐패시터 소자(C2)의 제1단부와 제4트랜지스터(Q4)의 게이트 사이에 접속된 제5캐패시터(C4)와, 소스 또는 드레인중 하나는 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 소스 및 드레인중 다른 하나는 제3트랜지스터(Q3)의 게이트에 접속되며 제2캐패시터 소자(C2)의 제2단부에 접속된 게이트를 제5트랜지스터(Q5)와, 소스 또는 드레인중 하나는 제2캐패시터의 제2단부에 접속되고 상기 소스 및 드레인중 다른 하나는 상기 제4트랜지스터(Q4)의 게이트에 접속되며 상기 제1캐패시터 소자(C1)의 제2단부에 접속된 게이트를 갖는 제6트랜지스터(Q6)를 더 구비한다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부 도면을 참고로 설명된 본 발명의 양호한 실시예에 따르는 설명으로부터 명백해질 것이다.
현재, 설명은 첨부 도면을 참고로 본 발명의 양호한 실시예로 되어진다. 설명을 통해, 유사한 도면 심벌 및 번호는 모든 도면에서 동일하거나 유사한 소자로 언급된다.
제2a도는 본 발명의 제1실시예를 회로 다이어그램에서 도시하고 제2b도는 제1실시예의 회로에서의 다수의 포인트에서 동작 파형을 도시한다. 제1a 및 1b도에 도시된 종래 회로와 비교되듯이 상기 실시예의 부스트 전압 발생 회로에서의 차이는 제4캐패시터 소자(C3), 제5캐패시터 소자(C4), 제5전계효과 트랜지스터(Q5), 및 제6전계효과 트랜지스터(Q6)를 설치함으로써, 발생한다. 제4캐패시터 소자(C3)는 제1캐패시터 소자(C1)의 제1단부와 제3트랜지스터(Q3)의 게이트 간에 연결된다.
제5캐패시터 소자(C4)는 제2캐패시터 소자(C2)의 제1단부와 제4트랜지스터(Q4)의 게이트간에 연결된다. 제5트랜지스터(Q5)에 관해서, 소스 및 드레인의 한쪽의 제1캐패시터 소자(C1)의 제2단부에 접속되며, 상기 소스 및 드레인의 다른 한쪽은 제3트랜지스터(Q3)의 게이트에 접속되고, 게이트는 제2캐패시터 소자(C2)의 제2단부에 접속된다. 제6트랜지스터(Q6)에 관해서, 소스 및 드레인의 한쪽의 제2캐패시터 소자(C2)의 제2단부에 접속되며, 다른 한쪽은 제4트랜지스트(Q4)의 게이트에 접속되고, 게이트는 제1캐패시터 소자(C1)의 제2단부에 접속된다.
다음으로, 이러한 실시예에 따른 회로의 동작이 설명된다.
제어 신호(Φ1)가 전원 공급 전위 레벨 Vcc을 턴하고 제어 신호(Φ2)가 접지 전위 레벨을 턴할 때, 노드 N1 및 N3는 거의 2Vcc로 상승되어 트랜지스터 Q3는 턴온되고 이로써, 전류는 노드 N1으로부터 부스트 전위 출력 단자 VOUT로 흐르게 된다. 이와 같이, 노도 N1의 전위가 점차 떨어짐에도 불구하고, 노드 N3는 트랜지스터 Q5가 온 상태이기 때문에 높은 전위를 계속 유지하는 것이다. 또한, 트랜지스터 Q6가 온 상태이므로, 트랜지스터 Q4의 게이트, 즉, 노드 N4는 노드 N2에 선충전되어 결과적으로 트랜지스터 Q4는 턴오프된다. 다음으로, 제어 신호(Φ1)가 접지 전위 레벨을 턴하고 제어 신호(Φ2)가 전원 공급 전위 레벨을 턴할 때, 트랜지스터 Q1은 턴온으로 야기되고 노드 N1은 전원 공급 전위 Vcc로 충전되며, 트랜지스터 Q5는 턴온되며, 노드 N3은 노드 N1에서의 것과 동일한 전위로 선충전되고, 트랜지스터 Q3는 턴 오프된다.
더우기, 노드 N2 및 노드 N4에서 전위가 거의 2Vcc로 상승되고 트랜지스터 Q4가 턴온되므로, 전류는 노드 N2로부터 전원 공급 전위 단자 Vcc에 공급되어, 노드 N2의 전위가 점차 떨어짐에도 불구하고, 노드 N4는 높은 전위로 유지되도록 한다.
상술된 대로, 노드 N1 및 N2로부터 부스트 전위 출력 단자 VOUT로 전류가 흘러서 전위가 떨어질 때 조차도, 트랜지스터 Q3 및 트랜지스터 Q4의 게이트 전위는 높은 전위로 유지되고, 이로인해 전류 구동력을 낮추는 가능성은 최소화 되고 전류 공급력은 상당히 증가된다.
제3a도는 본 발명의 제2실시예에 따른 부스트 전압 발생 회로를 나타내는 회로도이고, 제3b도는 그 회로내의 여러점에서 동작 파형을 나타내는 도면이다. 상기 설명된 제1실시예에서, 제2b도의 t1 및 t2 시간에서는 전류가 부스트 전위 출력 단자 VOUT로부터 노드 N1 및 N2로 각각 트랜지스터 Q3와 Q4를 통해, 역방향으로 시시각각으로 흐를 수도 있는 가능성이 있다. 이는 헛되이 전력을 손실한다. 본 발명의 제2실시예는 이 문제를 해결하고자 하는 것이다.
이 제2실시예에 따라, 타이밍 제어 회로(1A)는 제1 및 제2제어 신호(Φ1 및 Φ2) 외에도 인버터(IV3 및 IV4)를 통해 제3제어 신호(Φ3) 및 제4제어 신호(Φ4)를 발생한다.
이러한 제2실시예는 제4 및 제5캐패시터 소자(C3 및 C4)의 제1단부가 각각 제1 및 제2제어 신호(Φ1 및 Φ2)를 대신하여 제3 및 제4제어 신호(Φ3 및 Φ4)를 수신한다는 점에서 제1실시예와 다르다. 제어 신호(Φ3)는 제1제어 신호(Φ1) 레벨이 전원 공급 전위 레벨이 된후에 전원 공급 전위 레벨을 참고로 하고, 제1제어 신호(Φ1) 레벨이 접지 전위 레벨로 되기전에 접지 전위 레벨로 턴한다. 제어 신호(Φ4)는 제2제어 신호(Φ2) 레벨이 전원 공급 전위 레벨이 된후에 전원 공급 전위 레벨을 턴하고 제2제어 신호(Φ2) 레벨이 접지 전위 레벨이 되기전에 접지 전위 레벨을 턴한다. 상기 제3제어 신호(Φ3)는 제4캐패시터 소자(C3)의 제1단부에 공급되는데, 제1단부는 제2a도에 도시된 제1실시예에 제2캐패시터 소자(C2)의 제1단부와 구별된다. 동일한 방식으로, 제4제어 신호(Φ4)는 제5캐패시터 소자(C4)의 제1단부에 공급되는데, 제1단부는 제2a도에 도시된 제1실시예에서 제2캐패시터 소자(C2)의 제1단부와 구별된다.
따라서, 트랜지스터 Q3가 턴온될 때, 노드 N1의 레벨은 명백히 전원 공급 전위 레벨이 된다. 이와 같이, 부스트 전위 출력 단자 VOUT로부터 노드 N1 및 N2로 전류의 역방향 흐름을 방지할 수 있어, 제2a도에 도시된 제1실시예에서와는 달리 전력 낭비가 없도록 하는 것이다.
제4a도는 본 발명에 따른 제3실시예의 부스트 전압 발생 회로를 도식으로 도시하고, 제4b도는 그러한 회로내의 여러 점의 동작 파형을 도시한 것이다.
제1 및 제2실시예 회로에서, 트랜지스터 Q3 및 Q4 각각의 게이트 레벨은 그것이 턴온될 때, 2Vcc의 상태이다. 엄밀히 말하면, 그 게이트 레벨은 캐패시터 소자 C3, C4 각각의 정전 용량과 트랜지스터 Q3, Q4 각각의 게이트 전기 용량간의 비(ratio)로 결정된 전위에 의해, 2Vcc 보다 낮은 것이다. 상기 캐패시터 소자 C3 및 C4의 정전용량이 각각의 상기 트랜지스터 Q3 및 Q4의 게이트 정전용량에서 증가할 때, 상기 게이트 전위 또는 레벨은 2Vcc에 근접될 것이다. 그러나, 상기 부스트 전압 VOUT는, 그것의 최대에서 조차도, 상기 트랜지스터 Q3 및 Q4의 상기 게이트 전위가 상기 전원 공급 전위에 있을 때, 상기 상태에서 전압보다 상기 트랜지스터의 상기 임계 전압 VT에 의해서 보다 낮은 전압이 될 것이다. 이것은 상기 게이트 레벨이 (2Vcc-VT)에 매우 근접하게 상승될 수 있다는 것을 의미한다. 상기 제3실시예에 대한 상기 회로는 이러한 점에서 향상되었고, 그럼에 의해 상기 게이트 전위가 거의 2Vcc가 되는 최대까지 상승된다.
상기 제3실시예에 대한 상기 회로는 제3a도에 도시된 상기 제2실시예의 상기 회로 배치에 부과하여 레벨 변환 회로(3a 및 3b)에 제공된다. 상기 레벨 변환 회로(3a 및 3b)는, 상기 제3제어 신호(Φ3) 및 상기 제4제어 신호(Φ4)의 상기 전원 공급 전위 레벨이 소정의 레벨에 의하여 각각 보다 높게 되는 높은 레벨의 한 레벨 변환된 제3제어 신호(Φ3a) 및 레벨 변환된 제4제어 신호(Φ4a)를 각각 발생한다. 각각의 상기 높은 레벨 제3 및 제4제어 신호(Φ3a 및 Φ3b)는 상기 제4 및 제5캐패시터 소자 C3 및 C4에 대해 상기 상응하는 제1접속에 입력된다.
상기 제어 신호 Φ3a 및 Φ4a는 상기 레벨 변환 회로(3a 및 3b)에서 타이밍 제어 회로 1A로부터 상기 출력을 버퍼링하는 것에 의해 생성된다. 상기 시간에서, 상기 부스트 전압 전위 VOUT는, 상기 제어 신호 Φ3a 및 Φ4a의 상기 레벨이 전압 레벨을 끌어올리고, 상기 노드 N3 및 N4에서 상기 높은 레벨이 (Vcc + VOUT)로 상승되는 것에 한 출력 전원 공급 같이 상기 레벨 변환 회로(3a 및 3b)에 입력된다. 상기 트랜지스터 Q3 및 Q4의 상기 게이트 레벨이 상기 제1 및 제2실시예에 대한 상기 회로의 레벨보다 높은 레벨로 상승될 수 있기 때문에, 상기 트랜지스터 Q3 및 Q4의 상기 전류 구동 용량은 상기 부스트 전압 전위 VOUT가 상기 최대값에서 2Vcc에 근접하게 상승될 수 있게 커진다.
상기 설명된 것 같이, 상기 본 발명에 따라서, 상기 제3 및 제4트랜지스터의 상기 게이트 전위 레벨은 상기 제5 및 제6트랜지스터 그리고 상기 제4 및 제5캐패시터 소자의 공급에 의하여 소정의 레벨 위에 유지된다. 이것은 상기 전류의 저하가 상기 제3 및 제4트랜지스터의 구동 용량을 막을 수 있고, 또한 상기 전류의 저하가 상기 부스트 전위에 대한 제공용량을 막을 수 있다. 이것은 다음과 같은 유리한 점에 기인한다.
(1) 요구된 상기 전류 공급이 종래 기술의 전류 공급과 동일하며, 각각의 트랜지스터 및 상기 캐패시터 소자의 크기는, 한 회로를 설계하므로써, 상기 회로에 의하여 점유되는 상기 영역이 줄어들기 때문에 보다 작게 될 수 있다.
(2) 보다 작은 각 트랜지스터의 크기를 만드는 것에 의하여, 상기 회로를 구동하기 위한 상기 전류는 줄여질 수 있고, 상기 전류 반전 효율[=(VOUT에 제공된 전류)/(Vcc로부터 전류 손실)]은 향상될 수 있다.
본 발명이 그것의 적적한 실시예에 기술되는 동안, 사용된 상기 용어가 제한보다는 오히려 설명의 용어이고, 상기 부착된 청구범위에 대한 상기 범위내에 상기 변화가 보다 확장된 일면속에 상기 발명의 진실한 범위 및 정신으로부터 이탈하는 것 없이 만들어졌다는 것이 이해된다.

Claims (8)

  1. 타이밍 제어 회로(1 : 1A) 및 부스트 전압 발생 회로(2A : 2B : 2C)를 갖는 부스트 전압 발생 회로에서, 상기 타이밍 제어 회로(1)는 소정 싸이클에서 전원 전위 레벨(Vcc) 및 기준 전위 레벨이 되도록 제1제어 신호(Φ1)를 발생하며, 상기 제1제어 신호의 기준 전위 레벨 주기내에서 소정의 주기동안 전원 전위 레벨이 되며 그리고 상기 기준 전위 레벨 주기 밖에서의 주기동안 상기 기준 전위 레벨이 되도록 제2제어 신호(Φ2)를 발생하며, 상기 부스트 전압 발생 회로(2A : 2B : 2C)는 제1단부에서 상기 제1 및 제2제어 신호(Φ1,Φ2)를 각각 수신하는 제1 및 제2캐패시터 소자(C1,C2)와, 소스 또는 드레인중 하나는 전워 전위 노드에 접속되고 상기 소스 및 드레인중 다른 하나는 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 제2캐패시터 소자(C2)의 제2단부에 접속된 게이트를 갖는 제1트랜지스터(Q1)와, 소스 또는 드레인중 하나는 전원 전위 노드에 접속되고 상기 소스 및 드레인중 다른 하나는 제2캐패시터 소자(C2)의 제2단부에 접속되고 상기 제1캐패시터 소자(C1)의 제2단부에 접속된 드레인을 갖은 제2트랜지스터(Q2)와, 소스 또는 드레인중 하나는 상기 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 소스 또는 드레인중 다른 하나는 부스트 전위 출력단자(VOUT)에 접속되는 제3트랜지스터(Q3)와 소스 또는 드레인중 하나는 캐패시터 소자(C2)의 제2단부에 접속되고 상기 소스 및 드레인의 다른 하나는 상기 부스트 전위 출력 단자에 접속된 제4트랜지스터(Q4)와, 상기 부스트 전위 출력 단자와 기준 전위 노드 사이에 접속된 제3캐패시터 소자(C0)를 구비하는 부스트 전압 발생 회로에 있어서, 상기 부스트 전압 발생 회로는, 제1캐패시터 소자(C1)의 제1단부와 제3트랜지스터(Q3)의 게이트 사이에 접속된 제4캐패시터 소자(C3)와, 상기 제2캐패시터 소자(C2)의 제1단부와 제4트랜지스터(Q4)의 게이트 사이에 접속된 제5캐패시터 소자(C4)와, 소스 또는 드레인중 하나는 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 소스 및 드레인중 다른 하나는 제3트랜지스터(Q3)의 게이트에 접속되며 제2캐패시터 소자(C2)의 제2단부에 접속된 게이트를 제5트랜지스터(Q5)와, 소스 또는 드레인중 하나는 제2캐패시터의 제2단부에 접속되고 상기 소스 및 드레인중 다른 하나는 상기 제4트랜지스터(Q4)의 게이트에 접속되며 상기 제1캐패시터 소자(C1)와 제2단부에 접속된 게이트를 갖는 제6트랜지스터(Q6)를 더 구비하는 부스트 전압 발생회로.
  2. 제1항에 있어서, 상기 타이밍 제어 신호(2B,2C)는, 상기 제1 및제2제어 신호(Φ1,Φ2)에 부가하여, 상기 제1제어 신호가 전원 전위 레벨로된 후 전원 전위 레벨로 턴하여 상기 제1제어 신호가 기준 전위 레벨로 되기 전에 기준 전위 레벨로 턴하는 제3제어 신호(Φ3)와, 상기 제2제어 신호가 전원 전위 레벨로 된 후 전원 전위 레벨로 턴하여 제2제어 신호가 기준 전위 레벨로 되기 전에 기준 전위 레벨로 턴하는 제4제어 신호(Φ4)를 발생하며, 제4캐패시터 소자(C3)의 제1단부는 상기 제1캐패시터 소자(C1)의 제1단부로부터 분리되며, 제3제어 신호(Φ3)를 수신하며, 제5캐패시터 소자(C4)의 제1단부는 상기 제2캐패시터 소자(C2)의 제1단부로부터 분리되여 제4제어 신호(Φ4)를 수신하는 부스트 전압 발생 회로.
  3. 제2항에 있어서, 상기 제3제어 신호(Φ3)의 전원 전위 레벨을 소정 레벨만큼 더 높은 레벨에서 레벨 변환되는 제3제어 신호(Φ3a)로 변환시키는 제1레벨 변환 회로(3a)와, 상기 제4제어 신호(Φ4)의 전원 전위 레벨을 소정 레벨 만큼 더 높은 레벨에서 레벨 변환되는 제4제어 신호(Φ4a)로 변환시키는 제2레벨 변환 회로(3b)를 더 구비하며, 상기 레벨 변환된 제3제어 신호(Φ3a)는 제4캐패시터 소자(C3)의 제1단부에 입력되고 상기 레벨 변환된 제4제어 신호(Φ4a)는 제5캐패시터 소자(C4)의 제1단부에 입력되는 부스트 전압 발생 회로.
  4. 제1항에 있어서, 상기 제1 내지 제6트랜지스터(Q1 내지 Q6)는 N-채널 전계효과 트랜지스터인 부스트 전압 발생 회로.
  5. 부스트 전압 발생 회로에 있어서, 제1(Φ1), 제2(Φ2), 제3(Φ3) 및 제4타이밍 제어 신호(Φ4)를 각각 수신한는 제1, 제2, 제3 및 제4입력단자와, 출력단자(VOUT)와, 제1(N1), 제2(N2), 제3(N3) 그리고 제4회로 노드(N4)와, 전원 단자(Vcc)와, 제2회로 노드에 접속된 게이트 그리고 상기 전원 단자와 제1회로 노드 사이에 결합된 소스와 드레인을 가지는 제1트랜지스터(Q1)와, 제1회로 노드에 접속된 게이트, 그리고 전원 단자와 제2회로 노드 사이에 결합된 소스와 드레인을 가지는 제2트랜지스터(Q2)와, 제3회로 노드에 접속된 게이트 그리고 제1회로 노드와 출력 단자 사이에 결합된 소스와 드레인을 가지는 제3트랜지스터(Q3)와, 제4회로 노드에 접속된 게이트 그리고 제2회로 노드와 출력 단자 사이에 결합된 소스와 드레인을 가지는 제4트랜지스터(Q4)와, 제2회로 노드에 접속된 게이트, 그리고 제1과 제3회로 노드 사이에 결합된 소스와 드레인을 가지는 제5트랜지스터(Q5)와, 제1회로 노드에 결합된 게이트 그리고 제2와 제4회로 노드 사이에 결합된 소스와 드레인을 가지는 제6트랜지스터(Q6)와, 제1입력 단자와 제1회로 노드 사이에 결합된 제1캐패시터(C1)와, 제2입력 단자와 제2회로 노드 사이에 결합된 제2캐패시터(C2)와, 제3입력 단자와 제3회로 노드 사이에 결합된 제3캐패시터(C3)와, 제4입력 단자와 제4회로 노드 사이에 결합된 제4캐패시터(C4)를 포함하는 부스트 전압 발생 회로.
  6. 제5항에 있어서, 제1 그리고 제3입력 단자와 서로 접속되고, 제1 그리고 제3타이밍 제어 신호가 동일한 파형을 가지며, 제2 그리고 제3입력 단자가 서로 접속되고, 제2 그리고 제4타이밍 제어 신호(Φ2,Φ4)가 동일한 파형을 가지는 부스트 전압 발생 회로.
  7. 제5항에 있어서, 제1 그리고 제3입력 단자가 분리되고, 제1 그리고 제3타이밍 제어 신호(Φ1,Φ3)가 서로 동기된 파형을 가지며, 제2 그리고 제4입력 단자가 분리되고, 제2 그리고 제4타이밍 제어 신호(Φ2,Φ4)가 서로 동기된 파형을 가지는 부스트 전압 발생 회로.
  8. 제7항에 있어서, 제3 그리고 제4타이밍 제어 신호(Φ3,Φ4)의 레벨이 각각의 제1 그리고 제2타이밍 제어 신호(Φ1,Φ2)의 레벨보다 높은 레벨로 부스트 되는 부스트 전압 발생 회로.
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