JP2000067578A - 基板バイアス電圧発生回路 - Google Patents
基板バイアス電圧発生回路Info
- Publication number
- JP2000067578A JP2000067578A JP11173369A JP17336999A JP2000067578A JP 2000067578 A JP2000067578 A JP 2000067578A JP 11173369 A JP11173369 A JP 11173369A JP 17336999 A JP17336999 A JP 17336999A JP 2000067578 A JP2000067578 A JP 2000067578A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- voltage level
- circuit
- generating
- substrate bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 238000005086 pumping Methods 0.000 claims abstract description 17
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 15
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 12
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 11
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 7
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 230000007704 transition Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】高いポンピング効率を有する半導体装置の基板
バイアス電圧発生回路を提供する。 【解決手段】半導体基板上に形成された半導体装置で使
用するための基板バイアス電圧を発生する回路であっ
て、半導体基板に連結された出力ノードＶＢＢと、電源
電圧レベルＶＣＣより高い電圧レベルＶＰＰの期間を含
む少なくとも１つの矩形波信号を発生する回路１２０
と、出力ノードＶＢＢに連結され、矩形歯信号によって
出力ノードＶＢＢに電荷をポンピングする電荷ポンプ回
路１４０とを含む。
バイアス電圧発生回路を提供する。 【解決手段】半導体基板上に形成された半導体装置で使
用するための基板バイアス電圧を発生する回路であっ
て、半導体基板に連結された出力ノードＶＢＢと、電源
電圧レベルＶＣＣより高い電圧レベルＶＰＰの期間を含
む少なくとも１つの矩形波信号を発生する回路１２０
と、出力ノードＶＢＢに連結され、矩形歯信号によって
出力ノードＶＢＢに電荷をポンピングする電荷ポンプ回
路１４０とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、より詳しくは半導体メモリ装置の基板バ
イアス電圧発生回路に関するものである。
るものであり、より詳しくは半導体メモリ装置の基板バ
イアス電圧発生回路に関するものである。
【０００２】
【従来の技術分野】半導体メモリ装置のうち、ダイナミ
ックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）が形
成される半導体チップ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｃｈｉｐ）には、負の電圧を発生する基板バイアス電圧
（バックバイアス（ｂａｃｋ−ｂｉａｓ）或いは逆バイ
アス（ｒｅｖｅｒｓｅ−ｂｉａｓ）ともいう）発生回路
（ｓｕｂｓｔｒａｔｅ ｂｉａｓ ｖｏｌｔａｇｅ ｇ
ｅｎｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）が備えられる。
ックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）が形
成される半導体チップ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｃｈｉｐ）には、負の電圧を発生する基板バイアス電圧
（バックバイアス（ｂａｃｋ−ｂｉａｓ）或いは逆バイ
アス（ｒｅｖｅｒｓｅ−ｂｉａｓ）ともいう）発生回路
（ｓｕｂｓｔｒａｔｅ ｂｉａｓ ｖｏｌｔａｇｅ ｇ
ｅｎｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）が備えられる。
【０００３】ＤＲＡＭが形成される基板に負の電圧が印
加されるとき、得られる幾つの利点は、次の通りであ
る。
加されるとき、得られる幾つの利点は、次の通りであ
る。
【０００４】１）金属−酸化物−半導体電界効果トラン
ジスター（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ；以後、ＭＯＳトランジスターと称する）のボ
ディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）に起因するスレシ
ョルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の
変化が最小化される。
ジスター（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ；以後、ＭＯＳトランジスターと称する）のボ
ディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）に起因するスレシ
ョルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の
変化が最小化される。
【０００５】２）パンチスルー電圧（ｐｕｎｃｈ−ｔｈ
ｒｏｕｇｈ ｖｏｌｔａｇｅ）が高くなる。
ｒｏｕｇｈ ｖｏｌｔａｇｅ）が高くなる。
【０００６】３）接合キャパシタンス（ｊｕｎｔｉｏｎ
ｃａｐａｃｉｔａｎｃｅ）が減少して動作速度が向上
される。
ｃａｐａｃｉｔａｎｃｅ）が減少して動作速度が向上
される。
【０００７】４）サブスレショルド電流（ｓｕｂ−ｔｈ
ｒｅｓｈｏｌｄ ｃｕｒｒｅｎｔ）が減少する。
ｒｅｓｈｏｌｄ ｃｕｒｒｅｎｔ）が減少する。
【０００８】５）ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ−ｔｒ
ａｎｓｉｓｔｏｒ ｌｏｇｉｃ）レベルの入力電圧がア
ンダシュート（ｕｎｄｅｒｓｈｏｏｔ）するときに発生
する順方向バイアスが抑制されてアンダシュートのため
半導体チップの損傷が防止される。
ａｎｓｉｓｔｏｒ ｌｏｇｉｃ）レベルの入力電圧がア
ンダシュート（ｕｎｄｅｒｓｈｏｏｔ）するときに発生
する順方向バイアスが抑制されてアンダシュートのため
半導体チップの損傷が防止される。
【０００９】６）ＤＲＡＭのメモリセルに対するダイナ
ミックリフレッシュ（ｄｙｎａｍｉｃ ｒｅｆｒｅｓ
ｈ）特性が強化される。
ミックリフレッシュ（ｄｙｎａｍｉｃ ｒｅｆｒｅｓ
ｈ）特性が強化される。
【００１０】結果的に、一定な負の電圧で半導体基板を
バイアスする基板バイアス電圧発生回路が半導体チップ
に提供されることによってＤＲＡＭの性能が全般的に向
上することは、当業者にとって自明である。
バイアスする基板バイアス電圧発生回路が半導体チップ
に提供されることによってＤＲＡＭの性能が全般的に向
上することは、当業者にとって自明である。
【００１１】図１は、従来技術による基板バイアス電圧
発生回路の構成を示すブロック図である。図１を参照す
ると、基板バイアス電圧発生回路１は、発進器（ｏｓｃ
ｉｌｌａｔｏｒ）１０、クロック信号発生器（ｃｌｏｃ
ｋ ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）１２、電荷ポ
ンプ回路（ｃｈａｒｇｅ ｐｕｍｐ ｃｉｒｃｕｉｔ）
１４、及び検出器（ｄｅｔｅｃｔｏｒ）１６を含む。
発生回路の構成を示すブロック図である。図１を参照す
ると、基板バイアス電圧発生回路１は、発進器（ｏｓｃ
ｉｌｌａｔｏｒ）１０、クロック信号発生器（ｃｌｏｃ
ｋ ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）１２、電荷ポ
ンプ回路（ｃｈａｒｇｅ ｐｕｍｐ ｃｉｒｃｕｉｔ）
１４、及び検出器（ｄｅｔｅｃｔｏｒ）１６を含む。
【００１２】半導体基板（不図示）に連結された検出器
１６からの出力信号ＥＮが発振器１０に印加されると
き、発振器１０は、所定の周波数を有する発進信号ＯＳ
Ｃを発生する。クロック信号発生器１２は、発振器１０
から発生された交流信号、即ち発進信号ＯＳＣから得ら
れる矩形波信号（ｒｅｃｔａｎｇｕｌａｒ ｓｉｇｎａ
ｌ）、即ちクロック信号を電荷ポンプ回路１４に供給す
る。電荷ポンプ回路１４は、クロック信号に応じて半導
体基板（不図示）に連結された端子ＶＢＢに電荷をポン
ピングする。その結果、基板バイアス電圧ＶＢＢは負の
電圧レベル（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ ｌｅ
ｖｅｌ）になる。
１６からの出力信号ＥＮが発振器１０に印加されると
き、発振器１０は、所定の周波数を有する発進信号ＯＳ
Ｃを発生する。クロック信号発生器１２は、発振器１０
から発生された交流信号、即ち発進信号ＯＳＣから得ら
れる矩形波信号（ｒｅｃｔａｎｇｕｌａｒ ｓｉｇｎａ
ｌ）、即ちクロック信号を電荷ポンプ回路１４に供給す
る。電荷ポンプ回路１４は、クロック信号に応じて半導
体基板（不図示）に連結された端子ＶＢＢに電荷をポン
ピングする。その結果、基板バイアス電圧ＶＢＢは負の
電圧レベル（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ ｌｅ
ｖｅｌ）になる。
【００１３】図２は、図１に示された従来の電荷ポンプ
回路の詳細回路図である。図２に示された電荷ポンプ回
路１４は、“ＣＨＡＲＧＥ ＰＵＭＰ ＣＩＲＣＵＩＴ
ＦＯＲ Ａ ＳＵＢＳＴＲＡＴＥ ＶＯＬＴＡＧＥ
ＧＥＮＥＲＡＴＯＲ ＯＦＡ ＳＥＭＩＣＯＮＤＵＣＴ
ＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”という名称で、米
国特許第５、３４３、０８８号に掲載されている。図２
の電荷ポンプ回路１４に対する動作説明は、米国特許第
５、３４３、０８８号に詳細に掲載されているため、そ
の詳細な説明は省略する。図２に示された電荷ポンプ回
路１４では、米国特許第５、３４３、０８８号に掲載さ
れたように、クロック信号の１サイクルの間に電荷ポン
プ動作を２回行うことによって高い電荷ポンピング効率
を得ることができる。
回路の詳細回路図である。図２に示された電荷ポンプ回
路１４は、“ＣＨＡＲＧＥ ＰＵＭＰ ＣＩＲＣＵＩＴ
ＦＯＲ Ａ ＳＵＢＳＴＲＡＴＥ ＶＯＬＴＡＧＥ
ＧＥＮＥＲＡＴＯＲ ＯＦＡ ＳＥＭＩＣＯＮＤＵＣＴ
ＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”という名称で、米
国特許第５、３４３、０８８号に掲載されている。図２
の電荷ポンプ回路１４に対する動作説明は、米国特許第
５、３４３、０８８号に詳細に掲載されているため、そ
の詳細な説明は省略する。図２に示された電荷ポンプ回
路１４では、米国特許第５、３４３、０８８号に掲載さ
れたように、クロック信号の１サイクルの間に電荷ポン
プ動作を２回行うことによって高い電荷ポンピング効率
を得ることができる。
【００１４】米国特許第５、３４３、０８８号に掲載さ
れたように、クロック信号ＣＬＫ１及びＣＬＫ２、又は
ＣＬＫ３及びＣＬＫ４が高レベル（例えば、電源電圧Ｖ
ＣＣ）から低レベル（例えば、接地電圧ＶＳＳ）に遷移
されるとき、ノードＡ及びＢ、又はＤ及びＦの電圧レベ
ルは、−ＶＣＣになって、ノードＡにゲートが連結され
たＰＭＯＳトランジスター４２、又はノードＦにゲート
が連結されたＰＭＯＳトランジスター４６がタン−オン
される。その結果、端子ＶＢＢの電圧は、（−ＶＣＣ＋
｜Ｖｔｐ｜）（Ｖｔｐは、ＰＭＯＳトランジスターのス
レショルド電圧である）まで低くなる。ここで、クロッ
ク信号ＣＬＫ１及びＣＬＫ２は、同一の位相を有する
が、相異なるパルス幅を有する。また、クロック信号Ｃ
ＬＫ３及びＣＬＫ４は同一の位相を有するが、相異なる
パルス幅を有する。そして、クロック信号ＣＬＫ１及び
ＣＬＫ２の位相は、クロック信号ＣＬＫ３及びＣＬＫ４
と相補的である。これらの信号の波形は、図３に図示さ
れている。
れたように、クロック信号ＣＬＫ１及びＣＬＫ２、又は
ＣＬＫ３及びＣＬＫ４が高レベル（例えば、電源電圧Ｖ
ＣＣ）から低レベル（例えば、接地電圧ＶＳＳ）に遷移
されるとき、ノードＡ及びＢ、又はＤ及びＦの電圧レベ
ルは、−ＶＣＣになって、ノードＡにゲートが連結され
たＰＭＯＳトランジスター４２、又はノードＦにゲート
が連結されたＰＭＯＳトランジスター４６がタン−オン
される。その結果、端子ＶＢＢの電圧は、（−ＶＣＣ＋
｜Ｖｔｐ｜）（Ｖｔｐは、ＰＭＯＳトランジスターのス
レショルド電圧である）まで低くなる。ここで、クロッ
ク信号ＣＬＫ１及びＣＬＫ２は、同一の位相を有する
が、相異なるパルス幅を有する。また、クロック信号Ｃ
ＬＫ３及びＣＬＫ４は同一の位相を有するが、相異なる
パルス幅を有する。そして、クロック信号ＣＬＫ１及び
ＣＬＫ２の位相は、クロック信号ＣＬＫ３及びＣＬＫ４
と相補的である。これらの信号の波形は、図３に図示さ
れている。
【００１５】ＭＯＳトランジスターのスレショルド電圧
がデバイスを形成する物質に大きく左右されるため、ス
レショルド電圧の絶対値大幅に減少させることができな
いことは、当業者には自明である。半導体メモリ装置の
集積度向上に伴って半導体メモリ装置の動作電圧は、徐
々に低くなる傾向にある。しかし、動作電圧が低くなっ
ても、半導体メモリ装置の動作特性は、動作電圧が低く
なる以前の動作特性がそのまま維持されなければならな
い。
がデバイスを形成する物質に大きく左右されるため、ス
レショルド電圧の絶対値大幅に減少させることができな
いことは、当業者には自明である。半導体メモリ装置の
集積度向上に伴って半導体メモリ装置の動作電圧は、徐
々に低くなる傾向にある。しかし、動作電圧が低くなっ
ても、半導体メモリ装置の動作特性は、動作電圧が低く
なる以前の動作特性がそのまま維持されなければならな
い。
【００１６】ところが、前述のように、ポンピング動作
が行われた後の端子ＶＢＢの電圧は、（−ＶＣＣ＋｜Ｖ
ｔｐ｜）以下まで低くなるわけではない。例えば、電源
電圧ＶＣＣが５Ｖであり、ＰＭＯＳトランジスターのス
レショルド電圧が１Ｖであるとき、端子ＶＢＢは、−４
Ｖに維持される。ＶＣＣ＝２Ｖであるときは、端子ＶＢ
Ｂは、−１Ｖに維持される。即ち、従来の基板バイアス
電圧発生回路１のポンピング効率は、ＰＭＯＳトランジ
スター４２／４６のスレショルド電圧に相当する分だけ
低下するという問題がある。低い電源電圧下で、動作す
るＤＲＡＭ或いは他の種類のメモリ装置において、その
ようなポンピング効率の低下に関する問題は、さらに深
刻になることは自明である。
が行われた後の端子ＶＢＢの電圧は、（−ＶＣＣ＋｜Ｖ
ｔｐ｜）以下まで低くなるわけではない。例えば、電源
電圧ＶＣＣが５Ｖであり、ＰＭＯＳトランジスターのス
レショルド電圧が１Ｖであるとき、端子ＶＢＢは、−４
Ｖに維持される。ＶＣＣ＝２Ｖであるときは、端子ＶＢ
Ｂは、−１Ｖに維持される。即ち、従来の基板バイアス
電圧発生回路１のポンピング効率は、ＰＭＯＳトランジ
スター４２／４６のスレショルド電圧に相当する分だけ
低下するという問題がある。低い電源電圧下で、動作す
るＤＲＡＭ或いは他の種類のメモリ装置において、その
ようなポンピング効率の低下に関する問題は、さらに深
刻になることは自明である。
【００１７】
【発明が解決しようとする課題】従って、本発明の目的
は、高いポンピング効率を有する半導体装置の基板バイ
アス電圧発生回路を提供することである。
は、高いポンピング効率を有する半導体装置の基板バイ
アス電圧発生回路を提供することである。
【００１８】
【課題を解決するための手段】 上述のような目的を達
成するための本発明の１特徴によると、半導体基板上に
素子が形成されてなる半導体装置で使用するための基板
バイアス電圧を発生する回路において、半導体基板に連
結された出力ノードと、電源電圧レベルより高い電圧レ
ベルの期間を含む少なくとも１つの矩形波信号を発生す
る信号発生手段と、出力ノードに連結され、矩形波信号
を利用して出力ノードに電荷をポンピングする電荷ポン
プ回路とを含む。これにより、電荷ポンプ回路のポンプ
効率は、電源電圧レベルが低くなっても改善される。
成するための本発明の１特徴によると、半導体基板上に
素子が形成されてなる半導体装置で使用するための基板
バイアス電圧を発生する回路において、半導体基板に連
結された出力ノードと、電源電圧レベルより高い電圧レ
ベルの期間を含む少なくとも１つの矩形波信号を発生す
る信号発生手段と、出力ノードに連結され、矩形波信号
を利用して出力ノードに電荷をポンピングする電荷ポン
プ回路とを含む。これにより、電荷ポンプ回路のポンプ
効率は、電源電圧レベルが低くなっても改善される。
【００１９】この発明の望ましい実施形態において、信
号発生手段は、外部から印加される発振信号に応じて、
電源電圧レベルの矩形波信号を発生する四角波信号発生
器と、矩形波信号の電圧レベルを電源電圧レベルより高
い電圧レベルに変換するレベル変換器とを含む。
号発生手段は、外部から印加される発振信号に応じて、
電源電圧レベルの矩形波信号を発生する四角波信号発生
器と、矩形波信号の電圧レベルを電源電圧レベルより高
い電圧レベルに変換するレベル変換器とを含む。
【００２０】本発明の他の特徴によると、半導体基板上
に素子が形成されてなる半導体メモリ装置で使用するた
めの基板バイアス電圧を発生する回路において、半導体
基板に連結された出力ノードと、外部から印加される発
振信号に応じて、電源電圧レベルの期間を含む少なくと
も１つの矩形波信号を発生する信号発生手段と、矩形波
信号の電圧レベルを電源電圧レベルより高い電圧レベル
に変換する変換手段と、出力ノードに連結されたトラン
ジスターを通して出力ノードからの電荷が供給される端
子を有し、高い電圧レベルの矩形波信号に応じて該トラ
ンジスタを駆動して、該端子から出力ノードに電荷をポ
ンピングする電荷ポンプ回路とを備える。
に素子が形成されてなる半導体メモリ装置で使用するた
めの基板バイアス電圧を発生する回路において、半導体
基板に連結された出力ノードと、外部から印加される発
振信号に応じて、電源電圧レベルの期間を含む少なくと
も１つの矩形波信号を発生する信号発生手段と、矩形波
信号の電圧レベルを電源電圧レベルより高い電圧レベル
に変換する変換手段と、出力ノードに連結されたトラン
ジスターを通して出力ノードからの電荷が供給される端
子を有し、高い電圧レベルの矩形波信号に応じて該トラ
ンジスタを駆動して、該端子から出力ノードに電荷をポ
ンピングする電荷ポンプ回路とを備える。
【００２１】この発明の望ましい実施形態において、変
換手段は、レベルシフタ回路を含む。
換手段は、レベルシフタ回路を含む。
【００２２】この発明の望ましい実施形態において、ト
ランジスターは、ＰＭＯＳトランジスターを含む。
ランジスターは、ＰＭＯＳトランジスターを含む。
【００２３】この発明の望ましい実施形態において、変
換手段は、電源電圧を使用して内部的に高い電圧を発生
する手段とを含む。
換手段は、電源電圧を使用して内部的に高い電圧を発生
する手段とを含む。
【００２４】本発明の更に他の特徴によると、半導体基
板上に素子が形成されてなる半導体装置で使用するため
の基板バイアス電圧を発生する回路において、基板バイ
アス電圧を出力する出力ノードと、外部から印加される
発振信号に応じて、各々が電源電圧レベルを有する第１
乃至第４クロック信号を発生するクロック発生回路と、
出力ノードに連結されたトランジスターを通して出力ノ
ードからの電荷が供給される端子を有し、第１乃至第４
クロック信号に応じて該トランジスタを介して該端子か
ら出力ノードに電荷をポンピングする電荷ポンプ回路と
を備え、クロック発生回路は、少なくとも２つの電圧レ
ベル変換器を含み、各電圧レベル変換器は、第１及び第
４クロック信号のうち該当するクロック信号の電圧レベ
ルを電源電圧よりさらに高い電圧レベルに変換する。
板上に素子が形成されてなる半導体装置で使用するため
の基板バイアス電圧を発生する回路において、基板バイ
アス電圧を出力する出力ノードと、外部から印加される
発振信号に応じて、各々が電源電圧レベルを有する第１
乃至第４クロック信号を発生するクロック発生回路と、
出力ノードに連結されたトランジスターを通して出力ノ
ードからの電荷が供給される端子を有し、第１乃至第４
クロック信号に応じて該トランジスタを介して該端子か
ら出力ノードに電荷をポンピングする電荷ポンプ回路と
を備え、クロック発生回路は、少なくとも２つの電圧レ
ベル変換器を含み、各電圧レベル変換器は、第１及び第
４クロック信号のうち該当するクロック信号の電圧レベ
ルを電源電圧よりさらに高い電圧レベルに変換する。
【００２５】この発明の望ましい実施形態において、第
１及び第２クロック信号は、同一の位相を有する反面、
相異なるパルス幅を有し、第３及び第４クロック信号
は、同一の位相を有する反面、相異なるパルス幅を有
し、第１及び第２クロック信号の位相は、第３及び第４
クロック信号に相補的なことを特徴とする。
１及び第２クロック信号は、同一の位相を有する反面、
相異なるパルス幅を有し、第３及び第４クロック信号
は、同一の位相を有する反面、相異なるパルス幅を有
し、第１及び第２クロック信号の位相は、第３及び第４
クロック信号に相補的なことを特徴とする。
【００２６】この発明の望ましい実施形態において、高
い電圧レベルは、電源電圧レベルとトランジスターのス
レショルド電圧との加算値以上である。
い電圧レベルは、電源電圧レベルとトランジスターのス
レショルド電圧との加算値以上である。
【００２７】このような装置によって、電荷ポンプ回路
に提供されるクロック信号の高レベルが電源電圧より高
い電圧レベルで維持される。その結果、トランジスタを
介して半導体基板に連結される端子の電圧が負の電源電
圧まで十分に低くなる。
に提供されるクロック信号の高レベルが電源電圧より高
い電圧レベルで維持される。その結果、トランジスタを
介して半導体基板に連結される端子の電圧が負の電源電
圧まで十分に低くなる。
【００２８】
【発明の実施の形態】本発明の望ましい第１実施形態に
よるクロック発生回路及び電荷ポンプ回路の詳細回路図
が図４に示されている。図４に示されたクロック発生回
路１２０は、例えば、図１に示された基板バイアス発生
回路のクロック発生回路１２の代わりに使用され得る。
また、図４に示された電荷ポンプ回路１４０は、図１及
び図２に示された電荷ポンプ回路と同様の構成を有す
る。図４に示されたクロック発生回路１２０は、前段、
例えば図１の発進器１０から提供される発進信号ＯＳＣ
に応じて第１乃至第４クロック信号ＣＬＫ１〜ＣＬＫ４
を発生する。第１及び第２クロック信号ＣＬＫ１及びＣ
ＬＫ２は同一の位相を有する反面、相異なるパルス幅を
有する。第３及び第４クロック信号ＣＬＫ３及びＣＬＫ
４は、同一の位相を有する反面、相異なるパルス幅を有
する。そして第１及び第２クロック信号ＣＬＫ１及びＣ
ＬＫ２の位相は、第３及び第４クロック信号ＣＬＫ３及
びＣＬＫ４と相補的である。これに対する波形が図３に
図示されている。
よるクロック発生回路及び電荷ポンプ回路の詳細回路図
が図４に示されている。図４に示されたクロック発生回
路１２０は、例えば、図１に示された基板バイアス発生
回路のクロック発生回路１２の代わりに使用され得る。
また、図４に示された電荷ポンプ回路１４０は、図１及
び図２に示された電荷ポンプ回路と同様の構成を有す
る。図４に示されたクロック発生回路１２０は、前段、
例えば図１の発進器１０から提供される発進信号ＯＳＣ
に応じて第１乃至第４クロック信号ＣＬＫ１〜ＣＬＫ４
を発生する。第１及び第２クロック信号ＣＬＫ１及びＣ
ＬＫ２は同一の位相を有する反面、相異なるパルス幅を
有する。第３及び第４クロック信号ＣＬＫ３及びＣＬＫ
４は、同一の位相を有する反面、相異なるパルス幅を有
する。そして第１及び第２クロック信号ＣＬＫ１及びＣ
ＬＫ２の位相は、第３及び第４クロック信号ＣＬＫ３及
びＣＬＫ４と相補的である。これに対する波形が図３に
図示されている。
【００２９】再び、図４を参照すると、クロック発生回
路１２０は、発進信号ＯＳＣを受けるための入力端子１
５９及び第１乃至第４クロック信号ＣＬＫ１〜ＣＬＫ４
を各々出力するための出力端子１６０ａ、１６０ｂ、１
６０ｃ及び１６０ｄを含む。
路１２０は、発進信号ＯＳＣを受けるための入力端子１
５９及び第１乃至第４クロック信号ＣＬＫ１〜ＣＬＫ４
を各々出力するための出力端子１６０ａ、１６０ｂ、１
６０ｃ及び１６０ｄを含む。
【００３０】また、クロック発生回路１２０は、入力端
子１５９に直列連結された７つのインバータ１４１〜１
４７、インバータ１４１及び１４７の出力、インバータ
１４３及び１４５の出力を各々入力とする２つの２入力
ＮＯＲゲート１４８、１４９を含む。また、クロック発
生回路１２０は、インバータ１４１及び１４７の出力、
インバータ１４３及び１４５の出力を各々入力とする２
つの２入力ＮＡＮＤゲート１５０、１５１を含む。
子１５９に直列連結された７つのインバータ１４１〜１
４７、インバータ１４１及び１４７の出力、インバータ
１４３及び１４５の出力を各々入力とする２つの２入力
ＮＯＲゲート１４８、１４９を含む。また、クロック発
生回路１２０は、インバータ１４１及び１４７の出力、
インバータ１４３及び１４５の出力を各々入力とする２
つの２入力ＮＡＮＤゲート１５０、１５１を含む。
【００３１】また、クロック発生回路１２０は、ＮＯＲ
ゲート１４８の出力と出力端子１６０ａとの間に連結さ
れた第１レベル変換器１７４、ＮＯＲゲート１４９の出
力と出力端子１６０ｂとの間に直列に連結された３つの
インバータ１５２〜１５４、ＮＡＮＤゲート１５０の出
力と出力端子１６０ｃとの間に直列に連結された４つの
インバータ１５５〜１５８、及びＮＡＮＤゲート１５１
の出力と出力端子１６０ｄとの間に連結された第２レベ
ル変換器１７５を含む。
ゲート１４８の出力と出力端子１６０ａとの間に連結さ
れた第１レベル変換器１７４、ＮＯＲゲート１４９の出
力と出力端子１６０ｂとの間に直列に連結された３つの
インバータ１５２〜１５４、ＮＡＮＤゲート１５０の出
力と出力端子１６０ｃとの間に直列に連結された４つの
インバータ１５５〜１５８、及びＮＡＮＤゲート１５１
の出力と出力端子１６０ｄとの間に連結された第２レベ
ル変換器１７５を含む。
【００３２】第１及び第２レベル変換器１７４及び１７
５は、各々、電源電圧ＶＣＣレベルを有するＮＯＲゲー
ト１４８の出力、ＮＡＮＤゲート１５１の出力を各々入
力して、これを電源電圧ＶＣＣより高い電圧Ｖｐｐレベ
ルに変換して、その変換結果として、電圧Ｖｐｐレベル
を有する第１、第４クロック信号ＣＬＫ１、ＣＬＫ４を
対応する出力端子１６０ａ、１６０ｄに各々出力する。
第２、第３クロック信号ＣＬＫ２、ＣＬＫ３の各電圧レ
ベルは、電源電圧ＶＣＣレベルを有する。ここで、電源
電圧ＶＣＣより高い電圧Ｖｐｐは、ＤＲＡＭ内部で使用
される高電圧である。
５は、各々、電源電圧ＶＣＣレベルを有するＮＯＲゲー
ト１４８の出力、ＮＡＮＤゲート１５１の出力を各々入
力して、これを電源電圧ＶＣＣより高い電圧Ｖｐｐレベ
ルに変換して、その変換結果として、電圧Ｖｐｐレベル
を有する第１、第４クロック信号ＣＬＫ１、ＣＬＫ４を
対応する出力端子１６０ａ、１６０ｄに各々出力する。
第２、第３クロック信号ＣＬＫ２、ＣＬＫ３の各電圧レ
ベルは、電源電圧ＶＣＣレベルを有する。ここで、電源
電圧ＶＣＣより高い電圧Ｖｐｐは、ＤＲＡＭ内部で使用
される高電圧である。
【００３３】第１レベル変換器１７４は、２つのＮＭＯ
Ｓトランジスター１６１及び１６３、２つのＰＭＯＳト
ランジスター１６４及び１６５及び２つのインバータ１
６２及び１６６で構成されている。即ち、第１レベル変
換器１７４は、この分野でよく知られたレベルシフタ
（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）で構成されている。イ
ンバータ１６６は、電源として高電圧Ｖｐｐが提供され
る。第２レベル変換器１７４は、第１レベル変換器１７
４と同一の構成を有するレベルシフタと、電源として高
電圧Ｖｐｐが提供されるインバータ１７３で構成され
る。
Ｓトランジスター１６１及び１６３、２つのＰＭＯＳト
ランジスター１６４及び１６５及び２つのインバータ１
６２及び１６６で構成されている。即ち、第１レベル変
換器１７４は、この分野でよく知られたレベルシフタ
（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）で構成されている。イ
ンバータ１６６は、電源として高電圧Ｖｐｐが提供され
る。第２レベル変換器１７４は、第１レベル変換器１７
４と同一の構成を有するレベルシフタと、電源として高
電圧Ｖｐｐが提供されるインバータ１７３で構成され
る。
【００３４】前述されたクロック発生回路１２０におい
て生成される第１乃至第４クロック信号ＣＬＫ１〜ＣＬ
Ｋ４は、電荷ポンプ回路１４０に供給される。電荷ポン
プ回路１４０は、クロック信号ＣＬＫ１〜ＣＬＫ４に応
じて電荷を半導体基板（不図示）に連結された端子ＶＢ
Ｂにポンピングする。これに対する動作が、以後詳細に
説明される。
て生成される第１乃至第４クロック信号ＣＬＫ１〜ＣＬ
Ｋ４は、電荷ポンプ回路１４０に供給される。電荷ポン
プ回路１４０は、クロック信号ＣＬＫ１〜ＣＬＫ４に応
じて電荷を半導体基板（不図示）に連結された端子ＶＢ
Ｂにポンピングする。これに対する動作が、以後詳細に
説明される。
【００３５】本発明の望ましい第１実施形態に係るクロ
ック発生回路１２０を含む基板バイアス電圧発生回路で
は、例えば、図２の電荷ポンプ回路１４と同様の構成を
有する電荷ポンプ回路１４０を利用する。
ック発生回路１２０を含む基板バイアス電圧発生回路で
は、例えば、図２の電荷ポンプ回路１４と同様の構成を
有する電荷ポンプ回路１４０を利用する。
【００３６】図４に示された回路構成を有するクロック
発生回路１２０によれば、まず、第１及び第２クロック
信号ＣＬＫ１及びＣＬＫ２が低レベル（例えば、接地電
圧）から高レベルに遷移し、それから所定時間が経過し
た後に、第３及び第４クロック信号ＣＬＫ３及びＣＬＫ
４が高レベルから低レベルに遷移する。本発明の望まし
い実施形態において、第１及び第４クロック信号の高レ
ベルは、従来技術とは異なり、電源電圧より高い電圧Ｖ
ｐｐレベルを有する。
発生回路１２０によれば、まず、第１及び第２クロック
信号ＣＬＫ１及びＣＬＫ２が低レベル（例えば、接地電
圧）から高レベルに遷移し、それから所定時間が経過し
た後に、第３及び第４クロック信号ＣＬＫ３及びＣＬＫ
４が高レベルから低レベルに遷移する。本発明の望まし
い実施形態において、第１及び第４クロック信号の高レ
ベルは、従来技術とは異なり、電源電圧より高い電圧Ｖ
ｐｐレベルを有する。
【００３７】各クロック信号の遷移に応じて、ノードＤ
及びＥは、対応するポンプキャパシタ３４及び３５によ
って負の電源電圧（−ＶＣＣ）レベルになり、ノードＦ
は、対応するポンプキャパシタ３６によって負の高電圧
（−Ｖｐｐ）レベルになる。その結果、ＰＭＯＳトラン
ジスター４１、４３、４４、及び４６は、ターン−オン
される。以前のクロックサイクルの半周期の間に端子Ｖ
ＢＢからノードＢに流入した電荷は、ＰＭＯＳトランジ
スター４３を通して接地端子に放電される。
及びＥは、対応するポンプキャパシタ３４及び３５によ
って負の電源電圧（−ＶＣＣ）レベルになり、ノードＦ
は、対応するポンプキャパシタ３６によって負の高電圧
（−Ｖｐｐ）レベルになる。その結果、ＰＭＯＳトラン
ジスター４１、４３、４４、及び４６は、ターン−オン
される。以前のクロックサイクルの半周期の間に端子Ｖ
ＢＢからノードＢに流入した電荷は、ＰＭＯＳトランジ
スター４３を通して接地端子に放電される。
【００３８】又、端子ＶＢＢからの電荷は、ターン−オ
ンされたＰＭＯＳトランジスター４１を通してノードＡ
に伝達されるため、ノードＡの電圧は接地電圧ＶＳＳレ
ベルより高く維持される。従って、ＰＭＯＳトランジス
ター４２は、ターン−オフされ、ノードＢは、端子ＶＢ
Ｂと電気的に絶縁される。端子ＶＢＢからの電荷は、Ｐ
ＭＯＳトランジスター４４を通してノードＣに伝達され
るため、ノードＣの電圧は、接地電圧ＶＳＳレベルより
高く維持される。従って、ＰＭＯＳトランジスター４７
は、ターン−オフされ、ノードＤは端子ＶＢＢと電気的
に絶縁される。順に、ＰＭＯＳトランジスター４８は、
ターン−オフされノードＥの電圧は負の電源電圧（−Ｖ
ＣＣ）レベルより高く維持される。
ンされたＰＭＯＳトランジスター４１を通してノードＡ
に伝達されるため、ノードＡの電圧は接地電圧ＶＳＳレ
ベルより高く維持される。従って、ＰＭＯＳトランジス
ター４２は、ターン−オフされ、ノードＢは、端子ＶＢ
Ｂと電気的に絶縁される。端子ＶＢＢからの電荷は、Ｐ
ＭＯＳトランジスター４４を通してノードＣに伝達され
るため、ノードＣの電圧は、接地電圧ＶＳＳレベルより
高く維持される。従って、ＰＭＯＳトランジスター４７
は、ターン−オフされ、ノードＤは端子ＶＢＢと電気的
に絶縁される。順に、ＰＭＯＳトランジスター４８は、
ターン−オフされノードＥの電圧は負の電源電圧（−Ｖ
ＣＣ）レベルより高く維持される。
【００３９】この時点から、端子ＶＢＢからの電荷がＰ
ＭＯＳトランジスター４６を通してノードＤに伝達され
る。結果的に、半導体基板（不図示）に連結された端子
ＶＢＢは、負の電源電圧（−ＶＣＣ）レベルになる。即
ち、ＰＭＯＳトランジスター４６のゲートに印加される
電圧（ノードＦの電圧）が負の高電圧（−Ｖｐｐ）であ
るため（このとき、ＰＭＯＳトランジスター４６のスレ
ショルド電圧による影響が現れない）、端子ＶＢＢから
ＰＭＯＳトランジスター４６を通してノードＤに流入す
る電荷が従来よりも多くなる。その結果、基板バイアス
電圧ＶＢＢは、従来の基板バイアス電圧発生回路によっ
て得られるそれよりもさらに低い電圧レベル（即ち、Ｐ
ＭＯＳトランジスターのスレショルド電圧に相応する電
圧レベル分だけ低い電圧レベル）に維持される。
ＭＯＳトランジスター４６を通してノードＤに伝達され
る。結果的に、半導体基板（不図示）に連結された端子
ＶＢＢは、負の電源電圧（−ＶＣＣ）レベルになる。即
ち、ＰＭＯＳトランジスター４６のゲートに印加される
電圧（ノードＦの電圧）が負の高電圧（−Ｖｐｐ）であ
るため（このとき、ＰＭＯＳトランジスター４６のスレ
ショルド電圧による影響が現れない）、端子ＶＢＢから
ＰＭＯＳトランジスター４６を通してノードＤに流入す
る電荷が従来よりも多くなる。その結果、基板バイアス
電圧ＶＢＢは、従来の基板バイアス電圧発生回路によっ
て得られるそれよりもさらに低い電圧レベル（即ち、Ｐ
ＭＯＳトランジスターのスレショルド電圧に相応する電
圧レベル分だけ低い電圧レベル）に維持される。
【００４０】その後、第３及び第４クロック信号ＣＬＫ
３及びＣＬＫ４が低レベル（例えば、接地電圧）から高
レベルに遷移し、所定時間が経過した後に、第１及び第
２クロック信号ＣＬＫ１及びＣＬＫ２が高レベルから低
レベルに遷移する。前述のように、各クロック信号の高
レベルは、電源電圧（従来の場合）より高い電圧（Ｖｐ
ｐ）レベルを有する。
３及びＣＬＫ４が低レベル（例えば、接地電圧）から高
レベルに遷移し、所定時間が経過した後に、第１及び第
２クロック信号ＣＬＫ１及びＣＬＫ２が高レベルから低
レベルに遷移する。前述のように、各クロック信号の高
レベルは、電源電圧（従来の場合）より高い電圧（Ｖｐ
ｐ）レベルを有する。
【００４１】このとき、ノードＢ及びＣは、対応するポ
ンプキャパシタ３２及び３３によって負の電源電圧（−
ＶＣＣ）になり、ノードＡは、対応するポンプキャパシ
タ３１によって負の高電圧−ＶｐｐになってＰＭＯＳト
ランジスター４２、４５、４７、そして４８はターン−
オンされる。このとき、以前のクロックサイクルの半周
期の間に端子ＶＢＢからノードＤに流入した電荷は、Ｐ
ＭＯＳトランジスター４７を通して接地端子に放電され
る。
ンプキャパシタ３２及び３３によって負の電源電圧（−
ＶＣＣ）になり、ノードＡは、対応するポンプキャパシ
タ３１によって負の高電圧−ＶｐｐになってＰＭＯＳト
ランジスター４２、４５、４７、そして４８はターン−
オンされる。このとき、以前のクロックサイクルの半周
期の間に端子ＶＢＢからノードＤに流入した電荷は、Ｐ
ＭＯＳトランジスター４７を通して接地端子に放電され
る。
【００４２】又、端子ＶＢＢからの電荷は、ＰＭＯＳト
ランジスター４５を通してノードＦに伝達されるため、
ノードＦの電圧は、接地電圧（ＶＳＳ）レベルより高く
維持される。従って、ＰＭＯＳトランジスター４６は、
ターン−オフされ、Ｄは端子ＶＢＢと電気的に絶縁され
る。端子ＶＢＢからの電荷は、ＰＭＯＳトランジスター
４８を通してノードＥに伝達されるため、ノードＥの電
圧は、接地電圧ＶＳＳレベルより高く維持される。従っ
て、ＰＭＯＳトランジスター４４は、ノードＣの電圧レ
ベルが負の電源電圧−ＶＣＣレベルより高く維持される
ようにターン−オフされる。
ランジスター４５を通してノードＦに伝達されるため、
ノードＦの電圧は、接地電圧（ＶＳＳ）レベルより高く
維持される。従って、ＰＭＯＳトランジスター４６は、
ターン−オフされ、Ｄは端子ＶＢＢと電気的に絶縁され
る。端子ＶＢＢからの電荷は、ＰＭＯＳトランジスター
４８を通してノードＥに伝達されるため、ノードＥの電
圧は、接地電圧ＶＳＳレベルより高く維持される。従っ
て、ＰＭＯＳトランジスター４４は、ノードＣの電圧レ
ベルが負の電源電圧−ＶＣＣレベルより高く維持される
ようにターン−オフされる。
【００４３】この時点から、端子ＶＢＢからの電荷がＰ
ＭＯＳトランジスター４２を通してノードＢに伝達され
る。結果的に、半導体基板（不図示）に連結された端子
ＶＢＢは負の電源電圧（−ＶＣＣ）レベルになる。即
ち、ＰＭＯＳトランジスター４２のゲートに印加される
電圧（ノードＡの電圧）が負の高電圧（−Ｖｐｐ）であ
るため（このとき、ＰＭＯＳトランジスター４２のスレ
ショルド電圧に影響が現れない）、端子ＶＢＢからＰＭ
ＯＳトランジスター４２を通してノードＢに流入される
電荷が従来よりも多くなる。その結果、基板バイアス電
圧ＶＢＢは、従来の基板バイアス電圧発生回路によって
得られるそれよりもさらに低い電圧レベル（即ち、ＰＭ
ＯＳトランジスター４２のスレショルド電圧に相応する
電圧レベル分だけ低い電圧レベル）に維持される。
ＭＯＳトランジスター４２を通してノードＢに伝達され
る。結果的に、半導体基板（不図示）に連結された端子
ＶＢＢは負の電源電圧（−ＶＣＣ）レベルになる。即
ち、ＰＭＯＳトランジスター４２のゲートに印加される
電圧（ノードＡの電圧）が負の高電圧（−Ｖｐｐ）であ
るため（このとき、ＰＭＯＳトランジスター４２のスレ
ショルド電圧に影響が現れない）、端子ＶＢＢからＰＭ
ＯＳトランジスター４２を通してノードＢに流入される
電荷が従来よりも多くなる。その結果、基板バイアス電
圧ＶＢＢは、従来の基板バイアス電圧発生回路によって
得られるそれよりもさらに低い電圧レベル（即ち、ＰＭ
ＯＳトランジスター４２のスレショルド電圧に相応する
電圧レベル分だけ低い電圧レベル）に維持される。
【００４４】例えば、電源電圧ＶＣＣが２Ｖであり、高
電圧Ｖｐｐが３．２Ｖであると仮定する。図５は、この
ような仮定の下における本発明の実施形態の効果を示す
図である。なお、従来技術による基板バイアス電圧はＶ
ＢＢ（Ｐｒｉｏｒ Ａｒｔ）であり、本実施形態による
基板バイアス電圧はＶＢＢ（Ｐｒｅｓｅｎｔ Ｉｎｖｅ
ｎｔｉｏｎ）である。第１及び第４クロック信号ＣＬＫ
１及びＣＬＫ４の高レベルが電源電圧ＶＣＣレベルであ
るときに得られる従来の基板バイアス電圧ＶＢＢレベル
は、図５に示されたように、電源電圧ＶＣＣより高い電
圧レベルであるとき得られる本実施形態の基板バイアス
電圧ＶＢＢより高い。即ち、本発明の実施形態による基
板バイアス電圧発生回路によって得られる基板バイアス
ＶＢＢレベルは、ほぼ負の電源電圧（−ＶＣＣ）と等し
い電圧まで低くなり、電荷ポンプ効率が向上しているこ
とが理解される。
電圧Ｖｐｐが３．２Ｖであると仮定する。図５は、この
ような仮定の下における本発明の実施形態の効果を示す
図である。なお、従来技術による基板バイアス電圧はＶ
ＢＢ（Ｐｒｉｏｒ Ａｒｔ）であり、本実施形態による
基板バイアス電圧はＶＢＢ（Ｐｒｅｓｅｎｔ Ｉｎｖｅ
ｎｔｉｏｎ）である。第１及び第４クロック信号ＣＬＫ
１及びＣＬＫ４の高レベルが電源電圧ＶＣＣレベルであ
るときに得られる従来の基板バイアス電圧ＶＢＢレベル
は、図５に示されたように、電源電圧ＶＣＣより高い電
圧レベルであるとき得られる本実施形態の基板バイアス
電圧ＶＢＢより高い。即ち、本発明の実施形態による基
板バイアス電圧発生回路によって得られる基板バイアス
ＶＢＢレベルは、ほぼ負の電源電圧（−ＶＣＣ）と等し
い電圧まで低くなり、電荷ポンプ効率が向上しているこ
とが理解される。
【００４５】図６は、本発明の望ましい第２実施形態に
よるクロック発生回路の詳細回路図である。図６におい
て、図４の構成要素と同一機能の構成要素は同一の参照
番号で表記され、それに対する説明は省略される。
よるクロック発生回路の詳細回路図である。図６におい
て、図４の構成要素と同一機能の構成要素は同一の参照
番号で表記され、それに対する説明は省略される。
【００４６】第２実施形態によるクロック発生回路も第
１実施形態と同一の原理を適用して構成される。即ち、
第２実施形態においても、第１及び第４クロック信号Ｃ
ＬＫ１及びＣＬＫ４の高レベルを電源電圧ＶＣＣの代わ
りに電源電圧ＶＣＣより高い電圧Ｖｐｐレベルに変換す
る。第２実施形態が第１実施形態と違う点は、第２実施
形態では、クロック発生回路１２０の内部で高電圧を発
生するための回路として、この分野で一般に使用される
第１及び第２レベル変換器１７４’及び１７５’を利用
したポンピング方式（ｐｕｍｐｉｎｇ ｓｃｈｅｍｅ）
が適用されることである。なお、第２実施形態の電荷ポ
ンピング動作が第１実施形態のそれと同一であるため、
図６のクロック発生回路及び電荷ポンプ回路に対する動
作説明は省略する。
１実施形態と同一の原理を適用して構成される。即ち、
第２実施形態においても、第１及び第４クロック信号Ｃ
ＬＫ１及びＣＬＫ４の高レベルを電源電圧ＶＣＣの代わ
りに電源電圧ＶＣＣより高い電圧Ｖｐｐレベルに変換す
る。第２実施形態が第１実施形態と違う点は、第２実施
形態では、クロック発生回路１２０の内部で高電圧を発
生するための回路として、この分野で一般に使用される
第１及び第２レベル変換器１７４’及び１７５’を利用
したポンピング方式（ｐｕｍｐｉｎｇ ｓｃｈｅｍｅ）
が適用されることである。なお、第２実施形態の電荷ポ
ンピング動作が第１実施形態のそれと同一であるため、
図６のクロック発生回路及び電荷ポンプ回路に対する動
作説明は省略する。
【００４７】以上のように、クロック発生回路の内部或
いは電荷ポンプ回路の前段に少なくとも１つのレベル変
換器を設け、これにより電荷ポンプ回路を駆動するため
の少なくとも１つのクロック信号を、電源電圧よりも高
いレベルの高電圧レベルとすることが好ましい。これに
より、例えば、電荷ポンプ回路内のＰＭＯＳトランジス
ター４２及び４６のスレショルド電圧を変更することな
く、半導体装置の基板に連結される端子の電圧をほぼ負
の電源電圧レベルまで十分に低くすることができる。
いは電荷ポンプ回路の前段に少なくとも１つのレベル変
換器を設け、これにより電荷ポンプ回路を駆動するため
の少なくとも１つのクロック信号を、電源電圧よりも高
いレベルの高電圧レベルとすることが好ましい。これに
より、例えば、電荷ポンプ回路内のＰＭＯＳトランジス
ター４２及び４６のスレショルド電圧を変更することな
く、半導体装置の基板に連結される端子の電圧をほぼ負
の電源電圧レベルまで十分に低くすることができる。
【００４８】以上のように、本発明の望ましい実施形態
によれば、電荷ポンプ効率が改善され、例えば、基板バ
イアス電圧を、低い電源電圧（例えば２Ｖ）下で要求さ
れる電圧レベルに一定に維持することができる。
によれば、電荷ポンプ効率が改善され、例えば、基板バ
イアス電圧を、低い電源電圧（例えば２Ｖ）下で要求さ
れる電圧レベルに一定に維持することができる。
【００４９】
【発明の効果】本発明によれば、ポンピング効率を高め
ることにより、基板バイアス電圧を低くすることができ
る。
ることにより、基板バイアス電圧を低くすることができ
る。
【図１】従来技術による基板バイアス電圧発生回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示された電荷ポンプ回路の詳細回路図で
ある。
ある。
【図３】図２のクロック信号のタイミングを示す図面で
ある。
ある。
【図４】本発明の望ましい第１実施形態による基板バイ
アス電圧発生回路の詳細回路図である。
アス電圧発生回路の詳細回路図である。
【図５】本発明の望ましい実施形態の基板バイアス電圧
発生回路による基板バイアス電圧の変化と従来技術によ
る基板バイアス電圧の変化とを比較した図である。
発生回路による基板バイアス電圧の変化と従来技術によ
る基板バイアス電圧の変化とを比較した図である。
【図６】本発明の望ましい第２実施形態による基板バイ
アス電圧発生回路の詳細回路図である。
アス電圧発生回路の詳細回路図である。
１ 基板バイアス電圧発生回路 １０ 発振器 １２、１２０ クロック発生回路 １４、１４０ 電荷ポンプ回路 １６ 検出器
Claims (9)
- 【請求項１】 半導体基板上に素子が形成されてなる半
導体装置で使用するための基板バイアス電圧を発生する
基板バイアス電圧発生回路において、 前記半導体基板に連結された出力ノードと、 電源電圧レベルより高い電圧レベルの期間を含む少なく
とも１つの矩形波信号を発生する信号発生手段と、 前記出力ノードに連結され、前記矩形波信号を利用して
前記出力ノードに電荷をポンピングする電荷ポンプ回路
とを備え、 前記電荷ポンプ回路のポンプ効率は、前記電源電圧レベ
ルが低くなっても改善されることを特徴とする基板バイ
アス電圧発生回路。 - 【請求項２】 前記信号発生手段は、 外部から印加される発振信号に応じて、前記電源電圧レ
ベルの矩形波信号を発生する矩形波信号発生器と、 前記矩形波信号の電圧レベルを前記電源電圧レベルより
高い電圧レベルに変換するレベル変換器と、 を含むことを特徴とする請求項１に記載の基板バイアス
電圧発生回路。 - 【請求項３】 半導体基板上に素子が形成されてなる半
導体メモリ装置で使用するための基板バイアス電圧を発
生する基板バイアス電圧発生回路において、 前記半導体基板に連結された出力ノードと、 外部から印加される発振信号に応じて、電源電圧レベル
の期間を含む少なくとも１つの矩形波信号を発生する信
号発生手段と、 前記矩形波信号の電圧レベルを前記電源電圧レベルより
高い電圧レベルに変換する変換手段と、 前記出力ノードに連結されたトランジスターを通して前
記出力ノードからの電荷が供給される端子を有し、前記
変換手段によって電圧レベルが高められた矩形波信号に
応じて前記トランジスタを駆動して、前記端子から前記
出力ノードに電荷をポンピングする電荷ポンプ回路と、 を備えることを特徴とする基板バイアス電圧発生回路。 - 【請求項４】 前記変換手段は、レベルシフタ回路を含
むことを特徴とする請求項３に記載の基板バイアス発生
回路。 - 【請求項５】 前記トランジスターは、ＰＭＯＳトラン
ジスターを含むことを特徴とする請求項３に記載の基板
バイアス発生回路。 - 【請求項６】 前記変換手段は、前記電源電圧を使用し
て内部的に前記高い電圧レベルの電圧を発生する手段を
含むことを特徴とする請求項３に記載の基板バイアス電
圧発生回路。 - 【請求項７】 半導体基板上に素子が形成されてなる半
導体装置で使用するための基板バイアス電圧を発生する
基板バイアス電圧発生回路において、 前記基板バイアス電圧を出力する出力ノードと、 外部から印加される発振信号に応じて、各々が電源電圧
レベルの期間を有する第１乃至第４クロック信号を発生
するクロック発生回路と、 前記出力ノードに連結されたトランジスターを通して前
記出力ノードからの電荷が供給される端子を有し、前記
第１乃至第４クロック信号に応じて、前記トランジスタ
を通して前記端子から前記出力ノードに電荷をポンピン
グする電荷ポンプ回路とを含み、 前記クロック発生回路は、少なくとも２つの電圧レベル
変換器を含み、前記各電圧レベル変換器は、前記第１及
び第４クロック信号のうち該当するクロック信号を電圧
レベルを前記電源電圧より高い電圧レベルに変換するこ
とを特徴とする回路。 - 【請求項８】 前記第１及び第２クロック信号は、同一
の位相を有する反面、相異なるパルス幅を有し、前記第
３及び第４クロック信号は、同一の位相を有する反面、
相異なるパルス幅を有し、前記第１及び第２クロック信
号の位相は、前記第３及び第４クロック信号に相補的な
ことを特徴とする請求項７に記載の回路。 - 【請求項９】 前記高い電圧レベルは、前記電源電圧レ
ベルと前記トランジスターのスレショルド電圧との加算
値以上であることを特徴とする請求項７に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-23112 | 1998-06-19 | ||
| KR1019980023112A KR100294584B1 (ko) | 1998-06-19 | 1998-06-19 | 반도체메모리장치의기판바이어스전압발생회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000067578A true JP2000067578A (ja) | 2000-03-03 |
Family
ID=19540068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11173369A Pending JP2000067578A (ja) | 1998-06-19 | 1999-06-18 | 基板バイアス電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6198341B1 (ja) |
| JP (1) | JP2000067578A (ja) |
| KR (1) | KR100294584B1 (ja) |
| TW (1) | TW457775B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570106B2 (en) | 2002-09-27 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Substrate voltage generating circuit with improved level shift circuit |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030197546A1 (en) * | 2001-07-09 | 2003-10-23 | Samsung Electronics Co., Ltd. | Negative voltage generator for a semiconductor memory device |
| KR100568587B1 (ko) * | 2003-11-24 | 2006-04-07 | 삼성전자주식회사 | 승압전압 안정화장치 및 방법, 이를 갖는 승압전압생성장치 및 방법 |
| US6995603B2 (en) * | 2004-03-03 | 2006-02-07 | Aimtron Technology Corp. | High efficiency charge pump with prevention from reverse current |
| KR100639208B1 (ko) * | 2004-11-15 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 장치용 내부전압 발생기 |
| US7545170B2 (en) * | 2007-02-15 | 2009-06-09 | Himax Technologies Limited | Source driver and level shifting method thereof |
| KR100863019B1 (ko) * | 2007-06-22 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 내부 전압 생성 장치 |
| KR101504587B1 (ko) * | 2008-08-12 | 2015-03-23 | 삼성전자주식회사 | 음 전원전압 발생회로 및 이를 포함하는 반도체 집적회로 |
| WO2010032589A1 (ja) * | 2008-09-17 | 2010-03-25 | 旭化成エレクトロニクス株式会社 | チャージ・ポンプ回路及び半導体集積回路 |
| KR101582840B1 (ko) * | 2014-04-10 | 2016-01-08 | 위드로봇 주식회사 | Gps 정보의 신뢰수준 판단 시스템 및 그 제공방법 |
| KR102591303B1 (ko) | 2022-04-20 | 2023-10-19 | 주식회사 피델릭스 | 오버 부스팅 현상을 완화하는 반도체 메모리 장치의 음 전압 발생 회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
| US5120993A (en) | 1990-02-05 | 1992-06-09 | Texas Instruments Incorporated | Substrate bias voltage detection circuit |
| KR940005691B1 (ko) | 1991-10-25 | 1994-06-22 | 삼성전자 주식회사 | 기판전압 발생 장치의 차아지 펌프회로 |
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| JP2755047B2 (ja) * | 1992-06-24 | 1998-05-20 | 日本電気株式会社 | 昇圧電位発生回路 |
| JP2560983B2 (ja) * | 1993-06-30 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
| US5677645A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Vccp pump for low voltage operation |
| US5828095A (en) * | 1996-08-08 | 1998-10-27 | Micron Technology, Inc. | Charge pump |
-
1998
- 1998-06-19 KR KR1019980023112A patent/KR100294584B1/ko not_active IP Right Cessation
-
1999
- 1999-02-10 TW TW088102039A patent/TW457775B/zh not_active IP Right Cessation
- 1999-06-18 JP JP11173369A patent/JP2000067578A/ja active Pending
- 1999-06-21 US US09/337,485 patent/US6198341B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570106B2 (en) | 2002-09-27 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Substrate voltage generating circuit with improved level shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW457775B (en) | 2001-10-01 |
| KR100294584B1 (ko) | 2001-09-17 |
| US6198341B1 (en) | 2001-03-06 |
| KR20000002394A (ko) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4581546A (en) | CMOS substrate bias generator having only P channel transistors in the charge pump | |
| KR970005408B1 (ko) | 부스트 전압 발생 회로 | |
| US4455628A (en) | Substrate bias generating circuit | |
| US4236199A (en) | Regulated high voltage power supply | |
| US6208197B1 (en) | Internal charge pump voltage limit control | |
| JPH05298885A (ja) | 電荷ポンプ回路 | |
| JPH05217371A (ja) | 基板電圧発生器のチャージポンプ回路 | |
| JP2560983B2 (ja) | 半導体装置 | |
| KR100279296B1 (ko) | 승압 전압 발생 회로 | |
| JP2000067578A (ja) | 基板バイアス電圧発生回路 | |
| JP2000112547A (ja) | 基板電圧発生回路および半導体集積回路装置 | |
| KR100478866B1 (ko) | 저전력발진기 | |
| KR19990050472A (ko) | 승압전압 발생회로 | |
| JPH06150652A (ja) | 半導体集積回路 | |
| JPH1145574A (ja) | 半導体記憶装置 | |
| US6271718B1 (en) | Internal voltage converter for low operating voltage semiconductor memory | |
| JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
| KR100316982B1 (ko) | 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 | |
| KR100271712B1 (ko) | 고전압 발생기 | |
| KR100349349B1 (ko) | 승압 전압 발생기 | |
| JPH05336736A (ja) | 半導体集積回路の内部電圧発生装置 | |
| JP2978671B2 (ja) | 半導体メモリ装置 | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| JPH0974738A (ja) | 半導体装置 | |
| JPH0778992B2 (ja) | ダイナミック型半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060804 |