JPH0974738A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0974738A JPH0974738A JP7224993A JP22499395A JPH0974738A JP H0974738 A JPH0974738 A JP H0974738A JP 7224993 A JP7224993 A JP 7224993A JP 22499395 A JP22499395 A JP 22499395A JP H0974738 A JPH0974738 A JP H0974738A
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Abstract
(57)【要約】
【目的】 従来のチャージポンプでの、発生電圧が高い
場合の基板効果によるｎＭＯＳダイオードにおける損失
を低減する。 【構成】 チャージポンプはｎＭＯＳダイオードにおけ
る損失が小さい電圧を発生させ、この電圧で、２つの容
量をまず並列に充電し、次にこの容量を直列に接続する
手段を設ける。 【効果】 並列にして充電し、直列に接続することによ
って、並列に充電した電圧の２倍の電圧が発生できる。
これによって、高い電圧を効率よく発生できる。
場合の基板効果によるｎＭＯＳダイオードにおける損失
を低減する。 【構成】 チャージポンプはｎＭＯＳダイオードにおけ
る損失が小さい電圧を発生させ、この電圧で、２つの容
量をまず並列に充電し、次にこの容量を直列に接続する
手段を設ける。 【効果】 並列にして充電し、直列に接続することによ
って、並列に充電した電圧の２倍の電圧が発生できる。
これによって、高い電圧を効率よく発生できる。
Description
【０００１】
【産業上の利用分野】本発明は、チップ内部で外部電源
より昇圧して内部電源を発生する回路方式に係わる。
より昇圧して内部電源を発生する回路方式に係わる。
【０００２】
【従来の技術】ＤＲＡＭ、フラッシュメモリ等チップ内
部で電源電圧以上に昇圧した電源、又は同様な原理で発
生させる負電源を用いる半導体装置は一般的である。こ
の回路例を図１９に示し、その動作例を図２０に示す。
２相クロックのチャージポンプ回路として広く知られて
いるものである。図１９において、ＭＮ１，ＭＮ２はダ
イオードを形成しているＭＯＳトランジスタ（以下ＭＯ
Ｓと省略）であり、Ｃ１，Ｃ２はクロック信号Ｆ１とＦ
２によってダイオードの一端Ｎ１，Ｎ２を駆動する容量
である。図１９ではこれらがｎ段直列に接続されてい
る。ＭＤ１はダイオードの一端をプリチャージするＭＯ
Ｓであり、外部電源ＶＣからこのＭＯＳのしきい値電圧
だけ低くこのノードをプリチャージする。ＶＳは接地電
源である。図１９ではＮ１にしか設けていないが、ＭＯ
Ｓのダイオード毎に設けても良い。
部で電源電圧以上に昇圧した電源、又は同様な原理で発
生させる負電源を用いる半導体装置は一般的である。こ
の回路例を図１９に示し、その動作例を図２０に示す。
２相クロックのチャージポンプ回路として広く知られて
いるものである。図１９において、ＭＮ１，ＭＮ２はダ
イオードを形成しているＭＯＳトランジスタ（以下ＭＯ
Ｓと省略）であり、Ｃ１，Ｃ２はクロック信号Ｆ１とＦ
２によってダイオードの一端Ｎ１，Ｎ２を駆動する容量
である。図１９ではこれらがｎ段直列に接続されてい
る。ＭＤ１はダイオードの一端をプリチャージするＭＯ
Ｓであり、外部電源ＶＣからこのＭＯＳのしきい値電圧
だけ低くこのノードをプリチャージする。ＶＳは接地電
源である。図１９ではＮ１にしか設けていないが、ＭＯ
Ｓのダイオード毎に設けても良い。
【０００３】Ｆ１とＦ２は、図２０に示したように互い
に逆相のパルスである。振幅をＶＣ−ＶＳ（０Ｖ）であ
るＶＣとしよう。Ｎ１が最初ダイオード接続のＭＤ１に
よって、ＶＣ−Ｖｄにプリチャージされていたとする。
ここでＦ１が低レベルから高レベルとなると、Ｃ１によ
る容量結合によって、Ｎ１が理想的にはＶＣだけ高くな
る。よって、２ＶＣ−Ｖｄとなる。すると、Ｎ２にはこ
の電圧よりもダイオードＭＮ２による電圧降下Ｖｄ’だ
け低い電圧が現われる。すなわち、２ＶＣ−Ｖｄ−Ｖ
ｄ’となる。ＶｄとＶｄ’とがほとんど等しいとする
と、２（ＶＣ−Ｖｄ）となる。ここで、今度はＦ２が低
レベルから高レベルとなる。このため、Ｎ２はさらにＶ
Ｃだけ高くなり、３ＶＣ−２Ｖｄとなる。同様にして、
ＭＮ２のダイオードを通ると、Ｖｄ（ＭＮ１のＶｄとほ
ぼ等しいとして）だけ低くなるので、３（ＶＣ−Ｖｄ）
となる。このようにして高い電圧を発生していくのであ
る。
に逆相のパルスである。振幅をＶＣ−ＶＳ（０Ｖ）であ
るＶＣとしよう。Ｎ１が最初ダイオード接続のＭＤ１に
よって、ＶＣ−Ｖｄにプリチャージされていたとする。
ここでＦ１が低レベルから高レベルとなると、Ｃ１によ
る容量結合によって、Ｎ１が理想的にはＶＣだけ高くな
る。よって、２ＶＣ−Ｖｄとなる。すると、Ｎ２にはこ
の電圧よりもダイオードＭＮ２による電圧降下Ｖｄ’だ
け低い電圧が現われる。すなわち、２ＶＣ−Ｖｄ−Ｖ
ｄ’となる。ＶｄとＶｄ’とがほとんど等しいとする
と、２（ＶＣ−Ｖｄ）となる。ここで、今度はＦ２が低
レベルから高レベルとなる。このため、Ｎ２はさらにＶ
Ｃだけ高くなり、３ＶＣ−２Ｖｄとなる。同様にして、
ＭＮ２のダイオードを通ると、Ｖｄ（ＭＮ１のＶｄとほ
ぼ等しいとして）だけ低くなるので、３（ＶＣ−Ｖｄ）
となる。このようにして高い電圧を発生していくのであ
る。
【０００４】
【発明が解決しようとする課題】上記説明で明らかなよ
うに発生電圧は容量とＭＯＳダイオードによってＶＣ−
Ｖｄづつ高くなる。しかしながら、発生電圧が高くなる
に従いＭＯＳの基板効果によってＶｄは大きくなってい
く。また、外部電源ＶＣの電圧は低電力化及びＭＯＳの
信頼性の点から、５Ｖから３．３Ｖさらに２．５Ｖと下
がっていく。このため、ＶＣ−Ｖｄはどんどん０Ｖに近
づいていくので高い電圧を発生することができなくな
る。
うに発生電圧は容量とＭＯＳダイオードによってＶＣ−
Ｖｄづつ高くなる。しかしながら、発生電圧が高くなる
に従いＭＯＳの基板効果によってＶｄは大きくなってい
く。また、外部電源ＶＣの電圧は低電力化及びＭＯＳの
信頼性の点から、５Ｖから３．３Ｖさらに２．５Ｖと下
がっていく。このため、ＶＣ−Ｖｄはどんどん０Ｖに近
づいていくので高い電圧を発生することができなくな
る。
【０００５】
【課題を解決するための手段】本発明では、従来方式で
充分に発生できる電圧ＶＰを基に、２つの容量の各々の
片方の端子を接地し、各々の他方の端子をこの電圧を充
電するスイッチを設ける。
充分に発生できる電圧ＶＰを基に、２つの容量の各々の
片方の端子を接地し、各々の他方の端子をこの電圧を充
電するスイッチを設ける。
【０００６】次に、この２つの容量のうち第１の容量で
は片方の端子を接地したまま、ＶＰの電圧である他方の
端子のスイッチをオフしフローティング状態とする。ま
た、もうひとつの第２の容量では両方のスイッチをオフ
し、両方の端子をフローティングとする。この第２の容
量では、片方の端子が接地電圧であり、他方の端子がＶ
Ｐの電圧の状態でフローティングとなっている。
は片方の端子を接地したまま、ＶＰの電圧である他方の
端子のスイッチをオフしフローティング状態とする。ま
た、もうひとつの第２の容量では両方のスイッチをオフ
し、両方の端子をフローティングとする。この第２の容
量では、片方の端子が接地電圧であり、他方の端子がＶ
Ｐの電圧の状態でフローティングとなっている。
【０００７】第１の容量のＶＰの電圧の端子と第２の容
量の接地電圧の端子とを接続するスイッチを設ける。
量の接地電圧の端子とを接続するスイッチを設ける。
【０００８】
【作用】このスイッチをオンすると、２つの容量が直列
に接続されたことになり、容量値は半分となる。しか
し、第２の容量に蓄えられた電荷はそのままであるの
で、電圧値は２倍となる。
に接続されたことになり、容量値は半分となる。しか
し、第２の容量に蓄えられた電荷はそのままであるの
で、電圧値は２倍となる。
【０００９】ｎ個の容量を準備し、同様に充電して、こ
の後直列に接続することによりｎ倍のＶＰの電圧を得る
ことができる。
の後直列に接続することによりｎ倍のＶＰの電圧を得る
ことができる。
【００１０】
【実施例】図１は、本発明の第１の実施例を示す図であ
る。ＣＰ１とＣＰ２はチャージポンプ回路であり、従来
例で示したような２相クロックの方式或いは図には示し
ていないが４相クロックの方式等である。ＣＰ１とＣＰ
２はひとつでもよい。Ｎ１とＮ２がチャージポンプの出
力端子であり、ここでは、両者共等しい電圧ＶＰを発生
する。このＮ１及びＮ２、又はチャージポンプひとつの
場合の出力には、例えば数百ｐＦ程度の容量が付加され
る場合もある。この電圧がスイッチＳ５とＳ６を介し
て、ノードＮ３及びＮ４に印加し、容量Ｃ１とＣ２を充
電する。チャージポンプがひとつの場合は、その出力に
スイッチＳ５とＳ６を接続する。Ｃ１とＣ２では容量値
を等しくして２倍の電圧を発生する。Ｓ１，Ｓ２，Ｓ
３，Ｓ４がこのための制御スイッチである。Ｓ１，Ｓ２
をオフし、Ｓ３，Ｓ４をオンするとＣ１とＣ２は、それ
ぞれ一方の端子が接地された２つの容量となる。また、
Ｓ１，Ｓ３をオンし、Ｓ２，Ｓ４をオフすると、接地側
からＣ１、次にＣ２が直列に接続されることになり、Ｓ
２，Ｓ４をオンし、Ｓ１，Ｓ３をオフすると、接地側か
らＣ２、次にＣ１が直列に接続されることになる。Ｍ１
とＭ２は、発生させた高電圧を取り出すためのダイオー
ドであり、Ｎ７が出力端子であり、容量Ｃ３を接続して
いる。本実施例によれば、Ｓ５，Ｓ６とによって、Ｓ３
とＳ４をオンした状態でＣ１とＣ２をＶＰに充電し、そ
の後Ｓ５とＳ６をオフし、Ｓ１〜Ｓ４によってＣ１とＣ
２を直列に接続できる。これによって、ＶＰの２倍の電
圧をＮ３又はＮ４に発生できるという特長がある。さら
に、容量の直列接続を接地側からＣ１，Ｃ２の順番とＣ
２，Ｃ１の順番両方できるため、Ｎ３とＮ４交互に高電
圧を発生させることもできる。なお、Ｍ１とＭ２も基板
効果によってしきい値電圧が上昇するが、Ｎ３又はＮ４
に充分に高い電圧を発生するのでＮ７に所望の電圧を得
ることができる。後述のように、Ｍ１とＭ２をｐＭＯＳ
で構成したり、バイポーラトランジスタで構成すること
によってダイオードによる電圧効果を小さくこともでき
る。また、Ｃ３の電荷を用いてチップ内の高電圧が必要
な回路が動作するので、Ｃ３は電圧を安定化するのに必
要な容量としておく。
る。ＣＰ１とＣＰ２はチャージポンプ回路であり、従来
例で示したような２相クロックの方式或いは図には示し
ていないが４相クロックの方式等である。ＣＰ１とＣＰ
２はひとつでもよい。Ｎ１とＮ２がチャージポンプの出
力端子であり、ここでは、両者共等しい電圧ＶＰを発生
する。このＮ１及びＮ２、又はチャージポンプひとつの
場合の出力には、例えば数百ｐＦ程度の容量が付加され
る場合もある。この電圧がスイッチＳ５とＳ６を介し
て、ノードＮ３及びＮ４に印加し、容量Ｃ１とＣ２を充
電する。チャージポンプがひとつの場合は、その出力に
スイッチＳ５とＳ６を接続する。Ｃ１とＣ２では容量値
を等しくして２倍の電圧を発生する。Ｓ１，Ｓ２，Ｓ
３，Ｓ４がこのための制御スイッチである。Ｓ１，Ｓ２
をオフし、Ｓ３，Ｓ４をオンするとＣ１とＣ２は、それ
ぞれ一方の端子が接地された２つの容量となる。また、
Ｓ１，Ｓ３をオンし、Ｓ２，Ｓ４をオフすると、接地側
からＣ１、次にＣ２が直列に接続されることになり、Ｓ
２，Ｓ４をオンし、Ｓ１，Ｓ３をオフすると、接地側か
らＣ２、次にＣ１が直列に接続されることになる。Ｍ１
とＭ２は、発生させた高電圧を取り出すためのダイオー
ドであり、Ｎ７が出力端子であり、容量Ｃ３を接続して
いる。本実施例によれば、Ｓ５，Ｓ６とによって、Ｓ３
とＳ４をオンした状態でＣ１とＣ２をＶＰに充電し、そ
の後Ｓ５とＳ６をオフし、Ｓ１〜Ｓ４によってＣ１とＣ
２を直列に接続できる。これによって、ＶＰの２倍の電
圧をＮ３又はＮ４に発生できるという特長がある。さら
に、容量の直列接続を接地側からＣ１，Ｃ２の順番とＣ
２，Ｃ１の順番両方できるため、Ｎ３とＮ４交互に高電
圧を発生させることもできる。なお、Ｍ１とＭ２も基板
効果によってしきい値電圧が上昇するが、Ｎ３又はＮ４
に充分に高い電圧を発生するのでＮ７に所望の電圧を得
ることができる。後述のように、Ｍ１とＭ２をｐＭＯＳ
で構成したり、バイポーラトランジスタで構成すること
によってダイオードによる電圧効果を小さくこともでき
る。また、Ｃ３の電荷を用いてチップ内の高電圧が必要
な回路が動作するので、Ｃ３は電圧を安定化するのに必
要な容量としておく。
【００１１】図２を用いて図１の回路の動作を説明す
る。動作開始の状態を示している。この図において、Ｓ
１〜Ｓ６においては、高レベルがこれらのスイッチがオ
ンであるとし、低レベルがオフとする。Ｓ１とＳ２がオ
フ、Ｓ３とＳ４がオンの状態で、まず、Ｓ５とＳ６をオ
ンする。これによって、ノードＮ３とＮ４がＶＰに充電
される。ノードＮ５とＮ６は、Ｓ３とＳ４がオンしてい
るのでＶＳである。出力Ｎ７は、ＶＰの電圧からＭ１及
びＭ２のしきい値電圧だけ低い電圧となる。この状態
で、Ｓ５とＳ６がオフする。次に、Ｓ３をオフすると、
Ｃ１の端子Ｎ５はＶＳの電圧でフローティングとなる。
ここで、Ｓ２をオンする。これによって、Ｎ５とＮ４と
が接続されるため、接地側からＣ２そしてＣ１と直列に
接続される。このため、Ｎ３の電位はＶＰの２倍の電圧
となる。こうなると、Ｍ１のダイオードがオンし、Ｎ７
が充電されることになる。この時のＮ７の到達電位は、
Ｍ１による電圧降下と、Ｃ３の容量値と直列接続のＣ１
とＣ２の容量値の比によって決まる。これによって、Ｎ
３の電位はＶＰの２倍の電圧よりも下がり、Ｎ５の電位
も下がる。
る。動作開始の状態を示している。この図において、Ｓ
１〜Ｓ６においては、高レベルがこれらのスイッチがオ
ンであるとし、低レベルがオフとする。Ｓ１とＳ２がオ
フ、Ｓ３とＳ４がオンの状態で、まず、Ｓ５とＳ６をオ
ンする。これによって、ノードＮ３とＮ４がＶＰに充電
される。ノードＮ５とＮ６は、Ｓ３とＳ４がオンしてい
るのでＶＳである。出力Ｎ７は、ＶＰの電圧からＭ１及
びＭ２のしきい値電圧だけ低い電圧となる。この状態
で、Ｓ５とＳ６がオフする。次に、Ｓ３をオフすると、
Ｃ１の端子Ｎ５はＶＳの電圧でフローティングとなる。
ここで、Ｓ２をオンする。これによって、Ｎ５とＮ４と
が接続されるため、接地側からＣ２そしてＣ１と直列に
接続される。このため、Ｎ３の電位はＶＰの２倍の電圧
となる。こうなると、Ｍ１のダイオードがオンし、Ｎ７
が充電されることになる。この時のＮ７の到達電位は、
Ｍ１による電圧降下と、Ｃ３の容量値と直列接続のＣ１
とＣ２の容量値の比によって決まる。これによって、Ｎ
３の電位はＶＰの２倍の電圧よりも下がり、Ｎ５の電位
も下がる。
【００１２】次に、Ｓ２をオフし、Ｓ３をオンする。再
び、Ｃ１とＣ２は片方の端子が接地された容量となる。
Ｓ５とＳ６をオンし、Ｃ１とＣ２の端子Ｎ３とＮ４とを
ＶＰの電圧に充電する。充電が終了するとＳ５とＳ６と
をオフする。容量を直列に接続する動作に入るが、今回
は前回と接続の順番を変える。このために、Ｓ４をオフ
する。これによって、Ｃ２の端子Ｎ６はＶＳの電圧でフ
ローティングとなる。ここで、Ｓ１をオンする。これに
よって、Ｎ６とＮ３とが接続されるため、接地側からＣ
１そしてＣ２と直列に接続される。このため、今度はＮ
４の電位がＶＰの２倍の電圧となる。これによってＭ２
のダイオードがオンし、Ｎ７が充電されることになる。
前回既に充電されているのでＮ７とＮ４の電圧差は、前
回のＮ３とＮ７の電圧差よりも小さいので流れる電流は
小さい。このため、Ｎ４の電位の低下は前回のＮ３の低
下よりも小さい。
び、Ｃ１とＣ２は片方の端子が接地された容量となる。
Ｓ５とＳ６をオンし、Ｃ１とＣ２の端子Ｎ３とＮ４とを
ＶＰの電圧に充電する。充電が終了するとＳ５とＳ６と
をオフする。容量を直列に接続する動作に入るが、今回
は前回と接続の順番を変える。このために、Ｓ４をオフ
する。これによって、Ｃ２の端子Ｎ６はＶＳの電圧でフ
ローティングとなる。ここで、Ｓ１をオンする。これに
よって、Ｎ６とＮ３とが接続されるため、接地側からＣ
１そしてＣ２と直列に接続される。このため、今度はＮ
４の電位がＶＰの２倍の電圧となる。これによってＭ２
のダイオードがオンし、Ｎ７が充電されることになる。
前回既に充電されているのでＮ７とＮ４の電圧差は、前
回のＮ３とＮ７の電圧差よりも小さいので流れる電流は
小さい。このため、Ｎ４の電位の低下は前回のＮ３の低
下よりも小さい。
【００１３】この動作を繰り返していく。Ｎ７がこの回
路の性能によって決まる電圧まで充電されると、Ｎ３や
Ｎ４からＮ７への電荷の移動は小さくなるので、Ｎ３や
Ｎ４の電圧がＶＰの２倍から下がる値は小さくなる。Ｎ
７に電流を消費する回路を接続しない状態では、図２の
時間的に終わりの方に示したように、理想的には、Ｎ３
とＮ４とは交互にＶＰの２倍の電圧に持ち上げられるの
みとなる。
路の性能によって決まる電圧まで充電されると、Ｎ３や
Ｎ４からＮ７への電荷の移動は小さくなるので、Ｎ３や
Ｎ４の電圧がＶＰの２倍から下がる値は小さくなる。Ｎ
７に電流を消費する回路を接続しない状態では、図２の
時間的に終わりの方に示したように、理想的には、Ｎ３
とＮ４とは交互にＶＰの２倍の電圧に持ち上げられるの
みとなる。
【００１４】以上の動作によって、本実施例を用いれば
高い電圧を発生することができる。これらの手段はすべ
てチップ上に設けても良いし、メモリカードではカード
内のチップに一部又は全てを搭載してもよい。
高い電圧を発生することができる。これらの手段はすべ
てチップ上に設けても良いし、メモリカードではカード
内のチップに一部又は全てを搭載してもよい。
【００１５】本発明は、２つの容量にこだわらず、ｎ個
の容量を準備し、第１の実施例と同様に、並列に充電
し、この後直列に接続することによりｎ倍のＶＰの電圧
を得ることができる。
の容量を準備し、第１の実施例と同様に、並列に充電
し、この後直列に接続することによりｎ倍のＶＰの電圧
を得ることができる。
【００１６】図３に本発明の第２の実施例を示す。第１
の実施例と異なる点は、Ｃ１とＣ２との直列接続の順番
を交互に行わず、接地側から、Ｃ２、次にＣ１とした点
である。これによって、スイッチの数を減らすことがで
きる。また、この図では、ひとつのチャージポンプＣＰ
を用いる方式を示した。この方式は第１の実施例でも用
いることができる。この結果、本実施例では、チャージ
ポンプの出力Ｎ１からスイッチＳ３，Ｓ４によって、Ｃ
１とＣ２とを充電し、その後、Ｓ１〜Ｓ４の動作によっ
てＣ１とＣ２とを直列に接続する。これによって、少な
い部品数で高い電圧を発生することができる。チャージ
ポンプの出力Ｎ１には例えば数百ｐＦ程度の容量が付加
される場合がある。また、Ｃ３の電荷を用いてチップ内
の高電圧が必要な回路が動作するので、Ｃ３は電圧を安
定化するのに必要な容量としておく。
の実施例と異なる点は、Ｃ１とＣ２との直列接続の順番
を交互に行わず、接地側から、Ｃ２、次にＣ１とした点
である。これによって、スイッチの数を減らすことがで
きる。また、この図では、ひとつのチャージポンプＣＰ
を用いる方式を示した。この方式は第１の実施例でも用
いることができる。この結果、本実施例では、チャージ
ポンプの出力Ｎ１からスイッチＳ３，Ｓ４によって、Ｃ
１とＣ２とを充電し、その後、Ｓ１〜Ｓ４の動作によっ
てＣ１とＣ２とを直列に接続する。これによって、少な
い部品数で高い電圧を発生することができる。チャージ
ポンプの出力Ｎ１には例えば数百ｐＦ程度の容量が付加
される場合がある。また、Ｃ３の電荷を用いてチップ内
の高電圧が必要な回路が動作するので、Ｃ３は電圧を安
定化するのに必要な容量としておく。
【００１７】図４に第２の実施例の動作例を示す。動作
開始直後の場合である。チャージポンプの出力電圧はＶ
Ｐである。まず、最初は、Ｓ１がオフ、Ｓ２がオンであ
り、Ｓ３とＳ４とはオフしている。よって、Ｃ１とＣ２
とはそれぞれ片方の端子がＶＳとなっている。この後、
Ｓ３とＳ４をオンする。これによって、Ｃ１とＣ２の端
子Ｎ２とＮ３はＶＰの電圧に充電される。充電が終わっ
たら、Ｓ３とＳ４をオフする。この後、Ｓ２をオフして
Ｃ１の端子Ｎ４をフローティングとし、Ｓ１をオンし、
接地側からＣ２、次にＣ１の順番で容量を直列に接続す
る。これによって、Ｎ２には、ＶＰの２倍の電圧が発生
する。これによって、Ｍ１がオンするためＮ５は充電さ
れ、Ｎ２の電圧はこれによって低下する。Ｎ５の到達電
位は、Ｍ１による電圧降下と、Ｃ３の容量値と直列接続
のＣ１とＣ２の容量比によって決まる。Ｓ１をオフ、Ｓ
２をオンし、再び、Ｓ３とＳ４をオンしてＣ１とＣ２と
を充電する。充電が終了したらＳ３とＳ４とをオフし、
Ｓ２をオフ、Ｓ１をオンしてＣ１とＣ２とを直列に接続
する。これよって、Ｎ２に再び２倍のＶＰの電圧が発生
することになる。以上を繰り返すことによって、Ｎ５に
ＶＰの２倍の電圧からダイオードＭ１一段分だけ低い電
圧を発生できる。
開始直後の場合である。チャージポンプの出力電圧はＶ
Ｐである。まず、最初は、Ｓ１がオフ、Ｓ２がオンであ
り、Ｓ３とＳ４とはオフしている。よって、Ｃ１とＣ２
とはそれぞれ片方の端子がＶＳとなっている。この後、
Ｓ３とＳ４をオンする。これによって、Ｃ１とＣ２の端
子Ｎ２とＮ３はＶＰの電圧に充電される。充電が終わっ
たら、Ｓ３とＳ４をオフする。この後、Ｓ２をオフして
Ｃ１の端子Ｎ４をフローティングとし、Ｓ１をオンし、
接地側からＣ２、次にＣ１の順番で容量を直列に接続す
る。これによって、Ｎ２には、ＶＰの２倍の電圧が発生
する。これによって、Ｍ１がオンするためＮ５は充電さ
れ、Ｎ２の電圧はこれによって低下する。Ｎ５の到達電
位は、Ｍ１による電圧降下と、Ｃ３の容量値と直列接続
のＣ１とＣ２の容量比によって決まる。Ｓ１をオフ、Ｓ
２をオンし、再び、Ｓ３とＳ４をオンしてＣ１とＣ２と
を充電する。充電が終了したらＳ３とＳ４とをオフし、
Ｓ２をオフ、Ｓ１をオンしてＣ１とＣ２とを直列に接続
する。これよって、Ｎ２に再び２倍のＶＰの電圧が発生
することになる。以上を繰り返すことによって、Ｎ５に
ＶＰの２倍の電圧からダイオードＭ１一段分だけ低い電
圧を発生できる。
【００１８】図５は本発明の第３の実施例であり、図６
は本発明の第４の実施例である。第３の実施例では、第
１の実施例のスイッチＳ５，Ｓ６の変わりにダイオード
接続のＭＯＳであるＭ３とＭ４を用いた。同様に、第４
の実施例では、第２の実施例のスイッチＳ３，Ｓ４の変
わりにダイオード接続のＭＯＳであるＭ３とＭ４を用い
た。このように構成することで、Ｎ３とＮ４の電圧が低
くなれば自動的にチャージポンプ回路から電荷が供給さ
れるために、コントロール信号が不要となるという特長
がある。なお、Ｍ３とＭ４はダイオードであればよく、
ｐＭＯＳやバイポーラトランジスタでもよい。また、図
５ではチャージポンプ回路がＣＰ１とＣＰ２の２つあ
り、図６ではＣＰのみの場合を示したが、図５でＣＰの
みとしてもよく、図６でＣＰ１とＣＰ２を用いてもよ
い。
は本発明の第４の実施例である。第３の実施例では、第
１の実施例のスイッチＳ５，Ｓ６の変わりにダイオード
接続のＭＯＳであるＭ３とＭ４を用いた。同様に、第４
の実施例では、第２の実施例のスイッチＳ３，Ｓ４の変
わりにダイオード接続のＭＯＳであるＭ３とＭ４を用い
た。このように構成することで、Ｎ３とＮ４の電圧が低
くなれば自動的にチャージポンプ回路から電荷が供給さ
れるために、コントロール信号が不要となるという特長
がある。なお、Ｍ３とＭ４はダイオードであればよく、
ｐＭＯＳやバイポーラトランジスタでもよい。また、図
５ではチャージポンプ回路がＣＰ１とＣＰ２の２つあ
り、図６ではＣＰのみの場合を示したが、図５でＣＰの
みとしてもよく、図６でＣＰ１とＣＰ２を用いてもよ
い。
【００１９】図７は本発明の第５の実施例である。チャ
ージポンプ回路の出力を直接用いる構成である。ＢＰ１
１〜ＢＰ１ｎ，ＢＰ２１〜ＢＰ２ｎは従来例でも説明し
た２相クロックＦ１，Ｆ２で制御されるチャージポンプ
回路である。ＢＰ１ｎ，ＢＰ２ｎではダイオード接続の
ＭＯＳを介してＮ３及びＮ４に接続しているため、第３
の実施例で示したＭ３とＭ４は必要でない。チャージポ
ンプ回路はひとつでもよい。Ｓ１〜Ｓ４で制御されるＭ
ＯＳであるＭ３〜Ｍ６によって、容量Ｃ１とＣ２とを制
御してチャージポンプが発生する電圧の２倍の電圧を発
生する。このＭＯＳがこれまでの実施例で述べてきたス
イッチにあたる。ここで、Ｆ１とＦ２の信号とＳ１〜Ｓ
４の信号の２系統では同期が取れている必要はない。こ
れは、本発明の他の実施例でも同様である。チップ上で
同じパルス発生回路から発生してもよいが、両系統のタ
イミングのずれは気にする必要はない。
ージポンプ回路の出力を直接用いる構成である。ＢＰ１
１〜ＢＰ１ｎ，ＢＰ２１〜ＢＰ２ｎは従来例でも説明し
た２相クロックＦ１，Ｆ２で制御されるチャージポンプ
回路である。ＢＰ１ｎ，ＢＰ２ｎではダイオード接続の
ＭＯＳを介してＮ３及びＮ４に接続しているため、第３
の実施例で示したＭ３とＭ４は必要でない。チャージポ
ンプ回路はひとつでもよい。Ｓ１〜Ｓ４で制御されるＭ
ＯＳであるＭ３〜Ｍ６によって、容量Ｃ１とＣ２とを制
御してチャージポンプが発生する電圧の２倍の電圧を発
生する。このＭＯＳがこれまでの実施例で述べてきたス
イッチにあたる。ここで、Ｆ１とＦ２の信号とＳ１〜Ｓ
４の信号の２系統では同期が取れている必要はない。こ
れは、本発明の他の実施例でも同様である。チップ上で
同じパルス発生回路から発生してもよいが、両系統のタ
イミングのずれは気にする必要はない。
【００２０】図８に第５の実施例の動作例を示す。この
図で示したようにＣ１とＣ２を接続するＳ１とＳ２のパ
ルスには高電圧が必要である。この理由は、チャージポ
ンプ回路の発生電圧までプリチャージされたＣ１又はＣ
２の１端子と設定電圧にプリチャージされたＣ１又はＣ
２の１端子とをｎＭＯＳであるＭ３又はＭ４でショート
（接続）するためである。しかし、Ｓ１とＳ２で駆動す
る負荷は、ｎＭＯＳのゲートのみであるので小さい。こ
のＳ１とＳ２の振幅は、チャージポンプの出力電圧を用
いて発生しても良いし、本明細書の他の発明である後述
の高電圧パルス発生回路を用いても良い。動作では、Ｆ
１とＦ２は従来例で説明した位相のパルスであり、振幅
は電源電圧と等しい。これによって、チャージポンプ回
路でＶＰの電圧を発生する。本実施例の動作例ではＶＰ
の電圧発生を行いながら、２倍のＶＰへの変換を行う。
図は動作開始時の例である。Ｎ３とＮ４のノードは、チ
ャージポンプ回路でその時に発生した電圧まで充電され
る。ここでまず、Ｓ３を低レベルとしてＭ５をオフす
る。この状態でＳ２を高レベルとしＭ４をオンすると、
Ｃ２とＣ１がこの順番で直列に接続される。これによっ
て、Ｎ３に高電圧が発し、Ｎ７がこの電圧よりもＭ１の
ダイオード分だけ低い電圧へ向けて充電される。どの電
圧まで充電されるかはＣ３の容量値と直列となったＣ１
とＣ２の容量値の比による。Ｓ２とＳ３が元に戻り、再
び、Ｎ３とＮ４のノードは、チャージポンプ回路でその
時に発生した電圧まで充電される。次は、Ｓ４を低レベ
ルとしてＭ６をオフし、Ｓ１を高レベルとしＭ３をオン
する。これによって、Ｎ４に高電圧が発生し、Ｎ７がこ
の電圧よりもＭ２のダイオード分だけ低い電圧へ向けて
充電されることになる。以下、この動作を繰り返すこと
によって、チャージポンプ回路の出力電圧の２倍の電圧
をＮ３及びＮ４に発生でき、ダイオードＭ１，Ｍ２で電
圧降下はあるが、Ｎ７に所望の電圧を発生できる。
図で示したようにＣ１とＣ２を接続するＳ１とＳ２のパ
ルスには高電圧が必要である。この理由は、チャージポ
ンプ回路の発生電圧までプリチャージされたＣ１又はＣ
２の１端子と設定電圧にプリチャージされたＣ１又はＣ
２の１端子とをｎＭＯＳであるＭ３又はＭ４でショート
（接続）するためである。しかし、Ｓ１とＳ２で駆動す
る負荷は、ｎＭＯＳのゲートのみであるので小さい。こ
のＳ１とＳ２の振幅は、チャージポンプの出力電圧を用
いて発生しても良いし、本明細書の他の発明である後述
の高電圧パルス発生回路を用いても良い。動作では、Ｆ
１とＦ２は従来例で説明した位相のパルスであり、振幅
は電源電圧と等しい。これによって、チャージポンプ回
路でＶＰの電圧を発生する。本実施例の動作例ではＶＰ
の電圧発生を行いながら、２倍のＶＰへの変換を行う。
図は動作開始時の例である。Ｎ３とＮ４のノードは、チ
ャージポンプ回路でその時に発生した電圧まで充電され
る。ここでまず、Ｓ３を低レベルとしてＭ５をオフす
る。この状態でＳ２を高レベルとしＭ４をオンすると、
Ｃ２とＣ１がこの順番で直列に接続される。これによっ
て、Ｎ３に高電圧が発し、Ｎ７がこの電圧よりもＭ１の
ダイオード分だけ低い電圧へ向けて充電される。どの電
圧まで充電されるかはＣ３の容量値と直列となったＣ１
とＣ２の容量値の比による。Ｓ２とＳ３が元に戻り、再
び、Ｎ３とＮ４のノードは、チャージポンプ回路でその
時に発生した電圧まで充電される。次は、Ｓ４を低レベ
ルとしてＭ６をオフし、Ｓ１を高レベルとしＭ３をオン
する。これによって、Ｎ４に高電圧が発生し、Ｎ７がこ
の電圧よりもＭ２のダイオード分だけ低い電圧へ向けて
充電されることになる。以下、この動作を繰り返すこと
によって、チャージポンプ回路の出力電圧の２倍の電圧
をＮ３及びＮ４に発生でき、ダイオードＭ１，Ｍ２で電
圧降下はあるが、Ｎ７に所望の電圧を発生できる。
【００２１】ここで、本発明と従来例のシミュレーショ
ン波形例を図９と図１０に示しておく。本発明の回路図
は、図９の（ａ）に示したようにチャージポンプを２系
統設け、これを動作させるのと同時にＮ１のノードに２
倍の電圧を発生させる方式とした。Ｍ２のダイオードは
一方のチャージポンプの発生電圧をＯＵＴに伝えるのみ
である。従来例の回路図は、図１０の（ａ）に示したよ
うに、図９の（ａ）の回路図から本発明に特徴的なスイ
ッチング用のＭＯＳを取り去った構成とする。図９及び
図１０の（ｂ）に示したように、チャージポンプのクロ
ックＦ１とＦ２の振幅は２Ｖとする。すなわち、電源電
圧２Ｖの例である。本発明におけるＳ１の振幅は１０Ｖ
とする。後述の方式を用いることによって、このような
電源電圧よりも大きい振幅の信号を発生できる。Ｆ１と
Ｆ２は両者共に２５ＭＨｚで動作させ、Ｓ１とＳ２は５
００ｎｓ毎に動作させる。Ｃ１とＣ２とＣ３の容量値は
等しく１０ｐＦとした。チャージポンプ回路内の容量の
値も同じとしている。また、ＭＯＳのしきい値電圧は
０．２５Ｖである。図９及び図１０の（ｃ）に示したよ
うに、本発明によれば動作開始後１０マイクロ秒で１８
Ｖの電圧が発生できるが、従来例では１０．２Ｖであ
る。従来ではＮ１及びＮ２の電圧をそのまま用いてもよ
いが、この場合でも１１．３Ｖである。注意すべきこと
は、Ｎ１とＮ２の電圧とＯＵＴの電圧差はＭ１及びＭ２
による電圧降下を示すがこれが１．１Ｖあることであ
る。従来例で説明したようにチャージポンプ内では、こ
のＭ１及びＭ２と同じ構成のＭＯＳのダイオードによっ
て電圧を取り出し、ＶＣの振幅のクロックによって１段
あたりＶＣ−Ｖｄだけ昇圧する。Ｖｄはダイオードによ
る電圧降下である。よってＶＣ＝２Ｖでは、このチャー
ジポンプの最終段では、０．９Ｖしか昇圧されないこと
になる。このように、発生電圧が高くなるとＭＯＳの基
板効果によってＶｄはどんどん大きくなり、効率が著し
く悪くなるのである。この観点から、図１０（ｃ）を見
てみると、チャージポンプの出力電圧は１０マイクロ秒
でほぼ飽和している。図１０（ａ）中の点線で示した中
にはＦ１で制御される容量とダイオードとＦ２で制御さ
れる容量とダイオードが含まれるから、１０段のチャー
ジポンプ回路で動作させていることになる。よって、従
来例で説明したようにＶＣ−Ｖｄの１０倍の電圧が発生
するはずである。このＶｄの値は各段で異なるのでここ
では平均のＶｄとしよう。そうすると、ＶＣ＝２Ｖで１
０段で１１．３Ｖであるから、Ｖｄは０．８７Ｖとな
る。このシミュレーションに用いたＭＯＳのしきい値電
圧は０．２５Ｖであるから、ダイオード接続で大電流を
流した時のＶｄは０．５Ｖ程度である。よって、基板効
果を考えなければ、２Ｖ−０．５Ｖの１０倍である１５
Ｖが発生できるのある。しかし、シミュレーションによ
れば基板効果によって１１．３Ｖしか発生できていな
い。もっと時間を長くおこなってもすでに１０マイクロ
秒で飽和しているので格段に高くなることはない。ＶＣ
がさらに下がると、ますます効率は下がってしまう。こ
のように、従来例では高電圧発生に限界があった。一
方、本発明では、従来例で十分に発生できる電圧を元
に、これから２倍の電圧を発生できるのである。ｎ個の
容量を用意してｎ段直列に接続すればｎ倍の電圧を発生
できる。よって、本発明を用いることによって、オンチ
ップで高電圧を発生するフラッシュメモリを低電源電圧
下で動作させることができる。
ン波形例を図９と図１０に示しておく。本発明の回路図
は、図９の（ａ）に示したようにチャージポンプを２系
統設け、これを動作させるのと同時にＮ１のノードに２
倍の電圧を発生させる方式とした。Ｍ２のダイオードは
一方のチャージポンプの発生電圧をＯＵＴに伝えるのみ
である。従来例の回路図は、図１０の（ａ）に示したよ
うに、図９の（ａ）の回路図から本発明に特徴的なスイ
ッチング用のＭＯＳを取り去った構成とする。図９及び
図１０の（ｂ）に示したように、チャージポンプのクロ
ックＦ１とＦ２の振幅は２Ｖとする。すなわち、電源電
圧２Ｖの例である。本発明におけるＳ１の振幅は１０Ｖ
とする。後述の方式を用いることによって、このような
電源電圧よりも大きい振幅の信号を発生できる。Ｆ１と
Ｆ２は両者共に２５ＭＨｚで動作させ、Ｓ１とＳ２は５
００ｎｓ毎に動作させる。Ｃ１とＣ２とＣ３の容量値は
等しく１０ｐＦとした。チャージポンプ回路内の容量の
値も同じとしている。また、ＭＯＳのしきい値電圧は
０．２５Ｖである。図９及び図１０の（ｃ）に示したよ
うに、本発明によれば動作開始後１０マイクロ秒で１８
Ｖの電圧が発生できるが、従来例では１０．２Ｖであ
る。従来ではＮ１及びＮ２の電圧をそのまま用いてもよ
いが、この場合でも１１．３Ｖである。注意すべきこと
は、Ｎ１とＮ２の電圧とＯＵＴの電圧差はＭ１及びＭ２
による電圧降下を示すがこれが１．１Ｖあることであ
る。従来例で説明したようにチャージポンプ内では、こ
のＭ１及びＭ２と同じ構成のＭＯＳのダイオードによっ
て電圧を取り出し、ＶＣの振幅のクロックによって１段
あたりＶＣ−Ｖｄだけ昇圧する。Ｖｄはダイオードによ
る電圧降下である。よってＶＣ＝２Ｖでは、このチャー
ジポンプの最終段では、０．９Ｖしか昇圧されないこと
になる。このように、発生電圧が高くなるとＭＯＳの基
板効果によってＶｄはどんどん大きくなり、効率が著し
く悪くなるのである。この観点から、図１０（ｃ）を見
てみると、チャージポンプの出力電圧は１０マイクロ秒
でほぼ飽和している。図１０（ａ）中の点線で示した中
にはＦ１で制御される容量とダイオードとＦ２で制御さ
れる容量とダイオードが含まれるから、１０段のチャー
ジポンプ回路で動作させていることになる。よって、従
来例で説明したようにＶＣ−Ｖｄの１０倍の電圧が発生
するはずである。このＶｄの値は各段で異なるのでここ
では平均のＶｄとしよう。そうすると、ＶＣ＝２Ｖで１
０段で１１．３Ｖであるから、Ｖｄは０．８７Ｖとな
る。このシミュレーションに用いたＭＯＳのしきい値電
圧は０．２５Ｖであるから、ダイオード接続で大電流を
流した時のＶｄは０．５Ｖ程度である。よって、基板効
果を考えなければ、２Ｖ−０．５Ｖの１０倍である１５
Ｖが発生できるのある。しかし、シミュレーションによ
れば基板効果によって１１．３Ｖしか発生できていな
い。もっと時間を長くおこなってもすでに１０マイクロ
秒で飽和しているので格段に高くなることはない。ＶＣ
がさらに下がると、ますます効率は下がってしまう。こ
のように、従来例では高電圧発生に限界があった。一
方、本発明では、従来例で十分に発生できる電圧を元
に、これから２倍の電圧を発生できるのである。ｎ個の
容量を用意してｎ段直列に接続すればｎ倍の電圧を発生
できる。よって、本発明を用いることによって、オンチ
ップで高電圧を発生するフラッシュメモリを低電源電圧
下で動作させることができる。
【００２２】これまで説明したように、２つの容量をＭ
ＯＳで接続するときに高い電圧のパルスで行うほうが効
率がよい。以下、図１１〜図１７でこの方式についての
発明を述べる。
ＯＳで接続するときに高い電圧のパルスで行うほうが効
率がよい。以下、図１１〜図１７でこの方式についての
発明を述べる。
【００２３】図１１は本発明の第６の実施例であり、外
部電源ＶＣで動作するパルスから高電圧のパルスを発生
する回路である。ＭＰ１とＭＮ１は、ＶＣ下で動作する
インバータであり、入力端子がＮ１であり、出力端子が
Ｎ２である。このＮ２が入力端子となるＭＰ２とＭＮ２
からなるインバータでは、ｐＭＯＳのソースとウエル
が、容量Ｃ１の一端であるＮ３に接続される。Ｃ１の他
端はＮ１と接続される。Ｎ３は、ダイオード接続のＭＤ
１によってＶＣからダイオード一段Ｖｄだけ低く充電さ
れる。この構成をｎ段直列に接続する。このｎ段全体が
ＡＤＵであり、入力端子がＩＮであり、出力端子がＯＵ
Ｔである。本実施例を用いれば、ＶＣ振幅のＩＮのパル
スから、ｎ倍のＶＣより（ｎ−１）倍のＶｄだけ低い高
電圧パルスを発生できる。
部電源ＶＣで動作するパルスから高電圧のパルスを発生
する回路である。ＭＰ１とＭＮ１は、ＶＣ下で動作する
インバータであり、入力端子がＮ１であり、出力端子が
Ｎ２である。このＮ２が入力端子となるＭＰ２とＭＮ２
からなるインバータでは、ｐＭＯＳのソースとウエル
が、容量Ｃ１の一端であるＮ３に接続される。Ｃ１の他
端はＮ１と接続される。Ｎ３は、ダイオード接続のＭＤ
１によってＶＣからダイオード一段Ｖｄだけ低く充電さ
れる。この構成をｎ段直列に接続する。このｎ段全体が
ＡＤＵであり、入力端子がＩＮであり、出力端子がＯＵ
Ｔである。本実施例を用いれば、ＶＣ振幅のＩＮのパル
スから、ｎ倍のＶＣより（ｎ−１）倍のＶｄだけ低い高
電圧パルスを発生できる。
【００２４】図１２を用いて、本実施例の動作例を説明
する。図１１の１段目の動作を示している。最初は、Ｉ
Ｎは低レベルＶＳであり、同じノードであるＮ１もＶＳ
である。インバータの出力であるＮ２はＶＣとなってい
る。また、Ｎ３はＭＤ１によって、ＶＣ−Ｖｄとなって
おり、Ｎ４は、Ｎ２がＶＣであるのでＶＳである。ここ
で、Ｎ１がＶＣに切り替わる。こうすると、Ｃ１での容
量結合によってＮ３がＶＣだけ持ち上げられ２ＶＣ−Ｖ
ｄになるとともに、インバータが動作しＮ２がＶＳとな
る。これによって、ＭＰ２がオンし、Ｎ４にほぼ２ＶＣ
−Ｖｄが現れる。よって、Ｎ４はＶＳから２ＶＣ−Ｖｄ
に変化したことになる。同様にして図には示していない
が、この２ＶＣ−Ｖｄの振幅によって、次段の入力に接
続された容量を駆動する。次段においてＮ３に相当する
ノードもＶＣ−Ｖｄに最初なっているから、このよう両
結合によって３ＶＣ−２Ｖｄとなり、やはり次段のＭＰ
２にあたるｐＭＯＳがオンすることによって、次段の出
力はＶＳから３ＶＣ−２Ｖｄに変化する。同様にしてｎ
段接続することによってｎＶＣ−（ｎ−１）Ｖｄの振幅
を得ることができる。もちろん、使用するＭＯＳの耐圧
内で発生しなければならない。以上の説明は原理的であ
り、実際には例えば一段目の出力Ｎ４には２段目の入力
が接続するために容量がつくため、Ｎ３に発生した２Ｖ
Ｃ−Ｖｄ電圧とＮ４の容量とのチャージシェアで電圧が
決まる。ＩＮがＶＣからＶＳに戻ると、初段のＮ１がＶ
ＣからＶＳとなりＮ２がＶＣとなる。このためｎＭＯＳ
であるＭＮ２がオンし、Ｎ４の電圧をＶＳとする。他の
段でも同様であり、入力がＶＳとなるためインバータに
よってＭＮ２にあたるｎＭＯＳがオンし、出力をＶＳと
する。
する。図１１の１段目の動作を示している。最初は、Ｉ
Ｎは低レベルＶＳであり、同じノードであるＮ１もＶＳ
である。インバータの出力であるＮ２はＶＣとなってい
る。また、Ｎ３はＭＤ１によって、ＶＣ−Ｖｄとなって
おり、Ｎ４は、Ｎ２がＶＣであるのでＶＳである。ここ
で、Ｎ１がＶＣに切り替わる。こうすると、Ｃ１での容
量結合によってＮ３がＶＣだけ持ち上げられ２ＶＣ−Ｖ
ｄになるとともに、インバータが動作しＮ２がＶＳとな
る。これによって、ＭＰ２がオンし、Ｎ４にほぼ２ＶＣ
−Ｖｄが現れる。よって、Ｎ４はＶＳから２ＶＣ−Ｖｄ
に変化したことになる。同様にして図には示していない
が、この２ＶＣ−Ｖｄの振幅によって、次段の入力に接
続された容量を駆動する。次段においてＮ３に相当する
ノードもＶＣ−Ｖｄに最初なっているから、このよう両
結合によって３ＶＣ−２Ｖｄとなり、やはり次段のＭＰ
２にあたるｐＭＯＳがオンすることによって、次段の出
力はＶＳから３ＶＣ−２Ｖｄに変化する。同様にしてｎ
段接続することによってｎＶＣ−（ｎ−１）Ｖｄの振幅
を得ることができる。もちろん、使用するＭＯＳの耐圧
内で発生しなければならない。以上の説明は原理的であ
り、実際には例えば一段目の出力Ｎ４には２段目の入力
が接続するために容量がつくため、Ｎ３に発生した２Ｖ
Ｃ−Ｖｄ電圧とＮ４の容量とのチャージシェアで電圧が
決まる。ＩＮがＶＣからＶＳに戻ると、初段のＮ１がＶ
ＣからＶＳとなりＮ２がＶＣとなる。このためｎＭＯＳ
であるＭＮ２がオンし、Ｎ４の電圧をＶＳとする。他の
段でも同様であり、入力がＶＳとなるためインバータに
よってＭＮ２にあたるｎＭＯＳがオンし、出力をＶＳと
する。
【００２５】図１３は、本発明の第７の実施例を示す図
である。第６の実施例は正の高電圧パルスを発生した
が、本実施例では絶対値は大きいが負のパルスを発生で
きる。ＭＰ１とＭＮ１は、ＶＣ下で動作するインバータ
であり、入力端子がＮ１であり、出力端子がＮ２であ
る。このＮ２が入力端子となるＭＰ２とＭＮ２からなる
インバータでは、ｎＭＯＳのソースとウエルが、容量Ｃ
１の一端であるＮ３に接続される。Ｃ１の他端はＮ１と
接続される。Ｎ３は、ダイオード接続のＭＤ１によって
ＶＳに接続する。ｐ形基板を用いる場合には、図に示し
たようにＭＮ１とＭＤ１はｎ形のウエルｎＷＥＬ内にｎ
ＭＯＳ用のｐ形ウエルを形成する。ＭＮ１とＭＤ１には
負の電圧が発生するので、ｎＷＥＬでｐ形基板と絶縁し
ておく。ｎＷＥＬには例えばこの図のようにＶＣを印加
する。この構成をｎ段直列に接続する。この全体ＡＤＤ
の入力端子がＩＮであり、出力端子がＯＵＴである。本
実施例を用いれば、ＶＣ振幅のＩＮのパルスから、負電
圧パルスを発生できる。
である。第６の実施例は正の高電圧パルスを発生した
が、本実施例では絶対値は大きいが負のパルスを発生で
きる。ＭＰ１とＭＮ１は、ＶＣ下で動作するインバータ
であり、入力端子がＮ１であり、出力端子がＮ２であ
る。このＮ２が入力端子となるＭＰ２とＭＮ２からなる
インバータでは、ｎＭＯＳのソースとウエルが、容量Ｃ
１の一端であるＮ３に接続される。Ｃ１の他端はＮ１と
接続される。Ｎ３は、ダイオード接続のＭＤ１によって
ＶＳに接続する。ｐ形基板を用いる場合には、図に示し
たようにＭＮ１とＭＤ１はｎ形のウエルｎＷＥＬ内にｎ
ＭＯＳ用のｐ形ウエルを形成する。ＭＮ１とＭＤ１には
負の電圧が発生するので、ｎＷＥＬでｐ形基板と絶縁し
ておく。ｎＷＥＬには例えばこの図のようにＶＣを印加
する。この構成をｎ段直列に接続する。この全体ＡＤＤ
の入力端子がＩＮであり、出力端子がＯＵＴである。本
実施例を用いれば、ＶＣ振幅のＩＮのパルスから、負電
圧パルスを発生できる。
【００２６】図１４に第７の実施例の動作例を示す。初
段において、最初、Ｎ１はＶＣ、Ｎ２はＶＳであり、Ｎ
３はＶＳに近い電圧となっている。Ｎ４はＶＣである。
ここで、Ｎ１がＶＣからＶＳに切り替わる。これによっ
て、Ｎ２はＶＣとなりＭＮ２がオンする。これと並行し
て、Ｃ１による容量結合でＮ３はＶＳ−ＶＣの負電圧と
なる。ＭＮ２がオンしているのでＮ４もＶＳ−ＶＣとな
る。これによって、Ｎ４ではＶＣからＶＳ−ＶＣに変化
したことになる。次段では、同様にこのＮ４の振幅で容
量を駆動するのでさらに絶対値で大きな負電圧が得られ
ることになる。このようにして、直列に必要なだけ接続
することで所望の電圧を得ることができる。Ｎ１がＶＳ
からＶＣに戻ると、インバータによってＭＰ２がオンし
Ｎ４をＶＣとする。他の段も同様である。
段において、最初、Ｎ１はＶＣ、Ｎ２はＶＳであり、Ｎ
３はＶＳに近い電圧となっている。Ｎ４はＶＣである。
ここで、Ｎ１がＶＣからＶＳに切り替わる。これによっ
て、Ｎ２はＶＣとなりＭＮ２がオンする。これと並行し
て、Ｃ１による容量結合でＮ３はＶＳ−ＶＣの負電圧と
なる。ＭＮ２がオンしているのでＮ４もＶＳ−ＶＣとな
る。これによって、Ｎ４ではＶＣからＶＳ−ＶＣに変化
したことになる。次段では、同様にこのＮ４の振幅で容
量を駆動するのでさらに絶対値で大きな負電圧が得られ
ることになる。このようにして、直列に必要なだけ接続
することで所望の電圧を得ることができる。Ｎ１がＶＳ
からＶＣに戻ると、インバータによってＭＰ２がオンし
Ｎ４をＶＣとする。他の段も同様である。
【００２７】図１５に本発明のシミュレーション波形例
を示す。正の高電圧を発生する回路で１２段直列に接続
した例である。ＶＣは２Ｖとした。図（ｂ）に示すよう
に、２Ｖ振幅の入力信号から１４Ｖ振幅の出力信号が高
速に発生できている。本シミュレーション例の結果では
１０ｎｓのサイクル（１００ＭＨｚ）のパルスが可能で
ある。これによって、第１〜第５の実施例に示した容量
を直列に接続するためのｎＭＯＳを制御する信号が、外
部電源２Ｖから容易に発生できる。
を示す。正の高電圧を発生する回路で１２段直列に接続
した例である。ＶＣは２Ｖとした。図（ｂ）に示すよう
に、２Ｖ振幅の入力信号から１４Ｖ振幅の出力信号が高
速に発生できている。本シミュレーション例の結果では
１０ｎｓのサイクル（１００ＭＨｚ）のパルスが可能で
ある。これによって、第１〜第５の実施例に示した容量
を直列に接続するためのｎＭＯＳを制御する信号が、外
部電源２Ｖから容易に発生できる。
【００２８】さて、本発明の第６と第７の実施例はそれ
自身で発明であるので、これを用いて大振幅が必要な構
成を容易に実現できる。図１６に本発明の第８の実施例
として、４相クロックのチャージポンプ回路に適用して
例を示す。
自身で発明であるので、これを用いて大振幅が必要な構
成を容易に実現できる。図１６に本発明の第８の実施例
として、４相クロックのチャージポンプ回路に適用して
例を示す。
【００２９】図１６において、その構成ＣＰでは、ＭＯ
ＳであるＭ１とＭ２と容量Ｃ１，Ｃ２，Ｃ３，Ｃ４とか
らなる。他に各ノードをプリチャージするダイオードが
必要に応じて付加される。基本的な考え方はＣ１又はＣ
３を駆動して容量結合でＮ１又はＮ２に高電圧を発生
し、高電圧を発生したところでＣ２又はＣ４を駆動して
ＭＯＳのゲートを高電圧としてＮ１又はＮ２の高電圧を
伝えるというものである。この時、段数が進むにつれて
高い電圧となるので、ゲートを高電圧に駆動しなければ
ならない。この高電圧パルスの発生に、この図のように
第６の実施例のＡＤＵを用いれば容易に実現できる。
ＳであるＭ１とＭ２と容量Ｃ１，Ｃ２，Ｃ３，Ｃ４とか
らなる。他に各ノードをプリチャージするダイオードが
必要に応じて付加される。基本的な考え方はＣ１又はＣ
３を駆動して容量結合でＮ１又はＮ２に高電圧を発生
し、高電圧を発生したところでＣ２又はＣ４を駆動して
ＭＯＳのゲートを高電圧としてＮ１又はＮ２の高電圧を
伝えるというものである。この時、段数が進むにつれて
高い電圧となるので、ゲートを高電圧に駆動しなければ
ならない。この高電圧パルスの発生に、この図のように
第６の実施例のＡＤＵを用いれば容易に実現できる。
【００３０】図１７に動作例を示す。Ｆ１とＦ３は逆相
のパルスであり、Ｆ２とＦ４はそれぞれＦ１及びＦ２が
高レベルの間に高レベルとなる。Ｆ２１とＦ４１はＦ２
とＦ４から本発明を用いて発生させた信号である。ま
ず、最初Ｆ１，Ｆ２，Ｆ４が低レベルＶＳであり、Ｆ３
が高レベルＶＣである。まず、Ｆ１がＶＣとなり、Ｆ３
がＶＳとなる。これによって、Ｎ１には容量結合によっ
て高電圧が発生する。この後、Ｆ１がＶＣの状態でＦ２
が高レベルとなる。ＡＤＵによって、高電圧ＶＨがＦ２
１に発生する。これによって、Ｍ１のゲートに高電圧が
印加されＭ１がオンし、Ｎ１の電荷がＮ２に転送され
る。これが終わると、Ｆ２はＶＳに戻り、よってＦ２１
もＶＳに戻り、Ｆ１もＶＳに戻る。次に、Ｆ３が高レベ
ルトなる。Ｃ３による容量結合で、先程Ｍ１から電荷が
転送されたＮ２が高電圧となる。この状態で、Ｆ４がＶ
Ｃとなり、ＡＤＵによってＦ４１がＶＨとなる。これに
よってＭ２のゲートが高電圧となり、Ｎ２の電荷が次段
に転送されることになる。転送が終わると、Ｆ４をＶＳ
に戻し、次にＦ３をＶＳに戻す。これで図１７の最初の
状態に戻ったこととなり、以下これを繰り返す。このよ
うにして本実施例を用いることによって効率よく高電圧
を発生できる。
のパルスであり、Ｆ２とＦ４はそれぞれＦ１及びＦ２が
高レベルの間に高レベルとなる。Ｆ２１とＦ４１はＦ２
とＦ４から本発明を用いて発生させた信号である。ま
ず、最初Ｆ１，Ｆ２，Ｆ４が低レベルＶＳであり、Ｆ３
が高レベルＶＣである。まず、Ｆ１がＶＣとなり、Ｆ３
がＶＳとなる。これによって、Ｎ１には容量結合によっ
て高電圧が発生する。この後、Ｆ１がＶＣの状態でＦ２
が高レベルとなる。ＡＤＵによって、高電圧ＶＨがＦ２
１に発生する。これによって、Ｍ１のゲートに高電圧が
印加されＭ１がオンし、Ｎ１の電荷がＮ２に転送され
る。これが終わると、Ｆ２はＶＳに戻り、よってＦ２１
もＶＳに戻り、Ｆ１もＶＳに戻る。次に、Ｆ３が高レベ
ルトなる。Ｃ３による容量結合で、先程Ｍ１から電荷が
転送されたＮ２が高電圧となる。この状態で、Ｆ４がＶ
Ｃとなり、ＡＤＵによってＦ４１がＶＨとなる。これに
よってＭ２のゲートが高電圧となり、Ｎ２の電荷が次段
に転送されることになる。転送が終わると、Ｆ４をＶＳ
に戻し、次にＦ３をＶＳに戻す。これで図１７の最初の
状態に戻ったこととなり、以下これを繰り返す。このよ
うにして本実施例を用いることによって効率よく高電圧
を発生できる。
【００３１】最後に本実施例を用いる半導体装置の断面
構造例を図１８に示しておく。ｐ形基板を用いる例であ
る。ｎＭＯＳを作成するのに、ｎウエルをまず設け、そ
の中にｐウエルを設けて、ｎ形のソースとドレインを設
ける。これによって、ｐ形基板と電気に接続したｐウエ
ル中のｎＭＯＳと絶縁分離することができ、一方から他
方への雑音を低減できる。また、前者では負電圧を取り
扱うことができる。さらに、このｎＭＯＳの構造を利用
して、図に示したようにバイポーラトランジスタを作成
できる。ｐ形基板中のｎウエルをコレクタとし、ｐウエ
ルをベースとし、ｎＭＯＳのソースの構造をエミッタと
した構造である。本発明をこの構造を用いて適用する
と、ダイオードの実現や負電圧の取り扱いが容易になる
と共に、フラッシュメモリやＤＲＡＭや強誘電体メモリ
本来の性能も向上する。
構造例を図１８に示しておく。ｐ形基板を用いる例であ
る。ｎＭＯＳを作成するのに、ｎウエルをまず設け、そ
の中にｐウエルを設けて、ｎ形のソースとドレインを設
ける。これによって、ｐ形基板と電気に接続したｐウエ
ル中のｎＭＯＳと絶縁分離することができ、一方から他
方への雑音を低減できる。また、前者では負電圧を取り
扱うことができる。さらに、このｎＭＯＳの構造を利用
して、図に示したようにバイポーラトランジスタを作成
できる。ｐ形基板中のｎウエルをコレクタとし、ｐウエ
ルをベースとし、ｎＭＯＳのソースの構造をエミッタと
した構造である。本発明をこの構造を用いて適用する
と、ダイオードの実現や負電圧の取り扱いが容易になる
と共に、フラッシュメモリやＤＲＡＭや強誘電体メモリ
本来の性能も向上する。
【００３２】
【発明の効果】本発明では、従来のチャージポンプの出
力電圧を元に、２つの容量を最初並列に充電し、その後
直列に接続することによって２倍の電圧値を得ることが
できる。これによって、従来チャージポンプ内のｎＭＯ
Ｓダイオードの基板効果による電圧損失によって、効率
が著しく悪くなる電圧以上の電圧を、チャージポンプは
効率のよい状態で動作させたままで発生できる。さら
に、ｎ個の容量を準備し、同様に充電して、この後直列
に接続することによりｎ倍のＶＰの電圧を得ることがで
きる。
力電圧を元に、２つの容量を最初並列に充電し、その後
直列に接続することによって２倍の電圧値を得ることが
できる。これによって、従来チャージポンプ内のｎＭＯ
Ｓダイオードの基板効果による電圧損失によって、効率
が著しく悪くなる電圧以上の電圧を、チャージポンプは
効率のよい状態で動作させたままで発生できる。さら
に、ｎ個の容量を準備し、同様に充電して、この後直列
に接続することによりｎ倍のＶＰの電圧を得ることがで
きる。
【００３３】
【図１】本発明の第１の実施例を示す図である。
【図２】第１の実施例の動作例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】第２の実施例の動作例を示す図である。
【図５】本発明の第３の実施例を示す図である。
【図６】本発明の第４の実施例を示す図である。
【図７】本発明の第５の実施例を示す図である。
【図８】第５の実施例の動作例を示す図である。
【図９】本発明のシミュレーション波形例を示す図であ
る。
る。
【図１０】従来例のシミュレーション波形例を示す図で
ある。
ある。
【図１１】本発明の第６の実施例を示す図である。
【図１２】第６の実施例の動作例を示す図である。
【図１３】本発明の第７の実施例を示す図である。
【図１４】第７の実施例の動作例を示す図である。
【図１５】本発明のシミュレーション波形例を示す図で
ある。
ある。
【図１６】本発明の第８の実施例を示す図である。
【図１７】第８の実施例の動作例を示す図である。
【図１８】本発明の断面構造例を示す図である。
【図１９】従来例を示す図である。
【図２０】従来例の動作例を示す図である。
ＣＰ，ＣＰ１，ＣＰ２…チャージポンプ回路、Ｆ１，Ｆ
２，Ｆ３，Ｆ４…チャージポンプ回路クロック信号、Ｓ
１〜Ｓ６…スイッチ、Ｃ１〜Ｃ４…容量。
２，Ｆ３，Ｆ４…チャージポンプ回路クロック信号、Ｓ
１〜Ｓ６…スイッチ、Ｃ１〜Ｃ４…容量。
Claims (8)
- 【請求項１】第１の電源と第２の電源を有する半導体装
置において、第１の容量の第１の端子を第１の電源に接
続する第１のスイッチと、第１の容量の第２の端子を第
２の電源に接続する第２のスイッチを有し、第２の容量
の第１の端子を第１の電源に接続する第３のスイッチ
と、第２の容量の第２の端子を第２の電源に接続する第
４のスイッチを有し、第１の容量の第２の端子と第２の
容量の第１の端子とを接続する第５のスイッチと、第２
の容量の第２の端子と第１の容量の第１の端子とを接続
する第６のスイッチを有し、第１のスイッチから第４の
スイッチをオンして、第５のスイッチと第６のスイッチ
をオフする手段を設けて、第１と第２の電源の電圧の電
圧差に第１の容量と第２の容量を充電し、この動作の
後、第１のスイッチ、第２のスイッチ、第３のスイッチ
をオフし、第５のスイッチをオンする手段を設けたこと
を特徴とする半導体装置。 - 【請求項２】第１の電源と第２の電源を有する半導体装
置において、第１の容量の第１の端子を第１の電源に接
続する第１のスイッチと、第１の容量の第２の端子を第
２の電源に接続する第２のスイッチを有し、第２の容量
の第１の端子を第１の電源に接続する第３のスイッチ
と、第２の容量の第２の端子を第２の電源に接続する第
４のスイッチを有し、第１の容量の第２の端子と第２の
容量の第１の端子とを接続する第５のスイッチと、第２
の容量の第２の端子と第１の容量の第１の端子とを接続
する第６のスイッチを有し、第１のスイッチから第４の
スイッチをオンして、第５のスイッチと第６のスイッチ
をオフする手段を設けて、第１と第２の電源の電圧の電
圧差に第１の容量と第２の容量を充電し、この動作の
後、第１のスイッチ、第３のスイッチ、第４のスイッチ
をオフし、第６のスイッチをオンする手段を設けたこと
を特徴とする半導体装置。 - 【請求項３】第１の電源と第２の電源を有する半導体装
置において、第１の容量の第１の端子を第１の電源に接
続する第１のスイッチと、第１の容量の第２の端子を第
２の電源に接続する第２のスイッチを有し、第２の容量
の第１の端子を第１の電源に接続する第３のスイッチを
有し、第２の容量の第２の端子を第２の電源に接続し、
第１の容量の第２の端子と第２の容量の第１の端子とを
接続する第４のスイッチを有し、第１のスイッチと第２
のスイッチと第３のスイッチをオンして、第４のスイッ
チをオフする手段を設けて、第１と第２の電源の電圧の
電圧差に第１の容量と第２の容量を充電し、この動作の
後、第１のスイッチ、第２のスイッチ、第３のスイッチ
をオフし、第４のスイッチをオンする手段を設けたこと
を特徴とする半導体装置。 - 【請求項４】第１又は第２の電源は、外部印加電源から
半導体装置のチップ上に発生させる手段を設け、これで
発生させた電源であることを特徴とする請求項１から請
求項３のいずれかに記載の半導体装置。 - 【請求項５】外部印加電源からチップ上で発生させる手
段はチャージポンプ回路であることを特徴とする請求項
４に記載の半導体装置。 - 【請求項６】第１又は第２の電源は、カード上のチップ
にカード外部印加電源から発生させる手段を設け、これ
で発生させた電源であることを特徴とする請求項１から
請求項３又のいずれかに記載の半導体装置。 - 【請求項７】第１のインバータと第２のインバータが直
列に接続され、第２のインバータの電源の少なくともひ
とつは、第１のインバータの入力信号から容量結合によ
って発生させる手段を設けたことを特徴とする半導体装
置。 - 【請求項８】請求項７の装置を直列に接続し、これで発
生した電圧によって、請求項１から請求項６のいずれか
に記載の半導体装置のいずれかの該スイッチを実現する
ＭＯＳトランジスタを制御することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224993A JPH0974738A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224993A JPH0974738A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974738A true JPH0974738A (ja) | 1997-03-18 |
Family
ID=16822413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7224993A Pending JPH0974738A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974738A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025208A1 (ja) * | 2004-08-30 | 2006-03-09 | Spansion Llc | 半導体装置及びワード線昇圧方法 |
| JPWO2006025208A1 (ja) * | 2004-08-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
| US7525853B2 (en) | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
| JP2011118967A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 半導体記憶装置および昇圧回路 |
-
1995
- 1995-09-01 JP JP7224993A patent/JPH0974738A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025208A1 (ja) * | 2004-08-30 | 2006-03-09 | Spansion Llc | 半導体装置及びワード線昇圧方法 |
| JPWO2006025208A1 (ja) * | 2004-08-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
| JP4895815B2 (ja) * | 2004-08-30 | 2012-03-14 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
| US7525853B2 (en) | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
| US7791961B2 (en) | 2005-08-12 | 2010-09-07 | Spansion Llc | Semiconductor device and method for boosting word line |
| JP2011118967A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 半導体記憶装置および昇圧回路 |
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