JP2978671B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にＳＵＢ（基板）電位発生回路に関する。

【０００２】

【従来の技術】半導体メモリ装置における従来のＳＵＢ
電位発生回路を示す図４を参照すると、オシレータ回路
１０が複数のインバータ回路により構成され、電源電圧
に依存した一定周期のクロック信号を発生させる回路で
ある。また、コンデンサＣ１，Ｃ２，Ｃ３は、左側のレ
ベルの変動に追従して右側のレベルを高レベルから低レ
ベル（“Ｈ”→“Ｌ”）に降圧、“Ｌ”→“Ｈ”に昇圧
させる為のコンデンサ、トランジスタＱ１はＳＵＢ電位
となるＶＢＢを出力するＰ型ＭＯＳトランジスタ、トラ
ンジスタＱ２は節点Ｂが“Ｈ”の時のレベルをＧＮＤと
する為のＰ型ＭＯＳトランジスタ、トランジスタＱ３，
Ｑ４は節点Ｄ“Ｌ”の時のレベルが、−ＶＣＣとなるよ
うにする為のＰ型ＭＯＳトランジスタである。

【０００３】次に図４の回路の動作について説明する
と、まず電源が投入され、ある一定レベルの電圧に達す
るとオシレータ回路１０からＶＣＣ−ＧＮＤの振幅をも
つ一定周期のクロック信号が出力される。まず、節点Ｃ
が“Ｈ”→“Ｌ”に切りかわる場合について説明する。

【０００４】節点Ｃが“Ｈ”→“Ｌ”すなわちＶＣＣレ
ベルからＧＮＤレベルに変化すると、コンデンサＣ２を
介してのカップリングにより節点ＤのレベルはＶＣＣ分
引き下げられる。もともと節点Ｃが“Ｈ”のときの節点
ＤのレベルはＰ型ＭＯＳトランジスタとコンデンサＣ３
によりＧＮＤレベルとされている為、節点Ｃが“Ｌ”と
なったときの節点Ｄのレベルは、−ＶＣＣレベルとな
る。

【０００５】従って、Ｐ型ＭＯＳトランジスタＱ２がＯ
Ｎ状態となり、節点ＢのレベルはＧＮＤレベルまで引き
下げられる。

【０００６】次に節点Ｃが“Ｌ”→“Ｈ”すなわちＧＮ
ＤレベルからＶＣＣレベルに変化すると、コンデンサＣ
１を介してのカップリンクにより、節点ＢのレベルはＶ
ＣＣ分引き下げられ、−ＶＣＣレベルとなる。

【０００７】これにより、Ｐ型ＭＯＳトランジスタＱ１
がＯＮ状態となり、ＳＵＢ電位であるＶＢＢがマイナス
に引かれはじめる。これは、ＶＢＢの電位と節点Ｂの電
位との差がＰ型ＭＯＳトランジスタのスレッシュホール
ド電圧（以下ＶＴＰと記す）以下になるまで続き、以後
Ｐ型ＭＯＳトランジスタＱ１がＯＦＦ状態となることに
より、この動作はストップする。続いて、再び節点Ｃの
レベルが“Ｈ”→“Ｌ”になることにより、節点Ｂのレ
ベルはＧＮＤレベルとなる。この時、Ｐ型ＭＯＳトラン
ジスタＱ１はＯＦＦ状態である。

【０００８】以上のように、オシレータ回路１０から出
力されるクロック信号が、“Ｈ”→“Ｌ”，“Ｌ”→
“Ｈ”を繰り返す毎に、ＳＵＢ電位ＶＢＢは徐々にマイ
ナスレベルまで引かれ、ある一定レベルまで引かれる
と、その電位で一応安定することになる。

【０００９】

【発明が解決しようとする課題】この従来のＳＵＢ電位
発生回路では、図５に示す通り、ＳＵＢ電位ＶＢＢを出
力するＰ型ＭＯＳトランジスタＱ１のゲートレベルが−
ＶＣＣにしかならない為、Ｐ型ＭＯＳトランジスタＱ２
のＶＴＰ１段上がり、すなわち−ＶＣＣ＋｜ＶＴＰ｜ま
でしかＳＵＢ電位を引くことができない。例えば、ＶＣ
Ｃが３Ｖの時、ＳＵＢは−１．５Ｖ程度までしか引けな
い為、ＳＵＢレベルが浅すぎることにより、デバイスの
特性が悪化するという問題点があった。

【００１０】また、Ｐ型ＭＯＳトランジスタＱ１のゲー
トとソースの差電位が小さい為、トランジスタＱ２の電
流能力も小さいものとなり、電源投入後、ＳＵＢが引け
るまでに非常に長い時間がかかってしまうという問題点
があった。

【００１１】

【課題を解決するための手段】本発明の半導体メモリ装
置の構成は、半導体基板電位の発生回路を有し、前記発
生回路は、第１の信号が入力され電源電圧より大きい振
幅に昇圧し出力するブースト回路と、前記ブースト回路
の出力が一方の電極に接続された第１のコンデンサと、
前記第１のコンデンサの他方の電極にゲートが接続され
ソースから前記半導体基板電位が出力される第１の電界
効果トランジスタと、前記第１の電界効果トランジスタ
のゲートにドレインが接続されソースが接地された第２
の電界効果トランジスタと、第２の信号が入力されるイ
ンバータ回路と、前記インバータ回路の出力が一方の電
極に接続され他方の電極が前記第１の電界効果トランジ
スタのドレインに接続された第２のコンデンサと、前記
第１の電界効果トランジスタのドレインにドレインが接
続されソースが接地された第３の電界効果トランジスタ
と、前記第２の信号が一方の電極に接続され他方の電極
が前記第２の電界効果トランジスタのゲート及び前記第
３の電界効果トランジスタのゲートに接続された第３の
コンデンサと、前記第３の電界効果トランジスタのゲー
トにドレインが接続されソースが接地され前記第３の電
界効果トランジスタのドレインにゲートが接続された第
４の電界効果トランジスタとを備えることを特徴とす
る。

【００１２】

【実施例】本発明の第１の実施例を示す図１を参照する
と、この実施例は、ブースト回路２０等を備える点が従
来と異なる。この実施例は、オシレータ回路１０，ＰＭ
ＯＳトランジスタＱ２，Ｑ４，Ｑ５，Ｑ６，Ｑ７，ＮＭ
ＯＳトランジスタＱ１，Ｑ３，コンデンサＣ１〜Ｃ４，
インバータ回路ＩＮＶ１〜ＩＮＶ４を備える。ここで、
ブースト回路は、インバータ回路ＩＮＶ３，コンデンサ
Ｃ１，トランジスタＱ１，Ｑ２，Ｑ３を有する。

【００１３】オシレータ回路１０は、位相の相異なる２
つの信号ＯＳＣ１とＯＳＣ２を出力し、信号ＯＳＣ１
は、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ
３及びコンデンサＣ１及びＮ型ＭＯＳトランジスタＱ
１，Ｑ３及びＰ型ＭＯＳトランジスタＱ２よりなるブー
スト回路と、コンデンサＣ２を介してＰ型ＭＯＳトラン
ジスタＱ６のゲートとに接続される。また、信号ＯＳＣ
２は、インバータ回路ＩＮＶ２，ＩＮＶ４と、コンデン
サＣ３を介してＰ型ＭＯＳトランジスタＱ６のドレイン
に接続される。

【００１４】Ｐ型ＭＯＳトランジスタＱ４は、節点Ｃが
“Ｈ”のときのレベルを接地（ＧＮＤ）レベルとするた
めのものであり、Ｐ型ＭＯＳトランジスタＱ５は節点Ｇ
が“Ｈ”のときのレベルをＧＮＤとするためのものであ
る。

【００１５】本実施例の半導体メモリ装置の特徴は、Ｓ
ＵＢ電位発生回路内において、ＳＵＢ電位を出力するＰ
型ＭＯＳトランジスタＱ６のゲートをたたくコンデンサ
Ｃ２の前に、電源電圧をそれよりも高い電圧に昇圧する
ブースト回路２０を備えている。

【００１６】次に図１の回路の動作について説明する
と、図２の各節点Ａ〜Ｆの動作を示す波形図の通り、ま
ず信号ＯＳＣ２が“Ｌ”→“Ｈ”に切り換わると節点Ｄ
が“Ｈ”→“Ｌ”となり、コンデンサＣ４を介してのカ
ップリングにより節点Ｇが−ＶＣＣレベルとなり、Ｐ型
ＭＯＳトランジスタＱ７がＯＮ状態となり、節点ＦはＧ
ＮＤレベルまで引き下げられる。

【００１７】ＯＳＣ２より少し遅れて、信号ＯＳＣ１が
“Ｌ”→“Ｈ”に切り換わると節点Ａが“Ｈ”→“Ｌ”
となる為、ブースト回路２０の働きにより、節点ＢはＶ
ＣＣレベルより高い電圧まで昇圧される。これにより、
節点ＣもＶＣＣレベルより高い電圧に昇圧されようとす
るが、Ｐ型ＭＯＳトランジスタＱ４がＯＮ状態である
為、節点ＣのレベルはＧＮＤレベルとなる。

【００１８】続いて、信号ＯＳＣ１が“Ｈ”→“Ｌ”に
切り換わると節点Ｂも“Ｈ”→“Ｌ”に切り換わる為、
コンデンサＣ２を介してのカップリングにより節点Ｃの
レベルはＧＮＤレベルであったものが、ブースト回路１
０における昇圧電位分引き下げられる為、−ＶＣＣより
も低い電位となる。

【００１９】信号ＯＳＣ１より少し遅れて信号ＯＳＣ２
が“Ｈ”→“Ｌ”に切り換わると、節点Ｅも“Ｈ”→
“Ｌ”に切り換わる為、コンデンサＣ３を介してのカッ
プリングにより節点Ｆのレベルは−ＶＣＣレベルとな
る。

【００２０】以上の様に、節点Ｃは信号ＯＳＣ１に同期
して、ＧＮＤレベルと−ＶＣＣよりも低いレベルとの間
を振幅し、節点Ｆは信号ＯＳＣ２に同期してＧＮＤレベ
ルと−ＶＣＣレベルとの間を振幅することになるので、
ＳＵＢ電位ＶＢＢはＰ型ＭＯＳトランジスタＱ６を介し
て少しずつマイナスに引かれ、最終的に−ＶＣＣレベル
まで引けることになる。

【００２１】また、Ｐ型ＭＯＳトランジスタＱ６のゲー
トレベルが−ＶＣＣよりも低いレベルとなることによ
り、ゲートとソースの差電位が大きくなる為、トランジ
スタＱ６の電流能力が大となり、短時間でＳＵＢを引く
ことができるようになる。

【００２２】本発明の第２の実施例である図３の回路図
を参照すると、本実施例は、デバイス内部に昇圧電位を
常時供給する回路を備えている場合であり、図３に示す
電圧ＶＢｔがその昇圧された電源電圧である。

【００２３】本実施例のブースト回路２１は、ＰＭＯＳ
トランジスタＱ１と、ＮＭＯＳトランジスタＱ２とを備
える。この動作については上述した第１の実施例の回路
とほぼ同じであるため、説明を省く。

【００２４】

【発明の効果】以上説明した通り、本発明は、ＳＵＢ電
位発生回路内に、電源電圧をそれよりも高い電圧に昇圧
するブースト回路を追加することにより、ＳＵＢ電位を
出力するＰ型ＭＯＳトランジスタのゲートレベルを−Ｖ
ＣＣよりも低い電圧にできるようにしたので、ＳＵＢ電
位のＶＴＰの１段上がりがなくなり、電源電圧が低い場
合でも、ＳＵＢレベルを十分に深い電位まで引くことが
でき、また短時間でＳＵＢを引くことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】図１に示した回路図の動作を表す各部信号の波
形図である。

【図３】本発明の第２の実施例の回路図である。

【図４】従来の基板電位発生回路の回路図である。

【図５】図４に示した回路図の動作を表す各部信号の波
形図である。

【符号の説明】

ＩＮＶ１〜ＩＮＶ４ インバータ回路 Ｑ１〜Ｑ７ ＭＯＳトランジスタ Ｃ１〜Ｃ４ コンデンサ １０ オシレータ回路 ２０，２１ ブースト回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板電位の発生回路を有し、前記
   発生回路は、第１の信号が入力され電源電圧より大きい
   振幅に昇圧し出力するブースト回路と、前記ブースト回
   路の出力が一方の電極に接続された第１のコンデンサ
   と、前記第１のコンデンサの他方の電極にゲートが接続
   されソースから前記半導体基板電位が出力される第１の
   電界効果トランジスタと、前記第１の電界効果トランジ
   スタのゲートにドレインが接続されソースが接地された
   第２の電界効果トランジスタと、第２の信号が入力され
   るインバータ回路と、前記インバータ回路の出力が一方
   の電極に接続され他方の電極が前記第１の電界効果トラ
   ンジスタのドレインに接続された第２のコンデンサと、
   前記第１の電界効果トランジスタのドレインにドレイン
   が接続されソースが接地された第３の電界効果トランジ
   スタと、前記第２の信号が一方の電極に接続され他方の
   電極が前記第２の電界効果トランジスタのゲート及び前
   記第３の電界効果トランジスタのゲートに接続された第
   ３のコンデンサと、前記第３の電界効果トランジスタの
   ゲートにドレインが接続されソースが接地され前記第３
   の電界効果トランジスタのドレインにゲートが接続され
   た第４の電界効果トランジスタとを備えることを特徴と
   する半導体メモリ装置。