JP2978668B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JP2978668B2 JP2978668B2 JP5105784A JP10578493A JP2978668B2 JP 2978668 B2 JP2978668 B2 JP 2978668B2 JP 5105784 A JP5105784 A JP 5105784A JP 10578493 A JP10578493 A JP 10578493A JP 2978668 B2 JP2978668 B2 JP 2978668B2
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Description
【０００１】
【産業上の利用分野】本発明はチャージポンプ回路に関
する。
する。
【０００２】
【従来の技術】従来のチャージポンプ回路は、図６に示
されるように、ＮＭＯＳトランジスタ１および２と、容
量３とを備えて構成されており、端子５１に入力される
外部信号に応じて、節点Ａの電位は、電源電圧Ｖccより
ＮＭＯＳトランジスタ１のしきい値電圧Ｖthを差引いた
電圧（ＶccーＶth）に到達する。ＮＭＯＳトランジスタ
１のソース電位、即ち節点Ａの電位は、容量３と端子５
１に入される外部信号により（２ＶccーＶth）に上昇す
る。これにより、ＮＭＯＳトランジスタ２のソース電
位、即ち出力端子５２の電位は（２Ｖccー２Ｖth）に到
達する。この場合において、Ｖth＝１．０Ｖ（ボルト）
とした時の電源電圧Ｖccと、出力端子５２の昇圧電圧Ｖ
a との関係をグラフ表示したものが図７である。図７よ
り、電源電圧Ｖcc＝５Ｖの場合には、出力端子５２に
は、昇圧電圧Ｖa として８Ｖが出力されるが、となり、
明らかに昇圧されて出力されるが、電源電圧Ｖcc＝２Ｖ
の場合には出力端子５２の電圧は２Ｖとなり、昇圧電圧
を得ることはできない。
されるように、ＮＭＯＳトランジスタ１および２と、容
量３とを備えて構成されており、端子５１に入力される
外部信号に応じて、節点Ａの電位は、電源電圧Ｖccより
ＮＭＯＳトランジスタ１のしきい値電圧Ｖthを差引いた
電圧（ＶccーＶth）に到達する。ＮＭＯＳトランジスタ
１のソース電位、即ち節点Ａの電位は、容量３と端子５
１に入される外部信号により（２ＶccーＶth）に上昇す
る。これにより、ＮＭＯＳトランジスタ２のソース電
位、即ち出力端子５２の電位は（２Ｖccー２Ｖth）に到
達する。この場合において、Ｖth＝１．０Ｖ（ボルト）
とした時の電源電圧Ｖccと、出力端子５２の昇圧電圧Ｖ
a との関係をグラフ表示したものが図７である。図７よ
り、電源電圧Ｖcc＝５Ｖの場合には、出力端子５２に
は、昇圧電圧Ｖa として８Ｖが出力されるが、となり、
明らかに昇圧されて出力されるが、電源電圧Ｖcc＝２Ｖ
の場合には出力端子５２の電圧は２Ｖとなり、昇圧電圧
を得ることはできない。
【０００３】
【発明が解決しようとする課題】上述した従来のチャー
ジポンプ回路においては、電源電圧が低い場合には、図
７の昇圧特性よりも明らかなように、出力端子に昇圧電
圧を得ることができないという欠点がある。
ジポンプ回路においては、電源電圧が低い場合には、図
７の昇圧特性よりも明らかなように、出力端子に昇圧電
圧を得ることができないという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明のチャージポ
ンブ回路は、ドレインが電源に接続され、ゲートが節点
Ｃに接続されて、ソースが節点Ａに接続される第１のＮ
ＭＯＳトランジスタと、ドレインおよびゲートが前記節
点Ａに接続され、ソースが昇圧電圧の出力端子に接続さ
れる第２のＮＭＯＳトランジスタと、第１の外部信号が
入力される第１の外部端子と、前記節点Ａとの間に接続
される第１の容量と、ドレインが第２の外部信号が入力
される第２の外部端子に接続され、ゲートが第３の外部
信号が入力される第３の外部端子に接続されて、ソース
が前記節点Ｃに接続される第３のＮＭＯＳトランジスタ
と、前記節点Ｃと節点Ｂとの間に接続される第２の容量
と、入力端が前記第３のＮＭＯＳトランジスタのゲート
に接続され、出力端が前記節点Ｂに接続されるインバー
タとを備えることを特徴としている。
ンブ回路は、ドレインが電源に接続され、ゲートが節点
Ｃに接続されて、ソースが節点Ａに接続される第１のＮ
ＭＯＳトランジスタと、ドレインおよびゲートが前記節
点Ａに接続され、ソースが昇圧電圧の出力端子に接続さ
れる第２のＮＭＯＳトランジスタと、第１の外部信号が
入力される第１の外部端子と、前記節点Ａとの間に接続
される第１の容量と、ドレインが第２の外部信号が入力
される第２の外部端子に接続され、ゲートが第３の外部
信号が入力される第３の外部端子に接続されて、ソース
が前記節点Ｃに接続される第３のＮＭＯＳトランジスタ
と、前記節点Ｃと節点Ｂとの間に接続される第２の容量
と、入力端が前記第３のＮＭＯＳトランジスタのゲート
に接続され、出力端が前記節点Ｂに接続されるインバー
タとを備えることを特徴としている。
【０００５】また、第２の発明のチャージポンプ回路
は、ドレインが電源に接続され、ゲートが節点Ｃに接続
されて、ソースが節点Ａに接続される第１のＮＭＯＳト
ランジスタと、ドレインおよびゲートが前記節点Ａに接
続され、ソースが昇圧電圧の出力端子に接続される第２
のＮＭＯＳトランジスタと、第１の外部信号が入力され
る第１の外部端子と前記節点Ａとの間に接続される第１
の容量と、入力端が第２の外部信号が入力される第２の
外部端子に接続され、出力端が節点Ｅに接続される配置
状態で直列接続される第１および第２のインバータと、
ドレインが前記節点Ｅに接続され、ゲートが節点Ｄに接
続されて、ソースが前記節点Ｃに接続される第３のＮＭ
ＯＳトランジスタと、前記第２の外部端子と節点Ｆとの
間に接続される遅延回路と、入力端が前記節点Ｆに接続
され、出力端が前記節点Ｄに接続される第３のインバー
タと、入力端が前記節点Ｄに接続され、出力端が節点Ｂ
に接続される第４のインバータと、前記節点Ｃと前記節
点Ｂとの間に接続される第２の容量とを備えることを特
徴としている。
は、ドレインが電源に接続され、ゲートが節点Ｃに接続
されて、ソースが節点Ａに接続される第１のＮＭＯＳト
ランジスタと、ドレインおよびゲートが前記節点Ａに接
続され、ソースが昇圧電圧の出力端子に接続される第２
のＮＭＯＳトランジスタと、第１の外部信号が入力され
る第１の外部端子と前記節点Ａとの間に接続される第１
の容量と、入力端が第２の外部信号が入力される第２の
外部端子に接続され、出力端が節点Ｅに接続される配置
状態で直列接続される第１および第２のインバータと、
ドレインが前記節点Ｅに接続され、ゲートが節点Ｄに接
続されて、ソースが前記節点Ｃに接続される第３のＮＭ
ＯＳトランジスタと、前記第２の外部端子と節点Ｆとの
間に接続される遅延回路と、入力端が前記節点Ｆに接続
され、出力端が前記節点Ｄに接続される第３のインバー
タと、入力端が前記節点Ｄに接続され、出力端が節点Ｂ
に接続される第４のインバータと、前記節点Ｃと前記節
点Ｂとの間に接続される第２の容量とを備えることを特
徴としている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、２および５と、容量３および４と、イ
ンバータ６とを備えて構成される。
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、２および５と、容量３および４と、イ
ンバータ６とを備えて構成される。
【０００８】図１において、外部端子５１、５３および
５４には、それぞれ外部信号１０１、１０２および１０
３が、電源電圧Ｖccの期間と重複しないように入力され
る。外部信号１０２および１０３は相互に逆相の電圧で
あり、外部信号１０３の立ち上がりは、外部信号１０２
に対して所定の遅延時間を保持しており、また外部信号
１０３の立ち下がりは、外部信号１０２に対して遅延時
間を持たないものとする。なお、図２（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）に示され
るのは、本実施例における各部の動作波形を示すタイミ
ング図である。
５４には、それぞれ外部信号１０１、１０２および１０
３が、電源電圧Ｖccの期間と重複しないように入力され
る。外部信号１０２および１０３は相互に逆相の電圧で
あり、外部信号１０３の立ち上がりは、外部信号１０２
に対して所定の遅延時間を保持しており、また外部信号
１０３の立ち下がりは、外部信号１０２に対して遅延時
間を持たないものとする。なお、図２（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）に示され
るのは、本実施例における各部の動作波形を示すタイミ
ング図である。
【０００９】先ず外部端子５１および５４には、それぞ
れ電源電圧Ｖccの外部信号１０１および１０３が入力さ
れ、次いで外部信号１０１は０Ｖに下げられる。そして
時間Ｔfdの後に外部端子１０２に電源電圧Ｖccの外部信
号１０２が入力される。この場合、節点Ｃの電位は、外
部端子５３の電位（Ｖcc）からＮＭＯＳトランジスタ５
のしきい値電圧Ｖth分低下した電位（ＶccーＶth）とな
る。また、同時に、節点Ａの電位は、ＮＭＯＳトランジ
スタ１のゲート電位（ＶccーＶth）からＮＭＯＳトラン
ジスタ１のしきい値電圧Ｖth分低下した電位（Ｖccー２
Ｖth）となる。従って、出力端子５２には、節点Ａの電
位からＮＭＯＳトランジスタ２のしきい値電圧Ｖth分低
下した電位（Ｖccー３Ｖth）が出力される。
れ電源電圧Ｖccの外部信号１０１および１０３が入力さ
れ、次いで外部信号１０１は０Ｖに下げられる。そして
時間Ｔfdの後に外部端子１０２に電源電圧Ｖccの外部信
号１０２が入力される。この場合、節点Ｃの電位は、外
部端子５３の電位（Ｖcc）からＮＭＯＳトランジスタ５
のしきい値電圧Ｖth分低下した電位（ＶccーＶth）とな
る。また、同時に、節点Ａの電位は、ＮＭＯＳトランジ
スタ１のゲート電位（ＶccーＶth）からＮＭＯＳトラン
ジスタ１のしきい値電圧Ｖth分低下した電位（Ｖccー２
Ｖth）となる。従って、出力端子５２には、節点Ａの電
位からＮＭＯＳトランジスタ２のしきい値電圧Ｖth分低
下した電位（Ｖccー３Ｖth）が出力される。
【００１０】外部端子５３に電圧Ｖccの外部信号１０２
が入力されてから時間Ｔd 後に、外部端子５４に入力さ
れる外部信号１０３は０Ｖ（ボルト）になり、節点Ｂの
電位は、インバータ６を介して電位Ｖccに上昇する。ま
た、ＮＭＯＳトランジスタ５はオフの状態となり、節点
Ｃの電位は、容量４により（２ＶccーＶth）の電位とな
る。そして同時に、節点Ａの電位は、ＮＭＯＳトランジ
スタ１のゲートの電位（２ＶccーＶth）が、（ドレイン
の電位Ｖcc＋ＮＭＯＳトランジスタ１のしきい値電圧Ｖ
th）よりも大きいためにＶccとなる。従って、出力端子
５２には、節点Ａの電位ＶccからＮＭＯＳトランジスタ
２のしきい値電圧Ｖth分低下した電位（ＶccーＶth）が
出力される。
が入力されてから時間Ｔd 後に、外部端子５４に入力さ
れる外部信号１０３は０Ｖ（ボルト）になり、節点Ｂの
電位は、インバータ６を介して電位Ｖccに上昇する。ま
た、ＮＭＯＳトランジスタ５はオフの状態となり、節点
Ｃの電位は、容量４により（２ＶccーＶth）の電位とな
る。そして同時に、節点Ａの電位は、ＮＭＯＳトランジ
スタ１のゲートの電位（２ＶccーＶth）が、（ドレイン
の電位Ｖcc＋ＮＭＯＳトランジスタ１のしきい値電圧Ｖ
th）よりも大きいためにＶccとなる。従って、出力端子
５２には、節点Ａの電位ＶccからＮＭＯＳトランジスタ
２のしきい値電圧Ｖth分低下した電位（ＶccーＶth）が
出力される。
【００１１】外部端子５３に入力される外部信号１０２
の電圧が０Ｖ（ボルト）に低下すると同時に、外部端子
５４には電圧Ｖccの外部信号１０３が入力され、節点Ｂ
の電位は０Ｖ（ボルト）に低下する。そして節点Ｃの電
位も０Ｖ（ボルト）に低下して、ＮＭＯＳトランジスタ
１はオフの状態となり、節点Ａの電位はＶccの電位に保
持される。外部端子５３に入力される外部信号の電位が
０Ｖ（ボルト）に低下してから時間Ｔfdの後において、
外部端子５１に入力される外部信号１０１の電圧がＶcc
に上げられ、容量３によって節点Ａの電位は２Ｖccに上
昇する。これにより、出力端子５２に出力される昇圧電
圧は（２ＶccーＶth）となる。
の電圧が０Ｖ（ボルト）に低下すると同時に、外部端子
５４には電圧Ｖccの外部信号１０３が入力され、節点Ｂ
の電位は０Ｖ（ボルト）に低下する。そして節点Ｃの電
位も０Ｖ（ボルト）に低下して、ＮＭＯＳトランジスタ
１はオフの状態となり、節点Ａの電位はＶccの電位に保
持される。外部端子５３に入力される外部信号の電位が
０Ｖ（ボルト）に低下してから時間Ｔfdの後において、
外部端子５１に入力される外部信号１０１の電圧がＶcc
に上げられ、容量３によって節点Ａの電位は２Ｖccに上
昇する。これにより、出力端子５２に出力される昇圧電
圧は（２ＶccーＶth）となる。
【００１２】図５は、ＮＭＯＳトランジスタのしきい値
電圧Ｖthを１．０Ｖ（ボルト）とした場合の電源電圧Ｖ
ccと、出力端子５２の昇圧電圧Ｖa との関係をグラフ表
示した図である。図５より、電源電圧Ｖcc＝５Ｖの場合
には、出力端子５２には、昇圧電圧Ｖa として９Ｖが出
力され、また電源電圧Ｖcc＝２Ｖの場合においても出力
端子５２の電圧は３Ｖとなり、少なくとも電源電圧が１
Ｖ（ボルト）以上あれば昇圧電圧を得ることができる。
電圧Ｖthを１．０Ｖ（ボルト）とした場合の電源電圧Ｖ
ccと、出力端子５２の昇圧電圧Ｖa との関係をグラフ表
示した図である。図５より、電源電圧Ｖcc＝５Ｖの場合
には、出力端子５２には、昇圧電圧Ｖa として９Ｖが出
力され、また電源電圧Ｖcc＝２Ｖの場合においても出力
端子５２の電圧は３Ｖとなり、少なくとも電源電圧が１
Ｖ（ボルト）以上あれば昇圧電圧を得ることができる。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図３は本発明の第２の実施例を示す回路図
である。図３に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、２および５と、容量３および４と、イ
ンバータ６〜９と、遅延回路１０とを備えて構成され
る。
である。図３に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、２および５と、容量３および４と、イ
ンバータ６〜９と、遅延回路１０とを備えて構成され
る。
【００１５】図３において、外部端子５１および５５に
は、それぞれ外部信号１０１および１０４が、電源電圧
Ｖccの期間と重複しないように入力される。また遅延回
路１０は、立ち上がりに対しては遅延時間を与え、立ち
下がりに対しては遅延を与えないものとする。なお、図
４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）および（ｉ）に示されるのは、本実施例
における各部の動作波形を示すタイミング図である。
は、それぞれ外部信号１０１および１０４が、電源電圧
Ｖccの期間と重複しないように入力される。また遅延回
路１０は、立ち上がりに対しては遅延時間を与え、立ち
下がりに対しては遅延を与えないものとする。なお、図
４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）および（ｉ）に示されるのは、本実施例
における各部の動作波形を示すタイミング図である。
【００１６】先ず外部端子５１には、電源電圧Ｖccの外
部信号１０１が入力され、次いで外部信号１０１は０Ｖ
に下げられる。そして時間Ｔfdの後に外部端子５５に電
源電圧Ｖccの外部信号１０４が入力される。これによ
り、インバータ８および７を介して、節点Ｅの電位は電
圧Ｖccのレベルに上昇する。この時点においては、節点
Ｃの電位は、節点Ｅの電位ＶccからＮＭＯＳトランジス
タ５のしきい値電圧Ｖth分低下した電位（ＶccーＶth）
となり、同時に節点Ａの電位は、ＮＭＯＳトランジシス
タ１のゲート電位（ＶccーＶth）からＮＭＯＳトランジ
スタ１のしきい値電圧分低下した電位（Ｖccー２Ｖth）
となる。従って、出力端子５２には、節点Ａの電位から
ＮＭＯＳトランジスタ２のしきい値電圧分低下した電圧
（Ｖccー３Ｖth）が出力される。
部信号１０１が入力され、次いで外部信号１０１は０Ｖ
に下げられる。そして時間Ｔfdの後に外部端子５５に電
源電圧Ｖccの外部信号１０４が入力される。これによ
り、インバータ８および７を介して、節点Ｅの電位は電
圧Ｖccのレベルに上昇する。この時点においては、節点
Ｃの電位は、節点Ｅの電位ＶccからＮＭＯＳトランジス
タ５のしきい値電圧Ｖth分低下した電位（ＶccーＶth）
となり、同時に節点Ａの電位は、ＮＭＯＳトランジシス
タ１のゲート電位（ＶccーＶth）からＮＭＯＳトランジ
スタ１のしきい値電圧分低下した電位（Ｖccー２Ｖth）
となる。従って、出力端子５２には、節点Ａの電位から
ＮＭＯＳトランジスタ２のしきい値電圧分低下した電圧
（Ｖccー３Ｖth）が出力される。
【００１７】外部端子５５に入力される外部信号が電圧
Ｖccになってから遅延回路１０による遅延時間Ｔd の経
過後に、節点Ｆの電位は電圧Ｖccに上昇し、節点Ｄの電
位は０（ボルト）に低下するとともに、節点Ｂの電位は
電圧Ｖccに上昇する。これによりＮＭＯＳトランジスタ
５はオフの状態となり、節点Ｃの電位は容量４により
（２ＶccーＶth）の電位となる。そして同時に、節点Ａ
の電位は、ＮＭＯＳトランジスタ１のゲート電位（２Ｖ
ccーＶth）が、（ドレインの電位Ｖcc＋ＮＭＯＳトラン
ジスタ１のしきい値電圧Ｖth）よりも大きいためにＶcc
となる。従って、出力端子５２には、節点Ａの電位Ｖcc
からＮＭＯＳトランジスタ２のしきい値電圧Ｖth分低下
した電位（ＶccーＶth）が出力される。
Ｖccになってから遅延回路１０による遅延時間Ｔd の経
過後に、節点Ｆの電位は電圧Ｖccに上昇し、節点Ｄの電
位は０（ボルト）に低下するとともに、節点Ｂの電位は
電圧Ｖccに上昇する。これによりＮＭＯＳトランジスタ
５はオフの状態となり、節点Ｃの電位は容量４により
（２ＶccーＶth）の電位となる。そして同時に、節点Ａ
の電位は、ＮＭＯＳトランジスタ１のゲート電位（２Ｖ
ccーＶth）が、（ドレインの電位Ｖcc＋ＮＭＯＳトラン
ジスタ１のしきい値電圧Ｖth）よりも大きいためにＶcc
となる。従って、出力端子５２には、節点Ａの電位Ｖcc
からＮＭＯＳトランジスタ２のしきい値電圧Ｖth分低下
した電位（ＶccーＶth）が出力される。
【００１８】外部端子５５に入力される外部信号１０４
の電圧が０Ｖ（ボルト）に低下すると、節点ＥおよびＦ
の電位は０Ｖ（ボルト）に低下し、節点Ｄの電位は電圧
Ｖccに上昇し、同時に節点Ｂの電位は０Ｖ（ボルト）に
低下する。節点Ｃの電位は０Ｖ（ボルト）に低下し、Ｎ
ＭＯＳトランジスタ１はオフの状態になって、節点Ａの
電位は電圧Ｖccのレベルに保持される。外部端子５５に
入力される外部信号１０４の電圧が０（ボルト）に低下
してから時間Ｔfdの経過後に、外部端子５１に入力され
る外部信号１０１の電圧はＶccとなり、この時点におい
て、容量３により節点Ａの電位は２Ｖccに上昇する。こ
れにより、出力端子５２に出力される昇圧電圧は（２Ｖ
ccーＶth）となる。Ｖthは、云うまでもなく、ＮＭＯＳ
トランジシスタ２のしきい値電圧である。図５のグラク
に示されるように、第１の実施例の場合と同様に、ＮＭ
ＯＳトランジスタのしきい値電圧Ｖthを１．０Ｖ（ボル
ト）とした場合、電源電圧Ｖcc＝５Ｖの場合には、出力
端子５２には、昇圧電圧Ｖa として９Ｖが出力され、ま
た電源電圧Ｖcc＝２Ｖの場合においても出力端子５２の
電圧Ｖa は３Ｖとなり、少なくとも電源電圧が１Ｖ（ボ
ルト）以上あれば昇圧電圧を得ることができる。
の電圧が０Ｖ（ボルト）に低下すると、節点ＥおよびＦ
の電位は０Ｖ（ボルト）に低下し、節点Ｄの電位は電圧
Ｖccに上昇し、同時に節点Ｂの電位は０Ｖ（ボルト）に
低下する。節点Ｃの電位は０Ｖ（ボルト）に低下し、Ｎ
ＭＯＳトランジスタ１はオフの状態になって、節点Ａの
電位は電圧Ｖccのレベルに保持される。外部端子５５に
入力される外部信号１０４の電圧が０（ボルト）に低下
してから時間Ｔfdの経過後に、外部端子５１に入力され
る外部信号１０１の電圧はＶccとなり、この時点におい
て、容量３により節点Ａの電位は２Ｖccに上昇する。こ
れにより、出力端子５２に出力される昇圧電圧は（２Ｖ
ccーＶth）となる。Ｖthは、云うまでもなく、ＮＭＯＳ
トランジシスタ２のしきい値電圧である。図５のグラク
に示されるように、第１の実施例の場合と同様に、ＮＭ
ＯＳトランジスタのしきい値電圧Ｖthを１．０Ｖ（ボル
ト）とした場合、電源電圧Ｖcc＝５Ｖの場合には、出力
端子５２には、昇圧電圧Ｖa として９Ｖが出力され、ま
た電源電圧Ｖcc＝２Ｖの場合においても出力端子５２の
電圧Ｖa は３Ｖとなり、少なくとも電源電圧が１Ｖ（ボ
ルト）以上あれば昇圧電圧を得ることができる。
【００１９】
【発明の効果】以上説明したように、本発明は、電源に
接続される側のＮＭＯＳトランジスタのゲート電位を、
当該電源の電源電圧よりも高い電圧レベルに上昇させる
手段を備えることにより、当該電源電圧が低い動作時に
おいても昇圧効果を得ることができるという効果があ
る。
接続される側のＮＭＯＳトランジスタのゲート電位を、
当該電源の電源電圧よりも高い電圧レベルに上昇させる
手段を備えることにより、当該電源電圧が低い動作時に
おいても昇圧効果を得ることができるという効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における各部の動作波形を示すタ
イミング図である。
イミング図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】第２の実施例における各部の動作波形を示すタ
イミング図である。
イミング図である。
【図５】本発明における動作特性の一例を示す図であ
る。
る。
【図６】従来例を示す回路図である。
【図７】従来例における動作特性の一例を示す図であ
る。
る。
１、２、５ ＮＭＯＳトランジスタ ３、４ 容量 ６〜９ インバータ １０ 遅延回路
Claims (2)
- 【請求項１】 ドレインが電源に接続され、ゲートが節
点Ｃに接続されて、ソースが節点Ａに接続される第１の
ＮＭＯＳトランジスタと、 ドレインおよびゲートが前記節点Ａに接続され、ソース
が昇圧電圧の出力端子に接続される第２のＮＭＯＳトラ
ンジスタと、 第１の外部信号が入力される第１の外部端子と、前記節
点Ａとの間に接続される第１の容量と、 ドレインが第２の外部信号が入力される第２の外部端子
に接続され、ゲートが第３の外部信号が入力される第３
の外部端子に接続されて、ソースが前記節点Ｃに接続さ
れる第３のＮＭＯＳトランジスタと、 前記節点Ｃと節点Ｂとの間に接続される第２の容量と、 入力端が前記第３のＮＭＯＳトランジスタのゲートに接
続され、出力端が前記節点Ｂに接続されるインバータ
と、 を備えることを特徴とするチャージポンプ回路。 - 【請求項２】 ドレインが電源に接続され、ゲートが節
点Ｃに接続されて、ソースが節点Ａに接続される第１の
ＮＭＯＳトランジスタと、 ドレインおよびゲートが前記節点Ａに接続され、ソース
が昇圧電圧の出力端子に接続される第２のＮＭＯＳトラ
ンジスタと、 第１の外部信号が入力される第１の外部端子と前記節点
Ａとの間に接続される第１の容量と、 入力端が第２の外部信号が入力される第２の外部端子に
接続され、出力端が節点Ｅに接続される配置状態で直列
接続される第１および第２のインバータと、 ドレインが前記節点Ｅに接続され、ゲートが節点Ｄに接
続されて、ソースが前記節点Ｃに接続される第３のＮＭ
ＯＳトランジスタと、 前記第２の外部端子と節点Ｆとの間に接続される遅延回
路と、 入力端が前記節点Ｆに接続され、出力端が前記節点Ｄに
接続される第３のインバータと、 入力端が前記節点Ｄに接続され、出力端が節点Ｂに接続
される第４のインバータと、 前記節点Ｃと前記節点Ｂとの間に接続される第２の容量
と、 を備えることを特徴とするチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105784A JP2978668B2 (ja) | 1993-05-07 | 1993-05-07 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105784A JP2978668B2 (ja) | 1993-05-07 | 1993-05-07 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06319256A JPH06319256A (ja) | 1994-11-15 |
| JP2978668B2 true JP2978668B2 (ja) | 1999-11-15 |
Family
ID=14416773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105784A Expired - Lifetime JP2978668B2 (ja) | 1993-05-07 | 1993-05-07 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978668B2 (ja) |
-
1993
- 1993-05-07 JP JP5105784A patent/JP2978668B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06319256A (ja) | 1994-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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