JP3354708B2 - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JP3354708B2 JP3354708B2 JP10467294A JP10467294A JP3354708B2 JP 3354708 B2 JP3354708 B2 JP 3354708B2 JP 10467294 A JP10467294 A JP 10467294A JP 10467294 A JP10467294 A JP 10467294A JP 3354708 B2 JP3354708 B2 JP 3354708B2
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- Japan
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- clock signal
- transistor
- booster circuit
- circuit
- power supply
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Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＥＥＰＲＯＭ
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
【０００２】
【従来の技術】近年、ＥＥＰＲＯＭやフラッシュメモリ
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられる。
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられる。
【０００３】図５に、従来の半導体昇圧回路の構成を示
す。
す。
【０００４】図示のように、ＮチャネルＭＯＳトランジ
スタＱ20〜Ｑ24が縦列接続されてｎ段の昇圧回路を構成
している。各トランジスタＱ20〜Ｑ24のゲート端子はソ
ース端子に接続されており、また、夫々のソース端子Ｎ
20〜Ｎ24にはキャパシタンスＣ20〜Ｃ24を介してクロッ
ク信号φA 又はφB が入力される。
スタＱ20〜Ｑ24が縦列接続されてｎ段の昇圧回路を構成
している。各トランジスタＱ20〜Ｑ24のゲート端子はソ
ース端子に接続されており、また、夫々のソース端子Ｎ
20〜Ｎ24にはキャパシタンスＣ20〜Ｃ24を介してクロッ
ク信号φA 又はφB が入力される。
【０００５】図６に示すように、クロック信号φA 、φ
B は互いに逆位相の信号であり、周期が１／ｆで振幅は
Ｖφである。このクロック信号φA 、φB は、クロック
信号ＣＫを、図５のＮＡＮＤ回路ＮＤ1 、ＮＤ2 及びイ
ンバータ回路ＩＶ1 〜ＩＶ3に通して得ており、クロッ
ク信号φA 、φB の振幅Ｖφは電源電圧Ｖddと等しい。
なお、図５において、Ｇは接地端子である。
B は互いに逆位相の信号であり、周期が１／ｆで振幅は
Ｖφである。このクロック信号φA 、φB は、クロック
信号ＣＫを、図５のＮＡＮＤ回路ＮＤ1 、ＮＤ2 及びイ
ンバータ回路ＩＶ1 〜ＩＶ3に通して得ており、クロッ
ク信号φA 、φB の振幅Ｖφは電源電圧Ｖddと等しい。
なお、図５において、Ｇは接地端子である。
【０００６】図５に示すように、この半導体昇圧回路で
は、入力信号として電源電圧ＶddがトランジスタＱ25の
ソース端子Ｎ27から入力され、出力信号として出力電圧
ＶPOUTが出力端子Ｎ26から出力される。
は、入力信号として電源電圧ＶddがトランジスタＱ25の
ソース端子Ｎ27から入力され、出力信号として出力電圧
ＶPOUTが出力端子Ｎ26から出力される。
【０００７】このような半導体昇圧回路の出力電圧Ｖ
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 ＶPOUT＝Ｖin−Ｖt ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃs ) −Ｖt −ＩOUT ／ｆ( Ｃ＋Ｃs ) 〕 …（１） Ｖt ＝ＶtO＋Ｋ2 ・〔( Ｖbs＋２φf )1/2−( ２φf )1/2〕 …（２） ここで、Ｖin ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃs ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数 ＶPOUT：昇圧回路の最終段での出力電圧 ＩOUT ：出力段での負荷電流 ＶtO ：基板バイアスがない時のしきい値電圧 Ｖbs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φf ：フェルミポテンシャル Ｋ2 ：基板バイアス係数
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 ＶPOUT＝Ｖin−Ｖt ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃs ) −Ｖt −ＩOUT ／ｆ( Ｃ＋Ｃs ) 〕 …（１） Ｖt ＝ＶtO＋Ｋ2 ・〔( Ｖbs＋２φf )1/2−( ２φf )1/2〕 …（２） ここで、Ｖin ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃs ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数 ＶPOUT：昇圧回路の最終段での出力電圧 ＩOUT ：出力段での負荷電流 ＶtO ：基板バイアスがない時のしきい値電圧 Ｖbs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φf ：フェルミポテンシャル Ｋ2 ：基板バイアス係数
【０００８】（１）式から、出力電圧ＶPOUTは負荷電流
ＩOUT が０で、Ｃ／( Ｃ＋Ｃs ) ≒１の場合は、（Ｖφ
−Ｖt ）と昇圧回路の段数ｎとに比例して大きくなるこ
とがわかる。図５に示す従来の昇圧回路においては、ク
ロックの振幅電圧Ｖφは電源電圧Ｖddに等しいので、出
力電圧ＶPOUTは（Ｖdd−Ｖt ）の値と昇圧回路の段数ｎ
とに比例して大きくなる。
ＩOUT が０で、Ｃ／( Ｃ＋Ｃs ) ≒１の場合は、（Ｖφ
−Ｖt ）と昇圧回路の段数ｎとに比例して大きくなるこ
とがわかる。図５に示す従来の昇圧回路においては、ク
ロックの振幅電圧Ｖφは電源電圧Ｖddに等しいので、出
力電圧ＶPOUTは（Ｖdd−Ｖt ）の値と昇圧回路の段数ｎ
とに比例して大きくなる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
昇圧回路においては、出力電圧ＶPOUTが大きくなるに従
って、基板効果により、各トランジスタＱ20〜Ｑ24のし
きい値電圧Ｖt が（２）式に示すように大きくなるとい
う現象が生じる。
昇圧回路においては、出力電圧ＶPOUTが大きくなるに従
って、基板効果により、各トランジスタＱ20〜Ｑ24のし
きい値電圧Ｖt が（２）式に示すように大きくなるとい
う現象が生じる。
【００１０】このため、昇圧回路をディスクリートに構
成して基板効果が発生しないようにした場合には、出力
電圧ＶPOUTは昇圧回路の段数ｎに比例して大きくなるの
であるが、各トランジスタＱ20〜Ｑ24を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
（Ｖdd−Ｖt ）の値は昇圧回路の段数ｎが大きくなると
小さくなってしまう。
成して基板効果が発生しないようにした場合には、出力
電圧ＶPOUTは昇圧回路の段数ｎに比例して大きくなるの
であるが、各トランジスタＱ20〜Ｑ24を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
（Ｖdd−Ｖt ）の値は昇圧回路の段数ｎが大きくなると
小さくなってしまう。
【００１１】この結果、図７に示すように、昇圧回路の
段数ｎが大きくなるに従い、出力電圧ＶPOUTは、基板効
果がない場合に得られる値よりも減少し、（Ｖdd−
Ｖt ）の値が０となったところで出力電圧ＶPOUTは飽和
してしまう。このことは、昇圧回路の段数ｎをいくら大
きくしても、得られる出力電圧ＶPOUTには限界があるこ
とを示している。図８に、昇圧回路の段数ｎを無限大と
した場合の電源電圧Ｖddと最大出力電圧との関係を示
す。昇圧回路の段数ｎを無限大とした場合、基板効果が
ない場合には、得られる出力電圧ＶPOUTは理論上無限大
となるが、基板効果がある場合には、電源電圧Ｖddによ
って決まる或る値までしか得られない。即ち、従来の昇
圧回路では、電源電圧Ｖddが低い場合は、昇圧回路の段
数ｎをどのような値に設定しても、所望の出力電圧Ｖ
POUTを得ることができないという問題があった。
段数ｎが大きくなるに従い、出力電圧ＶPOUTは、基板効
果がない場合に得られる値よりも減少し、（Ｖdd−
Ｖt ）の値が０となったところで出力電圧ＶPOUTは飽和
してしまう。このことは、昇圧回路の段数ｎをいくら大
きくしても、得られる出力電圧ＶPOUTには限界があるこ
とを示している。図８に、昇圧回路の段数ｎを無限大と
した場合の電源電圧Ｖddと最大出力電圧との関係を示
す。昇圧回路の段数ｎを無限大とした場合、基板効果が
ない場合には、得られる出力電圧ＶPOUTは理論上無限大
となるが、基板効果がある場合には、電源電圧Ｖddによ
って決まる或る値までしか得られない。即ち、従来の昇
圧回路では、電源電圧Ｖddが低い場合は、昇圧回路の段
数ｎをどのような値に設定しても、所望の出力電圧Ｖ
POUTを得ることができないという問題があった。
【００１２】例えば、図５に示す従来の昇圧回路におい
て、電源電圧Ｖddが２．５Ｖ、基板効果がないとした時
のしきい値電圧ＶtOが０．６Ｖ（基板バイアスが０Ｖ）
の場合、昇圧回路の段数ｎを２０段にした時に、出力電
圧ＶPOUTとして２０Ｖを得ることができたが、電源電圧
Ｖddが２．０Ｖの時は、昇圧回路の段数ｎを１００段に
しても、出力電圧ＶPOUTとして１２Ｖしか得ることがで
きなかった。
て、電源電圧Ｖddが２．５Ｖ、基板効果がないとした時
のしきい値電圧ＶtOが０．６Ｖ（基板バイアスが０Ｖ）
の場合、昇圧回路の段数ｎを２０段にした時に、出力電
圧ＶPOUTとして２０Ｖを得ることができたが、電源電圧
Ｖddが２．０Ｖの時は、昇圧回路の段数ｎを１００段に
しても、出力電圧ＶPOUTとして１２Ｖしか得ることがで
きなかった。
【００１３】一方、特開昭６１−２５４０７８号公報に
は、基板効果の著しい後段側のＭＯＳトランジスタのし
きい値電圧Ｖt を前段側のＭＯＳトランジスタのしきい
値電圧Ｖt よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。
は、基板効果の著しい後段側のＭＯＳトランジスタのし
きい値電圧Ｖt を前段側のＭＯＳトランジスタのしきい
値電圧Ｖt よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。
【００１４】しかしながら、この構成においても、基板
効果によるしきい値電圧Ｖt の上昇そのものは抑制でき
ず、例えば、電源電圧Ｖddが半分程度になった場合（Ｖ
dd＝１〜１．５Ｖ）には、昇圧回路の段数ｎをどのよう
な値に設定しても、所望の出力電圧ＶPOUTを得ることが
できない。また、ＭＯＳトランジスタのしきい値電圧Ｖ
t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。
効果によるしきい値電圧Ｖt の上昇そのものは抑制でき
ず、例えば、電源電圧Ｖddが半分程度になった場合（Ｖ
dd＝１〜１．５Ｖ）には、昇圧回路の段数ｎをどのよう
な値に設定しても、所望の出力電圧ＶPOUTを得ることが
できない。また、ＭＯＳトランジスタのしきい値電圧Ｖ
t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。
【００１５】そこで、本発明の目的は、特に複雑な製造
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体昇圧回路では、各段が、第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン端子に一端が接続された第１のキャパシタ
と、前記第１のＭＯＳトランジスタのゲート端子に一端
が接続された第２のキャパシタとを備え、前記第１のＭ
ＯＳトランジスタが縦列接続されることによって各段が
接続され、前記第１のキャパシタの他端に第１のクロッ
ク信号を入力する第１のクロック信号形成手段と、前記
第２のキャパシタの他端に、電源電圧よりも大きい振幅
を有する第２のクロック信号を入力する第２のクロック
信号形成手段とを有し、前記第１のクロック信号が互い
に逆位相且つ同じ発振周期の一対のクロック信号からな
り、これら一対のクロック信号が、連続する２段の前記
第１のキャパシタにそれぞれ入力されている。
ために、本発明の半導体昇圧回路では、各段が、第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン端子に一端が接続された第１のキャパシタ
と、前記第１のＭＯＳトランジスタのゲート端子に一端
が接続された第２のキャパシタとを備え、前記第１のＭ
ＯＳトランジスタが縦列接続されることによって各段が
接続され、前記第１のキャパシタの他端に第１のクロッ
ク信号を入力する第１のクロック信号形成手段と、前記
第２のキャパシタの他端に、電源電圧よりも大きい振幅
を有する第２のクロック信号を入力する第２のクロック
信号形成手段とを有し、前記第１のクロック信号が互い
に逆位相且つ同じ発振周期の一対のクロック信号からな
り、これら一対のクロック信号が、連続する２段の前記
第１のキャパシタにそれぞれ入力されている。
【００１７】
【００１８】本発明の一態様においては、各段におい
て、前記第１のＭＯＳトランジスタのゲート端子とドレ
イン端子とが第２のＭＯＳトランジスタを介して互いに
接続されており、前記第２のＭＯＳトランジスタのゲー
ト端子が後段の前記第１のキャパシタの前記他端に接続
されている。
て、前記第１のＭＯＳトランジスタのゲート端子とドレ
イン端子とが第２のＭＯＳトランジスタを介して互いに
接続されており、前記第２のＭＯＳトランジスタのゲー
ト端子が後段の前記第１のキャパシタの前記他端に接続
されている。
【００１９】
【作用】本発明においては、昇圧動作を行うＭＯＳトラ
ンジスタを駆動するために、各段を駆動するためのクロ
ック信号とは別で且つ電源電圧よりも大きい振幅を有す
るクロック信号を用いることにより、ＭＯＳトランジス
タを導通させるためのしきい値を確保することができ
て、基板効果による出力電圧の低下を防止することがで
きる。
ンジスタを駆動するために、各段を駆動するためのクロ
ック信号とは別で且つ電源電圧よりも大きい振幅を有す
るクロック信号を用いることにより、ＭＯＳトランジス
タを導通させるためのしきい値を確保することができ
て、基板効果による出力電圧の低下を防止することがで
きる。
【００２０】
【実施例】以下、本発明を実施例につき図１〜図４を参
照しながら説明する。
照しながら説明する。
【００２１】図１に、本発明の一実施例による半導体昇
圧回路の構成を示す。
圧回路の構成を示す。
【００２２】図１に示すように、ｎ個のＮチャネルＭＯ
ＳトランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 が縦
列接続されてｎ段の昇圧回路を構成している。これらの
トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のソー
ス端子（ノードＮ1 、Ｎ3 、Ｎ5 、Ｎ7 、…、Ｎ9 で示
される。）に夫々キャパシタンスＣ1 、Ｃ3 、Ｃ5 、Ｃ
7 、Ｃ9 、…、を介して、図２に示すクロック信号φ1A
又はφ1Bが入力される。
ＳトランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 が縦
列接続されてｎ段の昇圧回路を構成している。これらの
トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のソー
ス端子（ノードＮ1 、Ｎ3 、Ｎ5 、Ｎ7 、…、Ｎ9 で示
される。）に夫々キャパシタンスＣ1 、Ｃ3 、Ｃ5 、Ｃ
7 、Ｃ9 、…、を介して、図２に示すクロック信号φ1A
又はφ1Bが入力される。
【００２３】また、トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ
7 、…、Ｑ9 のゲート端子（ノードＮ2 、Ｎ4 、Ｎ6 、
Ｎ8 、…、Ｎ10で示される。）には夫々キャパシタンス
Ｃ2、Ｃ4 、Ｃ6 、Ｃ8 、…、Ｃ10を介して、図３に示
すクロック信号φ2A又はφ2Bが入力される。
7 、…、Ｑ9 のゲート端子（ノードＮ2 、Ｎ4 、Ｎ6 、
Ｎ8 、…、Ｎ10で示される。）には夫々キャパシタンス
Ｃ2、Ｃ4 、Ｃ6 、Ｃ8 、…、Ｃ10を介して、図３に示
すクロック信号φ2A又はφ2Bが入力される。
【００２４】また、各トランジスタＱ1 、Ｑ3 、Ｑ5 、
Ｑ7 、…、Ｑ9 のゲート端子Ｎ2 、Ｎ4 、Ｎ6 、Ｎ8 、
…、Ｎ10とソース端子（ノードＮ1 、Ｎ3 、Ｎ5 、
Ｎ7 、…、Ｎ9 で示される。）との間には、ＭＯＳトラ
ンジスタＱ2 、Ｑ4 、Ｑ6 、Ｑ8、…、Ｑ10が夫々接続
され、これらのトランジスタＱ2 、Ｑ4 、Ｑ6 、Ｑ8 、
…、Ｑ10のゲート端子はトランジスタＱ1 、Ｑ3 、
Ｑ5 、Ｑ7 、…、Ｑ9 のドレイン端子Ｎ3 、Ｎ5 、
Ｎ7 、Ｎ9 、…、Ｎ12に夫々接続されている。
Ｑ7 、…、Ｑ9 のゲート端子Ｎ2 、Ｎ4 、Ｎ6 、Ｎ8 、
…、Ｎ10とソース端子（ノードＮ1 、Ｎ3 、Ｎ5 、
Ｎ7 、…、Ｎ9 で示される。）との間には、ＭＯＳトラ
ンジスタＱ2 、Ｑ4 、Ｑ6 、Ｑ8、…、Ｑ10が夫々接続
され、これらのトランジスタＱ2 、Ｑ4 、Ｑ6 、Ｑ8 、
…、Ｑ10のゲート端子はトランジスタＱ1 、Ｑ3 、
Ｑ5 、Ｑ7 、…、Ｑ9 のドレイン端子Ｎ3 、Ｎ5 、
Ｎ7 、Ｎ9 、…、Ｎ12に夫々接続されている。
【００２５】本実施例の昇圧回路では、入力信号とし
て、電源電圧Ｖddが、ＮチャネルＭＯＳトランジスタＱ
12、Ｑ13のソース端子（ノードＮ0 で示される。）から
トランジスタＱ1 、Ｑ3 のソース端子Ｎ1 、Ｎ3 に夫々
入力され、出力信号として、出力電圧ＶPOUTが、Ｎチャ
ネルＭＯＳトランジスタＱ11を介して出力端子（ノード
Ｎ13で示される。）から出力される。図示の如く、トラ
ンジスタＱ12、Ｑ13のゲート端子は夫々ソース端子Ｎ0
に接続されている。また、トランジスタＱ11のソース端
子（ノードＮ12で示される。）には、キャパシタンスＣ
11を介して、図２に示すクロック信号φ1Bが入力され
る。更に、トランジスタＱ11のゲート端子はドレイン端
子（ノードＮ13で示される。）に接続されている。
て、電源電圧Ｖddが、ＮチャネルＭＯＳトランジスタＱ
12、Ｑ13のソース端子（ノードＮ0 で示される。）から
トランジスタＱ1 、Ｑ3 のソース端子Ｎ1 、Ｎ3 に夫々
入力され、出力信号として、出力電圧ＶPOUTが、Ｎチャ
ネルＭＯＳトランジスタＱ11を介して出力端子（ノード
Ｎ13で示される。）から出力される。図示の如く、トラ
ンジスタＱ12、Ｑ13のゲート端子は夫々ソース端子Ｎ0
に接続されている。また、トランジスタＱ11のソース端
子（ノードＮ12で示される。）には、キャパシタンスＣ
11を介して、図２に示すクロック信号φ1Bが入力され
る。更に、トランジスタＱ11のゲート端子はドレイン端
子（ノードＮ13で示される。）に接続されている。
【００２６】図２に示すように、クロック信号φ1A、φ
1Bは互いに逆位相の信号である。このクロック信号
φ1A、φ1Bは、クロック信号ＣＬＫ1 を図１のＮＡＮＤ
回路ＮＤ11、ＮＤ12及びインバータ回路ＩＶ11〜ＩＶ13
に通して得ており、通常はクロック信号φ1A、φ1Bの振
幅Ｖφは電源電圧Ｖddと等しくなっている。
1Bは互いに逆位相の信号である。このクロック信号
φ1A、φ1Bは、クロック信号ＣＬＫ1 を図１のＮＡＮＤ
回路ＮＤ11、ＮＤ12及びインバータ回路ＩＶ11〜ＩＶ13
に通して得ており、通常はクロック信号φ1A、φ1Bの振
幅Ｖφは電源電圧Ｖddと等しくなっている。
【００２７】また、クロック信号φ2A、φ2Bは、対応す
るクロック信号φ1A、φ1Bが夫々オンの期間内にオンと
なるパルス状の信号であり、このクロック信号φ2A、φ
2Bは、クロック信号ＣＬＫ2 、ＣＬＫ3 を夫々ブートス
トラップ回路ＢＳ1 、ＢＳ2に通すことにより、電源電
圧Ｖddより大きな振幅を持たせたものである。
るクロック信号φ1A、φ1Bが夫々オンの期間内にオンと
なるパルス状の信号であり、このクロック信号φ2A、φ
2Bは、クロック信号ＣＬＫ2 、ＣＬＫ3 を夫々ブートス
トラップ回路ＢＳ1 、ＢＳ2に通すことにより、電源電
圧Ｖddより大きな振幅を持たせたものである。
【００２８】図示の如く、ブートストラップ回路ＢＳ1
は、ＭＯＳトランジスタＱ14、Ｑ15、Ｑ16、インバータ
回路ＩＶ14、キャパシタンスＣ12、Ｃ13により構成され
ており、ブートストラップ回路ＢＳ2 は、ＭＯＳトラン
ジスタＱ17、Ｑ18、Ｑ19、インバータ回路ＩＶ15、キャ
パシタンスＣ14、Ｃ15により構成されている。Ｎ16〜Ｎ
19は夫々ノードを示す。
は、ＭＯＳトランジスタＱ14、Ｑ15、Ｑ16、インバータ
回路ＩＶ14、キャパシタンスＣ12、Ｃ13により構成され
ており、ブートストラップ回路ＢＳ2 は、ＭＯＳトラン
ジスタＱ17、Ｑ18、Ｑ19、インバータ回路ＩＶ15、キャ
パシタンスＣ14、Ｃ15により構成されている。Ｎ16〜Ｎ
19は夫々ノードを示す。
【００２９】次に、本実施例の半導体昇圧回路の動作に
ついて説明する。
ついて説明する。
【００３０】まず、図２の期間（Ｉ）において、クロッ
ク信号φ1Aが接地電位０Ｖから電源電圧Ｖddになり、キ
ャパシタンスＣ1 には（Ｖdd−Ｖt ）の電圧分の電荷が
蓄えられているため、トランジスタＱ1 のソース端子Ｎ
1 の電位はおよそ（２Ｖdd−Ｖt ）となる。
ク信号φ1Aが接地電位０Ｖから電源電圧Ｖddになり、キ
ャパシタンスＣ1 には（Ｖdd−Ｖt ）の電圧分の電荷が
蓄えられているため、トランジスタＱ1 のソース端子Ｎ
1 の電位はおよそ（２Ｖdd−Ｖt ）となる。
【００３１】また、クロック信号φ1Bが電源電圧Ｖddか
ら接地電位０Ｖになり、トランジスタＱ3 のソース端子
Ｎ3 の電位は下降しようとするが、トランジスタＱ13が
オン状態となるため、ソース端子Ｎ3 の電位は（Ｖdd−
Ｖt ）となる。
ら接地電位０Ｖになり、トランジスタＱ3 のソース端子
Ｎ3 の電位は下降しようとするが、トランジスタＱ13が
オン状態となるため、ソース端子Ｎ3 の電位は（Ｖdd−
Ｖt ）となる。
【００３２】また、トランジスタＱ2 がオフ状態であ
り、キャパシタンスＣ1 には（Ｖdd−Ｖt ）の電圧分の
電荷が蓄えられているため、トランジスタＱ1 のゲート
端子Ｎ2 の電位はおよそ（Ｖdd−Ｖt ）である。このた
め、トランジスタＱ1 はオフ状態である。
り、キャパシタンスＣ1 には（Ｖdd−Ｖt ）の電圧分の
電荷が蓄えられているため、トランジスタＱ1 のゲート
端子Ｎ2 の電位はおよそ（Ｖdd−Ｖt ）である。このた
め、トランジスタＱ1 はオフ状態である。
【００３３】次に、図２の期間（II）において、クロッ
ク信号φ1Aが電源電圧Ｖddであり、クロック信号φ1Bが
接地電位０Ｖであり、クロック信号φ2Aが接地電位０Ｖ
から昇圧電圧Ｖhh（電源電圧Ｖddよりも大きな値）とな
るため、トランジスタＱ1 のゲート端子Ｎ2 の電位はお
よそ（Ｖdd−Ｖt ＋Ｖhh）となる。
ク信号φ1Aが電源電圧Ｖddであり、クロック信号φ1Bが
接地電位０Ｖであり、クロック信号φ2Aが接地電位０Ｖ
から昇圧電圧Ｖhh（電源電圧Ｖddよりも大きな値）とな
るため、トランジスタＱ1 のゲート端子Ｎ2 の電位はお
よそ（Ｖdd−Ｖt ＋Ｖhh）となる。
【００３４】このため、トランジスタＱ1 はオン状態と
なり、トランジスタＱ1 のソース端子Ｎ1 からトランジ
スタＱ3 のソース端子Ｎ3 に電荷が流れる。そして、ト
ランジスタＱ1 のソース端子Ｎ1 とトランジスタＱ3 の
ソース端子Ｎ3 の電位が等しくなった時点で平衡状態と
なるため、ソース端子Ｎ1 、Ｎ3 の電位はおよそ（３／
２Ｖdd−Ｖt ）となる。
なり、トランジスタＱ1 のソース端子Ｎ1 からトランジ
スタＱ3 のソース端子Ｎ3 に電荷が流れる。そして、ト
ランジスタＱ1 のソース端子Ｎ1 とトランジスタＱ3 の
ソース端子Ｎ3 の電位が等しくなった時点で平衡状態と
なるため、ソース端子Ｎ1 、Ｎ3 の電位はおよそ（３／
２Ｖdd−Ｖt ）となる。
【００３５】この時、（２）式に示すように、トランジ
スタＱ1 のしきい値電圧Ｖt は基板効果により上昇して
おり、クロック信号φ2Aを昇圧させない場合は、トラン
ジスタＱ1 のドレイン端子Ｎ3 とゲート端子Ｎ2 との電
位差がトランジスタＱ1 のしきい値電圧Ｖt と等しくな
った時点で、トランジスタＱ1 がオフ状態となるため、
キャパシタンスＣ1 からキャパシタンスＣ3 への電荷の
受け渡しが途中で止まってしまう。
スタＱ1 のしきい値電圧Ｖt は基板効果により上昇して
おり、クロック信号φ2Aを昇圧させない場合は、トラン
ジスタＱ1 のドレイン端子Ｎ3 とゲート端子Ｎ2 との電
位差がトランジスタＱ1 のしきい値電圧Ｖt と等しくな
った時点で、トランジスタＱ1 がオフ状態となるため、
キャパシタンスＣ1 からキャパシタンスＣ3 への電荷の
受け渡しが途中で止まってしまう。
【００３６】このため、トランジスタＱ3 のソース端子
Ｎ3 の電位の上昇が完全に行われず、トランジスタＱ3
のソース端子Ｎ3 の電位が（３／２Ｖdd−Ｖt ）より小
さい値となってしまうので、昇圧回路の昇圧能力が低下
する。
Ｎ3 の電位の上昇が完全に行われず、トランジスタＱ3
のソース端子Ｎ3 の電位が（３／２Ｖdd−Ｖt ）より小
さい値となってしまうので、昇圧回路の昇圧能力が低下
する。
【００３７】一方、クロック信号φ2Aを昇圧させた場合
は、トランジスタＱ1 のソース端子Ｎ1 とトランジスタ
Ｑ3 のソース端子Ｎ3 の電位が等しくなるまでトランジ
スタＱ1 をオン状態として維持することができ、キャパ
シタンスＣ1 からキャパシタンスＣ3 への電荷の受渡し
が完全に行われるので、図３に示すように、従来回路に
比べて昇圧能力が向上する。
は、トランジスタＱ1 のソース端子Ｎ1 とトランジスタ
Ｑ3 のソース端子Ｎ3 の電位が等しくなるまでトランジ
スタＱ1 をオン状態として維持することができ、キャパ
シタンスＣ1 からキャパシタンスＣ3 への電荷の受渡し
が完全に行われるので、図３に示すように、従来回路に
比べて昇圧能力が向上する。
【００３８】なお、図３は、昇圧回路の段数を増やした
時の本発明実施例の回路と従来の回路との出力電圧を比
較して示すグラフである。この第３図からわかるよう
に、本発明実施例の回路では、同じ段数の場合、従来の
回路よりも高い出力電圧を得ることができる。また、こ
の第３図から、同じ出力電圧を得るために、本発明実施
例の回路では、従来の回路よりも昇圧段数が少なくてよ
いこともわかる。
時の本発明実施例の回路と従来の回路との出力電圧を比
較して示すグラフである。この第３図からわかるよう
に、本発明実施例の回路では、同じ段数の場合、従来の
回路よりも高い出力電圧を得ることができる。また、こ
の第３図から、同じ出力電圧を得るために、本発明実施
例の回路では、従来の回路よりも昇圧段数が少なくてよ
いこともわかる。
【００３９】また、図４は、段数を無限大とした時の電
源電圧と最大出力電圧との関係を本発明実施例の回路と
従来の回路とで比較して示すグラフである。この第４図
から、本発明実施例の回路では、所望の出力電圧を得る
ために従来よりも低い電源電圧を使用することが可能な
ことがわかる。
源電圧と最大出力電圧との関係を本発明実施例の回路と
従来の回路とで比較して示すグラフである。この第４図
から、本発明実施例の回路では、所望の出力電圧を得る
ために従来よりも低い電源電圧を使用することが可能な
ことがわかる。
【００４０】なお、これらの図３及び図４では、前述し
た図７及び図８とスケールを異ならせている。
た図７及び図８とスケールを異ならせている。
【００４１】次に、図２の期間(III) において、クロッ
ク信号φ1Aが電源電圧Ｖddであり、クロック信号φ1Bが
接地電位０Ｖであり、クロック信号φ2Aが接地電位０Ｖ
となるため、ゲート端子Ｎ2 の電位はおよそ（Ｖdd−Ｖ
t ）となる。また、ソース端子Ｎ1 、Ｎ3 の電位はおよ
そ（３／２Ｖdd−Ｖt ）のままである。このため、トラ
ンジスタＱ1 、Ｑ2 はオフ状態となる。
ク信号φ1Aが電源電圧Ｖddであり、クロック信号φ1Bが
接地電位０Ｖであり、クロック信号φ2Aが接地電位０Ｖ
となるため、ゲート端子Ｎ2 の電位はおよそ（Ｖdd−Ｖ
t ）となる。また、ソース端子Ｎ1 、Ｎ3 の電位はおよ
そ（３／２Ｖdd−Ｖt ）のままである。このため、トラ
ンジスタＱ1 、Ｑ2 はオフ状態となる。
【００４２】次に、図２の期間（IV）において、クロッ
ク信号φ1Aが電源電圧Ｖddから接地電位０Ｖになるた
め、トランジスタＱ1 のソース端子Ｎ1 の電位は下降し
ようとするが、トランジスタＱ12がオン状態となるた
め、ソース端子Ｎ1 の電位は（Ｖdd−Ｖt ）となる。
ク信号φ1Aが電源電圧Ｖddから接地電位０Ｖになるた
め、トランジスタＱ1 のソース端子Ｎ1 の電位は下降し
ようとするが、トランジスタＱ12がオン状態となるた
め、ソース端子Ｎ1 の電位は（Ｖdd−Ｖt ）となる。
【００４３】また、キャパシタンスＣ3 には（３／２Ｖ
dd−Ｖt ）の電圧分の電荷が蓄えられているため、トラ
ンジスタＱ3 のソース端子Ｎ3 の電位はおよそ（５／２
Ｖdd−Ｖt ）となる。このため、トランジスタＱ2 はオ
ン状態となる。
dd−Ｖt ）の電圧分の電荷が蓄えられているため、トラ
ンジスタＱ3 のソース端子Ｎ3 の電位はおよそ（５／２
Ｖdd−Ｖt ）となる。このため、トランジスタＱ2 はオ
ン状態となる。
【００４４】従って、トランジスタＱ1 のゲート端子Ｎ
2 の電位はトランジスタＱ1 のソース端子Ｎ1 の電位と
等しくなり、ゲート端子Ｎ2 の電位はおよそ（Ｖdd−Ｖ
t ）となる。
2 の電位はトランジスタＱ1 のソース端子Ｎ1 の電位と
等しくなり、ゲート端子Ｎ2 の電位はおよそ（Ｖdd−Ｖ
t ）となる。
【００４５】次に、図２の期間（Ｖ）において、クロッ
ク信号φ1Aが接地電位０Ｖであり、クロック信号φ1Bが
電源電圧Ｖddであり、クロック信号φ2Bが接地電位０Ｖ
から昇圧電圧Ｖhh（電源電圧Ｖddよりも大きな値）とな
り、キャパシタンスＣ4 にはおよそ（３／２Ｖdd−
Ｖt ）の電圧分の電荷が蓄えられているため、トランジ
スタＱ3 のゲート端子Ｎ4 の電位はおよそ（３／２Ｖdd
−Ｖt ＋Ｖhh）となる。
ク信号φ1Aが接地電位０Ｖであり、クロック信号φ1Bが
電源電圧Ｖddであり、クロック信号φ2Bが接地電位０Ｖ
から昇圧電圧Ｖhh（電源電圧Ｖddよりも大きな値）とな
り、キャパシタンスＣ4 にはおよそ（３／２Ｖdd−
Ｖt ）の電圧分の電荷が蓄えられているため、トランジ
スタＱ3 のゲート端子Ｎ4 の電位はおよそ（３／２Ｖdd
−Ｖt ＋Ｖhh）となる。
【００４６】このため、トランジスタＱ3 はオン状態と
なり、トランジスタＱ3 のソース端子Ｎ3 からトランジ
スタＱ5 のソース端子Ｎ5 に電荷が流れ、トランジスタ
Ｑ3のソース端子Ｎ3 とトランジスタＱ5 のソース端子
Ｎ5 の電位が等しくなった時点で平衡状態となる。この
時、ソース端子Ｎ5 の電位は上昇する。
なり、トランジスタＱ3 のソース端子Ｎ3 からトランジ
スタＱ5 のソース端子Ｎ5 に電荷が流れ、トランジスタ
Ｑ3のソース端子Ｎ3 とトランジスタＱ5 のソース端子
Ｎ5 の電位が等しくなった時点で平衡状態となる。この
時、ソース端子Ｎ5 の電位は上昇する。
【００４７】次に、図２の期間（VI）において、クロッ
ク信号φ1Aが接地電位０Ｖであり、クロック信号φ1Bが
電源電圧Ｖddであり、クロック信号φ2Aが昇圧電圧Ｖhh
から接地電位０Ｖとなるため、ゲート端子Ｎ4 の電位は
およそ（３／２Ｖdd−Ｖt ）となる。このため、トラン
ジスタＱ3 、Ｑ4 はオフ状態となる。
ク信号φ1Aが接地電位０Ｖであり、クロック信号φ1Bが
電源電圧Ｖddであり、クロック信号φ2Aが昇圧電圧Ｖhh
から接地電位０Ｖとなるため、ゲート端子Ｎ4 の電位は
およそ（３／２Ｖdd−Ｖt ）となる。このため、トラン
ジスタＱ3 、Ｑ4 はオフ状態となる。
【００４８】以上の説明では、昇圧回路の動作をわかり
やすくするために、クロック信号ＣＫの１周期の区間を
図２に示すように（Ｉ）〜（VI）の６つの期間に分けて
説明した。
やすくするために、クロック信号ＣＫの１周期の区間を
図２に示すように（Ｉ）〜（VI）の６つの期間に分けて
説明した。
【００４９】しかし、クロック信号ＣＬＫ2 、ＣＬＫ3
の立ち上がり及び立ち下がりはクロック信号ＣＫの立ち
上がり又は立ち下がりと実質的に同じ時刻でもよく、こ
のことによって、クロック信号ＣＫのクロック周波数ｆ
を大きくでき、（１）式に示すように、出力段での負荷
電流Ｉout があるとした場合の出力電圧ＶPOUTを増加で
きる。
の立ち上がり及び立ち下がりはクロック信号ＣＫの立ち
上がり又は立ち下がりと実質的に同じ時刻でもよく、こ
のことによって、クロック信号ＣＫのクロック周波数ｆ
を大きくでき、（１）式に示すように、出力段での負荷
電流Ｉout があるとした場合の出力電圧ＶPOUTを増加で
きる。
【００５０】次に、ブートストラップ回路ＢＳ1 につい
て、図１及び図２を参照しながら説明する。
て、図１及び図２を参照しながら説明する。
【００５１】クロック信号ＣＬＫ2 が、図２の期間（I
I）において、接地電位０Ｖから電源電圧Ｖddに変化し
た時、クロック信号φ2Aは、トランジスタＱ16及びキャ
パシタンスＣ12によって決まる時定数による遅延の後、
接地電位０Ｖから（Ｖdd−Ｖt）の電圧に変化する。
I）において、接地電位０Ｖから電源電圧Ｖddに変化し
た時、クロック信号φ2Aは、トランジスタＱ16及びキャ
パシタンスＣ12によって決まる時定数による遅延の後、
接地電位０Ｖから（Ｖdd−Ｖt）の電圧に変化する。
【００５２】また、トランジスタＱ16のゲート端子Ｎ16
の電位は、インバータＩＶ14及びキャパシタンスＣ13に
よって決まる時定数による遅延の後、電源電圧Ｖddから
接地電位０Ｖに変化する。
の電位は、インバータＩＶ14及びキャパシタンスＣ13に
よって決まる時定数による遅延の後、電源電圧Ｖddから
接地電位０Ｖに変化する。
【００５３】この時、トランジスタＱ16はオン状態から
オフ状態に変化し、トランジスタＱ15のソース端子Ｎ17
の電位は、接地電位０Ｖから電源電圧Ｖddに変化する。
このため、トランジスタＱ16がオフ状態に変化した時点
で、キャパシタンスＣ12には（Ｖdd−Ｖt ）の電圧がか
かっているので、クロック信号φ2Aの負荷容量がキャパ
シタンスＣ12の容量と比較してかなり小さい時、クロッ
ク信号φ2Aの電圧は（２Ｖdd−Ｖt ）の電圧に変化す
る。
オフ状態に変化し、トランジスタＱ15のソース端子Ｎ17
の電位は、接地電位０Ｖから電源電圧Ｖddに変化する。
このため、トランジスタＱ16がオフ状態に変化した時点
で、キャパシタンスＣ12には（Ｖdd−Ｖt ）の電圧がか
かっているので、クロック信号φ2Aの負荷容量がキャパ
シタンスＣ12の容量と比較してかなり小さい時、クロッ
ク信号φ2Aの電圧は（２Ｖdd−Ｖt ）の電圧に変化す
る。
【００５４】ブートストラップ回路ＢＳ2 の動作も、上
述したブートストラップ回路ＢＳ1の動作と同様であ
る。
述したブートストラップ回路ＢＳ1の動作と同様であ
る。
【００５５】従って、クロック信号ＣＬＫ2 、ＣＬＫ3
を夫々ブートストラップ回路ＢＳ1、ＢＳ2 に通すこと
により、電源電圧Ｖddよりも大きい振幅を有するクロッ
ク信号φ2A、φ2Bを得ることができる。
を夫々ブートストラップ回路ＢＳ1、ＢＳ2 に通すこと
により、電源電圧Ｖddよりも大きい振幅を有するクロッ
ク信号φ2A、φ2Bを得ることができる。
【００５６】以上説明したように、本実施例による半導
体昇圧回路では、クロック信号φ2A、φ2Bをブートスト
ラップ回路により電源電圧Ｖddよりも大きな振幅に昇圧
させることにより、縦列接続されたＭＯＳトランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のゲート電圧を従来
より高くできる。このため、基板効果によってしきい値
電圧Ｖt が増大しても、ＭＯＳトランジスタＱ1 、
Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 を正常にオンさせることが
できるので、半導体昇圧回路の段数ｎに比例して大きく
なる出力電圧ＶPOUTを得ることができる。
体昇圧回路では、クロック信号φ2A、φ2Bをブートスト
ラップ回路により電源電圧Ｖddよりも大きな振幅に昇圧
させることにより、縦列接続されたＭＯＳトランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のゲート電圧を従来
より高くできる。このため、基板効果によってしきい値
電圧Ｖt が増大しても、ＭＯＳトランジスタＱ1 、
Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 を正常にオンさせることが
できるので、半導体昇圧回路の段数ｎに比例して大きく
なる出力電圧ＶPOUTを得ることができる。
【００５７】また、各トランジスタＱ1 、Ｑ3 、Ｑ5 、
Ｑ7 、…、Ｑ9 のゲート端子Ｎ2 、Ｎ4 、Ｎ6 、Ｎ8 、
…、Ｎ10には、ソース端子Ｎ1 、Ｎ3 、Ｎ5 、Ｎ7 、
…、Ｎ9 に入力されるクロック信号φ1A、φ1Bとは独立
のクロック信号φ2A、φ2Bを入力して、各トランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のソースとドレイン
の間に電位差が発生しないようにして各トランジスタを
オンさせることにより、昇圧回路における次段への電荷
の送り出し時において、ソースとドレインの間の電位差
分の電圧降下が起こらないような電荷の送り出しが可能
となる。
Ｑ7 、…、Ｑ9 のゲート端子Ｎ2 、Ｎ4 、Ｎ6 、Ｎ8 、
…、Ｎ10には、ソース端子Ｎ1 、Ｎ3 、Ｎ5 、Ｎ7 、
…、Ｎ9 に入力されるクロック信号φ1A、φ1Bとは独立
のクロック信号φ2A、φ2Bを入力して、各トランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のソースとドレイン
の間に電位差が発生しないようにして各トランジスタを
オンさせることにより、昇圧回路における次段への電荷
の送り出し時において、ソースとドレインの間の電位差
分の電圧降下が起こらないような電荷の送り出しが可能
となる。
【００５８】このため、（１）式において、しきい値電
圧Ｖt を０とおくことができるため、従来回路に比べて
効率よく昇圧でき、昇圧回路の段数ｎ及び電源電圧Ｖdd
が従来回路と同一の場合でも、従来回路よりも高い出力
電圧ＶPOUTを得ることができる。
圧Ｖt を０とおくことができるため、従来回路に比べて
効率よく昇圧でき、昇圧回路の段数ｎ及び電源電圧Ｖdd
が従来回路と同一の場合でも、従来回路よりも高い出力
電圧ＶPOUTを得ることができる。
【００５９】例えば、電源電圧Ｖddが２．５Ｖで、昇圧
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０、昇圧電圧Ｖ
hhを３．０Ｖと仮定すると、従来回路では出力電圧Ｖ
POUTとして２０Ｖしか得ることができなかったが、本実
施例による回路では４７Ｖ程度の値を得ることができ
た。
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０、昇圧電圧Ｖ
hhを３．０Ｖと仮定すると、従来回路では出力電圧Ｖ
POUTとして２０Ｖしか得ることができなかったが、本実
施例による回路では４７Ｖ程度の値を得ることができ
た。
【００６０】このことは、出力電圧ＶPOUTが同一の場合
は、本実施例による回路の方がより大きな負荷電流Ｉ
OUT をとれることを意味する。
は、本実施例による回路の方がより大きな負荷電流Ｉ
OUT をとれることを意味する。
【００６１】また、本実施例による昇圧回路では、図４
からもわかるように、従来回路では昇圧不可能な低い電
源電圧Ｖddにおいても、所望の出力電圧を得ることがで
きる。
からもわかるように、従来回路では昇圧不可能な低い電
源電圧Ｖddにおいても、所望の出力電圧を得ることがで
きる。
【００６２】例えば、容量比Ｃ／( Ｃ＋Ｃs ) を０．
９、しきい値電圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段
での負荷電流ＩOUT を０、昇圧電圧Ｖhhを３．０Ｖと仮
定すると、出力電圧ＶPOUTとして２０Ｖを得るために
は、従来回路では、電源電圧Ｖddを２．５Ｖ以上とする
必要があるが、本実施例による回路では、電源電圧Ｖdd
は１．５Ｖでよい。
９、しきい値電圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段
での負荷電流ＩOUT を０、昇圧電圧Ｖhhを３．０Ｖと仮
定すると、出力電圧ＶPOUTとして２０Ｖを得るために
は、従来回路では、電源電圧Ｖddを２．５Ｖ以上とする
必要があるが、本実施例による回路では、電源電圧Ｖdd
は１．５Ｖでよい。
【００６３】
【発明の効果】本発明によれば、各段を構成するＭＯＳ
トランジスタを導通させるためのクロック信号を電源電
圧よりも大きな振幅に昇圧させるようにしたため、電源
電圧が低い場合においても、所望の出力電圧を得ること
ができる。
トランジスタを導通させるためのクロック信号を電源電
圧よりも大きな振幅に昇圧させるようにしたため、電源
電圧が低い場合においても、所望の出力電圧を得ること
ができる。
【００６４】また、電源電圧が一定の場合においては、
従来に比べ大きな負過電流をとれる。
従来に比べ大きな負過電流をとれる。
【００６５】更に、従来と同一の出力電圧を得る場合に
おいては、従来に比べ昇圧回路の段数を減少できる。
おいては、従来に比べ昇圧回路の段数を減少できる。
【図１】本発明の一実施例による半導体昇圧回路の構成
を示す回路図である。
を示す回路図である。
【図２】本発明の一実施例による半導体昇圧回路のクロ
ックタイミングを示す波形図である。
ックタイミングを示す波形図である。
【図３】半導体昇圧回路の段数と出力電圧との関係を示
すグラフである。
すグラフである。
【図４】段数が無限台の時の電源電圧と最大出力電圧と
の関係を示すグラフである。
の関係を示すグラフである。
【図５】従来の半導体昇圧回路の構成を示す回路図であ
る。
る。
【図６】従来の半導体昇圧回路のクロックタイミングを
示す波形図である。
示す波形図である。
【図７】従来の半導体昇圧回路の段数と出力電圧との関
係を示す図である。
係を示す図である。
【図８】従来の半導体昇圧回路の電源電圧と最大出力電
圧との関係を示す図である。
圧との関係を示す図である。
Ｑ1 〜Ｑ10、Ｑ12、Ｑ13、Ｑ14〜Ｑ19 ＮチャネルＭＯ
Ｓトランジスタ Ｑ11 ＰチャネルＭＯＳトランジスタ Ｃ1 〜Ｃ15 キャパシタンス Ｖdd 電源電圧 Ｖpout 出力電圧 ＣＬＫ1 〜ＣＬＫ3 、φ1A、φ1B、φ2A、φ2B クロッ
ク信号 Ｎ0 〜Ｎ19 ノード信号 ＮＤ11、ＮＤ12 ２入力ＮＡＮＤ回路 ＩＶ11〜ＩＶ15 インバータ回路 ＢＳ1 、ＢＳ2 ブートストラップ回路
Ｓトランジスタ Ｑ11 ＰチャネルＭＯＳトランジスタ Ｃ1 〜Ｃ15 キャパシタンス Ｖdd 電源電圧 Ｖpout 出力電圧 ＣＬＫ1 〜ＣＬＫ3 、φ1A、φ1B、φ2A、φ2B クロッ
ク信号 Ｎ0 〜Ｎ19 ノード信号 ＮＤ11、ＮＤ12 ２入力ＮＡＮＤ回路 ＩＶ11〜ＩＶ15 インバータ回路 ＢＳ1 、ＢＳ2 ブートストラップ回路
Claims (2)
- 【請求項１】 各段が、第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子に一端が
接続された第１のキャパシタと、前記第１のＭＯＳトラ
ンジスタのゲート端子に一端が接続された第２のキャパ
シタとを備え、 前記第１のＭＯＳトランジスタが縦列接続されることに
よって各段が接続され、 前記第１のキャパシタの他端に第１のクロック信号を入
力する第１のクロック信号形成手段と、 前記第２のキャパシタの他端に、電源電圧よりも大きい
振幅を有する第２のクロック信号を入力する第２のクロ
ック信号形成手段とを有し、 前記第１のクロック信号が互いに逆位相且つ同じ発振周
期の一対のクロック信号からなり、これら一対のクロッ
ク信号が、連続する２段の前記第１のキャパシタにそれ
ぞれ入力されていることを特徴とする半導体昇圧回路。 - 【請求項２】 各段において、前記第１のＭＯＳトラン
ジスタのゲート端子とドレイン端子とが第２のＭＯＳト
ランジスタを介して互いに接続されており、 前記第２のＭＯＳトランジスタのゲート端子が後段の前
記第１のキャパシタの前記他端に接続されていることを
特徴とする請求項１に記載の半導体昇圧回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467294A JP3354708B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体昇圧回路 |
| US08/423,089 US7102422B1 (en) | 1994-04-20 | 1995-04-18 | Semiconductor booster circuit having cascaded MOS transistors |
| TW084103794A TW271011B (ja) | 1994-04-20 | 1995-04-18 | |
| KR1019950009267A KR100221355B1 (ko) | 1994-04-20 | 1995-04-19 | 반도체 승압회로 |
| DE69529013T DE69529013T2 (de) | 1994-04-20 | 1995-04-20 | Halbleiter-Spannungserhöhungsschaltung |
| EP01112098A EP1134879B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
| EP95105905A EP0678970B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
| EP02001960.0A EP1237266B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
| DE69536057T DE69536057D1 (de) | 1994-04-20 | 1995-04-20 | Halbleiterspannungserhöhungsschaltung |
| US10/060,346 US6603346B2 (en) | 1994-04-20 | 2002-02-01 | Semiconductor booster circuit having cascaded MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467294A JP3354708B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298606A JPH07298606A (ja) | 1995-11-10 |
| JP3354708B2 true JP3354708B2 (ja) | 2002-12-09 |
Family
ID=14386970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10467294A Expired - Lifetime JP3354708B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3354708B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576504B1 (ko) * | 1999-06-23 | 2006-05-09 | 주식회사 하이닉스반도체 | 챠지펌프 회로 |
| JP4751035B2 (ja) * | 2004-06-09 | 2011-08-17 | 株式会社東芝 | 半導体集積回路及び昇圧回路 |
-
1994
- 1994-04-20 JP JP10467294A patent/JP3354708B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07298606A (ja) | 1995-11-10 |
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