JPH07298606A - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JPH07298606A JPH07298606A JP10467294A JP10467294A JPH07298606A JP H07298606 A JPH07298606 A JP H07298606A JP 10467294 A JP10467294 A JP 10467294A JP 10467294 A JP10467294 A JP 10467294A JP H07298606 A JPH07298606 A JP H07298606A
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Abstract
る。 【構成】 トランジスタQ1 、Q3 、Q5 、Q7 、…、
Q9 のゲート端子N2 、N4 、N6 、N8 、…、N
11に、ブートストラップ回路BS1 、BS2 を通すこと
により電源電圧Vddよりも大きな振幅を有するクロック
信号φ2A又はφ2Bを入力し、基板効果によってしきい値
が上昇することによる出力電圧の低下を抑制する。
Description
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
などの半導体集積回路の単一5V電源化や単一3V電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられる。
す。
スタQ20〜Q24が縦列接続されてn段の昇圧回路を構成
している。各トランジスタQ20〜Q24のゲート端子はソ
ース端子に接続されており、また、夫々のソース端子N
20〜N24にはキャパシタンスC20〜C24を介してクロッ
ク信号φA 又はφB が入力される。
B は互いに逆位相の信号であり、周期が1/fで振幅は
Vφである。このクロック信号φA 、φB は、クロック
信号CKを、図5のNAND回路ND1 、ND2 及びイ
ンバータ回路IV1 〜IV3に通して得ており、クロッ
ク信号φA 、φB の振幅Vφは電源電圧Vddと等しい。
なお、図5において、Gは接地端子である。
は、入力信号として電源電圧VddがトランジスタQ25の
ソース端子N27から入力され、出力信号として出力電圧
VPOUTが出力端子N26から出力される。
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 VPOUT=Vin−Vt +n〔Vφ・C/( C+Cs ) −Vt −IOUT /f( C+Cs ) 〕 …(1) Vt =VtO+K2 ・〔( Vbs+2φf )1/2−( 2φf )1/2〕 …(2) ここで、Vin :昇圧回路の入力電圧 Vφ :クロックの振幅電圧 f :クロック周波数 C :クロック信号へのカップリング容量 Cs :昇圧回路の各段での寄生容量 n :昇圧回路の段数 VPOUT:昇圧回路の最終段での出力電圧 IOUT :出力段での負荷電流 VtO :基板バイアスがない時のしきい値電圧 Vbs :基板バイアス電圧(ソースと基板又はウェルと
の電位差) φf :フェルミポテンシャル K2 :基板バイアス係数
IOUT が0で、C/( C+Cs ) ≒1の場合は、(Vφ
−Vt )と昇圧回路の段数nとに比例して大きくなるこ
とがわかる。図5に示す従来の昇圧回路においては、ク
ロックの振幅電圧Vφは電源電圧Vddに等しいので、出
力電圧VPOUTは(Vdd−Vt )の値と昇圧回路の段数n
とに比例して大きくなる。
昇圧回路においては、出力電圧VPOUTが大きくなるに従
って、基板効果により、各トランジスタQ20〜Q24のし
きい値電圧Vt が(2)式に示すように大きくなるとい
う現象が生じる。
成して基板効果が発生しないようにした場合には、出力
電圧VPOUTは昇圧回路の段数nに比例して大きくなるの
であるが、各トランジスタQ20〜Q24を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
(Vdd−Vt )の値は昇圧回路の段数nが大きくなると
小さくなってしまう。
段数nが大きくなるに従い、出力電圧VPOUTは、基板効
果がない場合に得られる値よりも減少し、(Vdd−
Vt )の値が0となったところで出力電圧VPOUTは飽和
してしまう。このことは、昇圧回路の段数nをいくら大
きくしても、得られる出力電圧VPOUTには限界があるこ
とを示している。図8に、昇圧回路の段数nを無限大と
した場合の電源電圧Vddと最大出力電圧との関係を示
す。昇圧回路の段数nを無限大とした場合、基板効果が
ない場合には、得られる出力電圧VPOUTは理論上無限大
となるが、基板効果がある場合には、電源電圧Vddによ
って決まる或る値までしか得られない。即ち、従来の昇
圧回路では、電源電圧Vddが低い場合は、昇圧回路の段
数nをどのような値に設定しても、所望の出力電圧V
POUTを得ることができないという問題があった。
て、電源電圧Vddが2.5V、基板効果がないとした時
のしきい値電圧VtOが0.6V(基板バイアスが0V)
の場合、昇圧回路の段数nを20段にした時に、出力電
圧VPOUTとして20Vを得ることができたが、電源電圧
Vddが2.0Vの時は、昇圧回路の段数nを100段に
しても、出力電圧VPOUTとして12Vしか得ることがで
きなかった。
は、基板効果の著しい後段側のMOSトランジスタのし
きい値電圧Vt を前段側のMOSトランジスタのしきい
値電圧Vt よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。
効果によるしきい値電圧Vt の上昇そのものは抑制でき
ず、例えば、電源電圧Vddが半分程度になった場合(V
dd=1〜1.5V)には、昇圧回路の段数nをどのよう
な値に設定しても、所望の出力電圧VPOUTを得ることが
できない。また、MOSトランジスタのしきい値電圧V
t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。
ために、本発明の半導体昇圧回路では、各段が、第1の
MOSトランジスタと、前記第1のMOSトランジスタ
のドレイン端子に一端が接続された第1のキャパシタ
と、前記第1のMOSトランジスタのゲート端子に一端
が接続された第2のキャパシタとを備え、前記第1のM
OSトランジスタが縦列接続されることによって各段が
接続され、前記第1のキャパシタの他端に第1のクロッ
ク信号を入力する第1のクロック信号形成手段と、前記
第2のキャパシタの他端に、電源電圧よりも大きい振幅
を有する第2のクロック信号を入力する第2のクロック
信号形成手段とを有する。
ロック信号が互いに逆位相の一対のクロック信号からな
り、これら一対のクロック信号が、連続する2段の前記
第1のキャパシタにそれぞれ入力されている。
て、前記第1のMOSトランジスタのゲート端子とドレ
イン端子とが第2のMOSトランジスタを介して互いに
接続されており、前記第2のMOSトランジスタのゲー
ト端子が後段の前記第1のキャパシタの前記他端に接続
されている。
ンジスタを駆動するために、各段を駆動するためのクロ
ック信号とは別で且つ電源電圧よりも大きい振幅を有す
るクロック信号を用いることにより、MOSトランジス
タを導通させるためのしきい値を確保することができ
て、基板効果による出力電圧の低下を防止することがで
きる。
照しながら説明する。
圧回路の構成を示す。
SトランジスタQ1 、Q3 、Q5 、Q7 、…、Q9 が縦
列接続されてn段の昇圧回路を構成している。これらの
トランジスタQ1 、Q3 、Q5 、Q7 、…、Q9 のソー
ス端子(ノードN1 、N3 、N5 、N7 、…、N9 で示
される。)に夫々キャパシタンスC1 、C3 、C5 、C
7 、C9 、…、を介して、図2に示すクロック信号φ1A
又はφ1Bが入力される。
7 、…、Q9 のゲート端子(ノードN2 、N4 、N6 、
N8 、…、N10で示される。)には夫々キャパシタンス
C2、C4 、C6 、C8 、…、C10を介して、図3に示
すクロック信号φ2A又はφ2Bが入力される。
Q7 、…、Q9 のゲート端子N2 、N4 、N6 、N8 、
…、N10とソース端子(ノードN1 、N3 、N5 、
N7 、…、N9 で示される。)との間には、MOSトラ
ンジスタQ2 、Q4 、Q6 、Q8、…、Q10が夫々接続
され、これらのトランジスタQ2 、Q4 、Q6 、Q8 、
…、Q10のゲート端子はトランジスタQ1 、Q3 、
Q5 、Q7 、…、Q9 のドレイン端子N3 、N5 、
N7 、N9 、…、N12に夫々接続されている。
て、電源電圧Vddが、NチャネルMOSトランジスタQ
12、Q13のソース端子(ノードN0 で示される。)から
トランジスタQ1 、Q3 のソース端子N1 、N3 に夫々
入力され、出力信号として、出力電圧VPOUTが、Nチャ
ネルMOSトランジスタQ11を介して出力端子(ノード
N13で示される。)から出力される。図示の如く、トラ
ンジスタQ12、Q13のゲート端子は夫々ソース端子N0
に接続されている。また、トランジスタQ11のソース端
子(ノードN12で示される。)には、キャパシタンスC
11を介して、図2に示すクロック信号φ1Bが入力され
る。更に、トランジスタQ11のゲート端子はドレイン端
子(ノードN13で示される。)に接続されている。
1Bは互いに逆位相の信号である。このクロック信号
φ1A、φ1Bは、クロック信号CLK1 を図1のNAND
回路ND11、ND12及びインバータ回路IV11〜IV13
に通して得ており、通常はクロック信号φ1A、φ1Bの振
幅Vφは電源電圧Vddと等しくなっている。
るクロック信号φ1A、φ1Bが夫々オンの期間内にオンと
なるパルス状の信号であり、このクロック信号φ2A、φ
2Bは、クロック信号CLK2 、CLK3 を夫々ブートス
トラップ回路BS1 、BS2に通すことにより、電源電
圧Vddより大きな振幅を持たせたものである。
は、MOSトランジスタQ14、Q15、Q16、インバータ
回路IV14、キャパシタンスC12、C13により構成され
ており、ブートストラップ回路BS2 は、MOSトラン
ジスタQ17、Q18、Q19、インバータ回路IV15、キャ
パシタンスC14、C15により構成されている。N16〜N
19は夫々ノードを示す。
ついて説明する。
ク信号φ1Aが接地電位0Vから電源電圧Vddになり、キ
ャパシタンスC1 には(Vdd−Vt )の電圧分の電荷が
蓄えられているため、トランジスタQ1 のソース端子N
1 の電位はおよそ(2Vdd−Vt )となる。
ら接地電位0Vになり、トランジスタQ3 のソース端子
N3 の電位は下降しようとするが、トランジスタQ13が
オン状態となるため、ソース端子N3 の電位は(Vdd−
Vt )となる。
り、キャパシタンスC1 には(Vdd−Vt )の電圧分の
電荷が蓄えられているため、トランジスタQ1 のゲート
端子N2 の電位はおよそ(Vdd−Vt )である。このた
め、トランジスタQ1 はオフ状態である。
ク信号φ1Aが電源電圧Vddであり、クロック信号φ1Bが
接地電位0Vであり、クロック信号φ2Aが接地電位0V
から昇圧電圧Vhh(電源電圧Vddよりも大きな値)とな
るため、トランジスタQ1 のゲート端子N2 の電位はお
よそ(Vdd−Vt +Vhh)となる。
なり、トランジスタQ1 のソース端子N1 からトランジ
スタQ3 のソース端子N3 に電荷が流れる。そして、ト
ランジスタQ1 のソース端子N1 とトランジスタQ3 の
ソース端子N3 の電位が等しくなった時点で平衡状態と
なるため、ソース端子N1 、N3 の電位はおよそ(3/
2Vdd−Vt )となる。
スタQ1 のしきい値電圧Vt は基板効果により上昇して
おり、クロック信号φ2Aを昇圧させない場合は、トラン
ジスタQ1 のドレイン端子N3 とゲート端子N2 との電
位差がトランジスタQ1 のしきい値電圧Vt と等しくな
った時点で、トランジスタQ1 がオフ状態となるため、
キャパシタンスC1 からキャパシタンスC3 への電荷の
受け渡しが途中で止まってしまう。
N3 の電位の上昇が完全に行われず、トランジスタQ3
のソース端子N3 の電位が(3/2Vdd−Vt )より小
さい値となってしまうので、昇圧回路の昇圧能力が低下
する。
は、トランジスタQ1 のソース端子N1 とトランジスタ
Q3 のソース端子N3 の電位が等しくなるまでトランジ
スタQ1 をオン状態として維持することができ、キャパ
シタンスC1 からキャパシタンスC3 への電荷の受渡し
が完全に行われるので、図3に示すように、従来回路に
比べて昇圧能力が向上する。
時の本発明実施例の回路と従来の回路との出力電圧を比
較して示すグラフである。この第3図からわかるよう
に、本発明実施例の回路では、同じ段数の場合、従来の
回路よりも高い出力電圧を得ることができる。また、こ
の第3図から、同じ出力電圧を得るために、本発明実施
例の回路では、従来の回路よりも昇圧段数が少なくてよ
いこともわかる。
源電圧と最大出力電圧との関係を本発明実施例の回路と
従来の回路とで比較して示すグラフである。この第4図
から、本発明実施例の回路では、所望の出力電圧を得る
ために従来よりも低い電源電圧を使用することが可能な
ことがわかる。
た図7及び図8とスケールを異ならせている。
ク信号φ1Aが電源電圧Vddであり、クロック信号φ1Bが
接地電位0Vであり、クロック信号φ2Aが接地電位0V
となるため、ゲート端子N2 の電位はおよそ(Vdd−V
t )となる。また、ソース端子N1 、N3 の電位はおよ
そ(3/2Vdd−Vt )のままである。このため、トラ
ンジスタQ1 、Q2 はオフ状態となる。
ク信号φ1Aが電源電圧Vddから接地電位0Vになるた
め、トランジスタQ1 のソース端子N1 の電位は下降し
ようとするが、トランジスタQ12がオン状態となるた
め、ソース端子N1 の電位は(Vdd−Vt )となる。
dd−Vt )の電圧分の電荷が蓄えられているため、トラ
ンジスタQ3 のソース端子N3 の電位はおよそ(5/2
Vdd−Vt )となる。このため、トランジスタQ2 はオ
ン状態となる。
2 の電位はトランジスタQ1 のソース端子N1 の電位と
等しくなり、ゲート端子N2 の電位はおよそ(Vdd−V
t )となる。
ク信号φ1Aが接地電位0Vであり、クロック信号φ1Bが
電源電圧Vddであり、クロック信号φ2Bが接地電位0V
から昇圧電圧Vhh(電源電圧Vddよりも大きな値)とな
り、キャパシタンスC4 にはおよそ(3/2Vdd−
Vt )の電圧分の電荷が蓄えられているため、トランジ
スタQ3 のゲート端子N4 の電位はおよそ(3/2Vdd
−Vt +Vhh)となる。
なり、トランジスタQ3 のソース端子N3 からトランジ
スタQ5 のソース端子N5 に電荷が流れ、トランジスタ
Q3のソース端子N3 とトランジスタQ5 のソース端子
N5 の電位が等しくなった時点で平衡状態となる。この
時、ソース端子N5 の電位は上昇する。
ク信号φ1Aが接地電位0Vであり、クロック信号φ1Bが
電源電圧Vddであり、クロック信号φ2Aが昇圧電圧Vhh
から接地電位0Vとなるため、ゲート端子N4 の電位は
およそ(3/2Vdd−Vt )となる。このため、トラン
ジスタQ3 、Q4 はオフ状態となる。
やすくするために、クロック信号CKの1周期の区間を
図2に示すように(I)〜(VI)の6つの期間に分けて
説明した。
の立ち上がり及び立ち下がりはクロック信号CKの立ち
上がり又は立ち下がりと実質的に同じ時刻でもよく、こ
のことによって、クロック信号CKのクロック周波数f
を大きくでき、(1)式に示すように、出力段での負荷
電流Iout があるとした場合の出力電圧VPOUTを増加で
きる。
て、図1及び図2を参照しながら説明する。
I)において、接地電位0Vから電源電圧Vddに変化し
た時、クロック信号φ2Aは、トランジスタQ16及びキャ
パシタンスC12によって決まる時定数による遅延の後、
接地電位0Vから(Vdd−Vt)の電圧に変化する。
の電位は、インバータIV14及びキャパシタンスC13に
よって決まる時定数による遅延の後、電源電圧Vddから
接地電位0Vに変化する。
オフ状態に変化し、トランジスタQ15のソース端子N17
の電位は、接地電位0Vから電源電圧Vddに変化する。
このため、トランジスタQ16がオフ状態に変化した時点
で、キャパシタンスC12には(Vdd−Vt )の電圧がか
かっているので、クロック信号φ2Aの負荷容量がキャパ
シタンスC12の容量と比較してかなり小さい時、クロッ
ク信号φ2Aの電圧は(2Vdd−Vt )の電圧に変化す
る。
述したブートストラップ回路BS1の動作と同様であ
る。
を夫々ブートストラップ回路BS1、BS2 に通すこと
により、電源電圧Vddよりも大きい振幅を有するクロッ
ク信号φ2A、φ2Bを得ることができる。
体昇圧回路では、クロック信号φ2A、φ2Bをブートスト
ラップ回路により電源電圧Vddよりも大きな振幅に昇圧
させることにより、縦列接続されたMOSトランジスタ
Q1 、Q3 、Q5 、Q7 、…、Q9 のゲート電圧を従来
より高くできる。このため、基板効果によってしきい値
電圧Vt が増大しても、MOSトランジスタQ1 、
Q3 、Q5 、Q7 、…、Q9 を正常にオンさせることが
できるので、半導体昇圧回路の段数nに比例して大きく
なる出力電圧VPOUTを得ることができる。
Q7 、…、Q9 のゲート端子N2 、N4 、N6 、N8 、
…、N10には、ソース端子N1 、N3 、N5 、N7 、
…、N9 に入力されるクロック信号φ1A、φ1Bとは独立
のクロック信号φ2A、φ2Bを入力して、各トランジスタ
Q1 、Q3 、Q5 、Q7 、…、Q9 のソースとドレイン
の間に電位差が発生しないようにして各トランジスタを
オンさせることにより、昇圧回路における次段への電荷
の送り出し時において、ソースとドレインの間の電位差
分の電圧降下が起こらないような電荷の送り出しが可能
となる。
圧Vt を0とおくことができるため、従来回路に比べて
効率よく昇圧でき、昇圧回路の段数n及び電源電圧Vdd
が従来回路と同一の場合でも、従来回路よりも高い出力
電圧VPOUTを得ることができる。
回路の段数nが20段の場合において、容量比C/( C
+Cs ) を0.9、しきい値電圧の絶対値|Vt |を
0.6V、出力段での負荷電流IOUT を0、昇圧電圧V
hhを3.0Vと仮定すると、従来回路では出力電圧V
POUTとして20Vしか得ることができなかったが、本実
施例による回路では47V程度の値を得ることができ
た。
は、本実施例による回路の方がより大きな負荷電流I
OUT をとれることを意味する。
からもわかるように、従来回路では昇圧不可能な低い電
源電圧Vddにおいても、所望の出力電圧を得ることがで
きる。
9、しきい値電圧の絶対値|Vt |を0.6V、出力段
での負荷電流IOUT を0、昇圧電圧Vhhを3.0Vと仮
定すると、出力電圧VPOUTとして20Vを得るために
は、従来回路では、電源電圧Vddを2.5V以上とする
必要があるが、本実施例による回路では、電源電圧Vdd
は1.5Vでよい。
トランジスタを導通させるためのクロック信号を電源電
圧よりも大きな振幅に昇圧させるようにしたため、電源
電圧が低い場合においても、所望の出力電圧を得ること
ができる。
従来に比べ大きな負過電流をとれる。
おいては、従来に比べ昇圧回路の段数を減少できる。
を示す回路図である。
ックタイミングを示す波形図である。
すグラフである。
の関係を示すグラフである。
る。
示す波形図である。
係を示す図である。
圧との関係を示す図である。
Sトランジスタ Q11 PチャネルMOSトランジスタ C1 〜C15 キャパシタンス Vdd 電源電圧 Vpout 出力電圧 CLK1 〜CLK3 、φ1A、φ1B、φ2A、φ2B クロッ
ク信号 N0 〜N19 ノード信号 ND11、ND12 2入力NAND回路 IV11〜IV15 インバータ回路 BS1 、BS2 ブートストラップ回路
Claims (3)
- 【請求項1】 各段が、第1のMOSトランジスタと、
前記第1のMOSトランジスタのドレイン端子に一端が
接続された第1のキャパシタと、前記第1のMOSトラ
ンジスタのゲート端子に一端が接続された第2のキャパ
シタとを備え、 前記第1のMOSトランジスタが縦列接続されることに
よって各段が接続され、 前記第1のキャパシタの他端に第1のクロック信号を入
力する第1のクロック信号形成手段と、 前記第2のキャパシタの他端に、電源電圧よりも大きい
振幅を有する第2のクロック信号を入力する第2のクロ
ック信号形成手段とを有することを特徴とする半導体昇
圧回路。 - 【請求項2】 前記第1のクロック信号が互いに逆位相
の一対のクロック信号からなり、これら一対のクロック
信号が、連続する2段の前記第1のキャパシタにそれぞ
れ入力されていることを特徴とする請求項1に記載の半
導体昇圧回路。 - 【請求項3】 各段において、前記第1のMOSトラン
ジスタのゲート端子とドレイン端子とが第2のMOSト
ランジスタを介して互いに接続されており、前記第2の
MOSトランジスタのゲート端子が後段の前記第1のキ
ャパシタの前記他端に接続されていることを特徴とする
請求項1又は2に記載の半導体昇圧回路。
Priority Applications (10)
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- 1994-04-20 JP JP10467294A patent/JP3354708B2/ja not_active Expired - Lifetime
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