JPH0246162A - Ｃｍｏｓ電圧増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＥＰＲＯＭ及びＥＥＰＲＯＭメモリデバイス
に特に有用な完全に集積されたＣＭＯＳ電圧増幅器に関
する。

（従来技術とその問題点） 完全に集積された電圧増幅器が、比較的小さいサプライ
電圧を増幅しフォウラーーノルトハイムのトンネル機構
を通してＣＭＯＳ−ＥＥＰＲＯＭＥＰＲＯＭメモリみ及
び消去が必要なときにレベルを合わせることにより得る
ことのできる比較的高い電圧を発生させることが可能で
あるという事実を考慮すると、このようなメモリデバイ
ス中にこの目的のために電圧増幅器を集積することは非
常に一般的なことになってきている。他の集積回路では
、例えばＥＰＲＯＭメモリのような回路に、トランジス
タのしきい値からこのような高電圧を差し引かないため
に、回路の高電圧サプライの入力トランジスタのゲート
電圧を上昇させる目的で、電圧増幅器を集積することも
有用である。

電圧増幅器は周知の回路であり、そのダイアグラムが第
１図に示されている。Ｐｈ１ｌ及びＰｈ１２は好適な電
流発生器により発生したそれらの間で実質的に逆位相に
なった２個の方形波シグナルである。

ダイオード及び方形波シグナルを該シグナルがサプライ
電圧Ｖｃｃに等しい振幅を有する理想的なものであると
仮定することにより、開路状態における出力電圧Ｖｏｕ
ｔによりアプローチされる漸近的レベルはＶｃｃのｎ倍
に等しく、ここでｎは増幅回路の段数である。全てのコ
ンデンサが放電しＰｈ１ｌ＝ＶｃｃでＰｈ１２＝０であ
る出発状態では、ＣＩコンデンサがＶｃｃ電圧まで充電
し、一方コンデンサＣ２は依然として充電しないままで
ある。Ｐｈ１ｌ及びＰｈ１２がスイッチするとダイオー
ドがそのターミナルを通して正の電圧を保持できないた
め、コンデンサＣ１はコンデンサＣ２へ電荷を流し該コ
ンデンサＣ２は電圧ＶＣＣまで充電される。全ての奇数
番のコンデンサから偶数番のコンデンサへの同様な電子
の移動が第１図のダイアグラム中で起こる。

Ｐｈ１ｌ及びＰｈ１２が再度スイッチすると、コンデン
サＣ１がサプライを通して再充電されダイオードＤＩが
逆にバイアスされているためＣ２から電荷が戻ることは
な（、同様にして全ての他の奇数番のコンデンサは前の
段（ダイアグラム中のその左側）により供給される電流
により再充電される。開路条件下つまり最後の段の出力
ターミナルから電流が引き出されない場合には、前の段
からの電荷の移動のためＶｏｕｔはＶｃｃより決定的に
大きくなり、更に任意の引き続くスイッチング後に前の
段から引かれる電流は、出力コンデンサが既に部分的に
充電されているため、徐々に小さくなる。定常状態では
、電圧増幅器の任意の中間ノードは、サプライ電圧に等
しい量だけ前の中間ノードより大きい電圧を有し、従っ
て出力電圧Ｖｏｕｔはサプライ電圧Ｖｃｃのｎ倍に等し
くなる。理論値ｎ−Ｖｃｃは実際には到達できない上限
を示している。このような理想的条件からの偏差は次の
理由に起因する。

ａ）ダイオードはしきい電圧ＶＬ＞Ｑを有し従って理想
状態の場合のように全ての電荷Ｃ・Ｖｃｃが次の段に移
動するわけではな（、従って任意のダイオードはＶｃｃ
−Ｖｔに等しい電圧で実際にはバイアスする。更にダイ
オードは、ダイオードの通電状態の間にそれを通してよ
り以上の電圧降下を生じさせる固有のＯＮ抵抗を有する
。

ｂ）スイッチングシグナルＰｈ１ｌ及びＰｈ１２は理想
的な方形波ではなく、１つの段から次の段への電荷の移
動の全サイクルのＶｃｃ電圧を保証するものではない。

Ｃ）集積電圧増幅器の回路素子は基板へ向かうパラシチ
ックなキャパシタンスを有し、電荷の一部が直接基板へ
流れるためこのキャパシタンスの効果は前記増幅器の電
荷移動を制限する効果である。

ｄ）増幅器の出力ターミナルから引き出される電流は無
視できないものがあり、従って増幅回路の出力抵抗Ｒｏ
は実際に到達できる究極の出力電圧に影響を与える。

該出力抵抗ＲＯは増幅回路の簡略化した分析を通して容
易に計算することができる。サイクルの中で移動する°
電荷の（最大）量はＣ−Ｖｃｃに等しく、Ｔを前記２個
のフェーズＰｈ１ｌ及びＰｈ１２を発生する電流発生器
の時間とすると、 Ｔ　ｏ　ｕ　ｔ　＝Ｃ−Ｖｃｃ／Ｔ であり、そして、 であり、ここでｆ＝１／Ｔは電流発生器の周波数である
。従って出力抵抗は、 Ｒｏ　＝　ｎ　／　Ｃｆ で与えられる。

従ってＲｏを減少させるためにはＣ及び電流発生器の周
波数ｒを増加させることが必要である。

この周波数の実際の上限は約１０ＭＨｚのオーダーであ
る。過度のエリア要求を伴なわずに集積できる典型的な
キャパシタンス値は約数ｐＦである。

ＲＯの典型的な値は１段当たり約ＬＯＯＫオームとなる
。全出力抵抗Ｒｏの付随した増加は高電圧レールに供給
される電流を減少させるため、この無視できない出力抵
抗はある限界を越えて段数を増加させることにより出力
電圧を増加させる努力を帳消しにする。刊行物「電子デ
バイスのＩ　ＥＥＥトランズアクション」のＥＤ−２７
巻、第７号、１９８０年７月、１２１１〜１２１６頁に
は、ｐ−ドープされた多結晶シリコンをｎ−ドープされ
た多結晶シリコンにフランクすることにより得られるバ
イポーラダイオードを利用する集積増幅器の１．５■の
サプライ電圧の例が開示されている。このような解決法
は明らかに付加的なマスクを必要とし、更にこれらのダ
イオードのしきい値は大きな広がりを有する。

ＮＭＯ３及びＣＭＯＳ技術の両者で使用されるこの回路
の最も一般的な形態は、第２図に示すようにバイポーラ
ダイオードの代わりにゲート及びドレーンが共通接続さ
れたｎ−チャンネルＭＯＳトランジスタの使用を意図し
ｔいる。各トランジスタのＷ／Ｌ　（幅／長さ）比がそ
れを流れる電流に対して十分に大きいと、Ｖｇｓ電圧は
常にしきい値より僅かに大きく、前記トランジスタの挙
動はＭＯ３Ｉ−ランジスタのしきい値に類似するしきい
値を有するダイオードのそれに近似する。基板に向かう
パラシチックなキャパシタンス（これはＷ・Ｌにほぼ比
例する）が増幅回路のキャパシタンスに匹敵するように
なることを防止するためにトランジスタの幅（Ｗ）を過
度に増加させることは都合の良いことではない。

しかし、ＭＯ３Ｉ−ランジスタにより形成されたダイオ
ードと真のバイポーラダイオードとの間には実質的な差
異がある。後者は約０．６Ｖのしきい電圧を有し、これ
は増幅回路の全ての段にっきほぼ一定で、一方ソース電
圧Ｖｓが既知の法則Ｖｔ＝Ｖｔｏ十γ（１Ｖｓｂ　−２
’！’　Ｆｌ−Ｊ「「ｎｌ　）に従うボディ電圧ｖｂの
値から離れるときは常に「ボディ」効果のため、ＭＯＳ
トランジスタのしきい電圧は増加する。なおＶｔｏはソ
ースとボディ　（Ｖｓｂ）間の電圧差が零に等しいとき
のしきい電圧であり、ΦＦは平衡時のｐ型基板の静電的
ポテンシャルであり、γは使用する特定の製造法に依有
する経験的に評価された定数である。ｎ−チャンネルト
ランジスタのための典型的なγ（０，４７）及びＶ　ｔ
　ｏ　（９００ｍ　Ｖ）の値の場合、ソース電圧が１５
Ｖを越えて上昇するときの増幅回路の最後の段のトラン
ジスタのしきい値は２．３■より大きくなる。例えば６
００ｍＶ小さいしきい電圧と僅かに小さくしたγを有す
るインブラントされていないトランジスタを利用する場
合でさえ、しきい値は１．５Ｖより大きく維持され、つ
まりバイポーラダイオードのそれより蟲かに大きくなる
。５ｖのサブライでは許容できるこの欠点は、サプライ
　（従って回路に供給される方形波シグナルの振幅）が
３ｖ未満に落ちると非常に不利になり、この電圧の５０
％以上がＭＯＳダイオードを通って失われかつ電圧増幅
器の効率が大きく低下する。この場合１つの段から次の
段への電圧増加は非常に小さくかつ例えば１８〜２０Ｖ
に達するために必要な段数は非常に高いＲｏを生じさせ
る。ボディ効果を零にするような負のしきい値の最終段
のための空乏型トランジスタを利用することにより実質
的な改良を達成することができる。これによＱＭＯＳダ
イオードの平均しきい値がバイポーラダイオードのそれ
に接近する。空乏トランジスタを製造するためには、付
加的なマスクとステップが必要とされ、製造コストの付
加的な増加が生じ、従って問題点を除去するための代替
手段が探究されている。

（発明の概要） 従来技術の回路と比較して、本発明の対象である完全に
集積されたＣＭＯＳ電圧増幅器は、そのしきい値が実質
的に零であるダイオード等価構造を通して増幅回路の１
つの段から次の段への電荷の移動を許容し、従って比較
的小さいサプライ電圧の電荷移動にも有利になり、かつ
当然により少ない段数の高出力電圧の達成に有利になる
。

（図面の簡単な説明） 第１図は、電圧増幅回路の基本ダイアグラムを示し、 第２図は、従来技術によるダイオード接続されたＭＯＳ
）ランジスタを使用する電圧増幅器の開路ダイアグラム
を示し、 第３図は、本発明の実施例により形成されたＣＭＯＳ電
圧増幅器の回路ダイアグラムを示している。

図面に示した回路は正の電圧のための電圧増幅器の場合
に関するもので、比較すれば容易に分かるように、回路
の繰り返し段の特定用数字の連続は全ての図面で可能な
限り同一に維持されている。

負の電圧のための電圧増幅器の場合には全ての極性が逆
にされるべきであることは明白である。

（好ましい実施例の説明） 基本的に本実施例の電圧増幅回路は、そのしきい電圧が
２個のＭＯＳ）ランジスタのしきい電圧の差異により決
定されるダイオード等価構造を利用する。等価Ｖｔとし
て上述したものと同様に定義されるこのような差異は類
似のトランジスタについては零で、従って比較的小さい
サプライ電圧の下での電荷移動に有利である。

第３図を参照すると、このようなダイオード等価構造は
実質的にエンハンスメント型ＣＭＯＳＩ−ランジスタに
より表され、該トランジスタは本実施例ではそれぞれ第
１の中間ノード及び引き続く第２の中間ノード（つまり
増幅回路の任意の１段の入力及び出力へ）に、又は第３
図には示されていない増幅回路の出力ターミナルＶｏｕ
ｔに機能的に接続されたソース及びドレーンを有するｐ
−チャンネルトランジスタ（Ｔ２ａ、Ｔ３ａ・・・）で
ある。このｐ−チャンネルトランジスタのゲートはカッ
プリングコンデンサ（Ｃｃ２、Ｃｃ３・・・）により方
形波スイッチングシグナルのレール（Ｐｈｉｌ又はＰｈ
１２）にカンプリングされ、該レールには増幅器の特定
の段のそれぞれの出力コンデンサ（Ｃ２、Ｃ３・・・）
が接続されている。電荷移動トランジスタ（Ｔ２ａ、Ｔ
３ａ・・・）と同じ型で該トランジスタと実質的に同じ
しきい電圧を有する第２のＣＭＯＳトランジスタ（Ｔ２
ｂ。

Ｔａｂ・・・）は電荷移動トランジスタのドレーンとゲ
ートの間にダイオードコンフィギユレーションで接続さ
れている。

本実施例の電圧増幅回路の各増幅段の動作は次のように
説明することができる。電荷移動トランジスタＴ２ａ及
びそれぞれの出力コンデンサｃ２により形成される該段
の１個を参照すると、該段は第３図の回路の２個の中間
ノードＡ及びＢの間に形成されている。

逆位相の方形波スイッチングシグナルＰｈ１ｌ及びＰｈ
１２は電荷を移動させるために使用されるコンデンサＣ
１、Ｃ２、Ｃ３・・・を通るように加えられるだけでな
（、対応するカップリングコンデンサＣｃ２を通ってト
ランジスタ７２ａのゲートにも加えられる。コンデンサ
Ｃ２、Ｃ３・・・等カあまり充電されずそしてＰｈ１ｌ
＝０及びＰｈ１２＝Ｖｃｃと仮定すると、トランジスタ
Ｔ２ａは通電し、コンデンサＣ２はそれを通して充電さ
れる。Ｃ２の充電と同時に、コンデンサＣｃ２の充電も
トランジスタＴ２ｂを通して起こるが、コンデンサＣｃ
２　（従って電荷移動トランジスタＴ２ａのゲート）が
到達する電圧は、サプライ電圧ＶＣＣと比較してトラン
ジスタＴ２ｂのしきい電圧に等しい値だけ小さい。換言
すると、Ａノードが５Ｖ（Ｖｃｃ）であるとすると、引
き続くＢノードはカップリングコンデンサＣＣ２を通る
電圧が電荷移動トランジスタＴ２ａをカットオフするよ
うになるまで自由にポテンシャルが上昇する。トランジ
スタＴ２ｂのしきい値はトランジスタＴ２ａのしきい値
と等しいため、トランジスタＴ２ａを横切る電圧降下は
実質的に零である。前記２個のシグナルＰｈ１ｌ及びＰ
ｈ１２がスイッチするときは、電荷の不適切な逆流を防
止するためにトランジスタＴ２ａはカットオフ状態とな
らなければならない。このことは、Ｐｈ１ｌシグナルが
高いレベル、−Ｃにサプライ電圧Ｖｃｃに等しいレベル
を有するだめＢノード電圧従ってトランジスタＴ２ａの
ゲート電圧が上昇し、その結果前のセミサイクルの終わ
りにオフであったトランジスタＴ２ａが、前記２個のフ
ェーズＰｈ１ｌ及びＰｈ１２の次のスイッチングまで、
このような状態に維持されるという事実により確実にさ
れる。

同時に、はぼ同様にして、トランジスタＴ３ａが通電を
開始し、コンデンサＣ２が上述した繰り返しを通して次
の段（Ｃ３）へ電荷を与える。

一般に、前記電圧増幅回路は、本発明実施例により形成
される段の利用が回路の最後の出力段で特に必要と思わ
れる場合は従来型の初期段を採用してもよい。従って従
来技術による多段回路の１又は２以上の初期段を形成す
ることが可能である。

これに関して、従来技術の回路のように、第１の［ダイ
オードＪＤｅｌがダイオード接続されたＮＭＯ３Ｉ−ラ
ンジスタを利用することにより形成されていることを第
３図にみることができる。

電荷移動「ダイオード」を横切る小さい電圧降下を伴っ
て電荷を移動できる、従って比較的小さいサプライ電圧
で動作するのに適したＣＭＯＳ電圧増幅器を提供すると
いう目的は、空乏型トランジスタを使用することにより
要求される製造法の複雑な修正を再現することなく、完
全に満た・される。

キャパシタンスの変更及びトランジスタの大きさは、第
３図に示した実施例に関する次の要素を考慮に入れなが
ら最高出力電圧Ｖｏｕｔを達成するために都合良く最適
化することができる。

第３図に示された本実施例の集積電圧増幅器のｐ−チャ
ンネルトランジスタが形成されるｎ−ウェル領域が、通
常は比較的高いポテンシャルにある拡散部に電気的に短
絡し、トランジスタＴ２ａの場合にはＢノードつまりド
レーン拡散部に短絡している。スイッチングシグナルＰ
ｈ１ｌ及びＰｈ１２がスイッチしてトランジスタＴ２ａ
が通電状態になるときは、他の拡散部、つまり最高ポテ
ンシャルを有するソース拡散部、つまりＡノードである
。

従ってトランジスタＴ２ａのＷ／Ｌ比は、対応する接合
の直接バイアスとラフチアツブ現象のトリガリングを防
止するために、前記ソース拡散が防止されて３００〜４
００ｍＶだけウェルポテンシャルより大きいポテンシャ
ルに達するように、スイッチングシグナルＰｈ１ｌ及び
Ｐｈ１２を発生する電流発生器の最終段の特性に関連し
て設定されなければならない。

【図面の簡単な説明】

第１図は、電圧増幅回路の基本ダイアグラムを示し、第
２図は、従来技術によるダイオード接続されたＭＯＳト
ランジスタを使用する電圧増幅器の開路ダイアグラムを
示し、第３図は、本発明の実施例により形成されたＣＭ
ＯＳ電圧増幅器の回路ダイアグラムを示している。 特許比ＩＪ１人　　工ッセヂエノセートムソンマイクロ
エレクトロニクス

Claims (3)

【特許請求の範囲】
1. （１）サプライターミナルと出力ターミナル間に直列に
   機能的に接続され、サプライターミナルに供給されるサ
   プライ電圧の絶対値よりも大きい絶対値を有する電圧で
   それを通して電流が導かれる複数のダイオード又はその
   等価集積構造；及び前記直列ダイオードの任意の２個の
   間又は前記出力ターミナルの間の各中間ノードと、前記
   サプライ電圧の絶対値に実質的に等しい高絶対値と実質
   的に零である小さい絶対値を有する互いに逆位相の２個
   の方形波スイッチングシグナルがそれぞれ加えられる第
   １及び第２のレールの間に交互に接続された少なくとも
   １個の段出力コンデンサを含んで成る完全集積多段ＣＭ
   ＯＳ電圧増幅器において、前記ダイオード等価集積構造
   の少なくともｌ個が、 それぞれ前記直列の第１の中間ノード及び引き続く第２
   のノード又は前記出力ターミナルに機能的に接続された
   ソース及びドレーン、該ドレーンに電気的に短絡させた
   ボディ、及び前記直列の引き続く第２の中間ノードに又
   は前記出力ターミナルに接続された前記段出力コンデン
   サが接続されている前記第１及び第２のレールの一方に
   カップリングコンデンサを通して接続されたゲートを有
   する第１の型の極性の第１のエンハンスメント型ＣＭＯ
   Ｓトランジスタ、及び、 前記直列の引き続く第２の中間ノードに共通接続された
   ドレーン及びボディ、及び前記第１のＣＭＯＳトランジ
   スタのゲートに共通接続されたゲート及びソースを有し
   、前記第１のエンハンスメント型ＣＭＯＳトランジスタ
   と同じ極性と実質的に同じしきい電圧を有する第２のエ
   ンハンスメント型ＣＭＯＳトランジスタを含んで成り、 前記カップリングコンデンサが、前記第２のトランジス
   タのしきい電圧の絶対値に等しい量だけ前記引き続く中
   間ノードの電圧の絶対値より小さい絶対値を有する最大
   電圧において、第１のトランジスタの通電フェーズ間の
   該トランジスタのカットオフを決定するために、前記第
   ２のトランジスタを通して充電し、かつヌルしきい条件
   下で前記第１のトランジスタを通して前記第１の中間ノ
   ードから引き続く第２の中間ノード又は前記出力ターミ
   ナルへの電荷移動を許容することを特徴とするＣＭＯＳ
   電圧増幅器。
2. （２）サプライ電圧が正の電圧で、ＣＭＯＳトランジス
   タがｐ−チャンネルトランジスタである請求項１に記載
   のＣＭＯＳ電圧増幅器。
3. （３）サプライ電圧が負の電圧で、ＣＭＯＳトランジス
   タがｎ−チャンネルトランジスタである請求項１に記載
   のＣＭＯＳ電圧増幅器。