JP3569354B2 - 半導体昇圧回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、例えば、ＥＥＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ） やフラッシュメモリに用いられるチャージポンプ回路等の半導体昇圧回路に関するものである。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭやフラッシュメモリなどの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源化に伴って、集積回路の内部で電圧の昇圧が行われるようになってきており、このために、コッククロフト・ウォルトン回路やチャージポンプ回路などの半導体昇圧回路が用いられる。
【０００３】
図６に、従来の半導体昇圧回路の構成を示す。
【０００４】
図６に示すように、８個のＮチャネルＭＯＳトランジスタＭ１ 〜Ｍ８ が直列接続されて８段の昇圧回路を構成している。各トランジスタＭ１ 〜Ｍ８ のゲート端子はドレイン端子（ノードＮ０ 〜Ｎ７ で表される。）に夫々接続されており、ドレイン端子Ｎ０ 、Ｎ２ 、Ｎ４ 、Ｎ６ には、キャパシタンスＣ１ 、Ｃ３ 、Ｃ５ 、Ｃ７ を介して、図４に示すようなクロック信号φＡ が入力され、ドレイン端子Ｎ１ 、Ｎ３ 、Ｎ５ 、Ｎ７ には、キャパシタンスＣ２ 、Ｃ４ 、Ｃ６ 、Ｃ８ を介して、クロック信号φＡ と逆相のクロック信号φＢ が入力される。また、トランジスタＭ１ 〜Ｍ８ の基板端子は接地端子（ノードＮ２１で表される。）に接続されている。また、ＮチャネルＭＯＳトランジスタＭ２０、Ｍ２１のドレイン端子及びゲート端子は入力端子（ノードＮ２０で表される。）に接続され、基板端子は接地端子Ｎ２１に接続されている。
【０００５】
すなわち、ノードＮ０ はトランジスタＭ２０のソース端子、トランジスタＭ１ のドレイン端子並びにゲート端子及びキャパシタンスＣ１ の一端に夫々接続され、ノードＮ１ はトランジスタＭ２１のソース端子、トランジスタＭ２ のドレイン端子並びにゲート端子、トランジスタＭ１ のソース端子及びキャパシタンスＣ２ の一端に夫々接続され、ノードＮ２ はトランジスタＭ３ のドレイン端子並びにゲート端子、トランジスタＭ２ のソース端子及びキャパシタンスＣ３ の一端に夫々接続され、ノードＮ３ はトランジスタＭ４ のドレイン端子並びにゲート端子、トランジスタＭ３ のソース端子及びキャパシタンスＣ４ の一端に夫々接続され、ノードＮ４ はトランジスタＭ５ のドレイン端子並びにゲート端子、トランジスタＭ４ のソース端子及びキャパシタンスＣ５ の一端に夫々接続され、ノードＮ５ はトランジスタＭ６ のドレイン端子並びにゲート端子、トランジスタＭ５ のソース端子及びキャパシタンスＣ６ の一端に夫々接続され、ノードＮ６ はトランジスタＭ７ のドレイン端子並びにゲート端子、トランジスタＭ６ のソース端子及びキャパシタンスＣ７ の一端に夫々接続され、ノードＮ７ はトランジスタＭ８ のドレイン端子並びにゲート端子、トランジスタＭ７ のソース端子及びキャパシタンスＣ８ の一端に夫々接続されている。また、この半導体昇圧回路の出力端子（ノードＮ８ で表される。）は、ＭＯＳトランジスタＭ８ のソース端子に接続されている。
【０００６】
このような半導体昇圧回路の出力電圧ＶＰＯＵＴは、例えば “Ａｎａｌｙｓｉｓ ａｎｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｏｎ−Ｃｈｉｐ Ｈｉｇｈ−ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｏｒ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｕｓｅ ｉｎ ＥＥＰＲＯＭ Ｃｉｒｃｕｉｔｓ” （ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ｖｏｌ．２４， Ｎｏ．５， ＯＣＴＯＢＥＲ １９８９） に記載されているように、以下に示すような式で表される。
ここで、Ｖｉｎ ：昇圧回路の入力電圧
Ｖφ ：クロックの振幅電圧
ｆ ：クロック周波数
Ｃ ：クロック信号へのカップリング容量
Ｃｓ ：昇圧回路の各段での寄生容量
ｎ ：昇圧回路の段数（１段の構成要素は、ＭＯＳトランジスタ１個とキャパシタ１個）
ＶＰＯＵＴ：昇圧回路の最終段での出力電圧
ＩＯＵＴ ：出力段での負荷電流
ＶｔＯ ：基板バイアスがない時のしきい値電圧
Ｖｂｓ ：基板バイアス電圧（ソースと基板又はウェルとの電位差）
φｆ ：フェルミポテンシャル
Ｋｎ ：基板バイアス係数
【０００７】
（１）式から、負荷電流ＩＯＵＴ が０、容量比Ｃ／（ Ｃ＋Ｃｓ ） が１、クロックの振幅電圧Ｖφが電源電圧Ｖｄｄに等しいとすると、１段当たりに昇圧される電圧は、
Ｖｄｄ−Ｖｔ …（３）
となる。
【０００８】
（３）式から、出力電圧ＶＰＯＵＴは、各ＭＯＳトランジスタのしきい値電圧Ｖｔ と電源電圧Ｖｄｄとのマージンに影響されることが分かり、特に、Ｖｔ ≧Ｖｄｄとなると、その段では昇圧されないことが分かる。すなわち、しきい値電圧Ｖｔ が大きくなると、１段当たりに昇圧される電圧は小さくなるか又は０になるため、昇圧回路の段数ｎを増やしても出力電圧ＶＰＯＵＴは上昇しにくくなるか或いは全く上昇しなくなる。例えば、図６のＭＯＳトランジスタＭ８ のソース電位は出力電圧ＶＰＯＵＴ、基板電位は０Ｖであるので、基板バイアス電圧Ｖｂｓは出力電圧ＶＰＯＵＴと等しい。ここで、図６の昇圧回路は正高電圧発生用であるので、出力電圧ＶＰＯＵＴは正の値をとる。従って、ＭＯＳトランジスタＭ８ のしきい値電圧は非常に大きくなり、昇圧効率が悪くなる。この問題は、特に、しきい値電圧Ｖｔ と電源電圧Ｖｄｄとのマージンが小さい低電源電圧動作時に顕著になる。
【０００９】
【発明が解決しようとする課題】
従来の昇圧回路においては、図６に示すように、ＭＯＳトランジスタＭ１ 〜Ｍ８ の基板端子は全て接地電位となっている。すなわち、ＭＯＳトランジスタＭ１ 〜Ｍ８ は、図７に示すように、Ｐ型半導体基板４５１に形成されたソース／ドレイン４５４〜４６２とゲート４６４〜４７１とで夫々構成されており、基板端子は、半導体基板４５１のＰ＋ 拡散層４５２を介して接地端子Ｎ２１に接続されている。なお、４５３はＭＯＳトランジスタ２０のドレイン、４６３はＭＯＳトランジスタ２０のゲートである。
【００１０】
このため、より後段のＭＯＳトランジスタになる程、ソース端子の電位が高くなり、ソースと基板部との電位差が大きくなって、いわゆる基板バイアス効果により、しきい値電圧Ｖｔ が上昇し、出力電圧ＶＰＯＵＴが、このしきい値電圧Ｖｔ の上昇により制限されるという問題があった。
【００１１】
そこで、本発明の目的は、従来よりも高い出力電圧が得られ、また、低電源電圧でも効率よく昇圧可能な半導体昇圧回路を提供することである。
【００１２】
【課題を解決するための手段】
本発明に係る第１の半導体昇圧回路は、負高電圧発生のための半導体昇圧回路であって、各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスとを備え、前記第１のＭＯＳトランジスタを介して各段が直列接続されており、前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、前記グループは、後段側ほど負の高電圧に制御されており、前記第１のＭＯＳトランジスタの基板部は、その第１のＭＯＳトランジスタが属するグループのうち昇圧された電圧が正の側に最も高い前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に接続されていることを特徴とする。
【００１４】
第１の半導体昇圧回路の一態様では、各段が、前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、を更に有し、前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されている。
【００１６】
本発明に係る第２の半導体昇圧回路は、負高電圧発生のための半導体昇圧回路であって、各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、を備え、前記第１のＭＯＳトランジスタを介して各段が直列接続されており、前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、前記グループは、後段側ほど負の高電圧に制御されており、前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする。
【００１７】
本発明に係る第３の半導体昇圧回路は、正高電圧発生のための半導体昇圧回路であって、各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、を備え、前記第１のＭＯＳトランジスタを介して各段が直列接続されており、前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、前記グループは、後段側ほど正の高電圧に制御されており、前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする。
【００２１】
【作用】
本発明においては、昇圧回路を構成するＭＯＳトランジスタの基板部をグループ毎に分割して形成し、そのグループ毎に独立に電位を制御できるように構成したので、ＭＯＳトランジスタの基板部をグループ毎に異なる電位に固定することができ、従って、基板バイアス効果によるＭＯＳトランジスタのしきい値電圧の上昇を抑制することができて、従来の昇圧回路よりも出力電圧を高くできる。
【００２２】
【実施例】
以下、本発明を実施例につき図１〜図５を参照しながら説明する。
【００２３】
図１に本発明の参考例に係る半導体昇圧回路の構成を示す。
【００２４】
図１に示すように、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ101〜Ｍ108が直列接続されて８段の昇圧回路を構成している。すなわち、トランジスタＭ101、Ｍ102、Ｍ103、Ｍ104、Ｍ105、Ｍ106、Ｍ107、Ｍ108で各段が構成される。各トランジスタＭ101〜Ｍ108のゲート端子はドレイン端子（ノードＮ100〜Ｎ107で表される。）に夫々接続されており、ドレイン端子Ｎ100、Ｎ102、Ｎ104、Ｎ106には、キャパシタンスＣ101、Ｃ103、Ｃ105、Ｃ107を介して、図４に示すようなクロック信号φAが入力され、ドレイン端子Ｎ101、Ｎ103、Ｎ105、Ｎ107には、キャパシタンスＣ102、Ｃ104、Ｃ106、Ｃ108を介して、クロック信号φAと逆相のクロック信号φBが入力される。また、ＮチャネルＭＯＳトランジスタＭ120、Ｍ121のドレイン端子及びゲート端子は入力端子（ノードＮ120で表される。）に接続され、基板端子は接地端子（ノードＮ121で表される。）に接続されている。
【００２５】
また、トランジスタＭ１０１ 〜Ｍ１０８ の基板端子は、後述するように、トランジスタＭ１０１ 〜Ｍ１０４ とトランジスタＭ１０５ 〜Ｍ１０８ との２つのグループに分割され、トランジスタＭ１０１ 〜Ｍ１０４ の基板端子は、トランジスタＭ１０１ のドレイン端子Ｎ１００ に、トランジスタＭ１０５ 〜Ｍ１０８ の基板端子は、トランジスタＭ１０５ のドレイン端子Ｎ１０４ に夫々接続されている。
【００２６】
すなわち、ノードＮ１００ はトランジスタＭ１２０ のソース端子、トランジスタＭ１０１ のドレイン端子並びにゲート端子、キャパシタンスＣ１０１ の一端及びトランジスタＭ１０１ 〜Ｍ１０４ の基板端子に夫々接続され、ノードＮ１０１ はトランジスタＭ１２１ のソース端子、トランジスタＭ１０２ のドレイン端子並びにゲート端子、トランジスタＭ１０１ のソース端子及びキャパシタンスＣ１０２ の一端に夫々接続され、ノードＮ１０２ はトランジスタＭ１０３ のドレイン端子並びにゲート端子、トランジスタＭ１０２ のソース端子及びキャパシタンスＣ１０３ の一端に夫々接続され、ノードＮ１０３ はトランジスタＭ１０４ のドレイン端子並びにゲート端子、トランジスタＭ１０３ のソース端子及びキャパシタンスＣ１０４ の一端に夫々接続され、ノードＮ１０４ はトランジスタＭ１０５ のドレイン端子並びにゲート端子、トランジスタＭ１０４ のソース端子、キャパシタンスＣ１０５ の一端及びトランジスタＭ１０５ 〜Ｍ１０８ の基板端子に夫々接続され、ノードＮ１０５ はトランジスタＭ１０６ のドレイン端子並びにゲート端子、トランジスタＭ１０５ のソース端子及びキャパシタンスＣ１０６ の一端に夫々接続され、ノードＮ１０６ はトランジスタＭ１０７ のドレイン端子並びにゲート端子、トランジスタＭ１０６ のソース端子及びキャパシタンスＣ１０７ の一端に夫々接続され、ノードＮ１０７ はトランジスタＭ１０８ のドレイン端子並びにゲート端子、トランジスタＭ１０７ のソース端子及びキャパシタンスＣ１０８ の一端に夫々接続されている。また、この半導体昇圧回路の出力端子はトランジスタＭ１０８ のソース端子に接続されている。
【００２７】
この構成において、トランジスタＭ101〜Ｍ108の基板端子は、トランジスタＭ101〜Ｍ104の基板端子のグループとトランジスタＭ105〜Ｍ108の基板端子のグループとに分割され、トランジスタＭ101〜Ｍ104の基板端子はトランジスタＭ101のドレイン端子Ｎ100に接続され、トランジスタＭ105〜Ｍ108の基板端子はトランジスタＭ105のドレイン端子Ｎ104に接続されている。このため、図６の従来の昇圧回路と比較すると、本参考例回路のトランジスタＭ101〜Ｍ107の基板バイアス電圧Ｖbsの方が夫々従来回路のトランジスタＭ1〜Ｍ7の基板バイアス電圧Ｖbsよりも小さく、従って、本参考例回路のトランジスタＭ105〜Ｍ108のしきい値電圧Ｖtの方が夫々従来回路のトランジスタＭ5〜Ｍ8のしきい値電圧Ｖtよりも小さい。この結果、本参考例回路は従来回路よりも昇圧能力が向上し、高い出力電圧が得られるとともに、同一の出力電圧を得るためには従来よりも段数を減少することができる。また、各段におけるしきい値電圧Ｖtが小さくなることにより、昇圧可能な電源電圧Ｖddの下限が小さくなり、低電源電圧での駆動が可能となる。
【００２８】
次に、図１に示した昇圧回路の素子構造を図２を参照しながら説明する。
【００２９】
図２に示すように、Ｐ型半導体基板４０１に形成されたＮウェル領域４０２にＰウェル領域４０３、４０４、４０５が夫々形成されている。Ｐウェル領域４０３には、Ｐ＋ 不純物拡散層４０６及びＮ＋ 不純物拡散層４０９、４１０が夫々形成されるとともに、ドレイン／ソースであるＮ＋ 不純物拡散層４０９、４１０の間のチャネル領域上に、ゲート酸化膜（図示せず）を介して、ゲート電極である多結晶シリコン膜４２１が形成され、トランジスタＭ１２０ が構成されている。また、Ｐウェル領域４０４には、Ｐ＋ 不純物拡散層４０７及びＮ＋ 不純物拡散層４１１〜４１５が夫々形成されるとともに、各トランジスタのドレイン又はソースを構成するＮ＋ 不純物拡散層４１１〜４１５の間の各チャネル領域上に、ゲート酸化膜（図示せず）を介して、各トランジスタのゲート電極である多結晶シリコン膜４２２〜４２５が夫々形成され、４個のトランジスタＭ１０１ 〜Ｍ１０４ が構成されている。さらに、Ｐウェル領域４０５には、Ｐ＋ 不純物拡散層４０８及びＮ＋ 不純物拡散層４１６〜４２０が夫々形成されるとともに、各トランジスタのドレイン又はソースを構成するＮ＋ 不純物拡散層４１６〜４２０の間の各チャネル領域上に、ゲート酸化膜（図示せず）を介して、各トランジスタのゲート電極である多結晶シリコン膜４２６〜４２９が夫々形成され、４個のトランジスタＭ１０５ 〜Ｍ１０８ が構成されている。
【００３０】
トランジスタＭ１０１ 〜Ｍ１０４ のゲート電極である多結晶シリコン膜４２２〜４２５はＮ＋ 不純物拡散層４１１〜４１４に夫々接続され、トランジスタＭ１０５ 〜Ｍ１０８ のゲート電極である多結晶シリコン膜４２６〜４２９はＮ＋ 不純物拡散層４１６〜４１９に夫々接続されている。また、トランジスタＭ１０１ 、Ｍ１０３ 、Ｍ１０５ 、Ｍ１０７ のゲート電極である多結晶シリコン膜４２２、４２４、４２６、４２８には、夫々、キャパシタンスＣ１０１ 、Ｃ１０３ 、Ｃ１０５ 、Ｃ１０７ を介して、図４に示すようなクロック信号φＡ が入力され、トランジスタＭ１０２ 、Ｍ１０４ 、Ｍ１０６ 、Ｍ１０８ のゲート電極である多結晶シリコン膜４２３、４２５、４２７、４２９には、夫々、キャパシタンスＣ１０２ 、Ｃ１０４ 、Ｃ１０６ 、Ｃ１０８ を介して、クロック信号φＡ と逆相のクロック信号φＢ が入力される。また、トランジスタＭ１２０ のドレインであるＮ＋ 不純物拡散層４０９及びゲート電極である多結晶シリコン膜４２１は電源端子Ｎ１２０ に夫々接続されている。Ｐウェル領域４０３は、Ｐ＋ 不純物拡散層４０６を介して、接地端子Ｎ１２１ に接続されており、トランジスタＭ１２０ の基板電位はこのＰウェル領域４０３と同電位である。また、Ｐウェル領域４０４は、Ｐ＋ 不純物拡散層４０７を介して、トランジスタＭ１２０ のソースであるＮ＋ 不純物拡散層４１０及びトランジスタＭ１０１ のドレインであるＮ＋ 不純物拡散層４１１に夫々接続されており、トランジスタＭ１０１ 〜Ｍ１０４ の基板電位はこのＰウェル領域４０４と同電位である。さらに、Ｐウェル領域４０５は、Ｐ＋ 不純物拡散層４０８を介して、トランジスタＭ１０４ のソースであるＮ＋ 不純物拡散層４１５及びトランジスタＭ１０５ のドレインであるＮ＋ 不純物拡散層４１６に夫々接続されており、トランジスタＭ１０５ 〜Ｍ１０８ の基板電位はこのＰウェル領域４０５と同電位である。
【００３１】
以上に説明した参考例では、半導体昇圧回路を構成する８個のＭＯＳトランジスタＭ101〜Ｍ108の基板部を２つのグループに分割して形成したが、グループの数はこれに限定されるものではない。例えば、各段毎に基板部を分割して、８つのグループを形成することもできる。但し、分割をあまり細かくしすぎると、昇圧効率はよくなるが、素子の集積度を上げることができなくなるという問題が生じる。なお、上述した参考例では８段の回路構成としたが、段数は勿論これに限られるものではない。また、例えば、参考例のＮチャネルＭＯＳトランジスタＭ101〜Ｍ108を、Ｎウェル領域に形成したＰチャネルＭＯＳトランジスタに変更し、電源端子Ｎ120を接地して、負の高電圧発生回路（第１実施例）としてもよい。
【００３２】
次に、本発明の第２実施例を図３及び図５を参照して説明する。
【００３３】
図３に示すように、この第２実施例による半導体昇圧回路は、４つの回路ブロックＰＣＨ０１〜ＰＣＨ０４を縦列接続して構成している。各回路ブロックＰＣＨ０１〜ＰＣＨ０４は、ＰチャネルＭＯＳトランジスタＰ２０１ 、Ｐ２０２ を直列接続して構成され、トランジスタＰ２０１ のドレイン端子Ｎ２０１ には、キャパシタンスＣ２０１ を介して、図５に示すクロック信号φ１Ａが入力され、トランジスタＰ２０１ のゲート端子Ｎ２０３ には、キャパシタンスＣ２０２ を介して、クロック信号φ２Ａが入力され、トランジスタＰ２０２ のドレイン端子Ｎ２０２ には、キャパシタンスＣ２０３ を介して、クロック信号φ１Ｂが入力され、トランジスタＰ２０２ のゲート端子Ｎ２０５ には、キャパシタンスＣ２０４ を介して、クロック信号φ２Ｂが入力される。また、トランジスタＰ２０１ のソース端子Ｎ２０２ とゲート端子Ｎ２０３ との間にはＰチャネルＭＯＳトランジスタＰ２０３ が接続され、トランジスタＰ２０３ のゲート端子はトランジスタＰ２０１ のドレイン端子Ｎ２０１ に接続されている。また、トランジスタＰ２０２ のソース端子Ｎ２０４ とゲート端子Ｎ２０５ との間にはＰチャネルＭＯＳトランジスタＰ２０４ が接続され、トランジスタＰ２０４ のゲート端子はトランジスタＰ２０２ のドレイン端子Ｎ２０２ に接続されている。
【００３４】
また、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ２２０ 、Ｍ２２１ のドレイン端子及びゲート端子は電源端子Ｎ２２０ に夫々接続され、基板端子は接地端子Ｎ２２１ に夫々接続され、ソース端子は、回路ブロックＰＣＨ０１におけるトランジスタＰ２０１ 、Ｐ２０２ のドレイン端子Ｎ２０１ 、Ｎ２０２ に夫々接続されている。なお、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ２２０ 、Ｍ２２１ は、Ｎチャネルエンハンスメント型ＭＯＳトランジスタでもよい。
【００３５】
回路ブロックＰＣＨ０１、ＰＣＨ０２の４個のトランジスタＰ２０１ 〜Ｐ２０４ の基板端子は、共通のＮウェル領域からなる基板端子ＳＵＢ１ に接続され、基板端子ＳＵＢ１ は回路ブロックＰＣＨ０２のトランジスタＰ２０４ のソース端子（図示せず）に接続されている。一方、回路ブロックＰＣＨ０３、ＰＣＨ０４の４個のトランジスタＰ２０１ 〜Ｐ２０４ の基板端子は、やはり共通のＮウェル領域からなる基板端子ＳＵＢ２ に接続され、基板端子ＳＵＢ２ は回路ブロックＰＣＨ０４のトランジスタＰ２０４ のソース端子（図示せず）に接続されている。なお、ＳＵＢ１ とＳＵＢ２ とは互いに絶縁分離されている。
【００３６】
回路ブロックＰＣＨ０１のトランジスタＰ２０２ のソース端子Ｎ２０４ と回路ブロックＰＣＨ０２のトランジスタＰ２０１ のドレイン端子Ｎ２０１ 、回路ブロックＰＣＨ０２のトランジスタＰ２０２ のソース端子Ｎ２０４ と回路ブロックＰＣＨ０３のトランジスタＰ２０１ のドレイン端子Ｎ２０１ 、回路ブロックＰＣＨ０３のトランジスタＰ２０２ のソース端子Ｎ２０４ と回路ブロックＰＣＨ０４のトランジスタＰ２０１ のドレイン端子Ｎ２０１ とが夫々接続されて、４個の回路ブロックＰＣＨ０１〜ＰＣＨ０４が縦列接続されている。また、回路ブロックＰＣＨ０４のトランジスタＰ２０２ のソース端子は出力端子に接続され、出力電圧ＶＰＯＵＴを出力する。
【００３７】
次に、この第２実施例の半導体昇圧回路の動作を説明する。なお、以下の説明において、「しきい値電圧よりも小さい」とは、ゲートに比べソース又はドレインの電位が低いか、或いは、ゲートよりもソース又はドレインの電位は高いが、その差がしきい値電圧よりも小さいことを意味し、「しきい値電圧よりも大きい」とは、ゲートに比べソース又はドレインの電位が高く且つその差がしきい値電圧よりも大きいことを意味する。
【００３８】
まず、図５の期間（Ｉ）において、クロック信号φ１Ａはロー電位（“Ｌ”）、クロック信号φ２Ａ、φ１Ｂ、φ２Ｂは夫々ハイ電位（“Ｈ”）であり、図３に示す電源端子Ｎ２２０ からトランジスタＰ２０１ のドレイン端子Ｎ２０１ にトランジスタＭ２２０ を介して電流が流れ、キャパシタンスＣ２０１ に電荷が蓄積される。トランジスタＰ２０２ のドレイン端子Ｎ２０２ は、以前にクロック信号φ１Ｂが“Ｌ”であった時よりも（１）式に示すＶφ・Ｃ／（ Ｃ＋Ｃｓ ） （Ｖφはφ１Ａ、φ１Ｂの振幅）だけ高い電位である。このようにして、トランジスタＰ２０１ のドレイン端子Ｎ２０１ の電位とトランジスタＰ２０２ のドレイン端子Ｎ２０２ の電位との関係がトランジスタＰ２０３ のしきい値電圧よりも大きくなると、トランジスタＰ２０３ がオン状態となり、トランジスタＰ２０１ のゲート端子Ｎ２０３ とトランジスタＰ２０２ のドレイン端子Ｎ２０２ とは導通する。この時、トランジスタＰ２０１ のゲート端子Ｎ２０３ とドレイン端子Ｎ２０１ 又はソース端子Ｎ２０２ との電位の関係はトランジスタＰ２０１ のしきい値電圧よりも小さいためトランジスタＰ２０１ はオフ状態となる。また、トランジスタＰ２０２ 、Ｐ２０４ は、夫々、ゲート端子とドレイン端子又はソース端子との電位の関係がしきい値電圧よりも小さいためオフ状態である。
【００３９】
次に、期間（Ｉ）から期間（ＩＩ）に移行すると、クロック信号φ２Ａ、φ２Ｂは“Ｈ”のままで、クロック信号φ１Ａが“Ｌ”→“Ｈ”に、クロック信号φ１Ｂが“Ｈ”→“Ｌ”に夫々変化する。このため、トランジスタＰ２０３ のゲート端子Ｎ２０１ は“Ｌ”→“Ｈ”に、トランジスタＰ２０４ のゲート端子Ｎ２０２ は“Ｈ”→“Ｌ”になり、トランジスタＰ２０３ のゲート端子Ｎ２０１ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０３ との電位の関係がトランジスタＰ２０３ のしきい値電圧よりも小さくなった時点でトランジスタＰ２０３ はオン状態→オフ状態に変化する。また、トランジスタＰ２０４ のゲート端子Ｎ２０２ とドレイン端子Ｎ２０４ 又はソース端子Ｎ２０５ との電位の関係がトランジスタＰ２０４ のしきい値電圧よりも大きくなった時点でトランジスタＰ２０４ はオフ状態→オン状態に変化し、トランジスタＰ２０４ のドレイン端子Ｎ２０４ とソース端子Ｎ２０５ とが導通する。
【００４０】
次に、期間（ＩＩ）から期間（ＩＩＩ）に移行すると、クロック信号φ１Ａ、φ２Ｂは“Ｈ”、クロック信号φ１Ｂは“Ｌ”のままで、クロック信号φ２Ａが“Ｈ”→“Ｌ”に変化する。このため、トランジスタＰ２０１ のゲート端子Ｎ２０３ は“Ｈ”→“Ｌ”になり、トランジスタＰ２０１ のゲート端子Ｎ２０３ とドレイン端子Ｎ２０１ 又はソース端子Ｎ２０２ との電位の関係がトランジスタＰ２０１ のしきい値電圧よりも大きくなった時点で、トランジスタＰ２０１ はオフ状態→オン状態に変化し、トランジスタＰ２０１ のドレイン端子Ｎ２０１ からトランジスタＰ２０２ のドレイン端子Ｎ２０２ に電流が流れ、トランジスタＰ２０２ のドレイン端子Ｎ２０２ の電位が上昇する。
【００４１】
次に、期間（ＩＩＩ）から期間（ＩＶ）に移行すると、クロック信号φ１Ａ、φ２Ｂは“Ｈ”、クロック信号φ１Ｂは“Ｌ”のままで、クロック信号φ２Ａが“Ｌ”→“Ｈ”に変化する。このため、トランジスタＰ２０１ のゲート端子Ｎ２０３ は“Ｌ”→“Ｈ”になり、トランジスタＰ２０１ はオン状態→オフ状態に変化する。
【００４２】
次に、期間（ＩＶ）から期間（Ｖ）に移行すると、クロック信号φ２Ａ、φ２Ｂは“Ｈ”のままで、クロック信号φ１Ａが“Ｈ”→“Ｌ”に、クロック信号φ１Ｂが“Ｌ”→“Ｈ”に夫々変化する。このため、トランジスタＰ２０３ のゲート端子Ｎ２０１ は“Ｈ”→“Ｌ”に、トランジスタＰ２０４ のゲート端子Ｎ２０２ は“Ｌ”→“Ｈ”になり、トランジスタＰ２０３ のゲート端子Ｎ２０１ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０３ との電位の関係がトランジスタＰ２０３ のしきい値電圧よりも大きくなった時点で、トランジスタＰ２０３ はオフ状態→オン状態に変化し、トランジスタＰ２０３ のドレイン端子Ｎ２０２ とソース端子Ｎ２０３ とが導通する。また、トランジスタＰ２０４ のゲート端子Ｎ２０２ とドレイン端子Ｎ２０４ 又はソース端子Ｎ２０５ との電位の関係がトランジスタＰ２０４ のしきい値電圧よりも小さくなった時点で、トランジスタＰ２０４ はオン状態→オフ状態に変化する。
【００４３】
次に、期間（Ｖ）から期間（ＶＩ）に移行すると、クロック信号φ２Ａ、φ１Ｂは“Ｈ”、クロック信号φ１Ａは“Ｌ”のままで、クロック信号φ２Ｂが“Ｈ”→“Ｌ”に変化する。このため、トランジスタＰ２０２ のゲート端子Ｎ２０５ は“Ｈ”→“Ｌ”になり、トランジスタＰ２０２ のゲート端子Ｎ２０５ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０４ との電位の関係がトランジスタＰ２０２ のしきい値電圧よりも大きくなった時点で、トランジスタＰ２０２ はオフ状態→オン状態に変化し、トランジスタＰ２０２ のドレイン端子Ｎ２０２ からソース端子Ｎ２０４ に電流が流れ、トランジスタＰ２０２ のソース端子Ｎ２０４ の電位が上昇する。
【００４４】
次に、期間（ＶＩ）から期間（ＶＩＩ）に移行すると、クロック信号φ２Ａ、φ１Ｂは“Ｈ”、クロック信号φ１Ａは“Ｌ”のままで、クロック信号φ２Ｂが“Ｌ”→“Ｈ”に変化する。このため、トランジスタＰ２０２ のゲート端子Ｎ２０５ は“Ｌ”→“Ｈ”になり、トランジスタＰ２０２ のゲート端子Ｎ２０５ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０４ との電位の関係がトランジスタＰ２０２ のしきい値電圧よりも小さくなった時点で、トランジスタＰ２０２ はオン状態→オフ状態に変化する。
【００４５】
以上の動作において、例えば、トランジスタＰ２０１ 、Ｐ２０３ 、キャパシタンスＣ２０１ 、Ｃ２０２ に注目すると、ノードＮ２０１ が“Ｈ”で、ノードＮ２０２ 、Ｎ２０３ が“Ｌ”である時（期間（ＩＩＩ））にトランジスタＰ２０１ がオン状態となり、ノードＮ２０１ →ノードＮ２０２ に電流が供給され、ノードＮ２０２ は、トランジスタＰ２０１ がオン状態となる前に比べて電位が上昇する。そして、次にクロック信号φ１Ａが“Ｌ”、クロック信号φ１Ｂが“Ｈ”になり、ノードＮ２０１ が“Ｌ”、ノードＮ２０２ が“Ｈ”になる時（期間（Ｖ））に、トランジスタＰ２０３ がオン状態となり、ノードＮ２０２ とノードＮ２０３ とが導通するため、トランジスタＰ２０１ のソース−ゲート間の電位差は０となる。この時、ノードＮ２０２ に比べノードＮ２０１ の電位が低くなるが、トランジスタＰ２０１ がオフ状態となるため、ノードＮ２０２ →ノードＮ２０１ の電流は流れない。また、ノードＮ２０２ の電位は、トランジスタＰ２０１ がオン状態となっている時の電位に対し、（１）式に示すように、Ｖφ・Ｃ／（ Ｃ＋Ｃｓ ） 程度高い電位となるため、以前に“Ｈ”状態であったときよりも電位が上昇する。
【００４６】
以上の動作は回路ブロックＰＣＨ０２〜ＰＣＨ０４においても同様であり、後段になるに従い電位は正方向に上昇する。すなわち、この第２実施例の半導体昇圧回路は、ＰチャネルＭＯＳトランジスタを用いた正高電圧発生回路である。
【００４７】
なお、この第２実施例の半導体昇圧回路においては、例えば、トランジスタＰ２０１ 、Ｐ２０２ のソース又はドレインの電位に比べ基板端子ＳＵＢ１ の電位が高いため、基板バイアス効果によりしきい値電圧の絶対値が大きくなり、トランジスタＰ２０１ 、Ｐ２０２ がオン状態となりにくい、或いは、オン電流が小さくなる可能性があるが、全体としての基板電位をＳＵＢ１ 、ＳＵＢ２ の２つに分割することにより、基板バイアス効果によるしきい値電圧の増大を低く抑えている。この基板電位の分割を例えば４分割として、各回路ブロック毎に電位を制御するようにすれば、集積度の点では劣るが、基板バイアス効果によるしきい値電圧の増大をより低く抑えることができる。
【００４８】
この第２実施例の半導体昇圧回路では、次段への電荷の送り出し時の電圧降下を実質的に０とすることができるので、第１実施例の回路に比べてより大きな昇圧能力を示す。特に、０．８〜２．０Ｖ程度の電源電圧Ｖｄｄにおいて、その昇圧能力の差が顕著となる。例えば、０．８〜２．０Ｖ程度の電源電圧Ｖｄｄにおいて、所望の出力電圧を得ようとする場合、第１実施例の回路では、次段への電荷の送り出し時の電圧降下のために、昇圧回路の段数ｎを大きくする必要があるが、第２実施例の回路ではその必要がない。例えば、電源電圧Ｖｄｄが２．０Ｖの場合において、第１実施例の回路では、出力電圧ＶＰＯＵＴとして２３Ｖを得るために必要な昇圧回路の段数ｎは２０段であるが、第２実施例の回路では１２段でよい。
【００４９】
一方、第１実施例の回路は、第２実施例の回路に比べて構成が簡単であり、また、必要なクロック信号も２種類で済むという利点を有する。
【００５０】
以上、本発明を実施例につき説明したが、本発明は上述の実施例に限定されるものではない。例えば、昇圧回路の段数は、上述した実施例のものに限られず、昇圧電圧や回路規模などに応じて任意に設定が可能である。また、昇圧回路を構成するトランジスタとして、参考例ではＮチャネルディプレッション型ＭＯＳトランジスタＭ101〜Ｍ108を用いた例を、第２実施例ではＰチャネルＭＯＳトランジスタＰ201〜Ｐ204を用いた例を夫々示したが、これらのトランジスタとしては、Ｎチャネルエンハンスメント型ＭＯＳトランジスタなど、他のトランジスタを使用してもよい。例えば、第２実施例のＰチャネルＭＯＳトランジスタＰ201〜Ｐ204を、Ｐウェル領域に形成したＮチャネルＭＯＳトランジスタに変更して、第１実施例と同様に、負の高電圧発生回路としてもよい。
【００５１】
【発明の効果】
本発明によれば、昇圧回路を構成するＭＯＳトランジスタの基板端子をグループ化して形成し、そのグループ毎に異なる電位に制御することにより、基板バイアス効果を防止することができるので、高い昇圧能力を得ることができるとともに回路面積の増加を最小限に抑えることができる。
【００５２】
また、低電源電圧においても高い昇圧能力を得ることができる。
【００５３】
更に、従来と同一の昇圧能力を得る場合、従来に比べて昇圧回路の段数を減少することができる。
【図面の簡単な説明】
【図１】参考例に係る半導体昇圧回路の構成を示す回路図である。
【図２】参考例に係る半導体昇圧回路の素子構造を示す概略断面図である。
【図３】本発明の第２実施例による半導体昇圧回路の構成を示す回路図である。
【図４】参考例に係る半導体昇圧回路のクロックタイミングを示す波形図である。
【図５】本発明の第２実施例による半導体昇圧回路のクロックタイミングを示す波形図である。
【図６】従来の半導体昇圧回路の構成を示す回路図である。
【図７】従来の半導体昇圧回路の素子構造を示す概略断面図である。
【符号の説明】
Ｐ２０１ 〜Ｐ２０４ ＰチャネルＭＯＳトランジスタ
Ｍ１０１ 〜Ｍ１０８ 、Ｍ１２０ 、Ｍ１２１ 、Ｍ２２０ 、Ｍ２２１ Ｎチャネルディプレッション型ＭＯＳトランジスタ
Ｃ１０１ 〜Ｃ１０８ 、Ｃ２０１ 〜Ｃ２０４ キャパシタンス
Ｖｐｏｕｔ 出力電圧
φ１Ａ、φ１Ｂ、φ２Ａ、φ２Ｂ、φＡ 、φＢ クロック信号
Ｎ１００ 〜Ｎ１０７ 、Ｎ１２０ 、Ｎ１２１ 、Ｎ２０１ 〜Ｎ２０５ 、Ｎ２２０ 〜Ｎ２２１ ノード
ＳＵＢ１ 、ＳＵＢ２ 基板端子
ＰＣＨ０１、ＰＣＨ０２、ＰＣＨ０３、ＰＣＨ０４ 回路ブロック
４０１ Ｐ型半導体基板
４０２ Ｎウェル領域
４０３〜４０５ Ｐウェル領域
４０９、４１０、４１１〜４２０ Ｎ＋ 不純物拡散層
４０６〜４０８ Ｐ＋ 不純物拡散層
４２１〜４２９ 多結晶シリコン
【産業上の利用分野】
本発明は、例えば、ＥＥＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ） やフラッシュメモリに用いられるチャージポンプ回路等の半導体昇圧回路に関するものである。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭやフラッシュメモリなどの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源化に伴って、集積回路の内部で電圧の昇圧が行われるようになってきており、このために、コッククロフト・ウォルトン回路やチャージポンプ回路などの半導体昇圧回路が用いられる。
【０００３】
図６に、従来の半導体昇圧回路の構成を示す。
【０００４】
図６に示すように、８個のＮチャネルＭＯＳトランジスタＭ１ 〜Ｍ８ が直列接続されて８段の昇圧回路を構成している。各トランジスタＭ１ 〜Ｍ８ のゲート端子はドレイン端子（ノードＮ０ 〜Ｎ７ で表される。）に夫々接続されており、ドレイン端子Ｎ０ 、Ｎ２ 、Ｎ４ 、Ｎ６ には、キャパシタンスＣ１ 、Ｃ３ 、Ｃ５ 、Ｃ７ を介して、図４に示すようなクロック信号φＡ が入力され、ドレイン端子Ｎ１ 、Ｎ３ 、Ｎ５ 、Ｎ７ には、キャパシタンスＣ２ 、Ｃ４ 、Ｃ６ 、Ｃ８ を介して、クロック信号φＡ と逆相のクロック信号φＢ が入力される。また、トランジスタＭ１ 〜Ｍ８ の基板端子は接地端子（ノードＮ２１で表される。）に接続されている。また、ＮチャネルＭＯＳトランジスタＭ２０、Ｍ２１のドレイン端子及びゲート端子は入力端子（ノードＮ２０で表される。）に接続され、基板端子は接地端子Ｎ２１に接続されている。
【０００５】
すなわち、ノードＮ０ はトランジスタＭ２０のソース端子、トランジスタＭ１ のドレイン端子並びにゲート端子及びキャパシタンスＣ１ の一端に夫々接続され、ノードＮ１ はトランジスタＭ２１のソース端子、トランジスタＭ２ のドレイン端子並びにゲート端子、トランジスタＭ１ のソース端子及びキャパシタンスＣ２ の一端に夫々接続され、ノードＮ２ はトランジスタＭ３ のドレイン端子並びにゲート端子、トランジスタＭ２ のソース端子及びキャパシタンスＣ３ の一端に夫々接続され、ノードＮ３ はトランジスタＭ４ のドレイン端子並びにゲート端子、トランジスタＭ３ のソース端子及びキャパシタンスＣ４ の一端に夫々接続され、ノードＮ４ はトランジスタＭ５ のドレイン端子並びにゲート端子、トランジスタＭ４ のソース端子及びキャパシタンスＣ５ の一端に夫々接続され、ノードＮ５ はトランジスタＭ６ のドレイン端子並びにゲート端子、トランジスタＭ５ のソース端子及びキャパシタンスＣ６ の一端に夫々接続され、ノードＮ６ はトランジスタＭ７ のドレイン端子並びにゲート端子、トランジスタＭ６ のソース端子及びキャパシタンスＣ７ の一端に夫々接続され、ノードＮ７ はトランジスタＭ８ のドレイン端子並びにゲート端子、トランジスタＭ７ のソース端子及びキャパシタンスＣ８ の一端に夫々接続されている。また、この半導体昇圧回路の出力端子（ノードＮ８ で表される。）は、ＭＯＳトランジスタＭ８ のソース端子に接続されている。
【０００６】
このような半導体昇圧回路の出力電圧ＶＰＯＵＴは、例えば “Ａｎａｌｙｓｉｓ ａｎｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｏｎ−Ｃｈｉｐ Ｈｉｇｈ−ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｏｒ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｕｓｅ ｉｎ ＥＥＰＲＯＭ Ｃｉｒｃｕｉｔｓ” （ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ｖｏｌ．２４， Ｎｏ．５， ＯＣＴＯＢＥＲ １９８９） に記載されているように、以下に示すような式で表される。
Ｖφ ：クロックの振幅電圧
ｆ ：クロック周波数
Ｃ ：クロック信号へのカップリング容量
Ｃｓ ：昇圧回路の各段での寄生容量
ｎ ：昇圧回路の段数（１段の構成要素は、ＭＯＳトランジスタ１個とキャパシタ１個）
ＶＰＯＵＴ：昇圧回路の最終段での出力電圧
ＩＯＵＴ ：出力段での負荷電流
ＶｔＯ ：基板バイアスがない時のしきい値電圧
Ｖｂｓ ：基板バイアス電圧（ソースと基板又はウェルとの電位差）
φｆ ：フェルミポテンシャル
Ｋｎ ：基板バイアス係数
【０００７】
（１）式から、負荷電流ＩＯＵＴ が０、容量比Ｃ／（ Ｃ＋Ｃｓ ） が１、クロックの振幅電圧Ｖφが電源電圧Ｖｄｄに等しいとすると、１段当たりに昇圧される電圧は、
Ｖｄｄ−Ｖｔ …（３）
となる。
【０００８】
（３）式から、出力電圧ＶＰＯＵＴは、各ＭＯＳトランジスタのしきい値電圧Ｖｔ と電源電圧Ｖｄｄとのマージンに影響されることが分かり、特に、Ｖｔ ≧Ｖｄｄとなると、その段では昇圧されないことが分かる。すなわち、しきい値電圧Ｖｔ が大きくなると、１段当たりに昇圧される電圧は小さくなるか又は０になるため、昇圧回路の段数ｎを増やしても出力電圧ＶＰＯＵＴは上昇しにくくなるか或いは全く上昇しなくなる。例えば、図６のＭＯＳトランジスタＭ８ のソース電位は出力電圧ＶＰＯＵＴ、基板電位は０Ｖであるので、基板バイアス電圧Ｖｂｓは出力電圧ＶＰＯＵＴと等しい。ここで、図６の昇圧回路は正高電圧発生用であるので、出力電圧ＶＰＯＵＴは正の値をとる。従って、ＭＯＳトランジスタＭ８ のしきい値電圧は非常に大きくなり、昇圧効率が悪くなる。この問題は、特に、しきい値電圧Ｖｔ と電源電圧Ｖｄｄとのマージンが小さい低電源電圧動作時に顕著になる。
【０００９】
【発明が解決しようとする課題】
従来の昇圧回路においては、図６に示すように、ＭＯＳトランジスタＭ１ 〜Ｍ８ の基板端子は全て接地電位となっている。すなわち、ＭＯＳトランジスタＭ１ 〜Ｍ８ は、図７に示すように、Ｐ型半導体基板４５１に形成されたソース／ドレイン４５４〜４６２とゲート４６４〜４７１とで夫々構成されており、基板端子は、半導体基板４５１のＰ＋ 拡散層４５２を介して接地端子Ｎ２１に接続されている。なお、４５３はＭＯＳトランジスタ２０のドレイン、４６３はＭＯＳトランジスタ２０のゲートである。
【００１０】
このため、より後段のＭＯＳトランジスタになる程、ソース端子の電位が高くなり、ソースと基板部との電位差が大きくなって、いわゆる基板バイアス効果により、しきい値電圧Ｖｔ が上昇し、出力電圧ＶＰＯＵＴが、このしきい値電圧Ｖｔ の上昇により制限されるという問題があった。
【００１１】
そこで、本発明の目的は、従来よりも高い出力電圧が得られ、また、低電源電圧でも効率よく昇圧可能な半導体昇圧回路を提供することである。
【００１２】
【課題を解決するための手段】
本発明に係る第１の半導体昇圧回路は、負高電圧発生のための半導体昇圧回路であって、各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスとを備え、前記第１のＭＯＳトランジスタを介して各段が直列接続されており、前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、前記グループは、後段側ほど負の高電圧に制御されており、前記第１のＭＯＳトランジスタの基板部は、その第１のＭＯＳトランジスタが属するグループのうち昇圧された電圧が正の側に最も高い前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に接続されていることを特徴とする。
【００１４】
第１の半導体昇圧回路の一態様では、各段が、前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、を更に有し、前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されている。
【００１６】
本発明に係る第２の半導体昇圧回路は、負高電圧発生のための半導体昇圧回路であって、各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、を備え、前記第１のＭＯＳトランジスタを介して各段が直列接続されており、前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、前記グループは、後段側ほど負の高電圧に制御されており、前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする。
【００１７】
本発明に係る第３の半導体昇圧回路は、正高電圧発生のための半導体昇圧回路であって、各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、を備え、前記第１のＭＯＳトランジスタを介して各段が直列接続されており、前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、前記グループは、後段側ほど正の高電圧に制御されており、前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする。
【００２１】
【作用】
本発明においては、昇圧回路を構成するＭＯＳトランジスタの基板部をグループ毎に分割して形成し、そのグループ毎に独立に電位を制御できるように構成したので、ＭＯＳトランジスタの基板部をグループ毎に異なる電位に固定することができ、従って、基板バイアス効果によるＭＯＳトランジスタのしきい値電圧の上昇を抑制することができて、従来の昇圧回路よりも出力電圧を高くできる。
【００２２】
【実施例】
以下、本発明を実施例につき図１〜図５を参照しながら説明する。
【００２３】
図１に本発明の参考例に係る半導体昇圧回路の構成を示す。
【００２４】
図１に示すように、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ101〜Ｍ108が直列接続されて８段の昇圧回路を構成している。すなわち、トランジスタＭ101、Ｍ102、Ｍ103、Ｍ104、Ｍ105、Ｍ106、Ｍ107、Ｍ108で各段が構成される。各トランジスタＭ101〜Ｍ108のゲート端子はドレイン端子（ノードＮ100〜Ｎ107で表される。）に夫々接続されており、ドレイン端子Ｎ100、Ｎ102、Ｎ104、Ｎ106には、キャパシタンスＣ101、Ｃ103、Ｃ105、Ｃ107を介して、図４に示すようなクロック信号φAが入力され、ドレイン端子Ｎ101、Ｎ103、Ｎ105、Ｎ107には、キャパシタンスＣ102、Ｃ104、Ｃ106、Ｃ108を介して、クロック信号φAと逆相のクロック信号φBが入力される。また、ＮチャネルＭＯＳトランジスタＭ120、Ｍ121のドレイン端子及びゲート端子は入力端子（ノードＮ120で表される。）に接続され、基板端子は接地端子（ノードＮ121で表される。）に接続されている。
【００２５】
また、トランジスタＭ１０１ 〜Ｍ１０８ の基板端子は、後述するように、トランジスタＭ１０１ 〜Ｍ１０４ とトランジスタＭ１０５ 〜Ｍ１０８ との２つのグループに分割され、トランジスタＭ１０１ 〜Ｍ１０４ の基板端子は、トランジスタＭ１０１ のドレイン端子Ｎ１００ に、トランジスタＭ１０５ 〜Ｍ１０８ の基板端子は、トランジスタＭ１０５ のドレイン端子Ｎ１０４ に夫々接続されている。
【００２６】
すなわち、ノードＮ１００ はトランジスタＭ１２０ のソース端子、トランジスタＭ１０１ のドレイン端子並びにゲート端子、キャパシタンスＣ１０１ の一端及びトランジスタＭ１０１ 〜Ｍ１０４ の基板端子に夫々接続され、ノードＮ１０１ はトランジスタＭ１２１ のソース端子、トランジスタＭ１０２ のドレイン端子並びにゲート端子、トランジスタＭ１０１ のソース端子及びキャパシタンスＣ１０２ の一端に夫々接続され、ノードＮ１０２ はトランジスタＭ１０３ のドレイン端子並びにゲート端子、トランジスタＭ１０２ のソース端子及びキャパシタンスＣ１０３ の一端に夫々接続され、ノードＮ１０３ はトランジスタＭ１０４ のドレイン端子並びにゲート端子、トランジスタＭ１０３ のソース端子及びキャパシタンスＣ１０４ の一端に夫々接続され、ノードＮ１０４ はトランジスタＭ１０５ のドレイン端子並びにゲート端子、トランジスタＭ１０４ のソース端子、キャパシタンスＣ１０５ の一端及びトランジスタＭ１０５ 〜Ｍ１０８ の基板端子に夫々接続され、ノードＮ１０５ はトランジスタＭ１０６ のドレイン端子並びにゲート端子、トランジスタＭ１０５ のソース端子及びキャパシタンスＣ１０６ の一端に夫々接続され、ノードＮ１０６ はトランジスタＭ１０７ のドレイン端子並びにゲート端子、トランジスタＭ１０６ のソース端子及びキャパシタンスＣ１０７ の一端に夫々接続され、ノードＮ１０７ はトランジスタＭ１０８ のドレイン端子並びにゲート端子、トランジスタＭ１０７ のソース端子及びキャパシタンスＣ１０８ の一端に夫々接続されている。また、この半導体昇圧回路の出力端子はトランジスタＭ１０８ のソース端子に接続されている。
【００２７】
この構成において、トランジスタＭ101〜Ｍ108の基板端子は、トランジスタＭ101〜Ｍ104の基板端子のグループとトランジスタＭ105〜Ｍ108の基板端子のグループとに分割され、トランジスタＭ101〜Ｍ104の基板端子はトランジスタＭ101のドレイン端子Ｎ100に接続され、トランジスタＭ105〜Ｍ108の基板端子はトランジスタＭ105のドレイン端子Ｎ104に接続されている。このため、図６の従来の昇圧回路と比較すると、本参考例回路のトランジスタＭ101〜Ｍ107の基板バイアス電圧Ｖbsの方が夫々従来回路のトランジスタＭ1〜Ｍ7の基板バイアス電圧Ｖbsよりも小さく、従って、本参考例回路のトランジスタＭ105〜Ｍ108のしきい値電圧Ｖtの方が夫々従来回路のトランジスタＭ5〜Ｍ8のしきい値電圧Ｖtよりも小さい。この結果、本参考例回路は従来回路よりも昇圧能力が向上し、高い出力電圧が得られるとともに、同一の出力電圧を得るためには従来よりも段数を減少することができる。また、各段におけるしきい値電圧Ｖtが小さくなることにより、昇圧可能な電源電圧Ｖddの下限が小さくなり、低電源電圧での駆動が可能となる。
【００２８】
次に、図１に示した昇圧回路の素子構造を図２を参照しながら説明する。
【００２９】
図２に示すように、Ｐ型半導体基板４０１に形成されたＮウェル領域４０２にＰウェル領域４０３、４０４、４０５が夫々形成されている。Ｐウェル領域４０３には、Ｐ＋ 不純物拡散層４０６及びＮ＋ 不純物拡散層４０９、４１０が夫々形成されるとともに、ドレイン／ソースであるＮ＋ 不純物拡散層４０９、４１０の間のチャネル領域上に、ゲート酸化膜（図示せず）を介して、ゲート電極である多結晶シリコン膜４２１が形成され、トランジスタＭ１２０ が構成されている。また、Ｐウェル領域４０４には、Ｐ＋ 不純物拡散層４０７及びＮ＋ 不純物拡散層４１１〜４１５が夫々形成されるとともに、各トランジスタのドレイン又はソースを構成するＮ＋ 不純物拡散層４１１〜４１５の間の各チャネル領域上に、ゲート酸化膜（図示せず）を介して、各トランジスタのゲート電極である多結晶シリコン膜４２２〜４２５が夫々形成され、４個のトランジスタＭ１０１ 〜Ｍ１０４ が構成されている。さらに、Ｐウェル領域４０５には、Ｐ＋ 不純物拡散層４０８及びＮ＋ 不純物拡散層４１６〜４２０が夫々形成されるとともに、各トランジスタのドレイン又はソースを構成するＮ＋ 不純物拡散層４１６〜４２０の間の各チャネル領域上に、ゲート酸化膜（図示せず）を介して、各トランジスタのゲート電極である多結晶シリコン膜４２６〜４２９が夫々形成され、４個のトランジスタＭ１０５ 〜Ｍ１０８ が構成されている。
【００３０】
トランジスタＭ１０１ 〜Ｍ１０４ のゲート電極である多結晶シリコン膜４２２〜４２５はＮ＋ 不純物拡散層４１１〜４１４に夫々接続され、トランジスタＭ１０５ 〜Ｍ１０８ のゲート電極である多結晶シリコン膜４２６〜４２９はＮ＋ 不純物拡散層４１６〜４１９に夫々接続されている。また、トランジスタＭ１０１ 、Ｍ１０３ 、Ｍ１０５ 、Ｍ１０７ のゲート電極である多結晶シリコン膜４２２、４２４、４２６、４２８には、夫々、キャパシタンスＣ１０１ 、Ｃ１０３ 、Ｃ１０５ 、Ｃ１０７ を介して、図４に示すようなクロック信号φＡ が入力され、トランジスタＭ１０２ 、Ｍ１０４ 、Ｍ１０６ 、Ｍ１０８ のゲート電極である多結晶シリコン膜４２３、４２５、４２７、４２９には、夫々、キャパシタンスＣ１０２ 、Ｃ１０４ 、Ｃ１０６ 、Ｃ１０８ を介して、クロック信号φＡ と逆相のクロック信号φＢ が入力される。また、トランジスタＭ１２０ のドレインであるＮ＋ 不純物拡散層４０９及びゲート電極である多結晶シリコン膜４２１は電源端子Ｎ１２０ に夫々接続されている。Ｐウェル領域４０３は、Ｐ＋ 不純物拡散層４０６を介して、接地端子Ｎ１２１ に接続されており、トランジスタＭ１２０ の基板電位はこのＰウェル領域４０３と同電位である。また、Ｐウェル領域４０４は、Ｐ＋ 不純物拡散層４０７を介して、トランジスタＭ１２０ のソースであるＮ＋ 不純物拡散層４１０及びトランジスタＭ１０１ のドレインであるＮ＋ 不純物拡散層４１１に夫々接続されており、トランジスタＭ１０１ 〜Ｍ１０４ の基板電位はこのＰウェル領域４０４と同電位である。さらに、Ｐウェル領域４０５は、Ｐ＋ 不純物拡散層４０８を介して、トランジスタＭ１０４ のソースであるＮ＋ 不純物拡散層４１５及びトランジスタＭ１０５ のドレインであるＮ＋ 不純物拡散層４１６に夫々接続されており、トランジスタＭ１０５ 〜Ｍ１０８ の基板電位はこのＰウェル領域４０５と同電位である。
【００３１】
以上に説明した参考例では、半導体昇圧回路を構成する８個のＭＯＳトランジスタＭ101〜Ｍ108の基板部を２つのグループに分割して形成したが、グループの数はこれに限定されるものではない。例えば、各段毎に基板部を分割して、８つのグループを形成することもできる。但し、分割をあまり細かくしすぎると、昇圧効率はよくなるが、素子の集積度を上げることができなくなるという問題が生じる。なお、上述した参考例では８段の回路構成としたが、段数は勿論これに限られるものではない。また、例えば、参考例のＮチャネルＭＯＳトランジスタＭ101〜Ｍ108を、Ｎウェル領域に形成したＰチャネルＭＯＳトランジスタに変更し、電源端子Ｎ120を接地して、負の高電圧発生回路（第１実施例）としてもよい。
【００３２】
次に、本発明の第２実施例を図３及び図５を参照して説明する。
【００３３】
図３に示すように、この第２実施例による半導体昇圧回路は、４つの回路ブロックＰＣＨ０１〜ＰＣＨ０４を縦列接続して構成している。各回路ブロックＰＣＨ０１〜ＰＣＨ０４は、ＰチャネルＭＯＳトランジスタＰ２０１ 、Ｐ２０２ を直列接続して構成され、トランジスタＰ２０１ のドレイン端子Ｎ２０１ には、キャパシタンスＣ２０１ を介して、図５に示すクロック信号φ１Ａが入力され、トランジスタＰ２０１ のゲート端子Ｎ２０３ には、キャパシタンスＣ２０２ を介して、クロック信号φ２Ａが入力され、トランジスタＰ２０２ のドレイン端子Ｎ２０２ には、キャパシタンスＣ２０３ を介して、クロック信号φ１Ｂが入力され、トランジスタＰ２０２ のゲート端子Ｎ２０５ には、キャパシタンスＣ２０４ を介して、クロック信号φ２Ｂが入力される。また、トランジスタＰ２０１ のソース端子Ｎ２０２ とゲート端子Ｎ２０３ との間にはＰチャネルＭＯＳトランジスタＰ２０３ が接続され、トランジスタＰ２０３ のゲート端子はトランジスタＰ２０１ のドレイン端子Ｎ２０１ に接続されている。また、トランジスタＰ２０２ のソース端子Ｎ２０４ とゲート端子Ｎ２０５ との間にはＰチャネルＭＯＳトランジスタＰ２０４ が接続され、トランジスタＰ２０４ のゲート端子はトランジスタＰ２０２ のドレイン端子Ｎ２０２ に接続されている。
【００３４】
また、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ２２０ 、Ｍ２２１ のドレイン端子及びゲート端子は電源端子Ｎ２２０ に夫々接続され、基板端子は接地端子Ｎ２２１ に夫々接続され、ソース端子は、回路ブロックＰＣＨ０１におけるトランジスタＰ２０１ 、Ｐ２０２ のドレイン端子Ｎ２０１ 、Ｎ２０２ に夫々接続されている。なお、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ２２０ 、Ｍ２２１ は、Ｎチャネルエンハンスメント型ＭＯＳトランジスタでもよい。
【００３５】
回路ブロックＰＣＨ０１、ＰＣＨ０２の４個のトランジスタＰ２０１ 〜Ｐ２０４ の基板端子は、共通のＮウェル領域からなる基板端子ＳＵＢ１ に接続され、基板端子ＳＵＢ１ は回路ブロックＰＣＨ０２のトランジスタＰ２０４ のソース端子（図示せず）に接続されている。一方、回路ブロックＰＣＨ０３、ＰＣＨ０４の４個のトランジスタＰ２０１ 〜Ｐ２０４ の基板端子は、やはり共通のＮウェル領域からなる基板端子ＳＵＢ２ に接続され、基板端子ＳＵＢ２ は回路ブロックＰＣＨ０４のトランジスタＰ２０４ のソース端子（図示せず）に接続されている。なお、ＳＵＢ１ とＳＵＢ２ とは互いに絶縁分離されている。
【００３６】
回路ブロックＰＣＨ０１のトランジスタＰ２０２ のソース端子Ｎ２０４ と回路ブロックＰＣＨ０２のトランジスタＰ２０１ のドレイン端子Ｎ２０１ 、回路ブロックＰＣＨ０２のトランジスタＰ２０２ のソース端子Ｎ２０４ と回路ブロックＰＣＨ０３のトランジスタＰ２０１ のドレイン端子Ｎ２０１ 、回路ブロックＰＣＨ０３のトランジスタＰ２０２ のソース端子Ｎ２０４ と回路ブロックＰＣＨ０４のトランジスタＰ２０１ のドレイン端子Ｎ２０１ とが夫々接続されて、４個の回路ブロックＰＣＨ０１〜ＰＣＨ０４が縦列接続されている。また、回路ブロックＰＣＨ０４のトランジスタＰ２０２ のソース端子は出力端子に接続され、出力電圧ＶＰＯＵＴを出力する。
【００３７】
次に、この第２実施例の半導体昇圧回路の動作を説明する。なお、以下の説明において、「しきい値電圧よりも小さい」とは、ゲートに比べソース又はドレインの電位が低いか、或いは、ゲートよりもソース又はドレインの電位は高いが、その差がしきい値電圧よりも小さいことを意味し、「しきい値電圧よりも大きい」とは、ゲートに比べソース又はドレインの電位が高く且つその差がしきい値電圧よりも大きいことを意味する。
【００３８】
まず、図５の期間（Ｉ）において、クロック信号φ１Ａはロー電位（“Ｌ”）、クロック信号φ２Ａ、φ１Ｂ、φ２Ｂは夫々ハイ電位（“Ｈ”）であり、図３に示す電源端子Ｎ２２０ からトランジスタＰ２０１ のドレイン端子Ｎ２０１ にトランジスタＭ２２０ を介して電流が流れ、キャパシタンスＣ２０１ に電荷が蓄積される。トランジスタＰ２０２ のドレイン端子Ｎ２０２ は、以前にクロック信号φ１Ｂが“Ｌ”であった時よりも（１）式に示すＶφ・Ｃ／（ Ｃ＋Ｃｓ ） （Ｖφはφ１Ａ、φ１Ｂの振幅）だけ高い電位である。このようにして、トランジスタＰ２０１ のドレイン端子Ｎ２０１ の電位とトランジスタＰ２０２ のドレイン端子Ｎ２０２ の電位との関係がトランジスタＰ２０３ のしきい値電圧よりも大きくなると、トランジスタＰ２０３ がオン状態となり、トランジスタＰ２０１ のゲート端子Ｎ２０３ とトランジスタＰ２０２ のドレイン端子Ｎ２０２ とは導通する。この時、トランジスタＰ２０１ のゲート端子Ｎ２０３ とドレイン端子Ｎ２０１ 又はソース端子Ｎ２０２ との電位の関係はトランジスタＰ２０１ のしきい値電圧よりも小さいためトランジスタＰ２０１ はオフ状態となる。また、トランジスタＰ２０２ 、Ｐ２０４ は、夫々、ゲート端子とドレイン端子又はソース端子との電位の関係がしきい値電圧よりも小さいためオフ状態である。
【００３９】
次に、期間（Ｉ）から期間（ＩＩ）に移行すると、クロック信号φ２Ａ、φ２Ｂは“Ｈ”のままで、クロック信号φ１Ａが“Ｌ”→“Ｈ”に、クロック信号φ１Ｂが“Ｈ”→“Ｌ”に夫々変化する。このため、トランジスタＰ２０３ のゲート端子Ｎ２０１ は“Ｌ”→“Ｈ”に、トランジスタＰ２０４ のゲート端子Ｎ２０２ は“Ｈ”→“Ｌ”になり、トランジスタＰ２０３ のゲート端子Ｎ２０１ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０３ との電位の関係がトランジスタＰ２０３ のしきい値電圧よりも小さくなった時点でトランジスタＰ２０３ はオン状態→オフ状態に変化する。また、トランジスタＰ２０４ のゲート端子Ｎ２０２ とドレイン端子Ｎ２０４ 又はソース端子Ｎ２０５ との電位の関係がトランジスタＰ２０４ のしきい値電圧よりも大きくなった時点でトランジスタＰ２０４ はオフ状態→オン状態に変化し、トランジスタＰ２０４ のドレイン端子Ｎ２０４ とソース端子Ｎ２０５ とが導通する。
【００４０】
次に、期間（ＩＩ）から期間（ＩＩＩ）に移行すると、クロック信号φ１Ａ、φ２Ｂは“Ｈ”、クロック信号φ１Ｂは“Ｌ”のままで、クロック信号φ２Ａが“Ｈ”→“Ｌ”に変化する。このため、トランジスタＰ２０１ のゲート端子Ｎ２０３ は“Ｈ”→“Ｌ”になり、トランジスタＰ２０１ のゲート端子Ｎ２０３ とドレイン端子Ｎ２０１ 又はソース端子Ｎ２０２ との電位の関係がトランジスタＰ２０１ のしきい値電圧よりも大きくなった時点で、トランジスタＰ２０１ はオフ状態→オン状態に変化し、トランジスタＰ２０１ のドレイン端子Ｎ２０１ からトランジスタＰ２０２ のドレイン端子Ｎ２０２ に電流が流れ、トランジスタＰ２０２ のドレイン端子Ｎ２０２ の電位が上昇する。
【００４１】
次に、期間（ＩＩＩ）から期間（ＩＶ）に移行すると、クロック信号φ１Ａ、φ２Ｂは“Ｈ”、クロック信号φ１Ｂは“Ｌ”のままで、クロック信号φ２Ａが“Ｌ”→“Ｈ”に変化する。このため、トランジスタＰ２０１ のゲート端子Ｎ２０３ は“Ｌ”→“Ｈ”になり、トランジスタＰ２０１ はオン状態→オフ状態に変化する。
【００４２】
次に、期間（ＩＶ）から期間（Ｖ）に移行すると、クロック信号φ２Ａ、φ２Ｂは“Ｈ”のままで、クロック信号φ１Ａが“Ｈ”→“Ｌ”に、クロック信号φ１Ｂが“Ｌ”→“Ｈ”に夫々変化する。このため、トランジスタＰ２０３ のゲート端子Ｎ２０１ は“Ｈ”→“Ｌ”に、トランジスタＰ２０４ のゲート端子Ｎ２０２ は“Ｌ”→“Ｈ”になり、トランジスタＰ２０３ のゲート端子Ｎ２０１ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０３ との電位の関係がトランジスタＰ２０３ のしきい値電圧よりも大きくなった時点で、トランジスタＰ２０３ はオフ状態→オン状態に変化し、トランジスタＰ２０３ のドレイン端子Ｎ２０２ とソース端子Ｎ２０３ とが導通する。また、トランジスタＰ２０４ のゲート端子Ｎ２０２ とドレイン端子Ｎ２０４ 又はソース端子Ｎ２０５ との電位の関係がトランジスタＰ２０４ のしきい値電圧よりも小さくなった時点で、トランジスタＰ２０４ はオン状態→オフ状態に変化する。
【００４３】
次に、期間（Ｖ）から期間（ＶＩ）に移行すると、クロック信号φ２Ａ、φ１Ｂは“Ｈ”、クロック信号φ１Ａは“Ｌ”のままで、クロック信号φ２Ｂが“Ｈ”→“Ｌ”に変化する。このため、トランジスタＰ２０２ のゲート端子Ｎ２０５ は“Ｈ”→“Ｌ”になり、トランジスタＰ２０２ のゲート端子Ｎ２０５ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０４ との電位の関係がトランジスタＰ２０２ のしきい値電圧よりも大きくなった時点で、トランジスタＰ２０２ はオフ状態→オン状態に変化し、トランジスタＰ２０２ のドレイン端子Ｎ２０２ からソース端子Ｎ２０４ に電流が流れ、トランジスタＰ２０２ のソース端子Ｎ２０４ の電位が上昇する。
【００４４】
次に、期間（ＶＩ）から期間（ＶＩＩ）に移行すると、クロック信号φ２Ａ、φ１Ｂは“Ｈ”、クロック信号φ１Ａは“Ｌ”のままで、クロック信号φ２Ｂが“Ｌ”→“Ｈ”に変化する。このため、トランジスタＰ２０２ のゲート端子Ｎ２０５ は“Ｌ”→“Ｈ”になり、トランジスタＰ２０２ のゲート端子Ｎ２０５ とドレイン端子Ｎ２０２ 又はソース端子Ｎ２０４ との電位の関係がトランジスタＰ２０２ のしきい値電圧よりも小さくなった時点で、トランジスタＰ２０２ はオン状態→オフ状態に変化する。
【００４５】
以上の動作において、例えば、トランジスタＰ２０１ 、Ｐ２０３ 、キャパシタンスＣ２０１ 、Ｃ２０２ に注目すると、ノードＮ２０１ が“Ｈ”で、ノードＮ２０２ 、Ｎ２０３ が“Ｌ”である時（期間（ＩＩＩ））にトランジスタＰ２０１ がオン状態となり、ノードＮ２０１ →ノードＮ２０２ に電流が供給され、ノードＮ２０２ は、トランジスタＰ２０１ がオン状態となる前に比べて電位が上昇する。そして、次にクロック信号φ１Ａが“Ｌ”、クロック信号φ１Ｂが“Ｈ”になり、ノードＮ２０１ が“Ｌ”、ノードＮ２０２ が“Ｈ”になる時（期間（Ｖ））に、トランジスタＰ２０３ がオン状態となり、ノードＮ２０２ とノードＮ２０３ とが導通するため、トランジスタＰ２０１ のソース−ゲート間の電位差は０となる。この時、ノードＮ２０２ に比べノードＮ２０１ の電位が低くなるが、トランジスタＰ２０１ がオフ状態となるため、ノードＮ２０２ →ノードＮ２０１ の電流は流れない。また、ノードＮ２０２ の電位は、トランジスタＰ２０１ がオン状態となっている時の電位に対し、（１）式に示すように、Ｖφ・Ｃ／（ Ｃ＋Ｃｓ ） 程度高い電位となるため、以前に“Ｈ”状態であったときよりも電位が上昇する。
【００４６】
以上の動作は回路ブロックＰＣＨ０２〜ＰＣＨ０４においても同様であり、後段になるに従い電位は正方向に上昇する。すなわち、この第２実施例の半導体昇圧回路は、ＰチャネルＭＯＳトランジスタを用いた正高電圧発生回路である。
【００４７】
なお、この第２実施例の半導体昇圧回路においては、例えば、トランジスタＰ２０１ 、Ｐ２０２ のソース又はドレインの電位に比べ基板端子ＳＵＢ１ の電位が高いため、基板バイアス効果によりしきい値電圧の絶対値が大きくなり、トランジスタＰ２０１ 、Ｐ２０２ がオン状態となりにくい、或いは、オン電流が小さくなる可能性があるが、全体としての基板電位をＳＵＢ１ 、ＳＵＢ２ の２つに分割することにより、基板バイアス効果によるしきい値電圧の増大を低く抑えている。この基板電位の分割を例えば４分割として、各回路ブロック毎に電位を制御するようにすれば、集積度の点では劣るが、基板バイアス効果によるしきい値電圧の増大をより低く抑えることができる。
【００４８】
この第２実施例の半導体昇圧回路では、次段への電荷の送り出し時の電圧降下を実質的に０とすることができるので、第１実施例の回路に比べてより大きな昇圧能力を示す。特に、０．８〜２．０Ｖ程度の電源電圧Ｖｄｄにおいて、その昇圧能力の差が顕著となる。例えば、０．８〜２．０Ｖ程度の電源電圧Ｖｄｄにおいて、所望の出力電圧を得ようとする場合、第１実施例の回路では、次段への電荷の送り出し時の電圧降下のために、昇圧回路の段数ｎを大きくする必要があるが、第２実施例の回路ではその必要がない。例えば、電源電圧Ｖｄｄが２．０Ｖの場合において、第１実施例の回路では、出力電圧ＶＰＯＵＴとして２３Ｖを得るために必要な昇圧回路の段数ｎは２０段であるが、第２実施例の回路では１２段でよい。
【００４９】
一方、第１実施例の回路は、第２実施例の回路に比べて構成が簡単であり、また、必要なクロック信号も２種類で済むという利点を有する。
【００５０】
以上、本発明を実施例につき説明したが、本発明は上述の実施例に限定されるものではない。例えば、昇圧回路の段数は、上述した実施例のものに限られず、昇圧電圧や回路規模などに応じて任意に設定が可能である。また、昇圧回路を構成するトランジスタとして、参考例ではＮチャネルディプレッション型ＭＯＳトランジスタＭ101〜Ｍ108を用いた例を、第２実施例ではＰチャネルＭＯＳトランジスタＰ201〜Ｐ204を用いた例を夫々示したが、これらのトランジスタとしては、Ｎチャネルエンハンスメント型ＭＯＳトランジスタなど、他のトランジスタを使用してもよい。例えば、第２実施例のＰチャネルＭＯＳトランジスタＰ201〜Ｐ204を、Ｐウェル領域に形成したＮチャネルＭＯＳトランジスタに変更して、第１実施例と同様に、負の高電圧発生回路としてもよい。
【００５１】
【発明の効果】
本発明によれば、昇圧回路を構成するＭＯＳトランジスタの基板端子をグループ化して形成し、そのグループ毎に異なる電位に制御することにより、基板バイアス効果を防止することができるので、高い昇圧能力を得ることができるとともに回路面積の増加を最小限に抑えることができる。
【００５２】
また、低電源電圧においても高い昇圧能力を得ることができる。
【００５３】
更に、従来と同一の昇圧能力を得る場合、従来に比べて昇圧回路の段数を減少することができる。
【図面の簡単な説明】
【図１】参考例に係る半導体昇圧回路の構成を示す回路図である。
【図２】参考例に係る半導体昇圧回路の素子構造を示す概略断面図である。
【図３】本発明の第２実施例による半導体昇圧回路の構成を示す回路図である。
【図４】参考例に係る半導体昇圧回路のクロックタイミングを示す波形図である。
【図５】本発明の第２実施例による半導体昇圧回路のクロックタイミングを示す波形図である。
【図６】従来の半導体昇圧回路の構成を示す回路図である。
【図７】従来の半導体昇圧回路の素子構造を示す概略断面図である。
【符号の説明】
Ｐ２０１ 〜Ｐ２０４ ＰチャネルＭＯＳトランジスタ
Ｍ１０１ 〜Ｍ１０８ 、Ｍ１２０ 、Ｍ１２１ 、Ｍ２２０ 、Ｍ２２１ Ｎチャネルディプレッション型ＭＯＳトランジスタ
Ｃ１０１ 〜Ｃ１０８ 、Ｃ２０１ 〜Ｃ２０４ キャパシタンス
Ｖｐｏｕｔ 出力電圧
φ１Ａ、φ１Ｂ、φ２Ａ、φ２Ｂ、φＡ 、φＢ クロック信号
Ｎ１００ 〜Ｎ１０７ 、Ｎ１２０ 、Ｎ１２１ 、Ｎ２０１ 〜Ｎ２０５ 、Ｎ２２０ 〜Ｎ２２１ ノード
ＳＵＢ１ 、ＳＵＢ２ 基板端子
ＰＣＨ０１、ＰＣＨ０２、ＰＣＨ０３、ＰＣＨ０４ 回路ブロック
４０１ Ｐ型半導体基板
４０２ Ｎウェル領域
４０３〜４０５ Ｐウェル領域
４０９、４１０、４１１〜４２０ Ｎ＋ 不純物拡散層
４０６〜４０８ Ｐ＋ 不純物拡散層
４２１〜４２９ 多結晶シリコン
Claims (4)
- 負高電圧発生のための半導体昇圧回路であって、
各段が、１個の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスとを備え、
前記第１のＭＯＳトランジスタを介して各段が直列接続されており、
前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、
前記グループは、後段側ほど負の高電圧に制御されており、
前記第１のＭＯＳトランジスタの基板部は、その第１のＭＯＳトランジスタが属するグループのうち昇圧された電圧が正の側に最も高い前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に接続されていることを特徴とする半導体昇圧回路。 - 各段が、
前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、
前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、
を更に有し、
前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、
隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、
同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、
各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする請求項１に記載の半導体昇圧回路。 - 負高電圧発生のための半導体昇圧回路であって、
各段が、
１個の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスと、
前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、
前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、
を備え、
前記第１のＭＯＳトランジスタを介して各段が直列接続されており、
前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、
前記グループは、後段側ほど負の高電圧に制御されており、
前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、
隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、
同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、
各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする半導体昇圧回路。 - 正高電圧発生のための半導体昇圧回路であって、
各段が、
１個の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子又はソース端子に一端が接続された１個の第１のキャパシタンスと、
前記第１のＭＯＳトランジスタのゲート端子に一端が接続された１個の第２のキャパシタンスと、
前記第１のＭＯＳトランジスタのゲート端子と、そのソース端子又はドレイン端子のうち前記第１のキャパシタンスに接続されていない端子と、の間に接続された１個の第２のＭＯＳトランジスタと、
を備え、
前記第１のＭＯＳトランジスタを介して各段が直列接続されており、
前記第１のＭＯＳトランジスタの基板部が、全体として、互いに独立に電位制御可能な２個以上のグループに分割されており、
前記グループは、後段側ほど正の高電圧に制御されており、
前記第２のＭＯＳトランジスタのゲート端子は、前記第１のキャパシタンスの前記一端に接続されており、
隣り合う２個の前記第１のキャパシタンスの他端に、互いに逆相の一対の第１のクロック信号が夫々入力されるとともに、隣り合う２個の前記第２のキャパシタンスの他端に、パルスタイミングが異なる一対の第２のクロック信号が夫々入力され、
同一の段に入力される前記第１のクロック信号と前記第２のクロック信号とは、互いに逆相となっており、
各段において、前記第２のＭＯＳトランジスタの基板端子が前記第１のＭＯＳトランジスタの基板部に接続されていることを特徴とする半導体昇圧回路。
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| JP16004795A JP3569354B2 (ja) | 1994-08-31 | 1995-06-02 | 半導体昇圧回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| JPH08125133A JPH08125133A (ja) | 1996-05-17 |
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ID=26486652
Family Applications (1)
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| JP16004795A Expired - Lifetime JP3569354B2 (ja) | 1994-08-31 | 1995-06-02 | 半導体昇圧回路 |
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-
1995
- 1995-06-02 JP JP16004795A patent/JP3569354B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH08125133A (ja) | 1996-05-17 |
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