JP2003197761A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003197761A JP2003197761A JP2001400999A JP2001400999A JP2003197761A JP 2003197761 A JP2003197761 A JP 2003197761A JP 2001400999 A JP2001400999 A JP 2001400999A JP 2001400999 A JP2001400999 A JP 2001400999A JP 2003197761 A JP2003197761 A JP 2003197761A
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- Japan
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- well
- drain
- impurity concentration
- semiconductor device
- transistor
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Abstract
(57)【要約】
【課題】 基板バイアス効果による電流供給能力の低下
を補償するとともに、電荷転送能力の低下を抑制するこ
とのできる半導体装置を提供する。 【解決手段】 半導体基板１の一主面部に、チャージポ
ンプ回路を構成する要素としてゲートをドレインに接続
することによりダイオード素子として機能し、かつ、直
列に接続された複数のＭＯＳトランジスタＴr0〜Ｔr4を
それぞれ同じ導電形式のウエル内に形成するに当たり、
最終段を含む終段部の前記ＭＯＳトランジスタＴr3、Ｔ
r4が形成されるウエル２Ｂの不純物濃度を、これよりも
前段部のＭＯＳトランジスタＴr0〜Ｔr2が形成されるウ
エル１Ａの不純物濃度よりも低くしたことを特徴とす
る。
を補償するとともに、電荷転送能力の低下を抑制するこ
とのできる半導体装置を提供する。 【解決手段】 半導体基板１の一主面部に、チャージポ
ンプ回路を構成する要素としてゲートをドレインに接続
することによりダイオード素子として機能し、かつ、直
列に接続された複数のＭＯＳトランジスタＴr0〜Ｔr4を
それぞれ同じ導電形式のウエル内に形成するに当たり、
最終段を含む終段部の前記ＭＯＳトランジスタＴr3、Ｔ
r4が形成されるウエル２Ｂの不純物濃度を、これよりも
前段部のＭＯＳトランジスタＴr0〜Ｔr2が形成されるウ
エル１Ａの不純物濃度よりも低くしたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモ
リ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半
導体装置に関する。
リ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半
導体装置に関する。
【０００２】
【従来の技術】この種のチャージポンプ回路は、図２に
示すように、ゲートをドレインに接続することによりダ
イオードとして機能する、いわゆる、ダイオード接続さ
れたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、Ｔr3、Ｔ
r4（実際にはより多くのトランジスタが直列接続される
が、説明及び図面の簡単化のためにここでは４個として
示してある）が、それぞれのドレインを入力端、ソース
を出力端として直列に接続され、これらのトランジスタ
Ｔr0、Ｔr1、Ｔr2、Ｔr3の各ソース、すなわち、出力端
にそれぞれキャパシタＣ1、Ｃ2、Ｃ3、Ｃ4の各一端が接
続されており、このうち、トランジスタＴr0のドレイン
に入力電圧Ｖddを印加するとともに、キャパシタＣ1、
Ｃ2、Ｃ3、Ｃ4の各他端に、互いに反転位相関係にある
クロック信号φ、／φ（／φはφの反転信号を示す。図
ではφの上にオーバーラインを付して示す。）を交互に
印加することによって、トランジスタＴr4の出力端から
昇圧された出力電圧Ｖoutを得る構成になっている。
示すように、ゲートをドレインに接続することによりダ
イオードとして機能する、いわゆる、ダイオード接続さ
れたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、Ｔr3、Ｔ
r4（実際にはより多くのトランジスタが直列接続される
が、説明及び図面の簡単化のためにここでは４個として
示してある）が、それぞれのドレインを入力端、ソース
を出力端として直列に接続され、これらのトランジスタ
Ｔr0、Ｔr1、Ｔr2、Ｔr3の各ソース、すなわち、出力端
にそれぞれキャパシタＣ1、Ｃ2、Ｃ3、Ｃ4の各一端が接
続されており、このうち、トランジスタＴr0のドレイン
に入力電圧Ｖddを印加するとともに、キャパシタＣ1、
Ｃ2、Ｃ3、Ｃ4の各他端に、互いに反転位相関係にある
クロック信号φ、／φ（／φはφの反転信号を示す。図
ではφの上にオーバーラインを付して示す。）を交互に
印加することによって、トランジスタＴr4の出力端から
昇圧された出力電圧Ｖoutを得る構成になっている。
【０００３】このチャージポンプ回路はクロックの半周
期毎に、電荷の転送と充電を繰り返しながら１段毎に昇
圧していき、最終的にメモリのデータ書き込みや消去に
必要な高電圧を出力する。より具体的には、入力電圧Ｖ
ddにより、初段のトランジスタＴr0を介して、コンデン
サＣ1が充電され、クロック信号φで昇圧された電荷が
トランジスタＴr1を介して次段のキャパシタＣ2に充電
される。キャパシタＣ2の他端のクロック信号が／φか
らφに変化したときに再び昇圧が行われ、以下、同様な
動作が繰り返されて終段のキャパシタＣ4に所定の出力
電圧Ｖoutを発生させる。
期毎に、電荷の転送と充電を繰り返しながら１段毎に昇
圧していき、最終的にメモリのデータ書き込みや消去に
必要な高電圧を出力する。より具体的には、入力電圧Ｖ
ddにより、初段のトランジスタＴr0を介して、コンデン
サＣ1が充電され、クロック信号φで昇圧された電荷が
トランジスタＴr1を介して次段のキャパシタＣ2に充電
される。キャパシタＣ2の他端のクロック信号が／φか
らφに変化したときに再び昇圧が行われ、以下、同様な
動作が繰り返されて終段のキャパシタＣ4に所定の出力
電圧Ｖoutを発生させる。
【０００４】この昇圧動作を数式を用いて説明すること
とする。いま、クロック信号φ、／φの振幅をＶclk、
トランジスタＴr0〜Ｔr4の各しきい値電圧をＶt0〜Ｖt
4、入力電圧をＶddとし、トランジスタＴr0のドレイン
を入力電源の接続点Ｍ0とし、Ｔr1、Ｔr2、Ｔr3、Ｔr4
の各接続点、すなわち、キャパシタＣ1、Ｃ2、Ｃ3、Ｃ4
の接続点をＭ1、Ｍ2、Ｍ3、Ｍ4とすると、クロックφが
Ｌ（Low）レベルのとき、接続点Ｍ1の電位ＶM1は、 ＶM1＝Ｖdd−Ｖt0 …（１） となる。
とする。いま、クロック信号φ、／φの振幅をＶclk、
トランジスタＴr0〜Ｔr4の各しきい値電圧をＶt0〜Ｖt
4、入力電圧をＶddとし、トランジスタＴr0のドレイン
を入力電源の接続点Ｍ0とし、Ｔr1、Ｔr2、Ｔr3、Ｔr4
の各接続点、すなわち、キャパシタＣ1、Ｃ2、Ｃ3、Ｃ4
の接続点をＭ1、Ｍ2、Ｍ3、Ｍ4とすると、クロックφが
Ｌ（Low）レベルのとき、接続点Ｍ1の電位ＶM1は、 ＶM1＝Ｖdd−Ｖt0 …（１） となる。
【０００５】次に、クロックφがＨ（High）に切り替わ
ると、接続点Ｍ1の電位ＶM1は、 ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２） に上昇する。同様に、クロックレベルの切り替わりによ
り接続点Ｍ2 の最大電位ＶM2は、 ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３） となり、１段当たりの昇圧分ΔＶは、 ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４） となる。
ると、接続点Ｍ1の電位ＶM1は、 ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２） に上昇する。同様に、クロックレベルの切り替わりによ
り接続点Ｍ2 の最大電位ＶM2は、 ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３） となり、１段当たりの昇圧分ΔＶは、 ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４） となる。
【０００６】したがって、最終的な出力電圧Ｖoutは、
Ｖout＝（Ｖdd−Ｖt0）＋（Ｎ×Ｖclk（Ｃ1 ／（Ｃ1 ＋Ｃns）））
−Ｖt0−Ｖt1−…−Ｖtn …（５）
となる。ただし、Ｃns（n=1、2、…n）はそれぞれ接続
点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数であ
る。
点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数であ
る。
【０００７】図３は上述したチャージポンプ回路を備え
る従来の半導体装置のうち、特に、ＭＯＳトランジスタ
Ｔr0〜Ｔr4に関連する部分を詳細に示した断面図であ
る。同図において、半導体基板１の主面部にウエル２が
形成されている。このウエル２の表面部にＭＯＳトラン
ジスタＴr0のドレインを構成するドレイン領域30、トラ
ンジスタＴr0のソースを構成するとともに、トランジス
タＴr1のドレインを構成するソース（ドレイン）領域3
1、…、トランジスタＴr3のソースを構成するととも
に、トランジスタＴr4のドレインを構成するソース（ド
レイン）領域34及びトランジスタＴr4のソースを構成す
るソース領域35が形成されている。
る従来の半導体装置のうち、特に、ＭＯＳトランジスタ
Ｔr0〜Ｔr4に関連する部分を詳細に示した断面図であ
る。同図において、半導体基板１の主面部にウエル２が
形成されている。このウエル２の表面部にＭＯＳトラン
ジスタＴr0のドレインを構成するドレイン領域30、トラ
ンジスタＴr0のソースを構成するとともに、トランジス
タＴr1のドレインを構成するソース（ドレイン）領域3
1、…、トランジスタＴr3のソースを構成するととも
に、トランジスタＴr4のドレインを構成するソース（ド
レイン）領域34及びトランジスタＴr4のソースを構成す
るソース領域35が形成されている。
【０００８】ドレイン領域30、ソース（ドレイン）領域
31〜34及びソース領域35は略等しい間隔で形成され、さ
らに、これらを含めたウエル２の表面全体にゲート絶縁
膜４が形成されている。また、ゲート絶縁膜４上におけ
るドレイン領域30、ソース（ドレイン）領域31〜34及び
ソース領域35の各中間部にゲート電極50〜54が形成さ
れ、ドレイン領域30とゲート電極50とを接続することに
よってダイオード接続されたＭＯＳトランジスタＴr0が
構成され、ソース（ドレイン）領域31とゲート電極51と
を接続することによってダイオード接続されたＭＯＳト
ランジスタＴr1が構成され、以下同様に接続してＭＯＳ
トランジスタＴr2〜Ｔr4が構成されている。
31〜34及びソース領域35は略等しい間隔で形成され、さ
らに、これらを含めたウエル２の表面全体にゲート絶縁
膜４が形成されている。また、ゲート絶縁膜４上におけ
るドレイン領域30、ソース（ドレイン）領域31〜34及び
ソース領域35の各中間部にゲート電極50〜54が形成さ
れ、ドレイン領域30とゲート電極50とを接続することに
よってダイオード接続されたＭＯＳトランジスタＴr0が
構成され、ソース（ドレイン）領域31とゲート電極51と
を接続することによってダイオード接続されたＭＯＳト
ランジスタＴr1が構成され、以下同様に接続してＭＯＳ
トランジスタＴr2〜Ｔr4が構成されている。
【０００９】また、ドレイン領域30を接続点Ｍ0 として
入力電圧Ｖddの入力端子が接続され、ソース（ドレイ
ン）領域31を接続点Ｍ1としてキャパシタＣ1の一端が接
続され、以下、同様にソース（ドレイン）領域32、33、
34をそれぞれ接続点Ｍ2、Ｍ3、Ｍ4としてキャパシタＣ
2、Ｃ3、Ｃ4の一端が接続され、ソース領域35に出力電
圧Ｖoutの出力端子が接続されている。そして、キャパ
シタＣ1〜Ｃ4の各他端に前述したクロック信号φ、／φ
が交互に印加される。このようにして、図２に示したチ
ャージポンプ回路が半導体基板１の主面部に形成され
る。
入力電圧Ｖddの入力端子が接続され、ソース（ドレイ
ン）領域31を接続点Ｍ1としてキャパシタＣ1の一端が接
続され、以下、同様にソース（ドレイン）領域32、33、
34をそれぞれ接続点Ｍ2、Ｍ3、Ｍ4としてキャパシタＣ
2、Ｃ3、Ｃ4の一端が接続され、ソース領域35に出力電
圧Ｖoutの出力端子が接続されている。そして、キャパ
シタＣ1〜Ｃ4の各他端に前述したクロック信号φ、／φ
が交互に印加される。このようにして、図２に示したチ
ャージポンプ回路が半導体基板１の主面部に形成され
る。
【００１０】
【発明が解決しようとする課題】上述の数式を用いて表
した出力電圧Ｖout から明らかなように、各トランジス
タＴr0〜Ｔr4のしきい値電圧Ｖt0〜Ｖt4が高いと昇圧能
力は低下するため、最終的な出力電圧Ｖout も低下して
しまう。トランジスタＴr0〜Ｔr4のしきい値電圧Ｖt0〜
Ｖt4はトランジスタの構造のみに依存するのではなく、
ソース電位から見た基板バイアスにも依存する。このこ
とを、例えば、ＮＭＯＳトランジスタを例にとり説明す
る。ＮＭＯＳトランジスタにおいて、ソース電位よりも
基板電位が低い場合、換言すれば、基板電位よりもソー
ス電位が高い場合、電位差の絶対値が増大するに従っ
て、しきい値電圧は増大する。チャージポンプ回路にあ
っては、最終段に近いトランジスタほど、そのソースに
は高電圧が印加される。図３の例ではＶM1＜ＶM2＜ＶM3
＜ＶM4の関係になる。
した出力電圧Ｖout から明らかなように、各トランジス
タＴr0〜Ｔr4のしきい値電圧Ｖt0〜Ｖt4が高いと昇圧能
力は低下するため、最終的な出力電圧Ｖout も低下して
しまう。トランジスタＴr0〜Ｔr4のしきい値電圧Ｖt0〜
Ｖt4はトランジスタの構造のみに依存するのではなく、
ソース電位から見た基板バイアスにも依存する。このこ
とを、例えば、ＮＭＯＳトランジスタを例にとり説明す
る。ＮＭＯＳトランジスタにおいて、ソース電位よりも
基板電位が低い場合、換言すれば、基板電位よりもソー
ス電位が高い場合、電位差の絶対値が増大するに従っ
て、しきい値電圧は増大する。チャージポンプ回路にあ
っては、最終段に近いトランジスタほど、そのソースに
は高電圧が印加される。図３の例ではＶM1＜ＶM2＜ＶM3
＜ＶM4の関係になる。
【００１１】ところで、図３に示した従来の半導体装置
にあっては、最終段に近いトランジスタほどしきい値電
圧が上昇して、基板バイアス効果が強く作用し、それに
伴って電流供給能力も低下するため、電荷が著しく転送
しにくくなるという問題があった。
にあっては、最終段に近いトランジスタほどしきい値電
圧が上昇して、基板バイアス効果が強く作用し、それに
伴って電流供給能力も低下するため、電荷が著しく転送
しにくくなるという問題があった。
【００１２】本発明は、上記の問題点を解決するために
なされたもので、基板バイアス効果による電流供給能力
の低下を補償するとともに、電荷転送能力の低下を抑制
することのできる半導体装置を提供することを目的とす
る。
なされたもので、基板バイアス効果による電流供給能力
の低下を補償するとともに、電荷転送能力の低下を抑制
することのできる半導体装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】基板バイアス効果は、基
板バイアスの大きさに比例するが、基板の不純物濃度も
しくはウエルの不純物濃度にも関係し、この不純物濃度
が低くなるほど基板バイアス効果も小さくなる。一方、
図２及び図３に示したように、単一の導電形式のウエル
２内にドレイン領域30、ソース（ドレイン）領域31〜34
及びソース領域35を形成して複数のＭＯＳトランジスタ
を構成し、これらのトランジスタをダイオード素子とし
て直列に接続して順次昇圧動作をさせた場合、最終段を
含む終段部のＭＯＳトランジスタの基板バイアス効果が
電流供給能力を低下させる要因の大部分を占めると考え
られる。
板バイアスの大きさに比例するが、基板の不純物濃度も
しくはウエルの不純物濃度にも関係し、この不純物濃度
が低くなるほど基板バイアス効果も小さくなる。一方、
図２及び図３に示したように、単一の導電形式のウエル
２内にドレイン領域30、ソース（ドレイン）領域31〜34
及びソース領域35を形成して複数のＭＯＳトランジスタ
を構成し、これらのトランジスタをダイオード素子とし
て直列に接続して順次昇圧動作をさせた場合、最終段を
含む終段部のＭＯＳトランジスタの基板バイアス効果が
電流供給能力を低下させる要因の大部分を占めると考え
られる。
【００１４】そこで、本発明は、最終段を含む終段部の
ＭＯＳトランジスタが形成されるウエルの不純物濃度
を、これよりも前段部のＭＯＳトランジスタが形成され
るウエルの不純物濃度よりも低くしている。これによっ
て、基板バイアス効果に起因する電流供給能力及び電荷
転送能力の低下を効果的に補償することができる。
ＭＯＳトランジスタが形成されるウエルの不純物濃度
を、これよりも前段部のＭＯＳトランジスタが形成され
るウエルの不純物濃度よりも低くしている。これによっ
て、基板バイアス効果に起因する電流供給能力及び電荷
転送能力の低下を効果的に補償することができる。
【００１５】また、直列接続された最終段のＭＯＳトラ
ンジスタの基板バイアスは最も大きく、基板バイアス効
果が最も強く作用するので、もう一つの発明は、最終段
のＭＯＳトランジスタが形成されるウエルの不純物濃度
を、他のＭＯＳトランジスタが形成されるいずれのウエ
ルよりも低くして、基板バイアス効果を抑えている。
ンジスタの基板バイアスは最も大きく、基板バイアス効
果が最も強く作用するので、もう一つの発明は、最終段
のＭＯＳトランジスタが形成されるウエルの不純物濃度
を、他のＭＯＳトランジスタが形成されるいずれのウエ
ルよりも低くして、基板バイアス効果を抑えている。
【００１６】一方、直列接続されるＭＯＳトランジスタ
のうち、基板バイアスが高くなるほどウエルの不純物濃
度を低くしたり、あるいは、直列接続された一部にこの
構成を採用したりしても、上述したものに準じた効果が
得られる。そこで、もう一つ他の発明は、隣接する前記
ＭＯＳトランジスタのうち、後段のＭＯＳトランジスタ
が形成されるウエルの不純物濃度を、前段のＭＯＳトラ
ンジスタが形成されるウエルの不純物濃度よりも低くし
た少なくとも１組のＭＯＳトランジスタを含むように構
成している。
のうち、基板バイアスが高くなるほどウエルの不純物濃
度を低くしたり、あるいは、直列接続された一部にこの
構成を採用したりしても、上述したものに準じた効果が
得られる。そこで、もう一つ他の発明は、隣接する前記
ＭＯＳトランジスタのうち、後段のＭＯＳトランジスタ
が形成されるウエルの不純物濃度を、前段のＭＯＳトラ
ンジスタが形成されるウエルの不純物濃度よりも低くし
た少なくとも１組のＭＯＳトランジスタを含むように構
成している。
【００１７】ところで、ウエルそのものの不純物濃度を
変える代わりに、ソースやドレインが形成される領域の
表面の不純物濃度を変えることによっても、ウエルの濃
度を変えたと略同様な効果が得られる。そこで、他の発
明は、ウエルの不純物濃度に高低差を持たせる代わり
に、ウエル表面の不純物濃度にウエルと同様の高低差を
持たせるものである。
変える代わりに、ソースやドレインが形成される領域の
表面の不純物濃度を変えることによっても、ウエルの濃
度を変えたと略同様な効果が得られる。そこで、他の発
明は、ウエルの不純物濃度に高低差を持たせる代わり
に、ウエル表面の不純物濃度にウエルと同様の高低差を
持たせるものである。
【００１８】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施の形態に基づいて詳細に説明する。図１は本発明に
係る半導体装置の一実施の形態を示す部分断面図であ
り、図２を用いて説明したチャージポンプ回路を構成す
る要素のうち、特に、ＭＯＳトランジスタＴr0〜Ｔr4に
関連する部分を詳細に示した断面図である。図中、従来
装置を示す図３と同一の符号を付したものはそれぞれ同
一の要素を示している。
実施の形態に基づいて詳細に説明する。図１は本発明に
係る半導体装置の一実施の形態を示す部分断面図であ
り、図２を用いて説明したチャージポンプ回路を構成す
る要素のうち、特に、ＭＯＳトランジスタＴr0〜Ｔr4に
関連する部分を詳細に示した断面図である。図中、従来
装置を示す図３と同一の符号を付したものはそれぞれ同
一の要素を示している。
【００１９】この図１において、半導体基板１の主面部
に同じ導電形式であって、不純物濃度が互いに異なる２
つのウエル、すなわち、不純物濃度が相対的に高いウエ
ル２Ａと、不純物濃度が相対的に低いウエル２Ｂとが隣
接して形成されている。このうち、ウエル２Ａの表面部
にＭＯＳトランジスタＴr0のドレインを構成するドレイ
ン領域30ａ、ＭＯＳトランジスタＴr0のソースを構成す
るとともに、ＭＯＳトランジスタＴr1のドレインを構成
するソース（ドレイン）領域31ａ、ＭＯＳトランジスタ
Ｔr1のソースを構成するとともに、ＭＯＳトランジスタ
Ｔr2のドレインを構成するソース（ドレイン）領域32
a、ＭＯＳトランジスタＴr2のソースを構成するととも
に、ＭＯＳトランジスタＴr3のドレインを構成するソー
ス（ドレイン）領域33a1が等しい間隔で形成されてい
る。一方、ウエル２Ｂの表面部にＭＯＳトランジスタＴ
r2のソースを構成するとともに、ＭＯＳトランジスタＴ
r3のドレインを構成するソース（ドレイン）領域33a2、
ＭＯＳトランジスタＴr3のソースを構成するとともに、
ＭＯＳトランジスタＴr4のドレインを構成するソース
（ドレイン）領域34a、ＭＯＳトランジスタＴr4のソー
スを構成するソース領域35aが等しい間隔で形成されて
いる。
に同じ導電形式であって、不純物濃度が互いに異なる２
つのウエル、すなわち、不純物濃度が相対的に高いウエ
ル２Ａと、不純物濃度が相対的に低いウエル２Ｂとが隣
接して形成されている。このうち、ウエル２Ａの表面部
にＭＯＳトランジスタＴr0のドレインを構成するドレイ
ン領域30ａ、ＭＯＳトランジスタＴr0のソースを構成す
るとともに、ＭＯＳトランジスタＴr1のドレインを構成
するソース（ドレイン）領域31ａ、ＭＯＳトランジスタ
Ｔr1のソースを構成するとともに、ＭＯＳトランジスタ
Ｔr2のドレインを構成するソース（ドレイン）領域32
a、ＭＯＳトランジスタＴr2のソースを構成するととも
に、ＭＯＳトランジスタＴr3のドレインを構成するソー
ス（ドレイン）領域33a1が等しい間隔で形成されてい
る。一方、ウエル２Ｂの表面部にＭＯＳトランジスタＴ
r2のソースを構成するとともに、ＭＯＳトランジスタＴ
r3のドレインを構成するソース（ドレイン）領域33a2、
ＭＯＳトランジスタＴr3のソースを構成するとともに、
ＭＯＳトランジスタＴr4のドレインを構成するソース
（ドレイン）領域34a、ＭＯＳトランジスタＴr4のソー
スを構成するソース領域35aが等しい間隔で形成されて
いる。
【００２０】そして、これら２つのウエル２Ａ、２Ｂの
表面全体にゲート絶縁膜４が形成されている。また、ド
レイン領域30a、ソース（ドレイン）領域31a、32a、33a
1の各中間部に対応するゲート絶縁膜４上にゲート電極5
0、51、52が形成され、同じく、ソース（ドレイン）領
域33a2、34a、ソース領域35aの各中間部に対応するゲー
ト絶縁膜４上にゲート電極53、54が形成されている。ま
た、ウエル２Ａに存在するドレイン領域30aとゲート電
極50とを接続することによってダイオード接続されたＭ
ＯＳトランジスタＴr0が構成され、ソース（ドレイン）
領域31aとゲート電極51とを接続することによってダイ
オード接続されたＭＯＳトランジスタＴr1が構成され、
以下同様な接続によりＭＯＳトランジスタＴr2が構成さ
れている。さらに、異なるウエル２Ａ、２Ｂに存在する
ソース（ドレイン）領域33a1とソース（ドレイン）領域
33a2とが相互に接続されるとともに、ゲート電極53に接
続されてダイオード接続されたＭＯＳトランジスタＴr3
が構成され、ウエル２Ｂに存在するソース（ドレイン）
領域34aとゲート電極54とが接続されてダイオード接続
されたＭＯＳトランジスタＴr4が構成される。
表面全体にゲート絶縁膜４が形成されている。また、ド
レイン領域30a、ソース（ドレイン）領域31a、32a、33a
1の各中間部に対応するゲート絶縁膜４上にゲート電極5
0、51、52が形成され、同じく、ソース（ドレイン）領
域33a2、34a、ソース領域35aの各中間部に対応するゲー
ト絶縁膜４上にゲート電極53、54が形成されている。ま
た、ウエル２Ａに存在するドレイン領域30aとゲート電
極50とを接続することによってダイオード接続されたＭ
ＯＳトランジスタＴr0が構成され、ソース（ドレイン）
領域31aとゲート電極51とを接続することによってダイ
オード接続されたＭＯＳトランジスタＴr1が構成され、
以下同様な接続によりＭＯＳトランジスタＴr2が構成さ
れている。さらに、異なるウエル２Ａ、２Ｂに存在する
ソース（ドレイン）領域33a1とソース（ドレイン）領域
33a2とが相互に接続されるとともに、ゲート電極53に接
続されてダイオード接続されたＭＯＳトランジスタＴr3
が構成され、ウエル２Ｂに存在するソース（ドレイン）
領域34aとゲート電極54とが接続されてダイオード接続
されたＭＯＳトランジスタＴr4が構成される。
【００２１】また、ドレイン領域30aを接続点Ｍ0 とし
て入力電圧Ｖddの入力端子が接続され、ソース（ドレイ
ン）31aを接続点Ｍ1としてキャパシタＣ1の一端が接続
され、以下、同様にソース（ドレイン）領域32a、33a1
（33a2）、34aをそれぞれ接続点Ｍ2、Ｍ3、Ｍ4としてキ
ャパシタＣ2、Ｃ3、Ｃ4の一端が接続され、ソース領域3
5aに出力電圧Ｖoutの出力端子が接続されている。そし
て、キャパシタＣ1〜Ｃ4の各他端に前述したクロック信
号φ、／φが交互に印加される。これによって、図２に
示したチャージポンプ回路が半導体基板１の主面部に形
成される。
て入力電圧Ｖddの入力端子が接続され、ソース（ドレイ
ン）31aを接続点Ｍ1としてキャパシタＣ1の一端が接続
され、以下、同様にソース（ドレイン）領域32a、33a1
（33a2）、34aをそれぞれ接続点Ｍ2、Ｍ3、Ｍ4としてキ
ャパシタＣ2、Ｃ3、Ｃ4の一端が接続され、ソース領域3
5aに出力電圧Ｖoutの出力端子が接続されている。そし
て、キャパシタＣ1〜Ｃ4の各他端に前述したクロック信
号φ、／φが交互に印加される。これによって、図２に
示したチャージポンプ回路が半導体基板１の主面部に形
成される。
【００２２】以下、従来装置と構成を異にする部分を中
心にしてその動作を説明する。図１に示したＭＯＳトラ
ンジスタＴr0〜Ｔr4のソース電圧は、最終段に近くなる
ほど次第に高くなり、接続点の電位はＶM1＜ＶM2＜ＶM3
＜ＶM4の関係になる。このため、基板バイアス効果によ
るしきい値電圧の上昇によって、最終段に向かうほど昇
圧能力は低下し、トランジスタのソース電圧とドレイン
電圧との差は小さくなる。
心にしてその動作を説明する。図１に示したＭＯＳトラ
ンジスタＴr0〜Ｔr4のソース電圧は、最終段に近くなる
ほど次第に高くなり、接続点の電位はＶM1＜ＶM2＜ＶM3
＜ＶM4の関係になる。このため、基板バイアス効果によ
るしきい値電圧の上昇によって、最終段に向かうほど昇
圧能力は低下し、トランジスタのソース電圧とドレイン
電圧との差は小さくなる。
【００２３】この実施の形態はこのことを考慮して直列
接続される前段部のトランジスタＴr0〜Ｔr2を不純物濃
度の高いウエル２Ａ内に形成し、最終段を含む２つのＭ
ＯＳトランジスタＴr3及びＴr4を不純物濃度の低いウエ
ル２Ｂ内に形成することによって、最終段を含む電圧の
高い部位の基板バイアス効果を低減させている。この結
果、基板バイアス効果に伴う電流供給能力の低下分の大
部分を補償し、電荷転送能力の低下を大きく抑制するこ
とができる。
接続される前段部のトランジスタＴr0〜Ｔr2を不純物濃
度の高いウエル２Ａ内に形成し、最終段を含む２つのＭ
ＯＳトランジスタＴr3及びＴr4を不純物濃度の低いウエ
ル２Ｂ内に形成することによって、最終段を含む電圧の
高い部位の基板バイアス効果を低減させている。この結
果、基板バイアス効果に伴う電流供給能力の低下分の大
部分を補償し、電荷転送能力の低下を大きく抑制するこ
とができる。
【００２４】なお、上記の実施の形態は、基板バイアス
が大きくなる最終段に近いＭＯＳトランジスタのウエル
を、初段に近いＭＯＳトランジスタのウエルと分離した
が、最終段のＭＯＳトランジスタのみを他のＭＯＳトラ
ンジスタと互いに分離された不純物濃度の低いウエルに
形成したり、あるいは、隣接するＭＯＳトランジスタの
うち、後段のＭＯＳトランジスタが形成されるウエルの
不純物濃度を、前段のＭＯＳトランジスタが形成される
ウエルの不純物濃度よりも順次低くしたり、さらに、こ
のようなＭＯＳトランジスタを少なくとも１組含むよう
に構成しても上記実施の形態に準じて電流供給能力の低
下を補償し、電荷転送能力の低下を抑制することができ
る。
が大きくなる最終段に近いＭＯＳトランジスタのウエル
を、初段に近いＭＯＳトランジスタのウエルと分離した
が、最終段のＭＯＳトランジスタのみを他のＭＯＳトラ
ンジスタと互いに分離された不純物濃度の低いウエルに
形成したり、あるいは、隣接するＭＯＳトランジスタの
うち、後段のＭＯＳトランジスタが形成されるウエルの
不純物濃度を、前段のＭＯＳトランジスタが形成される
ウエルの不純物濃度よりも順次低くしたり、さらに、こ
のようなＭＯＳトランジスタを少なくとも１組含むよう
に構成しても上記実施の形態に準じて電流供給能力の低
下を補償し、電荷転送能力の低下を抑制することができ
る。
【００２５】また、上記の実施の形態では、ウエル全体
の濃度について説明したが、直列接続される最終段のＭ
ＯＳトランジスタほどウエルの表面部の不純物濃度を低
くしても、電流供給能力の低下を補償し、電荷転送能力
の低下を抑制することができる。
の濃度について説明したが、直列接続される最終段のＭ
ＯＳトランジスタほどウエルの表面部の不純物濃度を低
くしても、電流供給能力の低下を補償し、電荷転送能力
の低下を抑制することができる。
【００２６】また、上記実施の形態では、ＮＭＯＳトラ
ンジスタをダイオード接続して出力電圧Ｖoutとして正
の高電圧を発生するチャージポンプ回路を備える半導体
装置について説明したが、本発明はこれに適用を限定さ
れるものではなく、例えば、ＰＭＯＳトランジスタをダ
イオード接続して負の高電圧を発生するチャージポンプ
回路を備える半導体装置にも適用することができる。
ンジスタをダイオード接続して出力電圧Ｖoutとして正
の高電圧を発生するチャージポンプ回路を備える半導体
装置について説明したが、本発明はこれに適用を限定さ
れるものではなく、例えば、ＰＭＯＳトランジスタをダ
イオード接続して負の高電圧を発生するチャージポンプ
回路を備える半導体装置にも適用することができる。
【図１】本発明に係る半導体装置の一実施の形態を示す
部分断面図である。
部分断面図である。
【図２】本発明を適用する半導体装置が備えるチャージ
ポンプ回路の概略構成図である。
ポンプ回路の概略構成図である。
【図３】図２に示すチャージポンプ回路を備える従来の
半導体装置の構成を示す部分断面図である。
半導体装置の構成を示す部分断面図である。
１ 半導体基板
２ ウエル
３０ａ ドレイン領域
３１ａ、３２ａ、３３ａ１、３３ａ２、３４ａ ソース
（ドレイン）領域 ３５ａ ソース領域 ４ ゲート絶縁膜 ５０〜５４ ゲート電極 Ｔr0〜Ｔr4 ＭＯＳトランジスタ Ｃ1〜Ｃ4 キャパシタ Ｍ0 〜Ｍ4 接続点
（ドレイン）領域 ３５ａ ソース領域 ４ ゲート絶縁膜 ５０〜５４ ゲート電極 Ｔr0〜Ｔr4 ＭＯＳトランジスタ Ｃ1〜Ｃ4 キャパシタ Ｍ0 〜Ｍ4 接続点
Claims (4)
- 【請求項１】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素としてゲートをドレインに接続す
ることによりダイオード素子として機能し、かつ、直列
に接続された複数のＭＯＳトランジスタがそれぞれ同じ
導電形式のウエル内に形成される半導体装置において、 最終段を含む終段部の前記ＭＯＳトランジスタが形成さ
れるウエルの不純物濃度を、これよりも前段部の前記Ｍ
ＯＳトランジスタが形成されるウエルの不純物濃度より
も低くしたことを特徴とする半導体装置。 - 【請求項２】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素としてゲートをドレインに接続す
ることによりダイオード素子として機能し、かつ、直列
に接続された複数のＭＯＳトランジスタがそれぞれ同じ
導電形式のウエル内に形成される半導体装置において、 最終段の前記ＭＯＳトランジスタが形成されるウエルの
不純物濃度を、他の前記ＭＯＳトランジスタが形成され
るいずれのウエルの不純物濃度よりも低くしたことを特
徴とする半導体装置。 - 【請求項３】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素としてゲートをドレインに接続す
ることによりダイオード素子として機能し、かつ、直列
に接続された複数のＭＯＳトランジスタがそれぞれ同じ
導電形式のウエル内に形成される半導体装置において、 隣接する前記ＭＯＳトランジスタのうち、後段の前記Ｍ
ＯＳトランジスタが形成されるウエルの不純物濃度を、
前段の前記ＭＯＳトランジスタが形成されるウエルの不
純物濃度よりも低くした少なくとも１組の前記ＭＯＳト
ランジスタを含むことを特徴とする半導体装置。 - 【請求項４】 前記ウエルの不純物濃度に高低差を持た
せる代わりに、前記ウエル表面の不純物濃度に前記ウエ
ルと同様の高低差を持たせたことを特徴とする請求項１
から３のいずれか１つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001400999A JP2003197761A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001400999A JP2003197761A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197761A true JP2003197761A (ja) | 2003-07-11 |
Family
ID=27605244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001400999A Pending JP2003197761A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862692B1 (ko) | 2004-10-22 | 2008-10-10 | 가부시키가이샤 덴소 | 반도체 장치 |
| CN103579232A (zh) * | 2012-08-10 | 2014-02-12 | 上海华虹Nec电子有限公司 | 一种平面栅型mos管及其制造方法 |
-
2001
- 2001-12-28 JP JP2001400999A patent/JP2003197761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862692B1 (ko) | 2004-10-22 | 2008-10-10 | 가부시키가이샤 덴소 | 반도체 장치 |
| CN103579232A (zh) * | 2012-08-10 | 2014-02-12 | 上海华虹Nec电子有限公司 | 一种平面栅型mos管及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040126 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050801 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050805 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050930 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |