KR100862692B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR100862692B1 KR100862692B1 KR1020050099902A KR20050099902A KR100862692B1 KR 100862692 B1 KR100862692 B1 KR 100862692B1 KR 1020050099902 A KR1020050099902 A KR 1020050099902A KR 20050099902 A KR20050099902 A KR 20050099902A KR 100862692 B1 KR100862692 B1 KR 100862692B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- stage
- transistor
- elements
- oxide film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000002955 isolation Methods 0.000 claims description 86
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 20
- 238000009413 insulation Methods 0.000 claims description 12
- 239000010408 film Substances 0.000 description 66
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 1
- 101100421779 Arabidopsis thaliana SNL3 gene Proteins 0.000 description 1
- 102100031515 D-ribitol-5-phosphate cytidylyltransferase Human genes 0.000 description 1
- 101000994204 Homo sapiens D-ribitol-5-phosphate cytidylyltransferase Proteins 0.000 description 1
- 101100042631 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SIN3 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60H—ARRANGEMENTS OF HEATING, COOLING, VENTILATING OR OTHER AIR-TREATING DEVICES SPECIALLY ADAPTED FOR PASSENGER OR GOODS SPACES OF VEHICLES
- B60H1/00—Heating, cooling or ventilating [HVAC] devices
- B60H1/00421—Driving arrangements for parts of a vehicle air-conditioning
- B60H1/00428—Driving arrangements for parts of a vehicle air-conditioning electric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/80—Technologies aiming to reduce greenhouse gasses emissions common to all road transportation technologies
- Y02T10/88—Optimized components or subsystems, e.g. lighting, actively controlled glasses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Thermal Sciences (AREA)
- Mechanical Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
반도체 장치는 접지 전위와 소정의 전위 사이에 서로 순차적으로 연결되는 절연 및 분리되는 트랜지스터를 포함한다. GND 전위측의 트랜지스터 소자는 제1 단이고, 소정의 전위측의 트랜지스터 소자는 제n 단이다. 저항 소자 또는 커패시턴스 소자는 GND 전위와 소정의 전위 사이에 서로 순차적으로 연결된다. GND 전위측의 저항 또는 커패시턴스 소자는 제1 단이고, 소정의 전위측의 저항 또는 커패시턴스 소자는 제n 단이다. 제1 단의 트랜지스터 소자를 제외한 각각의 단의 트랜지스터 소자의 게이트(gate) 단자는 연결점에 순차적으로 연결된다. 출력은 제n단의 트랜지스터 소자의 소정의 전위측의 단자로부터 출력된다.
반도체, 트랜지스터, 회로, 산화막, 임베딩(embedding)
Description
도1은 실시예에 따른 반도체 장치의 기본적인 등가 회로도.
도2는 도1의 기본적인 등가 회로에 도시되는 반도체 장치가 적용되는 고전압 IC를 도시한 모식적인 평면도.
도3은 도2의 고전압 IC에서 점선(one-dotted chain line)으로 둘러싸인 레벨-시프트(level shift) 회로부 및 부동(float) 기준 게이트(gate) 구동 회로부를 상세하게 도시한 도면.
도4는 도3의 선 IV-IV를 따라 도시한 단면도.
도5는 도3의 선 V-V를 따라 도시한 단면도.
도6은 레벨-시프트 회로에 적용되는 다른 반도체 장치의 각각의 회로 소자 및 그 회로 소자의 배치를 도시한 도면.
도7a 및 7b는 다른 반도체 장치(101a)를 도시하고 있는데, 여기서, 도7a는 반도체 장치(101a)의 모식적인 상면도이고, 도7b는 선 VIIB-VIIB를 따라 도시한 단면도.
도8a ~ 도8c는 도7a 및 7b의 반도체 장치의 변형예를 도시한 모식적인 단면도.
도9a는 특허문헌1에 개시되는 모터 제어 인버터(inverter)의 전원 부분의 구조를 도시한 도면이고, 도9b는 도9a에서 이용되는 고전압 IC(HVIC)의 내부 구조 유닛을 도시한 블록도.
도10은 SOI 기판 및 트렌치(trench) 분리를 이용하는 종래의 고전압 IC를 도시한 모식적인 단면도.
*도면의 주요 부분에 대한 부호의 설명
100,100a,101a ~ 101d: 반도체 장치 90,91,110: 고전압 IC
10,11,12a ~12d: SOI 구조 반도체 기판 1: SOI층
1a: 고농도 불순물층 3,5: 임베딩(embedding)된 산화막
4: 절연 및 분리 트렌치
본 발명은 인버터 등을 구동하기 위한 고전압 IC에 적용할 수 있는 반도체 장치에 관한 것이다.
인버터 등을 구동하기 위한 고전압 IC는, 예를 들어, 일본특허 제3,384,399호(특허문헌1) 및 Proc. Of ISPD'04, p385, H.Akiyama 등(Mitsubishi Electric Corporation)(비특허문헌1)에 개시된다.
도9a는 특허문헌1에 개시되는 모터 제어 인버터의 전원 부분의 회로 구조를 도시한 도면이다. 3상(three-phase) 모터 Mo를 구동하는데 이용되는 전원 장치(IGBT Q1 ~ Q6 및 다이오드 D1 ~ D6)는 브리지(bridge) 회로를 구성하고, 동일한 패키지에 수용되는 전력 모듈(module) 구조를 갖는다. 주전원(main power source) Vcc는 통상 DC 100V ~ 400V의 고전압으로 셋팅된다(set). 특히, 전기 자동차(EV), 하이브리드차(HEV) 등과 같은 차량을 위한 모터 제어에 대해서, 주전원 Vcc는 DC 650V의 고전압으로 셋팅된다. 주전원 Vcc의 고전위측이 VCCH로 표시되고, 저전위측이 VCCL로 표시될 때, VCCH에 연결되는 IGBT Q1 ~ Q3를 구동하기 위해서, IGBT의 게이트 전극의 전위는 더 높은 전위로 셋팅된다. 따라서, 포토커플러(photo coupler)(PC) 또는 고전압 IC(HVIC: High Voltage Integrated Circuit)(90)가 구동 회로에 이용된다. 구동 회로의 입/출력 단자(I/O: Input/Output)는 통상 마이크로컴퓨터에 연결되고, 인버터의 전체적인 제어는 이 마이크로컴퓨터에 의해 수행된다.
도9b는 도9a에서 이용되는 고전압 IC(HVIC)의 내부 구성 유닛을 도시하는 블록도이고, 이는 특허문헌1에 개시된다.
도9b에 도시된 고전압 IC(90)는 제어 회로(CU: control unit), 기준 전위로서 저전위의 GND 전위를 갖는 게이트 구동 회로 GDU(Gate Drive Unit)(4 ~ 6), 기준 전위로서 고전위의 부동 전위를 갖는 게이트 구동 회로 GDU(1) ~ GDU(3) 및 레벨-시프트 회로(LSU: Level Shift Unit)에 의해 구성된다. 제어 회로 CU는 입/출력 단자 I/O를 통해 마이크로컴퓨터로(부터) 신호를 수신/송신하고, 도9a의 어느 IGBT가 턴-온(turn on)되어야 하고 어느 IGBT가 턴-오프(turn off)되어야 하는지를 나타내기 위한 제어 신호를 생성한다. 게이트 구동 회로 GDU(Gate Drive Unit)(4 ~ 6)는 도9a의 주전원 Vcc의 저전위측 VCCL에 연결되는 IGBT Q4 ~ Q6를 구동한다. 게이트 구동 회로 GDU(1) ~ GDU(3)는 도9a의 주전원 Vcc의 고전위측 VCCH에 연결되는 IGBT Q1 ~ Q3를 구동한다. 레벨-시프트 회로 LSU는, VCCL 레벨의 제어 회로 CU의 신호와, VCCH 레벨과 VCCL 레벨 사이에서 왔다갔다하는 GDU(1) ~ GDU(3)의 신호(SIN1 ~ SIN3, SOUT1 ~ SOUT3) 사이를 매개하도록 동작한다. 따라서, 전술된 바와 같이, 고전압 IC(90)의 레벨-시프트 회로 LSU를 구성하는 반도체 장치는 VCCH 레벨과 VCCL 레벨 사이(0 ~ 650V)의 신호를 다루기 때문에, 특히 높은 내전압(약 1200V)이 요구된다.
도9b에 도시된 고전압 IC(90)의 경우와 같이, 상이한 기준 전위를 갖는 2개 이상의 회로가 집적되는 반도체 장치에서, 상이한 기준 전위를 갖는 각각의 회로가 형성되는 영역은 pn 접합 분리 또는 SiO2등과 같은 유전체를 이용하는 유전체 분리에 의해 서로 분리된다. pn 접합 분리를 이용하는 고전압 IC에 대해서, 기생 트랜지스터(parasitic transistor)가 쉽게 형성되고, 따라서, 회로의 오작동 또는 소자의 파괴가 야기될 수 있다는 것이 알려져 있다. 반면, 유전체 분리를 이용하는 고전압 IC에서는, 기생 트랜지스터 동작이 발생하지 않고, 따라서, 회로의 오작동 또 는 소자의 파괴와 같은 문제가 발생하지 않는다.
도10은 SOI 기판 및 트렌치 분리를 이용하는 종래의 고전압 IC(91)를 도시한 단면도이다.
도10에 도시된 고전압 IC(91)에는, 임베딩된 산화막(3)을 갖는 SOI 기판(10)의 SOI층(1)에는 저전위(GND) 기준 회로, 고전위(부동) 기준 회로 및 레벨-시프트 회로가 제공된다. GND 기준 회로, 부동 기준 회로 및 레벨-시프트 회로가 형성되는 각각의 영역은 SOI 기판(10)의 임베딩된 산화막(3) 및 트렌치(4)의 측벽 산화막(4s)에 의해 절연 분리(유전체 분리)된다.
고전압 IC(91)의 레벨-시프트 회로에서, 높은 내전압을 갖는 회로 소자는 저전위 기준 회로와 고전위 기준 회로를 서로 연결시키도록 요구된다. 도10에 도시된 레벨-시프트 회로 형성 영역의 MOS형 트랜지스터 TrL은 내전압을 확보하기 위해 SOI-RESURF 구조를 갖는다.
도10에 도시된 바와 같이, 레벨-시프트 회로에서의 고전압은 MOS형 트랜지스터 TrL의 드레인(drain)(D)에 인가된다. 도10의 MOS형 트랜지스터 TrL에서, 단면의 횡방향(lateral direction) 내전압은 표면 p형 불순물층 및 임베딩된 산화막(3)을 포함하는 SOI-RESURF 구조에 의해 확보된다. 단면의 종방향(longitudinal direction) 내전압에 대해서, 비특허문헌1에 개시된 바와 같이, 드레인(D)과 접지(GND) 사이의 고전압은, SOI층(1)에서의 전기장을 완화하기 위해 저농도의 SOI층(1) 및 임베딩된 산화막(3)에 의해 분할된다.
전술된 바와 같이, SOI 구조를 갖는 반도체 기판을 이용하여, 높은 내전압을 갖는 반도체 장치를 구현하기 위하여, 단면의 종방향에 인가되는 전압을 SOI층 및 임베딩된 산화막에 분배함으로써 바람직한 내전압이 획득되도록, SOI층의 농도와 두께 및 임베딩된 산화막의 두께를 최적으로 설계하도록 요구된다.
그러나, 1000V 이상의 고전압이 이 방법에 따라 획득되면, 두께가 5㎛ 이상인 임베딩된 산화막 및 두께가 50㎛ 이상인 SOI층이 요구된다. 반면, 산화막의 획득 가능한 두께의 상한(upper limit)은 SOI 기판의 휜 정도 등을 고려하여 약 4㎛이다. 또한, SOI층의 두께는 통상 수㎛ ~ 약 20㎛이고, SOI층의 두께가 증가됨에 따라, 트렌치 프로세싱(processing) 부하가 증가된다. 따라서, 도10의 레벨-시프트 회로 형성 영역에서의 MOS형 트랜지스터 TrL에 대해서, 획득 가능한 내전압은 약 600V로 제한되고, 따라서, 400V 전원 시스템, EV 자동차 등에서 요구되는 1200V의 내전압을 확보하는 것은 불가능하다.
따라서, 요구되는 내전압을 확보할 수 있고, 일반적인 반도체 장치 제조 방법을 이용하여, 적은 비용으로 제조될 수 있는 반도체 장치를 제공하는 것이 목적이다.
제1 양태에 따라, 반도체 장치는, 서로 절연 및 분리되어 있는 n(n≥2)개의 트랜지스터 소자가 접지(GND) 전위와 소정의 전위 사이에서, GND 전위측에서의 트 랜지스터 소자를 제1 단(stage)으로 셋팅하고, 소정의 전위측에서의 트랜지스터 소자를 제n 단으로 셋팅하며, 제1 단의 트랜지스터 소자의 게이트 단자를 입력 단자로 셋팅하여, 서로 순차적으로 직렬 연결되고, n개의 저항 소자 또는 커패시턴스 소자가 GND 전위와 소정의 전위 사이에서, GND 전위측에서의 저항 또는 커패시턴스 소자를 제1 단으로 셋팅하고, 소정의 전위측에서의 저항 또는 커패시턴스 소자를 제n 단으로 셋팅하여, 서로 순차적으로 직렬 연결되고, 제1 단의 트랜지스터 소자를 제외한 각각의 단의 트랜지스터 소자의 게이트 단자가 서로 직렬 연결되는 각각의 단의 저항 또는 커패시턴스 소자들 사이의 연결점에 순차적으로 연결되고, 출력이 제n 단의 트랜지스터 소자의 소정의 전위측의 단자로부터 출력되는 것을 특징으로 한다.
전술된 반도체 장치에서, 입력 신호를 제1 단의 트랜지스터 소자의 게이트 단자에 적용함으로써, 제2 단으로부터 n 단까지의 트랜지스터 소자들은 GND 전위와 소정의 전위 사이에 서로 직렬 연결되는 n개의 저항 소자들을 통해 동시에 동작될 수 있다.
반도체 장치의 동작에서, GND 전위와 소정의 전위 사이의 전압은 n개의 트랜지스터 소자에 의해 분할되고, 제1 단으로부터 제n 단의 각각의 트랜지스터 소자는 대응하는 전압 범위를 담당한다. 따라서, 하나의 트랜지스터가 GND 전위와 소정의 전위 사이의 전압을 담당하는 경우와 비교하여, 각각의 트랜지스터에 요구되는 내전압은 실질적으로 1/n이 된다. 따라서, 일반적인 제조 방법에 의해 적은 비용으로 제조될 수 있고 통상의 내전압을 갖는 트랜지스터 소자의 경우에도, 반도체 장치에 서 전술된 트랜지스터 소자의 개수(n)를 적절히 셋팅함으로써, 전체적으로 높은 내전압이 확보될 수 있는 반도체 장치가 제공될 수 있다.
전술된 바와 같이, 반도체 장치는 요구되는 내전압을 확보할 수 있고, 반도체 장치는 일반적인 반도체 장치 제조 방법을 이용하여 적은 비용으로 제조될 수 있다.
제2 양태에 따라, 전술된 반도체 장치에서, 제1 단의 트랜지스터 소자를 제외한 각각의 단의 트랜지스터 소자의 각각의 게이트 단자는, 저항 소자를 통해, 서로 직렬 연결되는 각각의 단의 저항 또는 커패시턴스 소자들 사이의 연결점에 순차적으로 연결되는 것이 바람직하다. 제3 양태에 따라, 다이오드는, 제1 단의 트랜지스터 소자를 제외한 각각의 단의 트랜지스터 소자에서, 게이트 단자와 GND 전위측 단자 사이에 삽입되는 것이 바람직하다.
따라서, 입력 신호가 제1 단의 트랜지스터 소자의 게이트 단자에 적용되면, 제2 단으로부터 제n 단까지의 트랜지스터 소자의 동시 동작이 안정화될 수 있다.
제4 양태에 따라, 전술된 반도체 장치에서, n개의 트랜지스터 소자는 동일한 내전압을 갖고, n개의 저항 또는 커패시턴스 소자는 동일한 저항 또는 커패시턴스 값을 갖는 것이 바람직하다.
따라서, GND 전위와 소정의 전위 사이에 삽입되는 각각의 트랜지스터 소자에 의해 분담되는 전압(내전압)은 균등해지고 최소화될 수 있다.
제5 양태에 따라, 트랜지스터 소자는 MOS형 트랜지스터 소자 또는 IGBT 소자가 될 수 있다.
제6 양태에 따라, 반도체 장치에서 서로 절연 및 분리되는 n개의 트랜지스터 소자들은, 임베딩된 산화막을 갖는 SOI 구조의 반도체 기판의 SOI층에 형성되고, 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리된다.
또한, 제7 양태에 따라, SOI 구조를 갖는 반도체 기판이 이용되면, n개의 저항 또는 커패시턴스 소자도, SOI층에 형성되고, 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리된다.
제8 양태에 따라, 제6 양태의 반도체 장치에서, 임베딩된 산화막에 이르는 n중(n-multiplexed) 절연 및 분리 트렌치가 형성되고, 서로 절연 및 분리되는 n개의 트랜지스터 소자들은, n중 절연 및 분리 트렌치에 의해 둘러싸인 각각의 영역에서, 더 높은 단(higher stage)의 트랜지스터 소자들이 내부에 위치하도록 1개씩 순차적으로 배치되는 것이 바람직하다.
또한, 제9 양태에 따라, 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리되는 n개의 저항 또는 커패시턴스 소자도, n중 절연 및 분리 트렌치에 의해 둘러싸인 각각의 영역에서, 더 높은 단의 트랜지스터 소자들이 내부에 위치하도록 1개씩 순차적으로 배치되는 것이 바람직하다.
따라서, GND 전위로부터 소정의 전위까지 증가되는 전압에 따라, n중 절연 및 분리 트렌치에 의해 둘러싸인 각각의 영역에 인가되는 전압은 균등해지고, n개의 각각의 트랜지스터 소자에 분담되는 전압 범위는 GND 전위로부터 소정의 전위까지 순차적으로 시프트될 수 있다. 오직 1개의 n중 절연 및 분리 트렌치만이 인접한 절연 및 분리되는 트랜지스터 소자들 사이에 존재하고, 따라서, n개의 트랜지스터 소자의 연결 배선(wiring)이 쉽게 수행될 수 있으며, 점유 영역이 감소될 수 있고, 그 결과, 반도체 장치는 소형화될 수 있다.
제10 양태에 따라, 제6 양태의 반도체 장치에서, 임베딩된 산화막에 이르는 (n-1)중 절연 및 분리 트렌치가 형성되고, 서로 절연 및 분리되는 n개의 트랜지스터 소자들은, (n-1)중 절연 및 분리 트렌치에 의해 구분되는 각각의 영역에서, 더 높은 단의 트랜지스터 소자가 내부에 위치하도록 1개씩 순차적으로 배치된다.
제11 양태에 따라, 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리되는 n개의 저항 또는 커패시턴스 소자들도, (n-1)중 절연 및 분리 트렌치에 의해 구분되는 각각의 영역에서, 더 높은 단의 저항 또는 커패시턴스 소자가 내부에 위치하도록 1개씩 순차적으로 배치된다.
이 경우, 제8 및 제9 양태의 반도체 장치의 경우에서와 같이, GND 전위로부터 소정의 전위로 증가되는 전압에 따라, (n-1)중 절연 및 분리 트렌치에 의해 구분되는 각각의 영역에 인가되는 전압은 서로 균등해질 수 있고, n개의 트랜지스터 소자에 분담되는 전압 범위는 GND 전위로부터 소정의 전위까지 순차적으로 시프트될 수 있다. 제8 및 제9 양태의 반도체 장치와 비교하여, 절연 및 분리 트렌치의 개수는 1개 감소될 수 있고, 따라서, 점유 영역이 감소될 수 있고, 그 결과, 반도체 장치는 소형화될 수 있다.
제6 양태 ~ 제11 양태의 반도체 장치에서, n개의 트랜지스터 소자는 각각 통상의 내전압을 갖는 트랜지스터 소자가 될 수 있다. 또한, SOI층의 불순물 농도는 내전압을 증가시키기 위해 특히 감소될 필요가 없다.
따라서, 제12 양태에 따라, SOI층과 동일한 전도형(conductivity) 및 높은 불순물 농도를 갖는 고농도 불순물층이 SOI층의 임베딩된 산화막 위에 형성되는 것이 바람직하다.
따라서, 반도체 장치 주위에서 급격히 변화되는 전압 노이즈(noise)가 발생할 때에도, 공핍층(depletion layer)은 임베딩된 산화막으로부터 퍼지는 것이 방지될 수 있다. 따라서, 전압 노이즈 등에 의해 야기되는 오작동은 반도체 장치에서 억제될 수 있다.
제13 양태에 따라, 소정의 전위가 포지티브(positive) 전위이면, SOI층은 n 전도형인 것이 바람직하다.
마찬가지로, 제14 양태에 따라, 반도체 장치에서 서로 절연 및 분리되는 n개의 트랜지스터 소자는, 밑부분의 산화막 및 밑부분의 산화막에 연속되도록 하기 위한 두께 방향의 산화막을 포함하는 임베딩된 산화막을 갖는 SOI 구조의 반도체 기판의 SOI층에서, 임베딩된 산화막에 의해 구분되고 서로 절연 및 분리되는 각각의 영역에 형성된다.
제15 양태에 따라, SOI 구조를 갖는 반도체 기판이 이용되면, n개의 저항 또는 커패시턴스 소자는, 임베딩된 산화막을 갖는 SOI 구조 반도체 기판의 SOI층에서, 임베딩된 산화막에 의해 구분되고 서로 절연 및 분리되는 각각의 영역에서 형성될 수 있는 것이 바람직하다.
제16 양태에 따라, 제14 양태의 반도체 장치에서, n중 단면 영역은 임베딩된 산화막에 의해 형성되고, 서로 절연 및 분리되는 n개의 트랜지스터 소자는, n중 단 면 영역에서, 높은 단의 트랜지스터 소자들이 내부에 위치하도록 1개씩 순차적으로 배치되는 것이 바람직하다.
또한, 제17 양태에 따라, 임베딩된 산화막에 의해 구분되고 서로 절연 및 분리되는 각각의 영역에서 형성되는 n개의 저항 또는 커패시턴스 소자는, n중 단면 영역에서, 더 높은 단의 저항 또는 커패시턴스 소자들이 내부에 위치하도록 1개씩 순차적으로 배치되는 것이 바람직하다.
제18 양태에 따라, 제14 양태 ~ 제17 양태의 반도체 장치에서, SOI층과 동일한 전도형 및 높은 불순물 농도를 갖는 고농도 불순물층이 SOI층의 임베딩된 산화막 위에 형성되는 것이 바람직하다. 또한, 제19 양태에 따라, 소정의 전위가 포지티브 전위이면, SOI층은 n 전도형인 것이 바람직하다.
제14 양태 ~ 제19 양태의 반도체 장치에 의해 획득되는 효과는 제6 양태 ~ 제13 양태의 반도체 장치에서와 동일하고, 그 설명은 생략된다.
제20 양태에 따라, 반도체 장치는, 기준 전위로서 GND 전위를 갖는 GND 기준 게이트 구동 회로, 기준 전위로서 부동 전위를 갖는 부동 기준 게이트 구동 회로, GND 기준 게이트 구동 회로와 부동 기준 게이트 구동 회로를 제어하기 위한 제어 회로 및 제어 회로와 부동 기준 게이트 구동 회로 사이에 삽입되어 제어 회로의 입/출력을 GND 전위와 부동 전위 사이에서 레벨-시프트시키는 레벨-시프트 회로를 포함하는 인버터 구동용 고전압 IC에서, 레벨-시프트 회로에 적합하다. 이 경우, 소정의 전위는 부동 전위이다.
제21 양태에 따라, 고전압 IC는 차량내 장착형 모터를 위한 인버터 구동용 고전압 IC가 될 수 있고, 또는, 제22 양태에 따라, 고전압 IC는 차량내 장착형 에어 컨디셔너를 위한 인버터 구동용 고전압 IC가 될 수 있다.
이제 본 발명의 바람직한 실시예들이 첨부된 도면을 참조하여 설명될 것이다.
도1은 반도체 장치(100)의 기본적인 등가 회로도이다.
도1의 반도체 장치(100)에서, 서로 절연 및 분리되는 n(n≥2)개의 트랜지스터 소자 Tr1 ~ Trn은 접지(GND) 전위와 소정의 전위 Vs 사이에 서로 순차적으로 직렬 연결되고, 여기서, GND 전위측은 제1 단으로 셋팅되고 소정의 전위측은 제n 단으로 셋팅된다. n개의 트랜지스터 소자 Tr1 ~ Trn은 MOS(Metal oxide Semiconductor)형 트랜지스터 소자 또는 IGBT(Insulated Gate Bipolar Transistor) 소자가 될 수 있다. 각각의 트랜지스터 소자 Tr1 ~ Trn이 MOS형 트랜지스터 소자이면, 전술된 구조에서, 낮은 단(lower stage)의 MOS형 트랜지스터의 드레인 전압은 그에 대해 높은 단(upper stage)의 MOS형 트랜지스터 소자의 소스(source)에 인가된다.
또한, n개의 저항 소자 R1 ~ Rn은 GND 전위와 소정의 전위 Vs 사이에 서로 순차적으로 직렬 연결되고, 여기서, GND 전위측은 제1 단으로 셋팅되고 소정의 전위측은 제n 단으로 셋팅된다. 약한 전류는, GND 전위와 소정의 전위 Vs 사이의 전압을 각각의 저항 소자 R1 ~ Rn에서 분할하여 담당하도록, n개의 저항 소자 R1 ~ Rn로 흘러들어간다. 도1에서, GND 전위와 소정의 전위 Vs 사이의 전압은 각각의 저항 소자 R1 ~ Rn에 의해 분할되지만, 전압은 커패시턴스 소자에 의해 분할될 수도 있다. 이 경우, 소비 전류를 감소시키는 효과가 획득될 수 있다.
제1 단의 트랜지스터 소자 Tr1을 제외한 각각의 단의 트랜지스터 소자 Tr2 ~ Trn의 게이트 단자는, 서로 직렬 연결되는 각각의 단의 저항 소자 R1 ~ Rn 사이의 각각의 연결점 P2 ~ Pn에 순차적으로 연결된다.
도1의 반도체 장치(100)에서, 제1 단의 트랜지스터 소자 Tr1을 제외한 각각의 단의 트랜지스터 소자 Tr2 ~ Trn의 게이트 단자는, 저항 소자 Rg2 ~ Rgn을 통해, 서로 직렬 연결되는 각각의 단의 저항 소자 R1 ~ Rn 사이의 각각의 연결점 P2 ~ Pn에 순차적으로 연결된다. 마찬가지로, 각각의 다이오드 D2 ~Dn은, 제1 단의 트랜지스터 소자 Tr1을 제외한 각각의 단의 트랜지스터 소자 Tr2 ~ Trn에서, 각각의 단의 트랜지스터 소자 Tr2 ~ Trn의 게이트 단자와 GND 전위측 단자 사이에 삽입된다. 후술되는 바와 같이, 입력 신호가 제1 단의 트랜지스터 소자 Tr1의 게이트 단자에 인가되면, 제2 단으로부터 제n 단까지의 트랜지스터 소자 Tr2 ~ Trn의 동시 동작은 저항 소자 R2 ~ Rn 및 다이오드 D2 ~Dn에 의해 안정화될 수 있다.
제1 단의 트랜지스터 소자 Tr1의 게이트 단자는 반도체 장치(100)의 입력 단자의 역할을 한다. 반도체 장치(100)의 출력은, 소정의 저항 값을 가지는 부하 저항(도시되지 않음)을 통해, 제n 단의 트랜지스터 소자 Trn의 소정의 전위 Vs측의 단자로부터 출력된다. 출력 신호의 기준 전위는, 입력 신호의 GND 전위로부터 소정의 전위 Vs로 변환되고(레벨-시프트), 입력 신호에 대해 반전되어(inverted) 출력 된다.
도1의 반도체 장치(100)에서, 입력 신호를 제1 단의 트랜지스터 소자 Tr1의 게이트 단자에 적용함으로써, 제2 단으로부터 제n 단까지의 트랜지스터 소자 Tr2 ~ Trn은, GND 전위와 소정의 전위 Vs 사이에 서로 직렬 연결되는 n개의 저항 소자 R1 ~ Rn을 통해, 동시에 동작될 수 있다. 각각의 트랜지스터 소자 Tr1 ~ Trn이 MOS형 트랜지스터 소자이고 각각의 트랜지스터 소자 Tr1 ~ Trn의 접지 전위측이 소스로 셋팅되는 경우, 신호 전압이 제1 단의 트랜지스터 소자 Tr1의 게이트 단자에 적용되면, 제1 단의 트랜지스터 소자 Tr1의 드레인 전위는 저하된다. 드레인 전위의 저하에 따라, 제2 단의 트랜지스터 소자 Tr2의 소스 전위가 저하되고, 그 결과, 전류는 제2 단의 트랜지스터 소자 Tr2의 게이트와 소스 사이에서 연결점 P2로부터 다이오드 D2로 흘러들어간다. 게이트와 소스 사이는 제너 전압(zener voltage)(여기서는 5V)으로 고정되고, 그 결과, 제2 단의 트랜지스터 Tr2가 턴-온된다. 전술된 것과 동일한 동작은 제n 단의 트랜지스터 소자 Trn까지 반복되고, 모든 트랜지스터 소자 Tr1 ~ Trn은 매우 짧은 시간동안 턴-온된다.
도1의 반도체 장치의 동작에서, GND 전위와 소정의 전위 사이의 전압은 n개의 트랜지스터 소자 Tr1 ~ Trn에 의해 분할되고, 제1 단으로부터 제n 단까지의 각각의 트랜지스터 소자 Tr1 ~ Trn은 각각의 분할된 전압 범위를 담당한다. 따라서, 하나의 트랜지스터가 GND 전위와 소정의 전위 Vs 사이의 전압을 담당하는 경우와 비교하여, 각각의 트랜지스터 소자 Tr1 ~ Trn에 요구되는 내전압은 실질적으로 1/n이 된다. 따라서, 도1의 반도체 장치(100)에서 트랜지스터 소자의 개수 n을 적절히 셋팅함으로써, 트랜지스터 소자가 일반적인 제조 방법에 의해 적은 비용으로 제조될 수 있고 통상의 내전압을 가질 때에도, 전체적으로 요구되는 높은 내전압이 반도체 장치에서 확보될 수 있다. 도1의 반도체 장치(100)에서, n개의 트랜지스터 소자 Tr1 ~ Trn은 동일한 내전압을 갖고, n개의 저항 소자 R1 ~ Rn은 동일한 저항값을 갖는 것이 바람직하다. 따라서, GND 전위와 소정의 전위 사이에 삽입되는 트랜지스터 소자 Tr1 ~ Trn에 의해 분담되는 전압(내전압)은 균등해지고 최소화될 수 있다.
구체적으로, 예를 들어, 약 150V의 내전압을 갖는 MOS형 트랜지스터 소자는, 일반적인 제조 방법에 따라, 두께가 약 2㎛인 임베딩된 산화막을 갖는 일반적인 SOI 기판을 이용하여 쉽게 형성될 수 있다. 따라서, 절연 및 분리 트렌치에 의해 서로 절연 및 분리되는 n개의 트랜지스터 소자 Tr1 ~ Trn이 SOI 기판에서 형성되어, 서로 직렬 연결되는 n개의 단의 트랜지스터 소자들을 포함하는 반도체 장치(100)를 형성하고, 그에 따라, 높은 내전압을 갖는 반도체 장치를 구현한다. 예를 들어, 150V의 내전압을 갖는 트랜지스터 소자를, 도1에 도시된 바와 같이 2단, 4단 또는 8단으로, 직렬 연결시킴으로써, 300V, 600V 또는 1200V의 내전압을 갖는 반도체 장치(100)가 획득될 수 있다. 따라서, 내전압에 따라 웨이퍼(wafer) 구조(임베딩된 산화막과 SOI층의 두께, SOI층의 불순물 농도)를 변화시킬 필요가 없다. 또한, 절연 및 분리 트렌치의 프로세싱 깊이가 고정되고, 따라서, 요구되는 내전압이 1000V 이상일 때에도, 반도체 장치는 쉽게 구현될 수 있다.
전술된 바와 같이, 도1에 도시된 반도체 장치(100)는 요구되는 내전압을 확 보할 수 있고, 반도체 장치는 일반적인 반도체 장치 제조 방법을 이용하여 적은 비용으로 제조될 수 있다.
다음으로, 도1의 반도체 장치(100)의 더 구체적인 애플리케이션이 설명될 것이다.
도2는 도1의 기본적인 등가 회로에 도시되는 반도체 장치(100)가 적용되는 고전압 IC(110)를 도시한 평면도이다.
도2의 고전압 IC는 도9를 참조하여 설명되는 고전압 IC와 유사한 인버터 구동용 고전압 IC이고, 이 고전압 IC는 기준 전위로서 GND 전위를 갖는 GND 기준 게이트 구동 회로, 기준 전위로서 부동 전위를 갖는 부동 기준 게이트 구동 회로, GND 기준 게이트 구동 회로와 부동 기준 게이트 구동 회로를 제어하기 위한 제어 회로 및 제어 회로와 부동 기준 게이트 구동 회로 사이에 삽입되어 제어 회로의 입/출력 신호를 GND 전위와 부동 전위 사이에서 레벨-시프트시키는 레벨-시프트 회로를 포함한다. 도1에 도시된 반도체 장치(100)는 도2의 고전압 IC(110)의 레벨-시프트 회로에 적용된다. 이 경우, 도1의 소정의 전위 Vs는 약 1200V의 포지티브 부동 전위로 셋팅된다.
도3은 도2의 고전압 IC에서 점선으로 둘러싸인 레벨-시프트 회로부 및 부동 기준 게이트 구동 회로부를 상세하게 도시한 도면이고, 또한, 도3은 레벨-시프트 회로에 적용되는 도1의 반도체 장치(100)의 각각의 회로 소자의 구성을 도시한다. 도4는 도3의 점선 IV-IV를 따라 도시한 단면도이고, 도4는 각각의 트랜지스터 소자의 구조를 도시한다. 도5는 도3의 점선 V-V를 따라 도시한 단면도이고, 도5는 다이 오드 및 트랜지스터 소자의 게이트에 연결되는 저항 소자의 구조를 도시한다.
도4의 단면도에 도시된 바와 같이, 고전압 IC(110)에서, 레벨-시프트 회로에 적용되는 도1의 반도체 장치(100)에서의 n개의 트랜지스터 소자 Tr1 ~ Trn은 임베딩된 산화막(3)을 갖는 SOI 구조 반도체 기판(11)의 n 전도형 SOI층(1)에 형성된다. n개의 트랜지스터 소자 Tr1 ~ Trn은 LDMOS(Lateral Double-diffused MOS)형 트랜지스터 소자이고, 임베딩된 산화막(3)에 이르는 절연 및 분리 트렌치(4)에 의해 서로 절연 및 분리된다.
도5의 단면도에 도시된 바와 같이, p 전도형 확산 저항(diffused resistor)은 고전압 IC(110)에서 저항 소자 Rg2 ~ Rgn으로서 이용된다. 저항 소자 Rg2 ~ Rgn에 대해서, SOI층(1)은 전위의 영향를 억제시키기 위하여 고전위측과 동일한 전위로 고정된다. n 전도형 확산 저항이 이용되면, SOI층(1)을 저전위측과 동일한 전위로 고정하도록 요구된다. 확산 저항을 대신하여, 높은 저항값을 갖는 벌크 저항(bulk resistor) 또는 박막 폴리실리콘(polysilicon) 저항이 저항 소자 Rg2 ~ Rgn 및 저항 소자 R1 ~ Rn으로서 이용될 수 있다.
또한, 도3에 도시된 바와 같이, 고전압 IC(110)의 반도체 장치(100)에서, 임베딩된 산화막(3)에 이르는 n중 절연 및 분리 트렌치 T1 ~ Tn이 형성되고, 서로 절연 및 분리되는 n개의 트랜지스터 소자 Tr1 ~ Trn은, n중 절연 및 분리 트렌치 T1 ~ Tn에 의해 둘러싸인 각각의 영역에서, 높은 단의 트랜지스터 소자들이 내부에 위치하도록 1개씩 순차적으로 배치된다. 마찬가지로, 임베딩된 산화막(3)에 이르는 절연 및 분리 트렌치들에 의해 서로 절연 및 분리되는 n개의 저항 소자 R1 ~ Rn, (n-1)개의 저항 소자 Rg2 ~ Rgn 및 (n-1)개의 다이오드 D2 ~ Dn은, n중 절연 및 분리 트렌치 T1 ~ Tn에 의해 둘러싸인 각각의 영역에서, 높은 단의 트랜지스터 소자들이 내부에 위치하도록 1개씩 순차적으로 배치된다. 따라서, GND 전위로부터 소정의 전위까지의 전압 증가에 따라, n중 절연 및 분리 트렌치 T1 ~ Tn에 의해 둘러싸인 각각의 영역에 인가되는 전압들은 서로 균등해지고, n개의 트랜지스터 소자 Tr1 ~ Trn에 의해 분담되는 전압 범위는 GND 전위로부터 소정의 전위까지 순차적으로 시프트될 수 있다. n중 절연 및 분리 트렌치 T1 ~ Tn의 오직 1개만이 인접한 트랜지스터 소자들 사이에 존재하고, 따라서, n개의 트랜지스터 소자들 Tr1 ~ Trn의 연결 배선이 쉽게 수행될 수 있으며, 점유 영역이 감소될 수 있고, 그 결과, 반도체 장치(100)는 소형화될 수 있다.
전술된 바와 같이, 반도체 장치(100)에서, n개의 트랜지스터 소자 Tr1 ~ Trn은 각각 통상의 내전압을 갖는 트랜지스터 소자가 될 수 있다. 또한, SOI(1)층의 불순물 농도는 내전압을 증가시키기 위해 감소될 필요가 없다. 따라서, 도4 및 도5에 도시된 바와 같이, 도10의 고전압 IC(91)에서와는 달리, SOI층(1)과 동일한 전도형 및 높은 불순물 농도를 갖는 고농도 불순물층(1a)은 SOI층(1)의 임베딩된 산화막(3) 위에 형성될 수 있다. 따라서, 반도체 장치(100) 주위에서 급격히 변화되는 전압 노이즈가 발생할 때에도, 공핍층은 임베딩된 산화막(3)으로부터 퍼지는 것이 억제될 수 있다. 따라서, 전압 노이즈 등에 의해 야기되는 오작동은 반도체 장치에서 억제될 수 있다. 예를 들어, 출력단의 부동 기준 게이트 구동 회로의 스위칭 동작에 따라 발생되는 dV/dt 변화에 의해 야기되는 고주파 전위 간섭의 영향은 실드(shield)될 수 있다.
전술된 바와 같이, 도2 ~ 도5에 도시된 고전압 IC(110)는 1200V의 내전압을 보장할 수 있고, 차량내 장착형 모터 또는 차량내 장착형 에어 컨디셔너의 인버터 구동용으로 적합할 수 있다. 또한, 이 실시예는 전술된 기술 분야에 한정되지 않으며, 이 실시예는 개인/산업용 모터 제어 분야에 적용될 수 있다.
(다른 실시예)
도6은 레벨-시프트 회로에 적용되는 다른 반도체 장치(100a)의 각각의 회로 소자 및 그 회로 소자의 배치를 도시한 도면이다.
도6에 도시된 반도체 장치(100a)는, 도3에 도시된 반도체 장치(100)의 n중 절연 및 분리 트렌치 T1 ~ Tn의 최외주(outmost periphery)의 절연 및 분리 트렌치 T1이 제거되도록 설계되고, 다른 회로 소자 및 그 배치는 도3의 반도체 장치(100)와 동일하다. 즉, 도6의 반도체 장치(100a)에서, 임베딩된 산화막(3)에 이르는 (n-1)중 절연 및 분리 트렌치 T2 ~ Tn가 형성되고, 서로 절연 및 분리되는 n개의 트랜지스터 소자 Tr1 ~ Trn은, (n-1)중 절연 및 분리 트렌치 T2 ~ Tn에 의해 구분되는 각각의 영역에서, 더 높은 단의 트랜지스터 소자들이 내부에 위치하도록 1개씩 순차적으로 배치된다. 마찬가지로, 임베딩된 산화막(3)에 이르는 절연 및 분리 트렌치들에 의해 서로 절연 및 분리되는 n개의 저항 소자 R1 ~ Rn은, (n-1)중 절연 및 분리 트렌치 T2 ~ Tn에 의해 구분되는 각각의 영역에서, 더 높은 단의 저항 소자들이 내부에 위치하도록 1개씩 순차적으로 배치된다.
도3에 도시되는 반도체 장치(100)의 경우와 같이, 도6에 도시된 반도체 장치 (100a)에서도, GND 전위로부터 소정의 전위까지의 전압 증가에 따라, (n-1)중 절연 및 분리 트렌치 T2 ~ Tn에 의해 구분되는 각각의 영역에 인가되는 전압은 서로 균등해지고, n개의 트랜지스터 소자 Tr1 ~ Trn에 의해 분담되는 전압 범위는 GND 전위로부터 소정의 전위까지 순차적으로 시프트될 수 있다. 또한, 도3에 도시된 반도체 장치(100)와 비교하여, 절연 및 분리 트렌치의 개수는 1개 감소될 수 있고, 따라서, 점유 영역이 감소될 수 있으며, 그 결과, 반도체 장치(100a)는 소형화될 수 있다.
도3 ~ 도5 및 도6에서 도시된 반도체 장치(100,100a)에서, 임베딩된 산화막(3)을 갖는 SOI 구조 반도체 기판(11)이 이용되고, 각각의 소자는 임베딩된 산화막(3)에 이르는 절연 및 분리 트렌치(4) T1 ~ Tn에 의해 절연 및 분리된다. 절연 및 분리 트렌치(4) T1 ~ Tn은 일반적으로, 임베딩된 산화막(3)을 통해 실리콘(Si) 웨이퍼를 본딩(bonding)하고, 연마(polishing)를 통해 얇은 SOI층(1)을 형성하며, 임베딩된 산화막(3)에 이르는 트렌치를 형성하고, 그 트렌치를 임베딩함으로써 형성된다. 그러나, 반도체 장치는 전술된 방법 외에 다른 방법에 의해서 제조될 수 있고, 상이한 SOI 기판 구조 반도체 기판 및 상이한 절연 및 분리 방법이 채택될 수 있다.
도7a 및 7b는 다른 반도체 장치(101a)를 도시한 도면이다. 도7a는 반도체 장치(101a)를 도시한 모식적인 상면도이고, 도7b는 도7a의 점선 VIIB-VIIB를 따라 도시한 단면도이다. 도7a에서, 각각의 단의 트랜지스터 소자 Ts1 ~ Ts5는 설명을 간단히 하기 위해 간략화되어 도시되어 있다. 각각의 단의 저항 소자는 도면에서 생 략된다.
도7a 및 7b에 도시된 반도체 장치(101a)에서, SOI 구조 반도체 기판(12a)의 SOI층(1)은, 밑부분의 산화막 및 밑부분의 산화막에 연속되도록 하기 위해 두께 방향으로 형성되는 산화막을 포함하는 임베딩된 산화막(5)에 의해 구분되고(이하, "임베딩된 산화막(5)"으로 언급됨), 그에 따라, 5개의 구분 영역 K1 ~ K5를 형성한다. 전술된 반도체 장치(101a)의 절연 및 분리 방법은 EPIC(Epitaxial Passivated Integration Circuit) 방법으로 불리고, 이 방법은 종래의 유전체 분리 방법이다(1996년 전기학회 고성능 고기능 Power Device/Power IC 조사 전문위원회에 의해 발행된 "Power Device/Power IC Handbook").
도7b에 도시된 절연 및 분리 구조는 다음과 같이 형성된다. 실리콘 웨이퍼가 서로 본딩되기 전에, V형 홈(V-shaped groove)이 SOI층(1)의 역할을 하는 하나의 실리콘(Si) 웨이퍼에 형성되고, 실리콘 웨이퍼의 표면이 산화된다(임베딩된 산화막(5)이 형성됨). 그리고 나서, 불순물을 포함하지 않는 폴리실리콘(5a)이 V홈에 증착되고(deposited), 임베딩된다. 실질적으로, 폴리실리콘(5a)은 그 표면을 평평하기 하기 위해 연마되고, 실리콘 웨이퍼는 지지 기판(6)에 본딩되며, 그리고 나서, 임베딩된 산화막(5)이 반대쪽으로부터 드러날 때까지 연마가 수행되고, 그에 따라, 도7b에 도시된 절연 및 분리 구조가 완성된다. 표면이 산화되기 전에(임베딩된 산화막(5)이 형성되기 전에) 불순물을 확산시킴으로써, 도4 및 5의 경우와 같이, SOI층(1)과 동일한 전도형 및 높은 불순물 농도를 갖는 고농도 불순물층이 SOI층(1)의 임베딩된 산화막(5) 위에 형성될 수 있다.
도7a에 도시된 바와 같이, 서로 절연 및 분리되는 5개의 트랜지스터 소자 Ts1 ~ Ts5는, 5개의 구분 영역 K1 ~ K5에서, 도6의 반도체 장치(100a)의 경우에서와 같이, 더 높은 단의 트랜지스터 소자 등이 내부에 위치하도록 1개씩 순차적으로 배치된다. 도7b에 도시된 절연 및 분리 구조는 트랜지스터 소자 Ts1 ~ Ts5의 절연 및 분리를 위해 이용된다. 서로 절연 및 분리되는 각각의 단의 저항 소자에 있어서도(도시되지 않음), 저항 소자는, 5개의 구분 영역 K1 ~ K5에서, 더 높은 단의 저항 소자 등이 내부에 위치하도록 1개씩 순차적으로 배치된다. 따라서, 도7a 및 7b에 도시된 반도체 장치(101a)에서도, 도3 ~ 도5 및 도6에 도시된 반도체 장치(100,100a)에서와 같이, 요구되는 내전압이 확보될 수 있고, 반도체 장치는 일반적인 반도체 장치 제조 방법을 이용하여 적은 비용으로 제조될 수 있다.
도8a ~ 도8c는 도 7a 및 7b의 반도체 장치(101a)의 변형예를 도시하고, 반도체 장치(101b ~ 101d)의 모식적인 단면도이다. 도8a ~ 도8c의 반도체 장치(101b ~ 101d)에서, 도 7a 및 7b의 반도체 장치(101a)와 동일한 소자는 동일한 부호에 의해 나타난다. 반도체 장치(101b ~ 101d)의 상면도는 도7a와 동일하다.
도8a의 반도체 장치(101b)를 위해 이용되는 SOI 구조 반도체 기판(12b)에서는, 본딩되기 전에 폴리실리콘(5a)의 표면을 산화시킴으로써 형성되는 산화막(5b)이 도7b에 도시된 SOI 구조 반도체 기판(12b)에 추가된다. 따라서, SOI층(1) 및 지지 기판(6)의 절연 및 분리는 확실히 수행되고, 도8a의 반도체 장치(101b)에서, 지지 기판(6)에서의 전위는 확실히 부동 상태가 될 수 있다.
도8b의 반도체 장치(101c)를 위해 이용되는 SOI 구조 반도체 기판(12c)에서 는, 폴리실리콘(5a)을 대신하여, 실리콘 산화막(5c)이 CVD에 의해 증착되어, V홈을 실리콘 산화막(5c)으로 임베딩한다. 따라서, SOI층(1) 및 지지 기판(6)의 절연 및 분리는 확실히 수행되고, 도8b의 반도체 장치(101c)에서, 지지 기판(6)에서의 전위는 확실히 부동 상태가 될 수 있다.
도8c의 반도체 장치(101d)를 위해 이용되는 SOI 구조 반도체 기판(12d)에서는, 임베딩된 산화막(5)이 소정의 막의 두께(예를 들어, 1200V의 내전압을 위해 3㎛ 이상)를 갖도록 설계되고, 도7b의 반도체 장치(101a)와는 달리, 불순물이 첨가되는 폴리실리콘(5d)이 증착되고 V홈에 임베딩된다. 도8c의 반도체 장치(101d)의 구조는 지지 기판(6)측에서의 전위가 GND로 고정되어 이용되는 경우에 효과적이다.
도2 ~ 도5에 도시된 반도체 장치(100)는 SOI층(1)이 n 전도형인 SOI 구조 반도체 기판(11)을 이용하는 반도체 장치이다. 그러나, 본 발명의 반도체 장치는 이 반도체 장치에 한정되지 않으며, SOI층(1)이 p 전도형인 SOI 구조 반도체 기판(11)을 이용하는 반도체 장치가 될 수도 있다. 이 경우, 전술된 실시예들의 각각의 도면의 전도형은 반전된다.
도2 ~ 도8에 도시된 반도체 장치에서, 산화막으로 형성되는 절연막은 임베딩된 산화막(3 및 5)으로 이용된다. 이 산화막을 대신하여, Si3N4 등과 같은 질화막(nitride film)과 같은 물질, 절연성 탄화막(carbide film) 또는 이들을 복합한 막은, 그 막이 절연막인 한에 있어서, 이용될 수 있다.
또한, 도2 ~ 도5에 도시된 반도체 장치(100)는, GND 기준 게이트 구동 회로, 부동 게이트 구동 회로, 제어 회로 및 레벨-시프트 회로를 포함하는 인버터 구동용 고전압 IC 회로의 레벨-시프트 회로에 적용된다. 그러나, 본 발명의 반도체 장치는 이 반도체 장치에 한정되지 않으며, 접지(GND) 전위와 소정의 전위 사이의 레벨-시프트가 요구되고, 높은 내전압을 필요로 하는 어떠한 반도체 장치에도 적용될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 요구되는 내전압을 확보할 수 있고, 일반적인 반도체 장치 제조 방법을 이용하여, 적은 비용으로 제조될 수 있는 반도체 장치가 제공된다.
Claims (24)
- 서로 절연 및 분리되고, 접지(GND) 전위와 소정의 전위 사이에 서로 순차적으로 직렬 연결되는 n(n≥2)개의 트랜지스터 소자 - 여기서, 상기 GND 전위 측에서의 트랜지스터 소자는 제1 단으로 설정되고, 상기 소정의 전위 측에서의 트랜지스터 소자는 제n 단으로 설정되고, 상기 제1 단의 트랜지스터 소자의 게이트 단자는 입력 단자로 설정됨 - ; 및상기 GND 전위와 상기 소정의 전위 사이에 서로 순차적으로 직렬 연결되는 n개의 저항 소자 또는 커패시턴스 소자 - 여기서, 상기 GND 전위 측에서의 저항 또는 커패시턴스 소자는 제1 단으로 설정되고, 상기 소정의 전위 측에서의 저항 또는 커패시턴스 소자는 제n 단으로 설정되고, 상기 제1 단의 트랜지스터 소자를 제외한 각각의 단의 트랜지스터 소자의 게이트 단자는, 서로 직렬 연결되는 상기 각각의 단의 저항 또는 커패시턴스 소자 사이의 연결점에 순차적으로 연결되고, 상기 제n 단의 트랜지스터 소자의 상기 소정의 전위 측에서의 단자로부터 출력이 취해지고, 그에 따라 상기 제1 단의 트랜지스터 소자의 게이트 단자에 입력 신호가 인가되면, 상기 제1 단의 트랜지스터 소자를 제외한 상기 각각의 단의 트랜지스터 소자가 상기 n개의 저항 소자 또는 커패시턴스 소자를 통해 동시 동작될 수 있음 -를 포함하는 반도체 장치.
- 제1항에 있어서,상기 제1 단의 트랜지스터 소자를 제외한 상기 각각의 단의 트랜지스터 소자의 게이트 단자는, 저항 소자를 통해, 서로 직렬 연결되는 상기 각각의 단의 저항 또는 커패시턴스 소자 사이의 연결점에 순차적으로 연결되는반도체 장치.
- 제1항 또는 제2항에 있어서,상기 제1 단의 트랜지스터 소자를 제외한 상기 각각의 단의 트랜지스터 소자의 각각에서 GND 전위측 단자와 게이트 단자 사이에 다이오드가 삽입되는반도체 장치.
- 제1항에 있어서,각각의 상기 트랜지스터 소자는 동일한 내전압을 갖고, 상기 저항 또는 커패시턴스 소자는 동일한 저항 또는 커패시턴스 값을 갖는반도체 장치.
- 제1항에 있어서,상기 트랜지스터 소자는 MOS형 트랜지스터 소자 또는 IGBT 소자인반도체 장치.
- 제1항에 있어서,상기 트랜지스터 소자는 임베딩된 산화막을 갖는 SOI 구조의 반도체 기판의 SOI층에 형성되고, 상기 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리되는반도체 장치.
- 제6항에 있어서,상기 저항 또는 커패시턴스 소자는 상기 임베딩된 산화막을 갖는 상기 SOI 구조의 반도체의 SOI층에서 형성되고, 상기 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리되는반도체 장치.
- 제6항에 있어서,상기 임베딩된 산화막에 이르는 n중(n-multiplexed) 절연 및 분리 트렌치가 형성되고, 서로 절연 및 분리되는 상기 n개의 트랜지스터 소자는, n중 절연 및 분리 트렌치에 의해 둘러싸인 각각의 영역에서, 더 높은 단의 트랜지스터 소자가 내부에 위치하도록 1개씩 순차적으로 배치되는반도체 장치.
- 제8항에 있어서,상기 n개의 저항 또는 커패시턴스 소자는, 상기 임베딩된 산화막을 갖는 상기 SOI 구조 반도체 기판의 SOI층에서 형성되고, 상기 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리되고, 서로 절연 및 분리되는 상기 n개의 저항 또는 커패시턴스 소자는, 상기 n중 절연 및 분리 트렌치에 의해 둘러싸인 각각의 영역에서, 더 높은 단의 트랜지스터 소자가 내부에 위치하도록 1개씩 순차적으로 배치되는반도체 장치.
- 제6항에 있어서,상기 임베딩된 산화막에 이르는 (n-1)중 절연 및 분리 트렌치가 형성되고, 서로 절연 및 분리되는 상기 n개의 트랜지스터 소자는, 상기 (n-1)중 절연 및 분리 트렌치에 의해 구분되는 각각의 영역에서, 더 높은 단의 트랜지스터 소자가 내부에 위치하도록 1개씩 순차적으로 배치되는반도체 장치.
- 제10항에 있어서,상기 n개의 저항 또는 커패시턴스 소자는, 상기 임베딩된 산화막을 갖는 상기 SOI 구조 반도체 기판의 SOI층에서 형성되고, 상기 임베딩된 산화막에 이르는 절연 및 분리 트렌치에 의해 서로 절연 및 분리되고, 서로 절연 및 분리되는 상기 n개의 저항 또는 커패시턴스 소자는, 상기 (n-1)중 절연 및 분리 트렌치에 의해 구분되는 각각의 영역에서, 더 높은 단의 트랜지스터 소자가 내부에 위치하도록 1개씩 순차적으로 배치되는반도체 장치.
- 제6항 내지 제11항 중 어느 한 항에 있어서,상기 SOI층과 동일한 전도형 및 상기 SOI층보다 높은 불순물 농도를 갖는 고농도 불순물층은 상기 SOI층의 임베딩된 산화막 위에 형성되는반도체 장치.
- 제6항에 있어서,상기 SOI층은 n형으로 도핑된 SOI층인반도체 장치.
- 제1항에 있어서,상기 n개의 트랜지스터 소자는, 밑부분의 산화막 및 상기 밑부분의 산화막에 연속되도록 하기 위한 두께 방향의 산화막을 포함하는 임베딩된 산화막을 갖는 SOI 구조의 반도체 기판의 SOI층에서, 상기 임베딩된 산화막에 의해 구분되고 서로 절연 및 분리되는 각각의 영역에 형성되는반도체 장치.
- 제14항에 있어서,상기 저항 또는 커패시턴스 소자는, 상기 임베딩된 산화막을 갖는 상기 SOI 구조 반도체 기판의 SOI층에서, 상기 임베딩된 산화막에 의해 구분되고 서로 절연 및 분리되는 상기 각각의 영역에 형성되는반도체 장치.
- 제14항에 있어서,상기 임베딩된 산화막에 의해 n개의 구분 영역이 형성되고, 서로 절연 및 분리되는 상기 n개의 트랜지스터 소자는, 상기 n개의 구분 영역에서, 높은 단의 트랜지스터 소자가 내부에 위치하도록 1개씩 순차적으로 배치되는반도체 장치.
- 제16항에 있어서,상기 n개의 저항 또는 커패시턴스 소자는, 상기 임베딩된 산화막을 갖는 상기 SOI 구조 반도체 기판의 SOI층에서, 상기 임베딩된 산화막에 의해 구분되고 서로 절연 및 분리되는 상기 각각의 영역에 형성되고, 서로 절연 및 분리되는 상기 n개의 저항 또는 커패시턴스 소자는, 상기 n개의 구분 영역에서, 더 높은 단의 저항 또는 커패시턴스 소자가 내부에 위치하도록 1개씩 순차적으로 배치되는반도체 장치.
- 제14항 내지 제17항 중 어느 한 항에 있어서,상기 SOI층과 동일한 전도형 및 상기 SOI층보다 높은 불순물 농도를 갖는 고농도 불순물층은 상기 SOI층의 임베딩된 산화막 위에 형성되는반도체 장치.
- 제14항에 있어서,상기 SOI층은 n형으로 도핑된 SOI층인반도체 장치.
- 제1항에 있어서,상기 반도체 장치는, 기준 전위로서 GND 전위를 갖는 GND 기준 게이트 구동 회로, 기준 전위로서 부동 전위를 갖는 부동 기준 게이트 구동 회로, 상기 GND 기준 게이트 구동 회로와 상기 부동 기준 게이트 구동 회로를 제어하기 위한 제어 회로 및 상기 제어 회로와 상기 부동 기준 게이트 구동 회로 사이에 삽입되어 상기 제어 회로의 입/출력 신호를 상기 GND 전위와 상기 부동 전위 사이에서 레벨-시프트시키는 레벨-시프트 회로를 포함하는 인버터 구동용 고전압 IC의 상기 레벨-시프트 회로에 적합하고,상기 소정의 전위는 상기 부동 전위로 설정되는반도체 장치.
- 제20항에 있어서,상기 고전압 IC는 차량내 장착형 모터를 위한 인버터 구동용 고전압 IC인반도체 장치.
- 제20항에 있어서,상기 고전압 IC는 차량내 장착형 에어 컨디셔너를 위한 인버터 구동용 고전압 IC인반도체 장치.
- 서로 절연 및 분리되고, 접지(GND) 전위와 소정의 전위 사이에 서로 순차적으로 직렬 연결되는 제1 및 제2 트랜지스터 소자 - 여기서, 상기 GND 전위 측에서의 상기 제1 트랜지스터 소자는 제1 단으로 설정되고, 상기 소정의 전위 측에서의 상기 제2 트랜지스터 소자는 제2 단으로 설정되고, 상기 제1 단의 트랜지스터 소자의 게이트 단자는 입력 단자로서 설정됨 - ; 및상기 GND 전위와 상기 소정의 전위 사이에 서로 순차적으로 직렬 연결되는 제1 및 제2 저항 소자 또는 커패시턴스 소자 - 여기서, 상기 GND 전위 측에서의 상기 제1 저항 또는 커패시턴스 소자는 제1 단으로 설정되고, 상기 소정의 전위 측에서의 제2 저항 또는 커패시턴스 소자는 제2 단으로 설정되고, 상기 제2 트랜지스터 소자의 게이트 단자는, 상기 제1 저항 또는 커패시턴스 소자와 상기 제2 저항 또는 커패시턴스 소자 사이의 연결점에서 연결되고, 상기 제2 단의 제2 트랜지스터 소자의 소정의 전위 측에서의 단자로부터 출력이 취해지고, 그에 따라 상기 제1 단의 트랜지스터 소자의 게이트 단자에 입력 신호가 인가되면, 상기 제2 단의 트랜지스터 소자가 상기 제1 및 제2 저항 소자 또는 커패시턴스 소자를 통해 동시 동작될 수 있음 -를 포함하는 반도체 장치.
- 제23항에 있어서,상기 제2 트랜지스터 소자의 게이트 단자는, 저항 소자를 통해, 상기 제1 저항 또는 커패시턴스 소자와 상기 제2 저항 또는 커패시턴스 소자 사이의 연결점에서 연결되는반도체 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004308724 | 2004-10-22 | ||
| JPJP-P-2004-00308724 | 2004-10-22 | ||
| JP2005227058A JP4706381B2 (ja) | 2004-10-22 | 2005-08-04 | 半導体装置 |
| JPJP-P-2005-00227058 | 2005-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060049142A KR20060049142A (ko) | 2006-05-18 |
| KR100862692B1 true KR100862692B1 (ko) | 2008-10-10 |
Family
ID=36129165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050099902A KR100862692B1 (ko) | 2004-10-22 | 2005-10-21 | 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7239181B2 (ko) |
| JP (1) | JP4706381B2 (ko) |
| KR (1) | KR100862692B1 (ko) |
| DE (1) | DE102005050392B4 (ko) |
| FR (1) | FR2877768B1 (ko) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4844089B2 (ja) * | 2005-04-19 | 2011-12-21 | 株式会社デンソー | 半導体装置 |
| JP5017926B2 (ja) * | 2005-09-28 | 2012-09-05 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP5003043B2 (ja) * | 2005-10-26 | 2012-08-15 | 株式会社デンソー | 半導体装置 |
| JP4972977B2 (ja) * | 2006-04-03 | 2012-07-11 | 株式会社デンソー | 半導体装置 |
| JP4967498B2 (ja) * | 2006-07-25 | 2012-07-04 | 株式会社デンソー | 半導体装置 |
| JP2008098201A (ja) * | 2006-10-05 | 2008-04-24 | Denso Corp | 半導体装置 |
| US7821069B2 (en) * | 2007-01-25 | 2010-10-26 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| DE102008014916B4 (de) * | 2007-03-20 | 2010-07-29 | DENSO CORPORATION, Kariya-shi | Pegelverschiebungsschaltung |
| JP4983333B2 (ja) * | 2007-03-27 | 2012-07-25 | 株式会社デンソー | 半導体装置 |
| JP5135978B2 (ja) * | 2007-10-02 | 2013-02-06 | 株式会社デンソー | 高電圧ｉｃ |
| US8097921B2 (en) * | 2007-11-09 | 2012-01-17 | Denso Corporation | Semiconductor device with high-breakdown-voltage transistor |
| JP4788749B2 (ja) * | 2007-11-09 | 2011-10-05 | 株式会社デンソー | 半導体装置 |
| JP2010141496A (ja) * | 2008-12-10 | 2010-06-24 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法 |
| US8610470B2 (en) | 2008-12-10 | 2013-12-17 | Seiko Epson Corporation | Inverter circuit |
| JP5499915B2 (ja) | 2009-06-10 | 2014-05-21 | 富士電機株式会社 | 高耐圧半導体装置 |
| JP5458760B2 (ja) * | 2009-09-14 | 2014-04-02 | 株式会社デンソー | 半導体装置 |
| JP5609087B2 (ja) * | 2009-12-04 | 2014-10-22 | 富士電機株式会社 | 内燃機関点火装置用半導体装置 |
| JP5707357B2 (ja) * | 2012-04-04 | 2015-04-30 | 株式会社日立ハイテクノロジーズ | スイッチ回路、質量分析装置及びスイッチ回路の制御方法 |
| US9111764B2 (en) * | 2012-07-13 | 2015-08-18 | Infineon Technologies Ag | Integrated semiconductor device and a bridge circuit with the integrated semiconductor device |
| US8816725B2 (en) * | 2012-12-31 | 2014-08-26 | Nxp B.V. | High-voltage electrical switch by series connected semiconductor switches |
| CN109314081B (zh) * | 2016-06-10 | 2023-01-06 | 三菱电机株式会社 | 半导体电路及半导体装置 |
| JP6950186B2 (ja) | 2017-01-17 | 2021-10-13 | 富士電機株式会社 | 半導体装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551788A (en) * | 1968-09-13 | 1970-12-29 | Servo Corp Of America | High voltage transistorized stack with leakage current compensation |
| JPH09331671A (ja) * | 1996-06-12 | 1997-12-22 | Oki Electric Ind Co Ltd | 昇圧回路 |
| US5736774A (en) * | 1995-06-28 | 1998-04-07 | Fuji Electric Co., Ltd. | High voltage integrated circuit, and high voltage level shift unit used for the same |
| KR19990065165A (ko) * | 1998-01-08 | 1999-08-05 | 윤종용 | 반도체 장치의 고전압 발생 회로 |
| KR20000027485A (ko) * | 1998-10-28 | 2000-05-15 | 정선종 | 스마트 전력집적회로의 제조 방법 |
| US20020125935A1 (en) * | 1994-04-20 | 2002-09-12 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| KR20020079565A (ko) * | 2001-04-13 | 2002-10-19 | 후지 덴끼 가부시키가이샤 | 과전압 보호회로 |
| JP2003197761A (ja) | 2001-12-28 | 2003-07-11 | Denso Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| US4881512A (en) * | 1988-08-31 | 1989-11-21 | General Motors Corporation | Internal combustion engine ignition system |
| JP2744736B2 (ja) * | 1992-06-29 | 1998-04-28 | 三菱電機株式会社 | 高電圧スイッチ |
| JPH06216093A (ja) * | 1993-01-18 | 1994-08-05 | Mitsubishi Materials Shilicon Corp | 半導体基板の研磨方法とこれを用いた半導体基板の製造方法 |
| JP3304636B2 (ja) * | 1994-09-01 | 2002-07-22 | オリジン電気株式会社 | 高電圧スイッチ回路 |
| JP4206543B2 (ja) * | 1999-02-02 | 2009-01-14 | 株式会社デンソー | 半導体装置 |
| US6791156B2 (en) * | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| JP4593066B2 (ja) * | 2001-10-26 | 2010-12-08 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP3761163B2 (ja) * | 2002-03-28 | 2006-03-29 | オリジン電気株式会社 | 制御極付半導体スイッチの直列回路 |
-
2005
- 2005-08-04 JP JP2005227058A patent/JP4706381B2/ja active Active
- 2005-10-20 DE DE102005050392.6A patent/DE102005050392B4/de not_active Expired - Fee Related
- 2005-10-20 FR FR0510713A patent/FR2877768B1/fr not_active Expired - Fee Related
- 2005-10-20 US US11/253,678 patent/US7239181B2/en active Active
- 2005-10-21 KR KR1020050099902A patent/KR100862692B1/ko not_active IP Right Cessation
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551788A (en) * | 1968-09-13 | 1970-12-29 | Servo Corp Of America | High voltage transistorized stack with leakage current compensation |
| US20020125935A1 (en) * | 1994-04-20 | 2002-09-12 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| US5736774A (en) * | 1995-06-28 | 1998-04-07 | Fuji Electric Co., Ltd. | High voltage integrated circuit, and high voltage level shift unit used for the same |
| JPH09331671A (ja) * | 1996-06-12 | 1997-12-22 | Oki Electric Ind Co Ltd | 昇圧回路 |
| KR19990065165A (ko) * | 1998-01-08 | 1999-08-05 | 윤종용 | 반도체 장치의 고전압 발생 회로 |
| KR20000027485A (ko) * | 1998-10-28 | 2000-05-15 | 정선종 | 스마트 전력집적회로의 제조 방법 |
| KR20020079565A (ko) * | 2001-04-13 | 2002-10-19 | 후지 덴끼 가부시키가이샤 | 과전압 보호회로 |
| US20020186518A1 (en) * | 2001-04-13 | 2002-12-12 | Mutsuo Nishikawa | Overvoltage protection circuit |
| JP2003197761A (ja) | 2001-12-28 | 2003-07-11 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006148058A (ja) | 2006-06-08 |
| KR20060049142A (ko) | 2006-05-18 |
| DE102005050392B4 (de) | 2016-05-25 |
| FR2877768B1 (fr) | 2011-06-17 |
| DE102005050392A1 (de) | 2006-04-27 |
| FR2877768A1 (fr) | 2006-05-12 |
| US7239181B2 (en) | 2007-07-03 |
| JP4706381B2 (ja) | 2011-06-22 |
| US20060087343A1 (en) | 2006-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100862692B1 (ko) | 반도체 장치 | |
| JP3808116B2 (ja) | 高耐圧ｉｃ | |
| KR101888369B1 (ko) | 박형 기판을 갖는 수직 반도체 디바이스 | |
| EP2325889B1 (en) | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor | |
| EP2782130B1 (en) | High-voltage-resistance semiconductor device | |
| US20160043067A1 (en) | Semiconductor device | |
| US6069396A (en) | High breakdown voltage semiconductor device | |
| US20210143148A1 (en) | Semiconductor device | |
| US8674729B2 (en) | High voltage semiconductor device and driving circuit | |
| US20200365577A1 (en) | Semiconductor integrated circuit | |
| US20090212373A1 (en) | Semiconductor device | |
| US5889310A (en) | Semiconductor device with high breakdown voltage island region | |
| JP3384399B2 (ja) | 高耐圧ｉｃの高耐圧レベルシフト回路 | |
| JPH10321878A (ja) | 高耐圧半導体装置 | |
| KR101505313B1 (ko) | 반도체 장치 및 그것을 이용한 반도체 집적 회로 장치 | |
| CN100456475C (zh) | 半导体器件 | |
| JPH1065018A (ja) | 半導体装置 | |
| JP4775357B2 (ja) | 高耐圧ｉｃ | |
| JP3952967B2 (ja) | 高耐圧ｉｃ | |
| US11342467B2 (en) | Electronic circuit with a transistor device, a level shifter and a drive circuit | |
| KR100259726B1 (ko) | 반도체 장치 | |
| CN116264225A (zh) | 半导体装置 | |
| JP2004006675A (ja) | 高耐圧ｉｃ | |
| JP2004006674A (ja) | 高耐圧ｉｃ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130923 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140919 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |