JP4983333B2 - 半導体装置 - Google Patents

Description

本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。

従来、インバータ駆動用等の高電圧ＩＣが、例えば特許文献１や非特許文献１に開示されている。このような高電圧ＩＣの構造として、ＳＯＩ構造半導体基板と絶縁分離トレンチを用いた一例を図９に示す。図９は、従来の高電圧ＩＣ１の模式的な断面図である。図９においては、本発明の実施形態に示す要素と同一の要素には、同一の符号乃至それに類する符号を付与するものとする。

図９に示すように、高電圧ＩＣ１を構成するＳＯＩ構造半導体基板１０の半導体層１１には、低電位（ＧＮＤ）基準回路２、高電位（浮遊）基準回路３、及びレベルシフト回路５がそれぞれ設けられている。また、ＧＮＤ基準回路２、浮遊基準回路３、及びレベルシフト回路５の各形成領域は、埋め込み酸化膜１３と絶縁分離トレンチ１１ａの側壁酸化膜により、それぞれ絶縁（誘電体）分離されている。なお、ＳＯＩ構造半導体基板１０は、基板の貼り合わせによって形成されたものであり、埋め込み酸化膜１３の下は、シリコン（Ｓｉ）からなる厚い支持基板１２となっている。

高電圧ＩＣ１のレベルシフト回路５においては、低電位基準回路２と高電位基準回路３を繋ぐため、高耐圧の回路素子が必要である。図９に示すレベルシフト回路形成領域のＮチャネル形ＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）２０では、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜１３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保するようにしている。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度の半導体層１１と埋め込み酸化膜１３で分圧して、半導体層１１における電界を緩和させるようにしている。

ところで、ＳＯＩ構造半導体基板を用いて高耐圧の半導体装置を実現するには、断面の縦方向における耐圧を確保するために、半導体層の不純物濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。しかしながら、図９に示す構成にて１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜１３と、５０μｍより厚い半導体層１１が必要となる。一方、ＳＯＩ構造半導体基板１０の反り等の関係で、達成できる埋め込み酸化膜１３の上限膜厚は、４μｍ程度である。また、半導体層１１の厚さは、通常数μｍ〜２０μｍ程度であり、半導体層１１の厚さを厚くすると、トレンチ加工負荷が増大する。このため、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。

そこで、上記問題を解決するために、本出願人は特許文献２を開示している。特許文献２に示される半導体装置では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。また、第１段のトランジスタ素子のゲート端子が、半導体装置の入力端子となっており、ｎ個の抵抗素子がＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。そして、第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、直列接続された各段の抵抗素子間の分圧点にそれぞれ順次接続され、第ｎ段のトランジスタ素子における所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗を介して、出力が取り出される構成となっている。

なお、半導体装置におけるｎ個のトランジスタ素子は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の半導体層に形成されている。ｎ個のトランジスタ素子は、埋め込み酸化膜に達する素子分離トレンチにより、互いに絶縁分離されている。また、埋め込み酸化膜に達する多重のフィールド分離トレンチが形成され、互いに絶縁分離されたｎ個のトランジスタ素子が、フィールド分離トレンチにより囲まれた各フィールド領域に、高段のトランジスタ素子を内包するようにして、一個ずつ順次配置されている。

これにより、ＧＮＤ電位から所定電位Ｖｓまでの電圧増加に応じて、フィールド分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子の担当電圧範囲をＧＮＤ電位から所定電位Ｖｓに向かって順番に移行させることができる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するトランジスタ素子であっても、トランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
特許第３３８４３９９号 特開２００６−１４８０５８号公報 Proc. of ISPSD' 04, p385, H. Akiyama, et al（三菱電機）

特許文献２に示される構成においては、各フィールド領域の電位が固定されておらず、浮遊電位となっている。これに対し、本出願人は、例えば特願２００６−１０２３９５号にて、各フィールド領域の電位が、該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定された構成を出願している。

ところで、ＳＯＩ構造半導体基板を構成する支持基板は、支持基板上に埋め込み酸化膜を介して積層された半導体層の電位を安定させるため、一般的にＧＮＤ電位に固定される。しかしながら、直列接続されたｎ個のトランジスタ素子が１個ずつフィールド領域に配置された構成においては、所定電位Ｖｓ側ほど、フィールド領域の電位と支持基板の電位差（すなわち埋め込み酸化膜に印加される電圧）が大きくなる。

本発明は上記問題点に鑑み、必要とする任意の耐圧を確保することができ、埋め込み酸化膜の信頼性を向上することのできる半導体装置を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、埋め込み酸化膜を介して支持基板上に半導体層が積層されたＳＯＩ構造半導体基板において、半導体層に、埋め込み酸化膜に達する素子分離トレンチにより互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子と、埋め込み酸化膜に達する多重のフィールド分離トレンチとが形成され、ｎ個のトランジスタ素子は、フィールド分離トレンチにより囲まれた各フィールド領域に、高段または低段のトランジスタ素子を内包するようにして、素子分離トレンチとともに１個ずつ配置され、第１の所定電位と該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されており、各フィールド領域の電位は、該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定され、第１段トランジスタ素子におけるゲート端子が入力端子とされ、ｎ個の抵抗素子又は容量素子が、第１の所定電位と第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されて、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、直列接続された各段の抵抗素子又は容量素子の間に、それぞれ順次接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子から、出力が取り出される構成の半導体装置でである。そして、支持基板のうち、複数のフィールド領域に対応する部位が、埋め込み酸化膜に達する支持基板分離トレンチによって複数の分離領域に分けされ、各分離領域が、埋め込み酸化膜を介して対向するフィールド領域と容量結合されていることを特徴とする。

このように本発明によれば、第１の所定電位と第２の所定電位の間の電圧が、ｎ個のトランジスタ素子によって分割されており、１個のトランジスタ素子で分担する構成と比べて、各トランジスタ素子に要求される耐圧が略１／ｎとなっている。したがって、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、個数ｎを適宜設定することにより、全体として必要とされる高い耐圧（ＤＣ耐圧）を有した半導体装置とすることができる。

また、支持基板のうち、複数のフィールド領域に対応する部位が、互いに絶縁された複数の分離領域に分けられている。そして、各分離領域が、埋め込み酸化膜を介して対向するフィールド領域と容量結合されている。すなわち、容量結合によって、各分離領域が対向するフィールド領域に基づいた電位となっている。したがって、支持基板が第１の所定電位又は第２の所定電位に固定される構成と比べて、フィールド領域と支持基板との電位差の最大値を小さくすることができる。これにより、埋め込み酸化膜の信頼性を向上することができる。

なお、各フィールド領域の電位は、該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定されている。すなわち、フィールド領域の電位が、該フィールド領域に配置されている素子分離トレンチ内のトランジスタ素子の電位とほぼ同じ電位に固定されている。したがって、フィールド領域とトランジスタ素子との電位差により生じる電界集中を抑制することができ、フィールド領域の電位が固定されていない状態（フローティング状態）と比べて、各トランジスタ素子の耐圧を向上することができる。

具体的には、請求項２に記載のように、各分離領域が、フィールド領域に対応して分けられた構成とすることが好ましい。このように、１つの分離領域は１つのフィールド領域のみと対向し、１つのフィールド領域につき、１つの分離領域が対応する構成とすると、フィールド領域と対応する分離領域との電位差がほぼゼロとなるので、埋め込み酸化膜の信頼性をより向上することができる。

また、請求項３に記載のように、分離領域がフィールド領域よりも少なく、少なくとも１つの分離領域が、隣接する複数のフィールド領域を跨ぐように支持基板が分けられた構成としても良い。このような構成としても、フィールド領域と支持基板との電位差の最大値を小さくし、埋め込み酸化膜の信頼性を向上することができる。

なお、請求項１〜３いずれかに記載の発明においては、例えば請求項４に記載のように、支持基板分離トレンチ内に、絶縁性材料が充填された構成としても良い。それ以外にも、支持基板分離トレンチを、内部に絶縁性材料が充填されない空隙としても良い。

次に、請求項５に記載の発明は、埋め込み酸化膜を介して支持基板上に半導体層が積層されたＳＯＩ構造半導体基板において、半導体層に、埋め込み酸化膜に達する素子分離トレンチにより互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子と、埋め込み酸化膜に達する多重のフィールド分離トレンチとが形成され、ｎ個のトランジスタ素子が、フィールド分離トレンチにより囲まれた各フィールド領域に、高段または低段のトランジスタ素子を内包するようにして、素子分離トレンチとともに１個ずつ配置され、第１の所定電位と該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されており、各フィールド領域の電位が、該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定され、第１段トランジスタ素子におけるゲート端子が入力端子とされ、ｎ個の抵抗素子又は容量素子が、第１の所定電位と第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されて、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、直列接続された各段の抵抗素子又は容量素子の間に、それぞれ順次接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子から、出力が取り出される構成の半導体装置である。そして、支持基板の電位が、第１の所定電位と第２の所定電位との間の電位に固定されていることを特徴とする。

このように本発明においても、第１の所定電位と第２の所定電位の間の電圧が、ｎ個のトランジスタ素子によって分割されており、１個のトランジスタ素子で分担する構成と比べて、各トランジスタ素子に要求される耐圧が略１／ｎとなっている。したがって、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を有した半導体装置とすることができる。

また、支持基板の電位が、第１の所定電位と第２の所定電位との間の電位に固定されている。したがって、支持基板が第１の所定電位又は第２の所定電位に固定される構成と比べて、フィールド領域と支持基板との電位差の最大値を小さくすることができる。これにより、埋め込み酸化膜の信頼性を向上することができる。

なお、各フィールド領域の電位は、該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定されている。すなわち、フィールド領域の電位が、該フィールド領域に配置されている素子分離トレンチ内のトランジスタ素子の電位とほぼ同じ電位に固定されている。したがって、フィールド領域とトランジスタ素子との電位差により生じる電界集中を抑制することができ、フィールド領域の電位が固定されていない状態（フローティング状態）と比べて、各トランジスタ素子の耐圧を向上することができる。

請求項５に記載の発明においては、請求項６に記載のように、支持基板の電位が、第１の所定電位と第２の所定電位の中間電位とされた構成とすることが好ましい。これによれば、第１の所定電位又は第２の所定電位のいずれかに偏った電位とする構成に比べて、フィールド領域と支持基板との電位差の最大値を小さくし、埋め込み酸化膜の信頼性をより向上することができる。

具体的には、請求項７に記載のように、支持基板が、第１段トランジスタ素子と第ｎ段トランジスタ素子との間の所定段のトランジスタ素子が配置されたフィールド領域と電気的に接続された構成とすれば良い。これによれば、構成を簡素化することができる。

また、請求項８に記載のように、第１の所定電位と第２の所定電位の間で複数の支持基板用抵抗素子が直列接続され、支持基板が、支持基板用抵抗素子間の分圧点の１つと電気的に接続された構成としても良い。このように、抵抗素子とは別に、支持基板用抵抗素子を設けた構成によっても、上述した構成の実現が可能である。

なお、請求項８に記載の発明においては、請求項９に記載のように、支持基板用抵抗素子が、ＳＯＩ構造半導体基板とは別に設けられた構成としても良い。それ以外にも、ＳＯＩ構造半導体基板と一体に設けられた構成としても良い。なお、ＳＯＩ構造半導体基板と一体とは、支持基板や半導体層の内部、又は表面上に形成された状態を示す。

また、請求項９に記載の発明においては、請求項１０に記載のように、支持基板用抵抗素子がＳＯＩ構造半導体基板とともに、一体的にモールド成形された構成としても良い。それ以外にも、例えばＳＯＩ構造半導体基板を含むモールドパッケージ上に持基板用抵抗素子が固定された構成としても良い。

請求項１〜１０いずれかに記載の発明においては、請求項１１に記載のように、各フィールド領域の電位が、該フィールド領域に配置されたトランジスタ素子の３端子のうち、ゲート端子と同一の電位に固定された構成とすると良い。

このような構成とすると、ゲート端子とフィールド領域を電気的に接続しているので、残りの２端子の電位が寄生容量の影響を受けない。したがって、Ｐチャネル型トランジスタ素子であっても、遅延時間とスパイクの発生を無くすことができる。また、各フィールド領域の電位を、抵抗素子又は容量素子で均等に分圧した電位で固定する。したがって、フィールド領域と支持基板との電位差の最大値をより小さくすることも可能である。また、ｄＶ／ｄｔサージ印加時の、各段のトランジスタ素子の電圧の偏りを改善することができる。すなわち、ｄＶ／ｄｔサージ耐量の向上を図ることができる。

請求項１〜１１いずれかに記載の発明においては、請求項１２に記載のように、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、及びＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を含むインバータ駆動用の高電圧ＩＣにおいて、第１の所定電位及び第２の所定電位のうち、一方をＧＮＤ電位とし、他方を浮遊電位とすることで、レベルシフト回路に好適である。

以下、本発明の実施形態を図に基づいて説明する。なお、以下の実施形態においては、従来例で示した半導体装置を構成する各要素と同一のものにおいては、同一の符号を付与する。
（第１実施形態）
図１は、以下の各実施形態に係る半導体装置を含む高電圧ＩＣの概略構成を示す平面図である。図２は、第１実施形態に係る半導体装置の概略構成を示す図である。図３は、半導体装置のうち、特徴部分を示す断面図である。図３においては、トランジスタ素子や素子分離トレンチを省略して図示している。なお、以下に示す半導体装置の基本構成は、本出願人による特開２００６−１４８０５８号公報や特願２００６−１０２３９５号と同じであるので、基本構成及び動作についての詳細な説明は割愛し、特徴部分について詳細に説明する。

図１に示す高電圧ＩＣ１はインバータ駆動用の高電圧ＩＣであり、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路２、浮遊電位を基準とする浮遊基準ゲート駆動回路３、ＧＮＤ基準ゲート駆動回路２と浮遊基準ゲート駆動回路３を制御するための制御回路４、および制御回路４と浮遊基準ゲート駆動回路３の間に介在し、制御回路４の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路５で構成されている。なお、図１においては、ＧＮＤ基準ゲート駆動回路２、浮遊基準ゲート駆動回路３、制御回路４、およびレベルシフト回路５が１つの基板６に集積化されている。以下に示す半導体装置１００は、このレベルシフト回路５に適用される。

図３に示すように、半導体装置１００は、埋め込み酸化膜１３を介して支持基板１２上に半導体層１１が積層されたＳＯＩ構造半導体基板１０を有している。そして、この半導体層１１に、図２に示すように、ｎ個（ｎ≧２、本実施形態においては４個）のトランジスタ素子２１〜２４が形成されている。本実施形態においては、トランジスタ素子２１〜２４として、Ｐチャネル型のＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）を採用している。また、各トランジスタ素子２１〜２４を構成する３つの端子、ソース３１、ゲート３２、およびドレイン３３が、図２に示すように同心円状に配置されたパターンとなっている。

各トランジスタ素子２１〜２４は、埋め込み酸化膜１３に達する素子分離トレンチ４１〜４４に回りを取り囲まれており、これによって互いに絶縁分離されている。本実施形態においては、素子分離トレンチ４１〜４４が、上述した端子３１〜３３とともに同心円状に配置されている。なお、第１段のトランジスタ素子２１には素子分離トレンチ４１が、第４段のトランジスタ素子２４には素子分離トレンチ４４が対応して形成されている。

また、半導体層１１には、埋め込み酸化膜１３に達するフィールド分離トレンチ５１〜５４が多重に形成されている。そして、フィールド分離トレンチ５１〜５４により囲まれた各フィールド領域６１〜６４に、トランジスタ素子２１〜２４が、後段又は低段（本実施形態においては低段）のトランジスタ素子を内包するようにして、対応する素子分離トレンチ４１〜４４とともに１個ずつ順次配置されている。なお、上述したように、本実施形態においては、Ｐチャネル型のＬＤＭＯＳを採用しているので、第１段のフィールド領域６１には、素子分離トレンチ４１により取り囲まれたトランジスタ素子２１が配置され、第４段のフィールド領域６４には、低段であるフィールド領域６１〜６３とともに、素子分離トレンチ４４により取り囲まれたトランジスタ素子２４が配置されている。

なお、図２に示すように、第４段のフィールド領域６４の外側には、フィールド分離トレンチ５５で区画され、各フィールド領域６１〜６４を内包するフィールド領域６５が形成されており、このフィールド領域６５には、ＧＮＤパッドや出力パッドが形成されている。また、第１段のフィールド領域６１内には、フィールド分離トレンチ５６で区画されたフィールド領域６６が形成されており、このフィールド領域６６には、電源パッドや入力パッドが形成されている。

また、各トランジスタ素子２１〜２４は、第１の所定電位としての電源電位Ｖｃｃと該第１の所定電位とは異なる第２の所定電位してのＧＮＤ電位との間で、電源電位Ｖｃｃ側を第１段、ＧＮＤ電位側を第ｎ段（第４段）として順次直列接続されている。本実施形態においては各トランジスタ素子２１〜２４がＭＯＳ型トランジスタであるので、下段のドレイン電圧が、１段上段のソース３１に印加される構成となっている。また、ｎ個（本実施形態においては４個）の抵抗素子７１〜７４が、トランジスタ素子２１〜２４に対応して、電源電位ＶｃｃとＧＮＤ電位との間で、電源電位Ｖｃｃ側を第１段、ＧＮＤ電位側を第４段として順次直列接続されている。そして、第１段のトランジスタ素子２１におけるゲート３１が入力とされ、第１段のトランジスタ素子２１を除いた各段のトランジスタ素子２２〜２４におけるゲート３１が、直列接続された各段の抵抗素子７１〜７４の間の分圧点にそれぞれ順次接続され、第４段のトランジスタ素子２４におけるＧＮＤ電位側の端子から、出力が取り出される構成となっている。詳しくは、第４段のトランジスタ素子２４とＧＮＤパッドとの間に出力抵抗７５が接続され、第４段のトランジスタ素子２４のドレイン３３と出力抵抗７５との間から、出力が取り出せるようになっている。すなわち、出力信号は、基準電位が入力信号の電源電位ＶｃｃからＧＮＤ電位に変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。なお、本実施形態においては、抵抗素子７１〜７４によって分圧するようにしているが、容量素子によって分圧するようにしても良い。また、抵抗素子と容量素子とによって分圧するようにしても良い。

本実施形態に示すようにＰチャネル型のＬＤＭＯＳの場合、トランジスタ素子２１〜２４のソース３１の電位がゲート３２の電位よりも高くなると、トランジスタ素子２１〜２４がオン状態となる。したがって、例えば電源電圧Ｖｃｃが１２００Ｖの場合、第１段のトランジスタ素子２１において、ゲート３２にソース３１よりも低い電圧（例えば１１９５Ｖ）の信号を入力する。これによりトランジスタ素子２１がオン状態となる。また、第２段のトランジスタ素子２２のゲート３２に入力される電圧は、第１段の抵抗素子７１の分、第１段のトランジスタ素子２１のゲート３２よりも低くなっている。したがって、第１段のトランジスタ素子２１がオン状態となるとともに、第２段のトランジスタ素子２２において、ソース３１の電位がゲート３２の電位よりも高くなる。すなわち、第２段のトランジスタ素子２２がオン状態となる。この動作が第ｎ段（本実施形態においては第４段）のトランジスタ素子２４まで同様に繰り返され、ごく短時間で全てのトランジスタ素子２１〜２４がオン状態となる。

このように本実施形態に係る半導体装置１００によれば、電源電位ＶｃｃからＧＮＤ電位までの電圧低下に応じて、多重のフィールド分離トレンチ５１〜５４により囲まれた各フィールド領域６１〜６４に加わる電圧を均等化し、各トランジスタ素子２１〜２４の担当電圧範囲を、電源電位ＶｃｃからＧＮＤ電位に向けて順番に移行させることができる。換言すれば、電源電位ＶｃｃからＧＮＤ電位の間の電圧が複数のトランジスタ素子２１〜２４により分割され、第１段から第４段の各トランジスタ素子２１〜２４が、それぞれの電圧範囲を分担している。従って、電源電位ＶｃｃとＧＮＤ電位の間の電圧を１個のトランジスタ素子で分担する場合に比べて、各トランジスタ素子２１〜２４に要求される静耐圧（ＤＣ耐圧）を低減することができる。換言すれば、トランジスタ素子の個数を適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。

なお、本実施形態においては、半導体装置１００が４つのトランジスタ素子２１〜２４を有する例（４段の例）を示した。しかしながら、その個数が特に限定されるものではない。１つ当たりのトランジスタ素子の耐圧が、２００Ｖ以下となるようにすると、半導体装置１００を、一般的な製造方法を用いて、安価に製造することができる。

また、本実施形態においては、各フィールド領域６１〜６４を絶縁分離し、隣り合うトランジスタ素子２１〜２４同士の間に配置される各フィールド分離トレンチ５１〜５４を、一重の絶遠分離トレンチとしている。したがって、トランジスタ素子２１〜２４の接続配線が容易になると共に、占有面積を低減して、半導体装置１００を小型化することができる。しかしながら、各フィールド分離トレンチ５１〜５４のうち、少なくとも１つを多重の絶遠分離トレンチとしても良い。

なお、本実施形態においては、トランジスタ素子２１〜２４が、同じ耐圧を有している。これにより、ＧＮＤ電位と電源電位Ｖｃｃの間に挿入される各素子の分担する電圧（耐圧）を均等にして、最小化することができる。

また、本実施形態においては、図２及び図３に示すように、各フィールド領域６１〜６４の電位を、該フィールド領域６１〜６４に配置されたトランジスタ素子２１〜２４の各３端子のうち、ゲート３２と同一の電位に固定している。したがって、フィールド領域６１〜６４とトランジスタ素子２１〜２４との電位差により生じる電界集中を抑制することができる。そして、フィールド領域６１〜６４の電位が固定されていない状態（フローティング状態）に比べて、各トランジスタ素子２１〜２４の静耐圧（ＤＣ耐圧）を向上し、全体として高い静耐圧を確保することができる。特に本実施形態においては、上述したように、各フィールド領域６１〜６４の電位が、ゲート３２と同一の電位に固定されている。したがって、残りの２端子（ソース３１又はドレイン３３）の電位が、寄生容量の影響を受けない。したがって、Ｐチャネル型トランジスタ素子であっても、遅延時間とスパイクの発生を無くすことができる。また、各フィールド領域６１〜６４の電位を、抵抗素子７１〜７４で均等に分圧した電位で固定するので、ｄＶ／ｄｔサージ印加時の、各段のトランジスタ素子２１〜２４の電圧の偏りを改善することができる。すなわち、ｄＶ／ｄｔサージ耐量の向上を図ることができる。以上の点については、特に特願２００６−１０２３９５号に詳細に記載されているので、参照されたい。

さらに、本実施形態においては、図３に示すように、ＳＯＩ構造半導体基板１０を構成する支持基板１２のうち、複数のフィールド領域６１〜６４に対応する部位が、埋め込み酸化膜１３に達する支持基板分離トレンチ１１１〜１１４によって複数の分離領域１０１〜１０４に分けられている。そして、各分離領域１０１〜１０４が、埋め込み酸化膜１３を介して対向するフィールド領域６１〜６４と容量結合されている。より詳しくは、フィールド分離トレンチ５１〜５４に対応して支持基板分離トレンチ１１１〜１１４が形成され、これにより、各分離領域１０１〜１０４がフィールド領域６１〜６４に対応して分けられている。すなわち、１つの分離領域１０１〜１０４が、１つのフィールド領域６１〜６４のみと対向し、１つのフィールド領域６１〜６４につき、１つの分離領域１０１〜１０４が対応する構成となっている。したがって、各フィールド領域６１〜６４の電位をそれぞれＶ１〜Ｖ４とすると、支持基板１２の分離領域１０１〜１０４の電位は、容量結合によって対向する各フィールド領域６１〜６４の電位とほぼ一致した値となる。

このように、本実施形態に係る半導体装置１００によれば、支持基板１２のうち、複数のフィールド領域６１〜６４に対応する部位が、互いに絶縁された複数の分離領域１０１〜１０４に分けられている。そして、容量結合によって、各分離領域１０１〜１０４が対向するフィールド領域６１〜６４に基づいた電位となっている。したがって、支持基板１２が電源電位Ｖｃｃ又はＧＮＤ電位に固定される構成と比べて、フィールド領域６１〜６４と支持基板１２との電位差の最大値を小さくすることができる。特に本実施形態においては、各分離領域１０１〜１０４がフィールド領域６１〜６４に対応して分けられているので、フィールド領域６１〜６４と支持基板１２との電位差の最大値をより小さくすることができる。具体的には、図３において、フィールド領域６１の電位Ｖ１は略１２００Ｖとなり、対向する支持基板１２の分離領域１０１の電位もＶ１とほぼ同電位となる。すなわち、電位差はほぼゼロである。また、他のフィールド領域６２〜６４と対向する分離領域１０２〜１０４との電位差もほぼゼロとなる。詳しくは、本実施形態において、各トランジスタ素子２１〜２４が同一構成であり、抵抗素子７１〜７４も同一構成となっている。したがって、均等に分圧されて、電位Ｖ１，Ｖ６が略１２００Ｖ、電位Ｖ２が略９００Ｖ、電位Ｖ３が略６００Ｖ、電位Ｖ４が略３００Ｖ、電位Ｖ５が略０Ｖとなっている。

これに対し、支持基板１２が分離されておらず、例えばＧＮＤ電位に固定されている場合、フィールド領域６１と支持基板１２との間には、略１２００Ｖの電位差が生じることとなる。

また、本実施形態においては、支持基板１２のうち、図３に示すように、ＧＮＤパッドや出力パッドが形成されたフィールド領域６５と電源パッドや入力パッドが形成されたフィールド領域６６に対応する部位も、埋め込み酸化膜１３に達する支持基板分離トレンチ１１４，１１６によって、分離領域１０１〜１０４とは絶縁分離された分離領域１０５，１０６となっている。そして、分離領域１０５，１０６の電位が、容量結合によって、フィールド領域６５，６６の電位Ｖ５，Ｖ６とほぼ同一の電位となっている。したがって、フィールド領域６１〜６４と支持基板１２との電位差の最大値をより小さくすることができる。しかしながら、分離領域１０５が分離されずに分離領域１０４と一体化され、分離領域１０６が分離されずに分離領域１０１と一体化された構成としても良い。また、フィールド領域６４の電位Ｖ４とフィールド領域６５の電位Ｖ５は、抵抗素子７４の分異なるので、分離領域１０４と分離領域１０５とは分離され、分離領域１０６が分離されずに分離領域１０１と一体化された構成としても良い。

また、本実施形態においては、図３に示すように、支持基板分離トレンチ１１１〜１１４，１１６が、トレンチ内部に絶縁性材料が充填されない空隙である例を示した。しかしながら、トレンチ内部に、多結晶シリコンやシリコン酸化物などの絶縁性材料が充填された構成としても良い。

また、本実施形態においては、トランジスタ素子２１〜２４として、Ｐチャネル型のＬＤＭＯＳを採用する例を示した。しかしながら、図４に示すように、Ｐチャネル形よりもキャリアの移動度が大きいＮチャネル形のＬＤＭＯＳを採用しても良い。この場合、図４に示すように、ＧＮＤ電位が第１の所定電位となり、電源電位Ｖｃｃが第２の所定電位となる。そして、ＧＮＤ電位と電源電位Ｖｃｃの間で、ＧＮＤ電位側を第１段、電源電位側を第ｎ段（図４においては第４段）として、トランジスタ素子２１〜２４が順次直列接続されている。なお、フィールド領域６１〜６４は、それよりも高段のフィールド領域を内包するように設けられている。また、フィールド領域６５内に電源パッドと出力パッドが形成されており、フィールド領域６６内にＧＮＤパッドと入力パッドが形成されている。図４は、変形例を示す図である。

また、本実施形態においては、各フィールド領域６１〜６４の電位が、該フィールド領域６１〜６４内に素子分離トレンチ４１〜４４を介して配置されたトランジスタ素子２１〜２４のゲート３２と同電位とされる例を示した。しかしながら、ソースやドレインと同電位とされた構成としても良い。各構成の効果については、特願２００６−１０２３９５号に詳細に記載されているので、参照されたい。

（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。図５は、第２実施形態に係る半導体装置の概略構成を示す断面図である。

第２実施形態に係る半導体装置は、第１実施形態に示した半導体装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態においては、フィールド分離トレンチ５１〜５４に対応して支持基板分離トレンチ１１１〜１１４が形成され、これにより、各分離領域１０１〜１０４がフィールド領域６１〜６４に対応して分けられている例を示した。これに対し、本実施形態においては、分離領域がフィールド領域よりも少なく、少なくとも１つの分離領域が、隣接する複数のフィールド領域を跨ぐように支持基板１２が分けられた構成となっている点を特徴とする。

その一例として、図５においては、支持基板１２が、第１段のフィールド領域６１に対向する分離領域１０１、フィールド領域６６と対向する分離領域１０６、第２段のフィールド領域６２全体及び第３段のフィールド領域６３の一部と対向する分離領域１０７、および第３段のフィールド領域の一部、第４段のフィールド領域６４全体、及びフィールド領域６５と対向する分離領域１０８に分けられている。したがって、容量結合により、分離領域１０１，１０６は、対向するフィールド領域６１，６６と略同電位となっている。また、２つのフィールド領域６２，６３に跨る分離領域１０７は、フィールド領域６２，６３の電位Ｖ２，Ｖ３との間の電位（ほぼ電位Ｖ２，Ｖ３の中点電位）となっている。また、３つのフィールド領域６３〜６５に跨る分離領域１０８は、フィールド領域６３〜６５の電位Ｖ３〜Ｖ５の間の電位（ほぼ電位Ｖ３〜Ｖ５の中点電位）となっている。

このように本実施形態に係る半導体装置１００によっても、フィールド領域６１〜６４（本実施形態においては各フィールド領域６１〜６６）と支持基板１２との電位差の最大値を小さくし、埋め込み酸化膜１３の信頼性を向上することができる。また、支持基板分離トレンチ１１１，１１６，１１７の個数を少なくすることができる。しかしながら、電位差のある複数のフィールド領域間を跨ぐ構成とすると、分離領域の電位が各フィールド領域の影響を受けるので、トランジスタ素子の個数が少ないほどフィールド領域と支持基板１２との電位差の最大値が大きくなる。したがって、トランジスタ素子の個数が多い構成においては、有利である。

（第３実施形態）
次に、本発明の第２実施形態を、図６に基づいて説明する。図６は、第３実施形態に係る半導体装置の概略構成を示す断面図である。

第３実施形態に係る半導体装置は、第１実施形態に示した半導体装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

上述した各実施形態においては、支持基板１２を分割することで、対向するフィールド領域６１〜６４との間の電位差を小さくする例を示した。これに対し、本実施形態においては、支持基板１２を分割せずとも、支持基板１２の電位が、第１の所定電位と第２の所定電位との間の電位に固定されていることを特徴とする。

その一例として示す図６においては、ＳＯＩ構造半導体基板１０の構成が、支持基板１２が分割されていない以外は、第１実施形態の変形例（図４参照）と同じでとなっている。そして、導電性材料（例えば金属）からなるベース１２１に、ＳＯＩ構造半導体基板１０が支持基板１２を接触面として、導通可能に固定（例えばはんだやＡｇペーストによって接着）されている。また、第１段と第ｎ段（図６においては第４段）との間の所定段（図６においては第３段）のフィールド領域６３とベース１２１とが、ワイヤ１２４を介して電気的に接続されている。すなわち、支持基板１２が、フィールド領域６３と同電位となっている。また、フィールド領域６５が電源側のリード１２３とワイヤ１２４を介して電気的に接続され、フィールド領域６６がＧＮＤ側のリード１２２とワイヤ１２４を介して電気的に接続されている。そして、この接続状態で、ＳＯＩ構造半導体基板１０、ベース１２１、ワイヤ１２４、及びリード１２２，１２３の一部が、モールド樹脂１３０によって一体的に被覆されて、半導体装置１００が構成されている。

このように、本実施形態に係る半導体装置１００によれば、支持基板１２の電位が、ＧＮＤ電位と電源電位Ｖｃｃとの間の電位に固定されている。したがって、支持基板１２がＧＮＤ電位又は電源電位Ｖｃｃに固定される構成と比べて、各フィールド領域６１〜６４（本実施形態においては各フィールド領域６１〜６６）と支持基板１２との電位差の最大値を小さくすることができる。これにより、埋め込み酸化膜１３の信頼性を向上することができる。

また、本実施形態においては、分圧用の各抵抗素子（図示略）が全て同一の構成とされており、第３段のフィールド領域６３の電位がＧＮＤ電位と電源電位Ｖｃｃの中間電位とほぼ等しい電位になっている。したがって、ＧＮＤ電位又は電源電位Ｖｃｃのいずれかに偏った電位とする構成に比べて、各フィールド領域６１〜６４（本実施形態においては各フィールド領域６１〜６６）と支持基板１２との電位差の最大値をより小さくすることができる。

また、本実施形態においては、第１段と第ｎ段（図６においては第４段）との間の所定段（図６においては第３段）のフィールド領域と支持基板１２とを電気的に接続することで、支持基板１２の電位をＧＮＤ電位と電源電位Ｖｃｃとの間の電位としている。したがって、構成を簡素化することができる。

しかしながら、上述の構成以外にも、例えば第１の所定電位と第２の所定電位の間で複数の支持基板用抵抗素子が直列接続され、支持基板１２が、支持基板用抵抗素子間の分圧点の１つと電気的に接続された構成としても良い。例えば図７においては、ＳＯＩ構造半導体基板１０とは別に、互いに直列接続されたぞ２つの支持基板用抵抗素子１３１，１３２を有し、支持基板用抵抗素子１３１の一方の端子がリード１２２と接続され、支持基板用抵抗素子１３２の一方の端子がリード１２３と接続されている。そして、支持基板用抵抗素子１３１，１３２の分圧点とベース１２１とが、ワイヤ１２４を介して電気的に接続されている。なお、図７においては、ＳＯＩ構造半導体基板１０とは別に支持基板用抵抗素子１３１，１３２を有する例を示したが、ＳＯＩ構造半導体基板１０（半導体層１１又は支持基板１２の内部または表面上）に支持基板用抵抗素子が形成された構成としても良い。また、支持基板用抵抗素子の個数は２個に限定されるものではない。図７は、変形例を示す断面図である。

また、図７においては、ＳＯＩ構造半導体基板１０とは別に構成された支持基板用抵抗素子１３１，１３２が、モールド樹脂１３０内に配置されて封止される例を示した。しかしながら、図８に示すように、支持基板用抵抗素子１３１，１３２が、モールド樹脂１３０外に配置された構成としても良い。図８においては、モールド樹脂１３０の下面（支持基板１２側）に支持基板用抵抗素子１３１，１３２が接着固定されており、支持基板用抵抗素子１３１の一方の端子がリード１２２と接続され、支持基板用抵抗素子１３２の一方の端子がリード１２３と接続されている。そして、支持基板用抵抗素子１３１，１３２の分圧点とリード１２５とが、ワイヤ１２４を介して電気的に接続され、リード１２５とベース１２１とが、ワイヤ１２４を介して電気的に接続されている。図８は、変形例を示す断面図である。なお、図８においては、モールド樹脂１３０の下面（支持基板１２側）に支持基板用抵抗素子１３１，１３２が接着固定される例を示したが、その固定位置は特に限定されるものではない。モールド樹脂１３０の上面（半導体層１１側）や側面に接着固定された構成としても良い。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、トランジスタ素子として、ＬＤＭＯＳを採用する例を示した。しかしながら、ＬＤＭＯＳ以外のＭＯＳトランジスタ素子を採用することもできる。また、ＭＯＳトランジスタ素子以外にも、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を採用することもできる。

各実施形態に係る半導体装置を含む高電圧ＩＣの概略構成を示す平面図である。 第１実施形態に係る半導体装置の概略構成を示す図である。 半導体装置のうち、特徴部分を示す断面図である。 変形例を示す図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 変形例を示す断面図である。 変形例を示す断面図である。 従来の高電圧ＩＣの模式的な断面図である。

符号の説明

１１・・・半導体層
１２・・・支持基板
１３・・・埋め込み酸化膜
２１〜２４・・・トランジスタ素子
４１〜４４・・・素子分離トレンチ
５１〜５４・・・フィールド分離トレンチ
６１〜６４・・・フィールド領域
７１〜７４・・・抵抗素子
１００・・・半導体装置
１０１〜１０４・・・分離領域
１１１〜１１４・・・支持基板分離トレンチ

Claims (12)

1. 埋め込み酸化膜を介して支持基板上に半導体層が積層されたＳＯＩ構造半導体基板において、前記半導体層に、前記埋め込み酸化膜に達する素子分離トレンチにより互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子と、前記埋め込み酸化膜に達する多重のフィールド分離トレンチとが形成され、
   ｎ個の前記トランジスタ素子は、前記フィールド分離トレンチにより囲まれた各フィールド領域に、高段または低段のトランジスタ素子を内包するようにして、前記素子分離トレンチとともに１個ずつ配置され、第１の所定電位と該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されており、
   前記各フィールド領域の電位は、該フィールド領域に配置された前記トランジスタ素子の３端子のいずれか１つと同一の電位に固定され、
   前記第１段トランジスタ素子におけるゲート端子が入力端子とされ、
   ｎ個の抵抗素子又は容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されて、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子又は容量素子の間に、それぞれ順次接続され、
   前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子から、出力が取り出される構成の半導体装置であって、
   前記支持基板のうち、複数の前記フィールド領域に対応する部位が、前記埋め込み酸化膜に達する支持基板分離トレンチによって複数の分離領域に分けられ、各分離領域が、埋め込み酸化膜を介して対向する前記フィールド領域と容量結合されていることを特徴とする半導体装置。
2. 前記分離領域は、前記フィールド領域に対応して分けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記分離領域は前記フィールド領域よりも少なく、少なくとも１つの前記分離領域が、隣接する複数の前記フィールド領域を跨ぐように、前記支持基板が分けられていることを特徴とする請求項１に記載の半導体装置。
4. 前記支持基板分離トレンチ内に、絶縁性材料が充填されていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
5. 埋め込み酸化膜を介して支持基板上に半導体層が積層されたＳＯＩ構造半導体基板において、前記半導体層に、前記埋め込み酸化膜に達する素子分離トレンチにより互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子と、前記埋め込み酸化膜に達する多重のフィールド分離トレンチとが形成され、
   ｎ個の前記トランジスタ素子は、前記フィールド分離トレンチにより囲まれた各フィールド領域に、高段または低段のトランジスタ素子を内包するようにして、前記素子分離トレンチとともに１個ずつ配置され、第１の所定電位と該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されており、
   前記各フィールド領域の電位は、該フィールド領域に配置された前記トランジスタ素子の３端子のいずれか１つと同一の電位に固定され、
   前記第１段トランジスタ素子におけるゲート端子が入力端子とされ、
   ｎ個の抵抗素子又は容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として順次直列接続されて、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子又は容量素子の間に、それぞれ順次接続され、
   前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子から、出力が取り出される構成の半導体装置であって、
   前記支持基板の電位は、前記第１の所定電位と前記第２の所定電位との間の電位に固定されていることを特徴とする半導体装置。
6. 前記支持基板の電位は、前記第１の所定電位と前記第２の所定電位の中間電位であることを特徴とする請求項５に記載の半導体装置。
7. 前記支持基板は、前記第１段トランジスタ素子と前記第ｎ段トランジスタ素子との間の所定段の前記トランジスタ素子が配置された前記フィールド領域と電気的に接続されていることを特徴とする請求項５又は請求項６に記載の半導体装置。
8. 前記第１の所定電位と前記第２の所定電位の間で複数の支持基板用抵抗素子が直列接続され、
   前記支持基板は、前記支持基板用抵抗素子間の分圧点の１つと電気的に接続されていることを特徴とする請求項５又は請求項６に記載の半導体装置。
9. 前記支持基板用抵抗素子は、前記ＳＯＩ構造半導体基板とは別に設けられていることを特徴とする請求項８に記載の半導体装置。
10. 前記支持基板用抵抗素子は、前記ＳＯＩ構造半導体基板とともに、一体的にモールド成形されていることを特徴とする請求項９に記載の半導体装置。
11. 前記各フィールド領域の電位が、該フィールド領域に配置された前記トランジスタ素子の３端子のうち、前記ゲート端子と同一の電位に固定されていることを特徴とする請求項１〜１０いずれか１項に記載の半導体装置。
12. ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、及び前記ＧＮＤ電位と前記浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を含むインバータ駆動用の高電圧ＩＣにおいて、
    前記第１の所定電位及び前記第２の所定電位のうち、一方を前記ＧＮＤ電位とし、他方を前記浮遊電位として、前記レベルシフト回路に適用されることを特徴とする請求項１〜１１いずれか１項に記載の半導体装置。

Images