JP5764742B2 - 接合型電界効果トランジスタ、その製造方法及びアナログ回路 - Google Patents
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Description
本発明の実施の形態1に係るJFET50では、ソース領域及びドレイン領域のうち一方の下方にのみ埋め込み領域が形成される。これにより、本発明の実施の形態1に係るJFET50は外部ノイズの影響を低減できる。
図8及び図9は、JFET50の変形例であるJFET50B及び50Cの断面図である。
本発明の実施の形態2では、上述したJFET50の変形例について説明する。
本発明の実施の形態2では、上述したJFET50の変形例について説明する。
p型半導体基板1に絶縁膜2を埋め込むための溝をトレンチエッチにより加工し、溝を形成したp型半導体基板1の上全面に絶縁膜2を堆積する。その後、絶縁膜2が上全面に堆積されているp型半導体基板1の表面をCMP(Chemical Mechanical Polishing)で研磨して平坦化する。これにより、JFET52を他の素子と分離するリング状の絶縁膜2が形成される。
JFET52が形成される領域全面に選択的にn型不純物(ドーズ量:1E12cm-2、注入エネルギー:300keV、及びドーズ量:1E12cm-2、注入エネルギー40keV)をイオン注入及び拡散(1000℃:60分)し、n型チャネル領域3を形成する。
絶縁膜2の下部の周囲に選択的にn型不純物(ドーズ量:3.0E12cm-2、注入エネルギー:1200keV)をイオン注入し、n型埋め込み領域4を形成する。n型埋め込み領域4は、後の工程で形成されるn型ドレイン/ソース領域7及び絶縁膜2の底部に設けられる。
絶縁膜2の下部の周囲に選択的にp型不純物(ドーズ量:1.0E13cm-2、注入エネルギー:100keV、及びドーズ量:1.0E13cm-2、注入エネルギー:250keV)をイオン注入し、p型半導体基板1に達する分離領域5を形成する。
n型チャネル領域3の表面に選択的にp型不純物(ドーズ量:3.6E15cm-2、注入エネルギー3keV、及びドーズ量:3.0E13cm-2、注入エネルギー:15keV)をイオン注入し、p型ゲート領域6を形成する。
n型埋め込み領域4の周囲及びp型ゲート領域6の間に選択的にn型不純物(ドーズ量:3.0E12cm-2.注入エネルギー:20keV、及び4E15cm-2、注入エネルギー50keV)をイオン注入し、n型ドレイン/ソース領域7及び8を形成する。
図19の構成の上全面に絶縁膜9を形成し、その後、p型ゲート領域6、n型ドレイン/ソース領域7及び8のコンタクト窓を開口する。コンタクト窓にタングステン10を埋め込み、CMPにより平坦化する。
以上、本発明の実施の形態に係るJFET、アナログ回路及び半導体集積回路について説明したが、本発明は、この実施の形態に限定されるものではない。
2、9、11、13、14 絶縁膜
3、103 チャネル領域
4、104 埋め込み領域
5、105 分離領域
6、6A、6B、106 ゲート領域
7、7A、7B、8 ドレイン/ソース領域
10 タングステン
12 Cu配線
15 保護膜
50、50A、50B、50C、51、52、100 JFET
107 ソース領域
108 ドレイン領域
120 ゲート電極
121 ソース電極
122 ドレイン電極
200 半導体集積回路
201 ロジック回路ブロック
202 アナログ回路ブロック
203 アナログ回路
203A ソース接地増幅回路
203B ソースフォロア回路
203C 差動増幅回路
Claims (10)
- 接合型電界効果トランジスタであって、
第1導電型の半導体基板と、
前記半導体基板の表面に形成されており、前記第1導電型と異なる第2導電型のチャネル領域と、
前記チャネル領域内に形成されており、前記チャネル領域よりも不純物濃度の高い前記第2導電型の第1埋め込み領域と、
前記チャネル領域の表面に形成されている前記第1導電型の第1ゲート領域と、
前記チャネル領域の表面に、前記第1ゲート領域を挟むように形成されている前記第2導電型の第1ソース領域及びドレイン領域とを備え、
前記第1埋め込み領域は、前記第1ソース領域の下方に前記第1ソース領域から離間して形成されており、前記ドレイン領域の下方に形成されていない
接合型電界効果トランジスタ。 - 前記第1埋め込み領域は、前記第1ゲート領域の下方に形成されていない
請求項1記載の接合型電界効果トランジスタ。 - 前記接合型電界効果トランジスタは、さらに、
前記チャネル領域の表面に、前記ドレイン領域を前記第1ゲート領域と挟むように形成されている第2ゲート領域と、
前記チャネル領域の表面に、前記第2ゲート領域を前記ドレイン領域と挟むように形成されている第2ソース領域と、
前記第1ゲート領域と前記第2ゲート領域とを電気的に接続する第1配線と、
前記第1ソース領域と前記第2ソース領域とを電気的に接続する第2配線と、
前記チャネル領域内の前記第2ソース領域の下方に前記第2ソース領域から離間して形成されており、前記チャネル領域よりも不純物濃度の高い前記第2導電型の第2埋め込み領域とを備える
請求項1又は2記載の接合型電界効果トランジスタ。 - 前記第1ゲート領域は、前記ドレイン領域を囲むように形成されており、
前記第1ソース領域は、前記第1ゲート領域を囲むように形成されている
請求項1又は2記載の接合型電界効果トランジスタ。 - 請求項1〜4のいずれか1項に記載の接合型電界効果トランジスタである第1接合型電界効果トランジスタを含み、出力端子と、電源端子と、接地電位端子とを有するアナログ回路であって、
前記第1接合型電界効果トランジスタの前記第1ソース領域は、前記電源端子側又は接地電位端子側に接続されており、
前記第1接合型電界効果トランジスタの前記ドレイン領域は、前記出力端子側に接続されている
アナログ回路。 - 前記第1接合型電界効果トランジスタの前記ドレイン領域は、前記出力端子に接続されている
請求項5記載のアナログ回路。 - 前記第1接合型電界効果トランジスタの前記第1ソース領域は、前記電源端子又は接地電位端子に接続されている
請求項5又は6記載のアナログ回路。 - 前記アナログ回路は、入力端子を有するソース接地増幅回路であり、
前記第1接合型電界効果トランジスタの前記第1ゲート領域は、前記入力端子に接続されている
請求項7記載のアナログ回路。 - 前記アナログ回路は、差動入力端子を有する差動増幅回路であり、
前記アナログ回路は、さらに、請求項1〜4のいずれか1項に記載の接合型電界効果トランジスタである第2接合型電界効果トランジスタを含み、
前記第1及び第2接合型電界効果トランジスタは、差動対を形成し、
前記第1接合型電界効果トランジスタの第1ゲート領域は、前記差動入力端子の一方に接続されており、
前記第2接合型電界効果トランジスタの第1ゲート領域は、前記差動入力端子の他方に接続されている
請求項6記載のアナログ回路。 - 接合型電界効果トランジスタの製造方法であって、
第1導電型の半導体基板の表面に前記第1導電型と異なる第2導電型のチャネル領域を形成する工程と、
前記チャネル領域内に、前記チャネル領域よりも不純物濃度の高い前記第2導電型の第1埋め込み領域を形成する工程と、
前記チャネル領域の表面に前記第1導電型の第1ゲート領域を形成する工程と、
前記チャネル領域の表面に、前記第1ゲート領域を挟むように前記第2導電型のソース領域及びドレイン領域を形成する工程とを含み、
前記第1埋め込み領域を形成する工程では、前記埋め込み領域を前記ソース領域の下方に形成し、前記ドレイン領域の下方に形成せず、
前記第2導電型のソース領域及びドレイン領域を形成する工程では、前記ソース領域が前記第1埋め込み領域と離間するように形成する
接合型電界効果トランジスタの製造方法。
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