CN110571271B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提出一种半导体装置及其制造方法，该半导体装置包括一基底、阱、一第一掺杂区、一第二掺杂区、一漏极区、一源极区以及一栅极区。基底具有一第一导电型。阱设置于基底之中，并具有一第二导电型。第一掺杂区设置于阱之中，并具有第一导电型。第二掺杂区设置于阱之中，并具有第一导电型。第一掺杂区与第二掺杂区在空间上彼此分隔。漏极区设置于阱之中，并具有第二导电型。源极区设置于阱之中，并具有第二导电型。栅极区设置于阱之中，并位于源极区与漏极区之间。栅极区具有第一导电型并重叠第一掺杂区。采用本发明方案可以有效提升结型场效应晶体管JFET的空乏能力及驱动电流，并降低JFET的通道截止电压。

Description

半导体装置及其制造方法
技术领域
本发明有关于一种半导体装置及其制造方法，特别是有关于一种结型场效应晶体管(Junction Field Effect Transistor；JFET)的半导体装置及其制造方法。
背景技术
为了提高结型场效应晶体管的驱动电流，已知的做法是调整栅极的深度。当栅极的深度愈低时，结型场效应晶体管可提供较大的驱动电流。然而，已知的做法却增加了结型场效应晶体管的通道截止电压(Pinch off voltage)。
发明内容
本发明提供一种半导体装置，包括一基底、阱、一第一掺杂区、一第二掺杂区、一漏极区、一源极区以及一栅极区。基底具有一第一导电型。阱设置于基底之中，并具有一第二导电型。第一掺杂区设置于阱之中，并具有第一导电型。第二掺杂区设置于阱之中，并具有第一导电型。第一掺杂区与第二掺杂区在空间上彼此分隔。漏极区设置于阱之中，并具有第二导电型。源极区设置于阱之中，并具有第二导电型。栅极区设置于阱之中，并位于源极区与漏极区之间。栅极区具有第一导电型并重叠第一掺杂区。
本发明另提供一种半导体装置的制造方法，包括提供一基底；于基底之中形成一阱；于阱之中形成一第一掺杂区；于阱之中形成一第二掺杂区；于阱之中形成一漏极区；于阱之中形成一源极区；于阱之中形成一栅极区。基底、第一掺杂区、第二掺杂区及栅极区具有一第一导电型。第一阱、漏极区及源极区具有一第二导电型。第一掺杂区与第二掺杂区在空间上彼此分隔。栅极区位于源极区及漏极区之间，并重叠第一掺杂区。
本发明中漏极区、源极区以及栅极区构成一结型场效应晶体管，由于第一掺杂区与第二掺杂区在空间上彼此分隔，因此当第一掺杂区电性浮接且第二掺杂区接收一接地电压时，可以有效提升JFET的空乏能力及驱动电流，并降低JFET的通道截止电压。
附图说明
图1为本发明的半导体装置的一可能剖面示意图。
图2为本发明的掺杂区的一可能俯视图。
图3为本发明的半导体装置的另一可能剖面示意图。
图4为本发明的半导体装置的另一可能剖面示意图。
图5～图7显示图1所示的半导体装置的制造方法。
图8显示图3所示的半导体装置的制造方法。
图9A及图9B显示图3所示的半导体装置的另一制造方法。
附图标号
100：半导体装置；
102：基底；
104、128：阱；
106、108：掺杂区；
110：漏极区；
112：栅极区；
114：源极区；
116：内层介电层；
118、120、122、126：内连结构；
124：基体区；
200：区域；
D1、D2：方向；
DH1、DH2：深度。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的半导体装置的一可能剖面示意图。如图所示，半导体装置100包括一基底102、一阱104、掺杂区106及108、一漏极区110、一栅极区112及一源极区114。基底102具有一第一导电型。在一可能实施例中，基底102为硅基底或绝缘层上覆硅(silicon oninsulator；SOI)基底、或其它适当的半导体基底。
阱104设置于基底102之中，并具有一第二导电型。在本实施例中，第二导电型相反于第一导电型。在一可能实施例中，当第一导电型为P型时，第二导电型为N型。在另一可能实施例中，当第一导电型为N型时，第二导电型为P型。
掺杂区106设置于阱104之中，并具有第一导电型。掺杂区108设置于阱104之中，并具有第一导电型。掺杂区106与108在空间上彼此分隔(spaced apart)。在本实施例中，掺杂区106为电性浮接(floating)，而掺杂区108接收一接地电压(ground)。稍后将说明掺杂区108如何接收一接地电压。
本发明并不限定掺杂区106及108的掺杂浓度。在一可能实施例中，根据减少表面电场(RESURF)技术，掺杂区106及108的掺杂浓度亦可选择性地予以特别设定以改善表面电场。在一些实施例中，掺杂区106及108的掺杂浓度高于基底102的掺杂浓度。
漏极区110设置于阱104之中，并具有第二导电型。在一可能实施例中，漏极区110的掺杂浓度高于阱104的掺杂浓度。源极区114设置于阱104之中，并具有第二导电型。在一可能实施例中，源极区114的掺杂浓度高于阱104的掺杂浓度。栅极区112设置于阱104之中，并位于源极区114与漏极区110之间。在本实施例中，栅极区112重叠掺杂区106并具有第一导电型。在一可能实施例中，栅极区112的掺杂浓度高于掺杂区106的掺杂浓度。
在本实施例中，漏极区110、栅极区112及源极区114构成一结型场效应晶体管(JFET)。由于掺杂区106及108在空间上彼此分隔，故当掺杂区106电性浮接并且掺杂区108接收一接地电压时，能有效提升JFET的空乏能力及驱动电流，并降低JFET的通道截止电压。
在一可能实施例中，半导体装置100更包括一内层介电层(interlayerdielectric；ILD)116以及内连结构118、120及122。内连结构118电连接漏极区110，用以作为一漏极电极。在一可能实施例中，漏极电极用以接收一漏极电压(未显示)。内连结构120电连接栅极区112，用以作为一栅极电极。栅极电极用以接收一栅极电压(未显示)。在一可能实施例中，栅极电压为一接地电压。内连结构122电连接源极区114，用以作为一源极电极。在一可能实施例中，源极电压用以接收一源极电压(未显示)。
在一些实施例中，半导体装置100更包括一基体区124。基体区124设置于基底102之中，并具有一第一导电型。在一可能实施例中，基体区124的掺杂浓度高于掺杂区106的掺杂浓度。在其它实施例中，基体区124的掺杂浓度相似栅极区112的掺杂浓度。
在本实施例中，内层介电层116更具有一内连结构126。内连结构126电连接基体区124，用以作为一基体电极。基体电极用以接收一基体电压(未显示)。在一可能实施例中，基体电压为一接地电压。在其它实施例中，内连结构120(或称栅极电极)也接收一接地电压。在此例中，一内连结构(未显示)电连接内连结构120(或称栅极电极)及内连结构126(或称基极电极)。
在本实施例中，掺杂区106及108为环形结构。图2为掺杂区106及108的一可能俯视图。如图所示，掺杂区108围绕掺杂区106。在区域200中，掺杂区108往方向D1延伸。在区域202中，掺杂区108往方向D2延伸。本发明并不限定方向D1与D2之间的角度。在图2中，方向D1与D2之间的角度为180度。
图1所示的掺杂区106及108为图2的半导体结构沿着虚线AA’部分的剖面图。另外，图3所示的掺杂区106及108为图2的半导体结构沿着虚线BB’部分的剖面图。如图3所示，掺杂区108延伸进入基底102。由于掺杂区108接触基底102，故当基体区124通过内连结构126接收一接地电压时，掺杂区108的电压约等于接地电压。当内连结构120及126接收一接地电压并且掺杂区106为电性浮接时，可增加漏极区118、栅极区112及源极区114所构成的JFET的空乏能力及驱动电流，并降低JFET的截止电压。另外，由于掺杂区106为电性浮接，故可改善掺杂区106的表面电场。在本实施例中，源极区114重叠掺杂区108。
图4为图2的半导体结构沿着虚线BB’部分的另一可能剖面图。图4相似图3，不同之处在于，图4的半导体装置100更包括一阱128。阱128设置于基底102之中，并具有第一导电型。在本实施例中，阱128设置在阱104的外侧并接触阱104，但并非用以限制本发明。在其它实施例中，阱128与阱104在空间上彼此分隔。
本发明并不限定阱128的掺杂浓度。在一可能实施例中，阱128的掺杂浓度高于基底102的掺杂浓度，并低于基体区124的掺杂浓度。在本实施例中，掺杂区108从阱104延伸进入阱128。由于掺杂区108接触阱128，故当基体区124通过内连结构126接收一接地电压时，掺杂区108的电压约等于接地电压。
图5至图7显示图1所示的半导体装置100的制造方法。请参考图5，提供一基底102，例如硅基底或绝缘层上覆硅(silicon on insulator，SOI)基底或其它适当的半导体基底，其具有一第一导电型。接着，通过掺杂工艺(例如，离子注入)及热扩散等工艺，在基底102的一既定区域内形成一阱104。在本实施例中，阱104具有不同于第一导电型的一第二导电型。第一导电型相反于第二导电型。
请参考图6，通过掺杂工艺(例如，离子注入)及热扩散等工艺，在阱104内形成掺杂区106及108。在一可能实施例中，掺杂区106及108为环形结构。掺杂区106及108在空间上彼此分隔。在本实施例中，掺杂区106及108具有第一导电型。在一可能实施例中，掺杂区106及108的掺杂浓度高于基底102的掺杂浓度。
请参考图7，通过掺杂工艺(例如，离子注入)及热扩散等工艺，形成一漏极区110、一栅极区112、一源极区114以及一基体区124。在本实施例中，漏极区110、栅极区112与源极区114形成于阱104中，基体区124形成于基底102之中。栅极区112位于源极区114及漏极区110之间，并重叠掺杂区106。源极区114位于栅极区112与基体区124之间。漏极区110与源极区114具有第二导电型。栅极区112与基体区124具有第一导电型。在一可能实施例中，漏极区110及源极区114的掺杂浓度高于阱104的掺杂浓度。另外，栅极区112及基体区124的掺杂浓度高于掺杂区106及108的掺杂浓度。在本实施例中，漏极区110、栅极区112、源极区114及基体区124构成一JFET。
请参考图1，可通过已知金属化工艺，在阱104上形成一内层介电层(ILD)116及位于其中的多个内连结构118、120、122及126。内连结构118电连接于漏极区110，以作为一漏极电极。内连结构120电连接于栅极区112，以作为一栅极电极。内连结构122电连接于源极区114，以作为一源极电极。内连结构126电连接于基体区124，以作为一基体电极。如此一来，便完成半导体装置100的制作。
图8为图2的区域200的掺杂区108的制造方法。由于图8的基底102及阱104的形成方式已介绍如上，故不再赘述。依序通过掺杂工艺及热扩散等工艺，在阱104中形成掺杂区106及108。如图所示，掺杂区108往方向D1延伸进入基底102。
在一可能实施例中，利用掺杂工艺、热扩散工艺以及金属化工艺，可在图8形成一漏极区、一栅极区、一源极区、一基体区、一内层介电层及多个内连结构。由于漏极区、栅极区、源极区以及基体区的形成方式以及特性已叙述如上，故不再赘述。在本实施例中，源极区(如图7的114)重叠掺杂区108。
另外，内层介电层及内连结构也已叙述如上，故不再赘述。在本实施例中，由于掺杂区108接触基底102，故当基底102通过一基体区(如图7的124)耦接一接地电压时，掺杂区108的电压约等于接地电压。在此例中，掺杂区106为电性浮接。在其它实施例中，栅极区与基体区电连接在一起，并接收一接地电压。
图9A及图9B为图2的区域200的掺杂区108的另一制造方法。请参考图9A，通过掺杂工艺及热扩散工艺，在基底102内形成阱104以及128。在本实施例中，阱104具有第二导电型，阱128具有第一导电型。阱128位于阱104的外侧。阱128可能直接连接阱104，或是与阱104在空间上彼此分隔。在一可能实施例中，阱128的掺杂浓度低于基底102的掺杂浓度。在本实施例中，阱104的深度DH1大于阱128的深度DH2，但并非用以限制本发明。由于图9A的基底102的形成方式已叙述如上，故不再赘述。
请参考图9B，通过掺杂工艺及热扩散工艺，在阱104内形成掺杂区106及108。在本实施例中，掺杂区108往方向D1延伸进入阱128。接着，利用掺杂工艺、热扩散工艺以及金属化工艺，可在图9B形成一漏极区、一栅极区、一源极区、一基体区、一内层介电层及多个内连结构。在其它实施例中，栅极区与基体区电连接在一起，并接收一接地电压。在此例中，掺杂区106电性浮接。
由于漏极区、栅极区、源极区以及基体区的形成方式以及特性已叙述如上，故不再赘述。在本实施例中，源极区(如图7的114)将重叠掺杂区108。另外，内层介电层及内连结构也已叙述如上，故不再赘述。
当掺杂区108的电压约略等于一接地电压，并且掺杂区106为电压浮接时，JFET的空乏能力及驱动电流皆可增加，同时，降低JFET的截止电压。因此，大幅提高JFET的效能。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域的技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例所述的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定的为准。

Claims (18)

1.一种半导体装置，其特征在于，包括：
一基底，具有一第一导电型；
一第一阱，设置于该基底之中，并具有一第二导电型；
一第一掺杂区，设置于该第一阱之中，并具有该第一导电型；
一第二掺杂区，设置于该第一阱之中，并具有该第一导电型，其中该第一掺杂区与该第二掺杂区在空间上彼此分隔；
一漏极区，设置于该第一阱之中，并具有该第二导电型；
一源极区，设置于该第一阱之中，并具有该第二导电型；以及
一栅极区，设置于该第一阱之中，并位于该源极区与该漏极区之间，其中该栅极区具有该第一导电型并重叠该第一掺杂区；
其中该第一掺杂区为电性浮接并且该第二掺杂区接收一接地电压。
2.如权利要求1所述的半导体装置，其特征在于，该第一导电型为P型，该第二导电型为N型。
3.如权利要求1所述的半导体装置，其特征在于，该第一导电型为N型，该第二导电型为P型。
4.如权利要求1所述的半导体装置，其特征在于，更包括：
一基体区，具有该第一导电型，并形成于一第二阱中，其中该第二阱设置于该第一阱的外侧。
5.如权利要求4所述的半导体装置，其特征在于，该第二掺杂区延伸进入该第二阱。
6.如权利要求5所述的半导体装置，其特征在于，更包括：
一内连结构，用以电连接该栅极区及该基体区。
7.如权利要求1所述的半导体装置，其特征在于，该第二掺杂区延伸进入该基底。
8.如权利要求1所述的半导体装置，其特征在于，该源极区重叠该第二掺杂区。
9.如权利要求1所述的半导体装置，其特征在于，该第一掺杂区及该第二掺杂区为环形结构。
10.一种半导体装置的制造方法，其特征在于，包括：
提供一基底，其具有一第一导电型；
于该基底之中形成一第一阱，该第一阱具有一第二导电型；
于该第一阱之中形成一第一掺杂区，该第一掺杂区具有该第一导电型；
于该第一阱之中形成一第二掺杂区，该第二掺杂区具有该第一导电型，其中该第一掺杂区与该第二掺杂区在空间上彼此分隔；
于该第一阱之中形成一漏极区，该漏极区具有该第二导电型；
于该第一阱之中形成一源极区，该源极区具有该第二导电型；以及
于该第一阱之中形成一栅极区，该栅极区位于该源极区及该漏极区之间，并具有该第一导电型，其中该栅极区重叠该第一掺杂区；
电性浮接该第一掺杂区；以及
提供一接地电压于该第二掺杂区。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一导电型为P型，该第二导电型为N型。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一导电型为N型，该第二导电型为P型。
13.如权利要求10所述的半导体装置的制造方法，其特征在于，更包括：
于该基底中形成一第二阱，该第二阱具有该第一导电型，并位于该第一阱外侧；以及
于该第二阱中形成一基体区，该基体区具有该第一导电型。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，更包括：
延伸该第二掺杂区进入该第二阱。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，更包括：
电连接该栅极区及该基体区。
16.如权利要求10所述的半导体装置的制造方法，其特征在于，更包括：
延伸该第二掺杂区进入该基底。
17.如权利要求10所述的半导体装置的制造方法，其特征在于，该源极区重叠该第二掺杂区。
18.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一掺杂区及该第二掺杂区为环形结构。
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