JP2007005767A

JP2007005767A - 接合型電界効果トランジスタ及びその製造方法

Info

Publication number: JP2007005767A
Application number: JP2006117364A
Authority: JP
Inventors: Tsutomu Sone; 努曽根
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-05-23
Filing date: 2006-04-21
Publication date: 2007-01-11

Abstract

【課題】
接合型電界効果トランジスタの重要な課題のひとつであるＩＤＳＳ特性のばらつきを抑えた接合型電界効果トランジスタ及び接合型電界効果トランジスタの製造方法を提供する。
【解決手段】
第１の導電型半導体層１１と、第１の導電型半導体層１１上に設けられた第２の導電型半導体層１２と、第２の導電型半導体層１２に設けられた素子形成領域と、素子形成領域を囲むガードリング領域１９と、を備え、ガードリング領域１９は、第２の導電型半導体層１２を貫通し、第１の導電型半導体層１１の表面に達する絶縁分離層を有し、絶縁分離層の側面に第１の導電型半導体層１１を設けた接合型電界効果トランジスタ。
【選択図】図１

Description

本発明は、接合型電界効果トランジスタ及びその製造方法に関する。特に、ドレイン電流（ＩＤＳＳ)特性のばらつきを改良した接合形電界効果トランジスタに関するものである。

図４に従来の接合型電界効果トランジスタ９０（ＪＦＥＴ：Junction Field Effect Transistor）の構造を示す。ＪＦＥＴは、ゲート電極とチャネルの間に絶縁膜ではなく、ｐｎ接合などの空乏層を用いたものである。

図４に示すように、従来のＪＦＥＴ９０は、ｐ型半導体基板９１上にｎ型エピタキシャル層９２が位置し、ｎ型エピタキシャル層９２内には、ｎ^＋型ドレイン領域９３とｎ^＋型ソース領域９４が形成されている。ｎ^＋型ドレイン領域９３とｎ^＋型ソース領域９４の間には、ｐ^＋型ゲート領域９５が形成されている。

さらに、ｎ^＋型ドレイン９３領域とｎ^＋型ソース９４領域の上には、層間絶縁層９７を介してアルミ電極によって形成される、ドレイン電極９８とソース電極９９が形成されている。また、ｎ^＋型ドレイン領域９３とｎ^＋型ソース領域９４の、ｐ^＋型ゲート領域９５と反対側には、ｎ型エピタキシャル層９２を貫通するように、ｐ^＋型ガードリング領域９６が形成されている。このｐ^＋型ガードリング領域９６によって隣接のＪＦＥＴ素子との隔絶を行っている。

このｐ^＋型ゲート領域９５の形成において、ｐ^＋型ゲート領域９５とｐ型半導体基板９１との間に挟まれた薄いｎ型エピタキシャル層９２からなるチャネル部の厚さを所望の厚さに設定する必要がある。ｐ^＋型ゲート領域９５の深さを制御することによって、ゲート・ソース間短絡時の電圧・電流特性である飽和ドレイン電流ＩＤＳＳや、ＪＦＥＴのピンチオフ電圧ＶＰが制御されている。

従来のＪＦＥＴ９０において、ｐ^＋型ガードリング領域９６が隣接のＪＦＥＴ素子との隔絶を行うために、ｐ^＋型ガードリング領域９６を確実にｐ型半導体基板９１まで貫通するように作成されている。そのために、高温・長時間の拡散工程、例えば、１１００℃で１時間の熱処理が必要である。
特開平０９−２３２３３３号公報

しかしながら、ｐ^＋型ガードリング領域９６を作成するために高温での熱処理を行うが必要であるため、ｐ型半導体基板９１からｎ型エピタキシャル層９２へのｐ型不純物のはい上がりが生じる。このはい上がりは、ウェハ面内で一様におこらない。

このため、ｎ型エピタキシャル層９２からなるチャネル部の厚さがウェハ間、ウェハ面内で不均一となり、ゲート・ソース間短絡時の飽和ドレイン電流ＩＤＳＳやＪＦＥＴのピンチオフ電圧ＶＰにばらつきが生じる原因となっている、特に、ウェハ径が長いほどウェハ面内での熱履歴のばらつきが大きくなるため、ＩＤＳＳやＶＰのばらつきが大きくなる傾向にある。

ＪＦＥＴの重要特性の一つとしてのＩＤＳＳ特性には製品規格区分が存在するため、ＩＤＳＳ特性のばらつきが、製品歩留に直結する。そのため、ＪＦＥＴの重要な課題のひとつとして、ＩＤＳＳ特性のばらつきを抑えることにある。

本発明の一つの態様に係る接合型電界効果トランジスタは、第１の導電型半導体層と、前記第１の導電型半導体層上に設けられた第２の導電型半導体層と、前記第２の導電型半導体層に設けられた素子形成領域と、前記素子形成領域を囲むガードリング領域と、を備え、前記ガードリング領域は、前記第２の導電型半導体層を貫通し、前記第１の導電型半導体層の表面に達する絶縁分離層を有し、前記絶縁分離層の側面に第１の導電型半導体層を設けたものである。

本発明の他の態様に係る接合型電界効果トランジスタの製造方法は、第１の導電型半導体層上に、第２の導電型の半導体層を形成し、前記第２の導電型の半導体層に、阻止形成領域を形成し、前記素子形成領域にアクティブ素子を形成し、前記第２の導電型半導体層を貫通し、前記第１の導電型半導体層の表面に達する中空のトレンチ構造を形成し、前記トレンチ構造の側面に前記第１の導電型の半導体層を形成する接合型電界効果トランジスタの製造方法である。

本発明に係る接合型電界効果トランジスタ及び接合型電界効果トランジスタの製造方法によれば、ウェハ面内、ウェハ間の素子間でのＩＤＳＳのばらつきを抑えることが可能となり、その結果として製品歩留を向上させることができ、製品の製造単価を下げることが可能となる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。

本実施の形態に係る接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor)１の断面図を図１に示し、上面図を図２に示す。ｐ型半導体基板１１の上にｎ型エピタキシャル層１２が位置している。ｎ型エピタキシャル層１２の素子形成領域内には、ｎ^＋型ドレイン領域１３とｎ^＋型ソース領域１４が形成されており、ｎ^＋型ドレイン領域１３とｎ^＋型ソース領域１４の間には、ｐ^＋型ゲート領域１５が形成されている。ｎ^＋型ドレイン領域１３、ｎ^＋型ソース領域１４、及びｐ^＋型ゲート領域１５が形成されている領域をアクティブ領域とする。

アクティブ領域の上面には、層間絶縁膜１６が形成されている。ｎ^＋型ドレイン領域１３上においては、層間絶縁層１６が除去され、ドレイン電極１７が形成されている。また、ｎ^＋型ソース領域１４上においては、層間絶縁層１６が除去され、ソース電極１８が形成されている。

本実施の形態に係るＪＦＥＴ１においては、ｎ^＋型ドレイン領域１３とｎ^＋型ソース領域１４との、ｐ^＋型ゲート領域１５と反対側に、ｎ型エピタキシャル層１２を囲み、絶縁分離層であるトレンチ構造２０が形成されたガードリング領域１９を形成している。ここでいう、トレンチ構造２０とは、素子同士を分離するために設けられた溝である。ガードリング領域１９は、トレンチ構造２０の側面に第１の導電型半導体層であるｐ^＋型導電型層２１が形成されている。このトレンチ構造２０内は、中空であってもよいし、側面が絶縁膜で覆われていてもよい。また、トレンチ構造２０内が絶縁膜で埋め込まれていても良い。

トレンチ構造２０は、ｎ型エピタキシャル層１２をｐ型基板１１の表面までエッチングすることによって作成されている。トレンチ構造２０の側面に、ｐ^＋型導電型層２１が形成されている。

このｐ^＋型導電型層２１が形成されることによって、ｐ^＋型ゲート領域１５、ｐ^＋型導電型層２１、及びｐ型基板１１を同電位にすることが可能となる。このため、ドレイン電極１７、ソース電極１８、ｐ^＋型ゲート領域１５に電圧が印加されると、ｐ^＋型ゲート領域１５の周辺とｎ型エピタキシャル層１２との界面、ｐ^＋型導電型層２１とｎ型エピタキシャル層１２との界面、及びｐ型基板１１とｎ型エピタキシャル層１２との界面に空乏層が形成される。

この空乏層を制御することによって、ドレイン電流を制御している。ｐ^＋型ゲート領域１５、ｐ^＋型導電型層２１、及びｐ型基板１１は、同電位にすることによって、ＩＤＳＳ特性を容易に制御することが可能になっている。

次に、本実施の形態に係るＪＦＥＴ１の製造方法について説明する（図３参照）。まず、ｐ型基板１１の上にエピタキシャル成長によって、ｎ型エピタキシャル層１２を形成する（図３（ａ）、（ｂ））。次に、ガードリング領域１９にあたる部分を、例えばＳｉエッチングによって、トレンチ構造２０を形成する（図３（ｃ））。

その後、拡散又は斜めイオン注入によってｐ^＋型導電型層２１を形成し、ガードリング領域１９を形成する（図３（ｄ））。この拡散又は斜めイオン注入を用いることによって、ガードリング領域１９を長時間の熱処理を用いることなく、ｐ型基板１１まで貫通するようなガードリングを作成することができる。特に、斜めイオン注入においては、高温にする必要性がないため、素子内の特性を制御することが非常に容易となる。

さらに、ｎ^＋型ドレイン領域１３とｎ^＋型ソース領域１４とｐ＋型ゲート領域１５をガードリング領域１９の間に、例えばイオン注入または拡散によって形成する（図３（ｅ））。その後、層間絶縁層１６を形成し、ｎ^＋型ドレイン領域１３とｎ^＋型ソース領域１４の上部を選択的にエッチングして、アルミ電極を用いてドレイン電極１７とソース電極１８を作成し、本実施の形態に係るＪＦＥＴ１を製造する（図３（ｆ））。

以上のことから、本実施の形態に係るＪＦＥＴ１の製造方法においては、長時間の高温熱処理を行うことがなく、ガードリング領域１９を形成することができる。そのため、ｐ型基板１１からｎ型エピタキシャル層１２へのｐ型不純物のはい上がりを抑制することが可能となり、チャネル領域にあたるｎ型エピタキシャル層１２の深さが制御できる。

また、ガードリング領域１９内で、トレンチ構造２０を作成し、トレンチ構造２０の側面及び底部にｐ^＋型導電型層２１を作成しているため、ｐ型基板１１とｐ^＋型ゲート領域１５とｐ型導電型層２１を同電位にし、これらとチャネル層にあたるｎ型エピタキシャル層１２との界面に生じる空乏層を制御することが容易になる。そのため、ＩＤＳＳ特性のばらつきを抑制したＪＦＥＴ１を作成することが可能となる。

なお、上記の説明においては、ｐ型基板１１上にｎ型エピタキシャル層１２を積層させ作成された接合型電界効果トランジスタを用いたが、この導電型は反対であってもよい。

また、図１において、中空の部分がｐ型基板１１まで貫通していたが、トレンチ構造２０の側面に第1の導電型半導体層が形成され、素子同士を分離することが可能であればよく、トレンチ構造２０の側面および底面が絶縁膜で被覆されていても良いし、トレンチ構造２０の内部が絶縁膜で埋め込まれていても良い。トレンチ構造２０の底面には、第１の導電型の半導体層が形成されているため、トレンチ構造２０の側面に形成された第１の導電型半導体層と接続され、素子分離される。さらに、トレンチ構造２０が貫通する部位は、基板だけでなく、基板上に設けられた基板と同電位型の半導体層でもよい。以上のように、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

実施の形態１に係る接合型電界効果トランジスタの断面図実施の形態１に係る接合型電界効果トランジスタの上面図実施の形態１に係る接合型電界効果トランジスタの製造方法従来の接合型電界効果トランジスタの断面図

符号の説明

１１ｐ型半導体基板１２ｎ型エピタキシャル層１３ｎ^＋型ドレイン領域
１４ｎ^＋型ソース領域１５ｐ^＋型ゲート領域１６層間絶縁層
１７ドレイン電極１８ソース電極１９ガードリング領域
２０トレンチ構造２１ｐ^＋型導電型層
９１ｐ型半導体基板９２ｎ型エピタキシャル層９３ｎ^＋型ドレイン
９４ｎ^＋型ソース９５ｐ^＋型ゲート９６ｐ型ガードリング領域
９７層間絶縁層９８ドレイン電極９９ソース電極

Claims

第１の導電型半導体層と、
前記第１の導電型半導体層上に設けられた第２の導電型半導体層と、
前記第２の導電型半導体層に設けられた素子形成領域と、
前記素子形成領域を囲むガードリング領域と、を備え、
前記ガードリング領域は、前記第２の導電型半導体層を貫通し、前記第１の導電型半導体層の表面に達する絶縁分離層を有し、
前記絶縁分離層の側面に第１の導電型半導体層を設けた接合型電界効果トランジスタ。
前記絶縁分離層は、中空であるトレンチ構造を含む、請求項１に記載の接合型電界効果トランジスタ。
前記絶縁分離層の側面と底面が絶縁膜で覆われている、請求項１又は請求項２に記載の接合型電界効果トランジスタ。
第１の導電型半導体層上に、第２の導電型の半導体層を形成し、
前記第２の導電型の半導体層に、素子形成領域を形成し、
前記素子形成領域に、アクティブ素子を形成し、
前記第２の導電型半導体層を貫通し、前記第１の導電型半導体層の表面に達する中空のトレンチ構造を形成し、
前記トレンチ構造の側面に前記第１の導電型半導体層を形成する、接合型電界効果トランジスタの製造方法。
前記トレンチ側面の第１の導電型の半導体層を、斜めイオン注入によって作成する請求項４に記載の接合型効果トランジスタの製造方法。
前記トレンチ側面又は／及び底面に絶縁膜を形成する請求項４又は請求項５に記載の接合型効果トランジスタの製造方法。
前記トレンチ構造を作成した後に前記アクティブ素子を形成する、請求項４乃至請求項６のいずれか一項に記載の接合型電界効果トランジスタの製造方法。