JP2016192479A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】従来の横型ＩＧＢＴに対して耐圧特性を損なうことなく出力特性を改善することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、Ｎ型半導体層の表層部に設けられたＰ型ベース領域と、Ｐ型ベース領域の内側に設けられたＮ型エミッタ領域と、Ｎ型半導体層の表層部にＰ型ベース領域と離間して設けられたＰ型コレクタ領域と、Ｎ型半導体層の表面に設けられ、Ｐ型ベース領域およびＮ型エミッタ領域に接するゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、Ｎ型半導体層の内部の、Ｐ型ベース領域とＰ型コレクタ領域との間に設けられ、一端がＮ型半導体層の表層部に延在するＮ型半導体に接続され、且つＮ型半導体層の深さ方向に伸びる絶縁体を有する柱状構造物と、を含む。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）はパワーデバイスの一種であり、省エネルギー社会の構築が求められている今日、その重要性はますます増加している。特に横型ＩＧＢＴはＩＣに組み込むことが可能であることから、多方面への応用が期待できる。
ＩＧＢＴの耐圧を向上させる技術として、例えば下記のものが知られている。すなわち、特許文献１には、ｎ+エミッタ領域とｐ+コレクタ領域との間のウェハ表面にトレンチを形成し、その中をトレンチ埋め込み絶縁膜で埋めることにより、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くすることが記載されている。
特開２０１０−１８６８７８号公報
ＩＧＢＴは、出力特性と、耐圧特性との間にトレードオフ関係を有する。すなわち、コレクタ・エミッタ間飽和電圧を低減させ、損失を小さくした場合には、コレクタ・エミッタ間耐圧が低下する。一方、コレクタ・エミッタ間耐圧を高くして、過電圧による破壊に対するマージンを大きくした場合には、コレクタ・エミッタ間飽和電圧が高くなる。このようなトレードオフ関係により、従来の横型ＩＧＢＴは、総合的な性能が十分に高いものとはいえなかった。
本発明は、従来の横型ＩＧＢＴに対して耐圧特性を損なうことなく出力特性を改善することができる半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、Ｎ型半導体層の表層部に設けられたＰ型ベース領域と、前記Ｐ型ベース領域の内側に設けられたＮ型エミッタ領域と、前記Ｎ型半導体層の表層部に前記Ｐ型ベース領域と離間して設けられたＰ型コレクタ領域と、前記Ｎ型半導体層の表面に設けられ、前記Ｐ型ベース領域および前記Ｎ型エミッタ領域に接するゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記Ｎ型半導体層の内部の、前記Ｐ型ベース領域と前記Ｐ型コレクタ領域との間に設けられ、一端が前記Ｎ型半導体層の表層部に延在するＮ型半導体に接続され、且つ前記Ｎ型半導体層の深さ方向に伸びる絶縁体を有する柱状構造物と、を含む。
本発明に係る半導体装置の製造方法は、Ｎ型半導体層の表面から前記Ｎ型半導体層の深さ方向に伸びるトレンチを形成する工程と、前記トレンチの内部に絶縁体を埋め込んで柱状構造物を形成する工程と、前記トレンチの内部の前記柱状構造物の上部をＮ型半導体で埋める工程と、前記Ｎ型半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート絶縁膜に接するように、前記Ｎ型半導体層の表層部にＰ型ベース領域を形成する工程と、前記ゲート絶縁膜に接するように前記Ｐ型ベース領域の内側にＮ型エミッタ領域を形成する工程と、前記Ｐ型ベース領域との間に前記柱状構造物を挟むように、前記Ｎ型半導体層の表層部にＰ型コレクタ領域を形成する工程と、を含む。
本発明によれば、従来の横型ＩＧＢＴに対して耐圧特性を損なうことなく出力特性を改善できる、という効果が得られる。
本発明の実施形態に係る半導体装置の構成を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す図である。 本発明の実施形態に係る半導体装置の製造方法を示す図である。 （ａ）は、本発明の実施形態に係る半導体装置および比較例に係る半導体装置の出力特性のシミュレーション結果を示すグラフである。（ｂ）は、本発明の実施形態に係る半導体装置および比較例に係る半導体装置の耐圧特性のシミュレーション結果を示すグラフである。 （ａ）は、本発明の実施形態に係る半導体装置における、電子密度分布のシミュレーション結果を示す図である。（ｂ）は、本発明の実施形態に係る半導体装置における、正孔密度分布のシミュレーション結果を示す図である。 （ａ）は、比較例に係る半導体装置における、電子密度分布のシミュレーション結果を示す図である。（ｂ）は、比較例に係る半導体装置における、正孔密度分布のシミュレーション結果を示す図である。 （ａ）は、本発明の実施形態に係る絶縁体ピラーとフィールド酸化膜との距離を変化させた場合の、コレクタ・エミッタ間飽和電圧および耐圧の変化をシミュレーションにより取得した結果を示すグラフである。（ｂ）は、本発明の実施形態に係る絶縁体ピラーのゲート長方向における幅を変化させた場合の、コレクタ・エミッタ間飽和電圧および耐圧の変化をシミュレーションにより取得した結果を示すグラフである。（ｃ）は、絶縁体ピラーとＰ型ベース領域との距離を変化させた場合の、コレクタ・エミッタ間飽和電圧および耐圧の変化をシミュレーションにより取得した結果を示すグラフである。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。 （ａ）〜（ｄ）は、本発明の実施形態に係る絶縁体ピラーの形態のバリエーションを示す図である。 本発明の他の実施形態に係る半導体装置の構成を示す断面図である。 比較例に係る半導体装置の構成を示す断面図である。
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
[第１の実施形態]
図１は、本発明の実施形態に係る半導体装置１の構成を示す断面図である。半導体装置１は、基板層１１、絶縁体層１２およびＮ型半導体層１３が積層されて構成されるＳＯＩ（Silicon on Insulator）基板１０を含んで構成されている。
基板層１１は、例えばシリコン等の半導体材料により構成される。絶縁体層１２は、例えば、厚さ４μｍ程度のＳｉＯ２等の絶縁体によって構成される。Ｎ型半導体層１３は、例えば、厚さ２０μｍ程度のＮ型シリコンによって構成されている。
半導体装置１は、Ｎ型半導体層１３の表層部にそれぞれ設けられたＰ型ベース領域４３、Ｎ型エミッタ領域４４およびＰ型コレクタ領域４５を含む所謂横型のＩＧＢＴを構成するものである。半導体装置１は、ＳｉＯ２等の絶縁体からなる素子分離領域３１、フィールド酸化膜３２およびＳＯＩ基板１０の絶縁体層１２によって隣接する他の半導体装置と電気的に分離されている。
Ｐ型ベース領域４３とＰ型コレクタ領域４５とは、Ｎ型半導体層１３の表層部に設けられたフィールド酸化膜３３によって隔てられている。すなわち、フィールド酸化膜３３は、互いに離間して設けられたＰ型ベース領域４３とＰ型コレクタ領域４５との間に延在しており、Ｐ型ベース領域４３は、フィールド酸化膜３３の一端側においてフィールド酸化膜３３に隣接して設けられ、Ｐ型コレクタ領域４５は、フィールド酸化膜３３の他端側においてフィールド酸化膜３３に隣接して設けられている。Ｎ型エミッタ領域４４は、Ｐ型ベース領域４３の内側のフィールド酸化膜３３から離間した位置に設けられている。なお、フィールド酸化膜３３は、本発明における絶縁体領域の一例である。
ゲート絶縁膜４１は、例えば、厚さ０．１μｍ程度のＳｉＯ２等の絶縁体からなり、フィールド酸化膜３３に隣接し、且つＰ型ベース領域４３とＮ型エミッタ領域４４との界面を跨ぐようにＮ型半導体層１３の表面に設けられている。すなわち、ゲート絶縁膜４１は、Ｐ型ベース領域４３およびＮ型エミッタ領域４４の双方に接している。
ゲート電極４２は、例えば、リンを含む多結晶シリコン等からなり、ゲート絶縁膜４１の全体およびフィールド酸化膜３３の一部を覆うように設けられている。
中間絶縁膜５０は、ＳｉＯ２等の絶縁体からなり、ゲート電極４２、Ｐ型ベース領域４３、Ｎ型エミッタ領域４４、Ｐ型コレクタ領域４５を覆っている。コンタクト５１は、タングステン等の導電体からなり、中間絶縁膜５０を貫通し、Ｐ型ベース領域４３およびＮ型エミッタ領域４４の双方に接続されている。コンタクト５２は、タングステン等の導電体からなり、中間絶縁膜５０を貫通してＰ型コレクタ領域４５に接続されている。中間絶縁膜５０の表面には、コンタクト５１および５２にそれぞれ接続されたアルミニウム等の導電体からなる配線５３および５４が設けられている。
半導体装置１は、Ｎ型半導体層１３の内部のＰ型ベース領域４３とＰ型コレクタ領域４５との間に、Ｎ型半導体層１３の深さ方向に伸びる柱状構造を有する絶縁体ピラー２０を有する。絶縁体ピラー２０は、ＳｉＯ２等の絶縁体を含んで構成されている。絶縁体ピラー２０は、一端がＮ型半導体層１３の表層部に延在するＮ型半導体に接続され、他端が絶縁体層１２に接続されている。絶縁体ピラー２０の上方には、フィールド酸化膜３３が延在しており、絶縁体ピラー２０は、フィールド酸化膜３３との間にＮ型半導体を挟んでフィールド酸化膜３３から離間している。絶縁体ピラー２０は、Ｎ型半導体層１３の表層部にスリットを形成して、キャリアの移動経路を狭窄するように作用する。絶縁体ピラー２０は、後述するように、Ｎ型エミッタ領域４４およびＰ型コレクタ領域４５からＮ型半導体層１３に注入されるキャリアの流れを規制する。
本実施形態において、絶縁体ピラー２０は、Ｐ型ベース領域４３およびＰ型コレクタ領域４５が並ぶ方向であるゲート長方向において、Ｐ型ベース領域４３により近い位置に配置されている。すなわち、絶縁体ピラー２０とＰ型ベース領域４３との距離は、絶縁体ピラー２０とＰ型コレクタ領域４５との距離よりも短い。また、絶縁体ピラー２０の先端は、Ｐ型ベース領域４３の底部よりも上方に位置している。なお、絶縁体ピラー２０は、本発明における柱状構造物の一例である。
以下に、半導体装置１の製造方法について説明する。図２〜図４は、半導体装置１の製造方法を示す断面図である。
はじめに、基板層１１、絶縁体層１２およびＮ型半導体層１３を含むＳＯＩ基板１０を用意する（図２（ａ））。Ｎ型半導体層１３は、例えば、不純物として３×１０１４ｃｍ−３程度のリンを含有する厚さ２０μｍ程度のシリコンによって構成されている。
次に、公知の熱酸化法により、Ｎ型半導体層１３の表面に厚さ０．１μｍ程度のシリコン酸化膜１０１を形成し、公知のフォトリソグラフィー技術およびエッチング技術を用いて、絶縁体ピラー２０の形成位置にＳＯＩ基板１０の絶縁体層１２に達するトレンチ１０２を形成する（図２（ｂ））。絶縁体ピラー２０のゲート長方向における幅ｗに対応するトレンチ１０２の幅は、例えば５μｍ程度とすることができる。
次に、公知の熱酸化法によりトレンチ１０２の内壁をシリコン酸化膜で覆った後、公知のＣＶＤ（Chemical Vapor Deposition）法により、トレンチ１０２の内部に、ＳｉＯ２等の絶縁体２０Ａを埋め込む。その後、公知のエッチバック法により、Ｎ型半導体層１３の表面に形成されたシリコン酸化膜１０１を除去するとともに、トレンチ１０２の内部に埋め込まれた絶縁体２０Ａのうち、上部１．５μｍ程度を除去する。これにより、ＳＯＩ基板１０の絶縁体層１２に接続された絶縁体ピラー２０が形成される（図２（ｃ））。なお、絶縁体ピラー２０は、少なくともＮ型半導体層１３との界面が絶縁体であればよく、トレンチ１０２の内壁を絶縁体で覆ったのち、トレンチ１０２内部の残りの部分に導電体または半導体を埋め込んでもよい。また、トレンチ１０２内部に絶縁体を形成する処理を省略してもよい。すなわち、絶縁体ピラー２０を空隙によって構成してもよい。
次に、公知のエピタキシャル法により、Ｎ型半導体層１３の不純物濃度と同程度の３×１０１４ｃｍ−３程度のリンを含有するシリコン結晶を成長させる。絶縁体ピラー２０の上部においては、露出したトレンチ１０２の側壁からシリコン結晶が横方向に成長し、トレンチ１０２内部の絶縁体ピラー２０の上部が、Ｎ型半導体層１３と同程度の濃度のリンを含有するＮ型シリコン１３Ａで塞がれる。また、Ｎ型半導体層１３の表面にもシリコン結晶が成長する。その後、公知のＣＭＰ（(Chemical Mechanical Polishing）法により、当初のＮ型半導体層１３の表面に合わせて平坦化処理を行う（図３（ａ））。
次に、Ｎ型半導体層１３の素子分離領域３１の形成位置に絶縁体層１２に達するトレンチを形成し、このトレンチに熱酸化法およびＣＶＤ法を用いて、ＳｉＯ２等の絶縁体を埋め込んで素子分離領域３１を形成する。その後、Ｎ型半導体層１３の表層部に公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により、厚さ０．８μｍ程度のＳｉＯ２等の絶縁体からなるフィールド酸化膜３２および３３を形成する（図３（ｂ））。フィールド酸化膜３３は、絶縁体ピラー２０の上方に延在するように設けられる。先の工程において絶縁体ピラー２０の上部に形成されたＮ型シリコン１３Ａは、フィールド酸化膜３３と絶縁体ピラー２０との間に配置される。フィールド酸化膜３３と絶縁体ピラー２０との距離ｄ１は、例えば、１．２μｍ程度とすることができる。また、フィールド酸化膜３３のゲート長方向における長さＬは、例えば、６０μｍ程度とすることができる。
次に、公知の熱酸化法により、Ｎ型半導体層１３の表面のフィールド酸化膜３３の一端側においてフィールド酸化膜３３に隣接するように、厚さ０．１μｍ程度のＳｉＯ２等の絶縁体からなるゲート絶縁膜４１を形成する。続いて、公知のＣＶＤ法により、リンを含む多結晶シリコン等からなるゲート電極４２を形成する。ゲート電極４２は、ゲート絶縁膜４１の全体およびフィールド酸化膜３３の一部を覆うように形成される。続いて、公知のイオン注入法とそれに続く熱処理により、Ｎ型半導体層１３の表層部に、Ｐ型ベース領域４３、Ｎ型エミッタ領域４４およびＰ型コレクタ領域４５を形成する（図３（ｃ））。Ｐ型ベース領域４３およびＰ型コレクタ領域４５は、それぞれ、不純物として例えばボロンを含み、Ｎ型エミッタ領域４４は、不純物として例えばヒ素を含む。Ｐ型ベース領域４３は、Ｎ型半導体層１３の表層部の、ゲート電極４２が形成されたフィールド酸化膜３３の一端側に形成される。Ｎ型エミッタ領域４４は、Ｐ型ベース領域４３の内側のフィールド酸化膜３３から離間した位置に形成される。Ｐ型コレクタ領域４５は、Ｎ型半導体層１３の表層部の、フィールド酸化膜３３の他端側に形成される。Ｐ型ベース領域４３と絶縁体ピラー２０との間の距離ｄ２は、例えば、０．１５μｍとすることができる。
次に、公知のＣＶＤ法により、Ｎ型半導体層１３の全体を覆うようにＳｉＯ２等の絶縁体からなる中間絶縁膜５０を形成する。続いて、中間絶縁膜５０を貫通し、Ｎ型半導体層１３の表面に達するトレンチ（図示ぜず）を形成する。続いて、上記のトレンチの内壁に窒化チタン等のバリアメタルを形成した後、トレンチ内部にタングステン等の導電体を埋め込むことにより、コンタクト５１および５２を形成する。コンタクト５１は、Ｐ型ベース領域４３およびＮ型エミッタ領域４４の双方に接続され、コンタクト５２は、Ｐ型コレクタ領域４５に接続される。続いて、公知のスパッタ法により、中間絶縁膜５０の表面にアルミニウム等の配線材料を堆積させる。その後、公知のフォトリソグラフィー技術およびエッチング技術により、配線材料をパターニングすることにより、コンタクト５１および５２にそれぞれ接続された配線５３および５４を形成する。
半導体装置１は、基板層１１、Ｐ型ベース領域４３、Ｎ型エミッタ領域４４をゼロ電位とし、Ｐ型コレクタ領域４５に正電位を印加した状態で、ゲート電極４２に閾値電圧以上の正電位（例えば１５Ｖ）を印加することによりゲート絶縁膜４１直下のシリコン表面にチャネルが形成され、Ｐ型コレクタ領域４５からＮ型エミッタ領域４４に向けて電流が流れる。飽和状態におけるコレクタ・エミッタ間の電圧をコレクタ・エミッタ間飽和電圧Vce(sat)と称する。コレクタ・エミッタ間飽和電圧Vce(sat)は、低い程、損失が小さく、高性能であるといえる。
一方、ゲート電極４２を他の電極同様ゼロ電位とした場合には、Ｐ型コレクタ領域４５に正電位を印加しても、チャネルは形成されず、電流はほとんど流れない。しかしながら、この状態においても、Ｐ型コレクタ領域４５の電位を増大させると、降伏現象により急激に電流が流れ、最終的に半導体装置１は破壊に至る。この急激に電流が増加し、一定電流に達する時のコレクタ・エミッタ間の電圧を耐圧(BVces)と称する。耐圧BVcesは高い程、高圧での用途に用いることが可能となり、同一用途においては破壊に至るマージンを稼ぐことが可能であることから、望ましいとされる。
一般的に、コレクタ・エミッタ間飽和電圧Vce(sat)と耐圧BVcesとはトレードオフの関係にある。例えば、Ｎ型半導体層１３の不純物濃度を高くすることにより、コレクタ・エミッタ間飽和電圧Vce(sat)を低くすることができるが、耐圧BVcesは低下する。
本発明の実施形態に係る半導体装置１と、図１２に示す比較例に係る半導体装置２との特性比較をＴＣＡＤ（Technology CAD）によるシミュレーションにより行った。以下にその結果について説明する。図１２に示すように、比較例に係る半導体装置２は、絶縁体ピラー２０を有していない点において、本発明の実施形態に係る半導体装置１と異なる。その他の構造および各部の寸法については、本発明の実施形態に係る半導体装置１と同一である。なお、半導体装置１および２の奥行きを１μｍとして各シミュレーションを行った。
図５（ａ）は、ゲート電圧を１５Ｖとした場合における、コレクタ電圧とコレクタ電流の関係、すなわち出力特性を示すグラフであり、実線が本発明の実施形態に係る半導体装置１に対応し、破線が比較例に係る半導体装置２に対応する。１０μＡのコレクタ電流を流したときのコレクタ・エミッタ間飽和電圧Vce(sat)は、比較例に係る半導体装置２が２．２Ｖであったのに対し、本発明の実施形態に係る半導体装置１は、１．３Ｖであった。
また、コレクタ電圧を３０Ｖとした場合のコレクタ電流は、比較例に係る半導体装置２が３８μＡであったのに対し、本発明の実施形態に係る半導体装置１は、５９μＡであった。
図５（ｂ）は、ゲート電圧をゼロ電位とした状態におけるコレクタ電圧とコレクタ電流の関係、すなわち耐圧特性を示すグラフであり、実線が本発明の実施形態に係る半導体装置１に対応し、破線が比較例に係る半導体装置２に対応する。コレクタ電流が１ｎＡに至るコレクタ電圧（VBces）は、比較例に係る半導体装置２が５３２Ｖであったのに対し、本発明の実施形態に係る半導体装置１は、５３０．５Ｖであった。
以上のように、本発明の実施形態に係る半導体装置１によれば、比較例に係る半導体装置２と略同等の耐圧特性を維持しつつ、コレクタ・エミッタ間飽和電圧Vce(sat)を比較例に係る半導体装置２に対して４０％程度低減させることができた。これはパワー素子として最も重要な指標の１つである導通損失を４０％削減できることを意味している。また、本発明の実施形態に係る半導体装置１の電流駆動能力を、比較例に係る半導体装置２の１．５以上とすることができた。このように、本発明の実施形態に係る半導体装置１によれば、コレクタ・エミッタ間飽和電圧Vce(sat)と耐圧BVcesとの間のトレードオフ関係を大幅に改善することができる。
本発明の実施形態に係る半導体装置１において、耐圧特性を損なうことなく出力特性が改善されるメカニズムについて以下に考察する。
図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置１における、電子密度分布および正孔密度分布のシミュレーション結果を示す図である。図７（ａ）および図７（ｂ）は、比較例に係る半導体装置２における、電子密度分布および正孔密度分布のシミュレーション結果を示す図である。いずれの場合においても、エミッタ電圧を０Ｖ、ゲート電圧を１５Ｖ、コレクタ電圧を２Ｖとした。
Ｎ型エミッタ領域４４およびＰ型コレクタ領域４５の間に延在するドリフト領域における電子密度および正孔密度は、本発明の実施形態に係る半導体装置１の方が、比較例に係る半導体装置２よりも高くなった。これは、以下のプロセスを含むキャリア注入の正帰還によって、ドリフト領域となるＮ型半導体層１３内のキャリア密度が増大したものと推測される。すなわち、（１）ＩＧＢＴ特有の伝導度変調効果によりＰ型コレクタ領域４５からＮ型半導体層１３（ドリフト領域）に注入された正孔が、絶縁体ピラー２０によりせき止められ、Ｎ型半導体層１３（ドリフト領域）に滞留する。（２）Ｎ型半導体層１３（ドリフト領域）に滞留する正孔に引き寄せられ、過剰な電子がＮ型エミッタ領域４４からＮ型半導体層１３（ドリフト領域）に注入される。（３）これにより、正孔がＰ型コレクタ領域４５からＮ型半導体層１３（ドリフト領域）に更に注入される。
本発明の実施形態に係る半導体装置１によれば、Ｎ型半導体層１３（ドリフト領域）における電子密度および正孔密度が高まることで、図５（ａ）に示すように、比較例よりも高い出力特性が得られたものと考えられる。一方、耐圧BVcesは、主にドリフト領域の長さ、厚さ、およびドリフト領域内の不純物濃度で決まる。絶縁体ピラー２０の存在によって、これらのパラメータは変化しないので、本発明の実施形態に係る半導体装置１と比較例に係る半導体装置２とで、同等の耐圧特性が得られたものと考えられる。
以下に、絶縁体ピラー２０に関する最適構造を検討した結果について説明する。
図８（ａ）は、絶縁体ピラー２０とフィールド酸化膜３３との距離ｄ１を変化させた場合の、コレクタ・エミッタ間飽和電圧Vce(sat)および耐圧BVcesの変化をシミュレーションにより取得した結果を示すグラフである。なお、絶縁体ピラー２０のゲート長方向における幅ｗを５μｍとし、絶縁体ピラー２０とＰ型ベース領域との距離ｄ２を０．１５μｍとした。コレクタ・エミッタ間飽和電圧Vce(sat)の値は、ゲート電圧を１５Ｖとし、１０μＡのコレクタ電流を流したときの値である。耐圧BVcesの値は、コレクタ電流が１ｎＡに至るときの値である。絶縁体ピラー２０とフィールド酸化膜３３との距離ｄ１を０．１μｍ以上２μｍ以下とした場合に、耐圧BVcesの低下を伴うことなく、コレクタ・エミッタ間飽和電圧Vce(sat)を、比較例に係る半導体装置２における値（２．２Ｖ）よりも小さくすることができた。
図８（ｂ）は、絶縁体ピラー２０のゲート長方向における幅ｗを変化させた場合の、コレクタ・エミッタ間飽和電圧Vce(sat)および耐圧BVcesの変化をシミュレーションにより取得した結果を示すグラフである。なお、絶縁体ピラー２０とフィールド酸化膜３３との距離ｄ１を１．２μｍとし、絶縁体ピラー２０とＰ型ベース領域４３との距離ｄ２を０．１５μｍとした。コレクタ・エミッタ間飽和電圧Vce(sat)の値は、ゲート電圧を１５Ｖとし、１０μＡのコレクタ電流を流したときの値である。耐圧BVcesの値は、コレクタ電流が１ｎＡに至るときの値である。絶縁体ピラー２０のゲート長方向における幅ｗをおよそ４μｍ以上１７．５μｍ以下（すなわち、フィールド酸化膜３３のゲート長方向における長さ（６０μｍ）の６．７％以上２９．２％以下）とした場合に、耐圧BVcesの低下を伴うことなく、コレクタ・エミッタ間飽和電圧Vce(sat)を、比較例に係る半導体装置２における値（２．２Ｖ）よりも小さくすることができた。また、絶縁体ピラー２０のゲート長方向における幅ｗを１０μｍ以上１５μｍ以下（すなわち、フィールド酸化膜３３のゲート長方向における長さ（６０μｍ）の１６．７％以上２５．０％以下）とした場合には、比較例に係る半導体装置２よりもコレクタ・エミッタ間飽和電圧Vce(sat)が小さくなるとともに、比較例に係る半導体装置２よりも耐圧BVcesが高くなった。
図８（ｃ）は、絶縁体ピラー２０とＰ型ベース領域４３との距離ｄ２を変化させた場合の、コレクタ・エミッタ間飽和電圧Vce(sat)および耐圧BVcesの変化をシミュレーションにより取得した結果を示すグラフである。なお、絶縁体ピラー２０とフィールド酸化膜３３との距離ｄ１を１．２μｍとし、絶縁体ピラー２０のゲート長方向における幅ｗを５μｍとした。コレクタ・エミッタ間飽和電圧Vce(sat)の値は、ゲート電圧を１５Ｖとし、１０μＡのコレクタ電流を流したときの値である。耐圧BVcesの値は、コレクタ電流が１ｎＡに至るときの値である。絶縁体ピラー２０とＰ型ベース領域４３との距離ｄ２をおよそ−０．５μｍ以上４μｍ以下とした場合に、耐圧BVcesの低下を伴うことなく、コレクタ・エミッタ間飽和電圧Vce(sat)を、比較例に係る半導体装置２における値（２．２Ｖ）よりも小さくすることができた。なお、絶縁体ピラー２０とＰ型ベース領域４３との距離ｄ２が負の値であることは、絶縁体ピラー２０がＰ型ベース領域４３内に侵入し、これらが重なっていることを意味する。
［第２の実施形態］
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図９は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
はじめに、基板層１１、絶縁体層１２およびＮ型半導体層１３を含むＳＯＩ基板１０を用意する。次に、公知の熱酸化法によりＮ型半導体層１３の表面に厚さ０．１μｍ程度のシリコン酸化膜１０１を形成し、その後、公知のＣＶＤ法により、シリコン酸化膜１０１の表面に厚さ０．１μｍ程度のシリコン窒化膜１０３を形成する。続いて、公知のフォトリソグラフィー技術およびエッチング技術を用いて、絶縁体ピラー２０の形成位置に絶縁体層１２に達するトレンチ１０２を形成する（図９（ａ））。
次に、公知の熱酸化法によりトレンチ１０２の内壁をシリコン酸化膜で覆った後、公知のＣＶＤ法により、トレンチ１０２の内部に、絶縁体ピラー２０を構成するＳｉＯ２等の絶縁体２０Ａを埋め込む。その後、公知のエッチバック法により、シリコン窒化膜１０３上に堆積した絶縁体を除去するとともに、トレンチ１０２の内部に埋め込まれた絶縁体２０Ａのうち、上部１．５μｍ程度を除去する。これにより、絶縁体層１２に接続された絶縁体ピラー２０が形成される（図９（ｂ））。
次に、公知のエピタキシャル法により、Ｎ型半導体層１３の不純物濃度と同程度の３×１０１４ｃｍ−３程度のリンを含有するシリコン結晶を成長させる。絶縁体ピラー２０の上部においては、露出したトレンチ１０２の側壁からシリコン結晶が横方向に成長し、トレンチ１０２内部の絶縁体ピラー２０の上部が、Ｎ型半導体層１３の不純物濃度と同程度の濃度のリンを含有するＮ型シリコン１３Ａで塞がれる。一方、Ｎ型半導体層１３の表面に形成されたシリコン窒化膜１０３上には、シリコン結晶は成長しない。次に、シリコン酸化膜１０１およびシリコン窒化膜１０３をエッチングにより除去して、Ｎ型半導体層１３の表面を露出させる。その後、公知のＣＭＰ（(Chemical Mechanical Polishing）法により、当初のＮ型半導体層１３の表面に合わせて平坦化処理を行う（図９（ｃ））。
以降の工程は、上記した第１の実施形態に係る製造方法と同様であるので、重複する説明は省略する。
第２の実施形態に係る製造方法によれば、Ｎ型半導体層１３の表面にシリコン窒化膜１０３を形成したことにより、トレンチ１０２内部の絶縁体ピラー２０の上部をＮ型シリコン１３Ａで埋めるための結晶成長工程において、Ｎ型半導体層１３上には、シリコン結晶は成長しない。これにより、その後の平坦化処理における制御性を高めることが可能となる。
［変形例］
図１０（ａ）〜図１０（ｄ）は、絶縁体ピラーの形態のバリエーションを示す図であり、ゲート長方向およびゲート幅方向に平行な平面における絶縁体ピラーの構成を示す。
図１０（ａ）〜図１０（ｄ）に示すように、絶縁体ピラー２０を複数のセグメント２０ａに分割することにより、絶縁体ピラー２０を形成するためのトレンチのサイズを小さくすることができる。これにより、トレンチ内部への絶縁体の埋め込みと、トレンチ内部に埋め込まれた絶縁体上部におけるＮ型シリコンの埋め込みが容易となる。
図１０（ａ）は、絶縁体ピラー２０をゲート幅方向に沿って分割した複数のセグメント２０ａで構成した場合の例である。この構成によれば、絶縁体ピラーを含むＩＧＢＴと、絶縁体ピラーを含まないＩＧＢＴとを、交互に並列接続した場合と等価となる。この構造においても耐圧特性を維持しつつ出力特性を改善することができる。
図１０（ｂ）は、ゲート幅方向に沿って分割された絶縁体ピラー２０のセグメント２０ａを、ゲート長方向に並置した場合の例である。図１０（ｂ）に示す例では、一方の列に配置されたセグメント２０ａが、他方の列に配置されたセグメント２０ａの間隙に対応する位置に配置されている。このように、複数の列をなすように配置されたセグメント２０ａを互い違いに配置することで、ゲート長方向に流れるキャリアがセグメント２０ａの間隙を通り抜けてしまうことを防止でき、上記したドリフト領域内のキャリア密度を高める効果を維持できる。従って、耐圧特性を維持しつつ出力特性を改善することができる。
図１０（ｃ）は、絶縁体ピラー２０のセグメント２０ａをゲート長方向に沿って分割した場合の例である。図１０（ｄ）は、絶縁体ピラー２０のセグメント２０ａを、千鳥状に配置した場合の例である。絶縁体ピラー２０のセグメント２０ａをこのように配置した場合においても、ゲート長方向に流れるキャリアがセグメント２０ａの間隙を通り抜けてしまうことを防止でき、上記したドリフト領域内のキャリア密度を高める効果を維持できる。従って、耐圧特性を維持しつつ出力特性を改善することができる。
なお、上記の各実施形態においては、ＳＯＩ基板１０を用いる場合について説明したが、絶縁体層１２を備えていないＳＯＩ基板以外の半導体基板を使用する場合にも、本発明を適用することは可能である。
また、上記の実施形態においては、フィールド酸化膜３３をＰ型ベース領域４３とＰ型コレクタ領域４５との間の全域に亘って延在させる場合を例示したが、フィールド酸化膜３３は、図１１に示すように、Ｐ型ベース領域４３とＰ型コレクタ領域４５との間の一部の領域に延在させてもよい。この場合、絶縁体ピラー２０は、フィールド酸化膜３３の直下に配置されていなくてもよく、絶縁体ピラー２０は、Ｎ型半導体層１３の表面から離間して設けられる。換言すれば、絶縁体ピラー２０は、Ｎ型半導体層１３の表面から間隙を隔てて設けられる。
１ 半導体装置
１２ 絶縁体層
１３ Ｎ型半導体層
２０ 絶縁体ピラー
３３ フィールド酸化膜
４１ ゲート絶縁膜
４２ ゲート電極
４３ Ｐ型ベース領域
４４ Ｎ型エミッタ領域
４５ Ｐ型コレクタ領域
１０２ トレンチ

Claims (16)

  1. Ｎ型半導体層の表層部に設けられたＰ型ベース領域と、
    前記Ｐ型ベース領域の内側に設けられたＮ型エミッタ領域と、
    前記Ｎ型半導体層の表層部に前記Ｐ型ベース領域と離間して設けられたＰ型コレクタ領域と、
    前記Ｎ型半導体層の表面に設けられ、前記Ｐ型ベース領域および前記Ｎ型エミッタ領域に接するゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、
    前記Ｎ型半導体層の内部の、前記Ｐ型ベース領域と前記Ｐ型コレクタ領域との間に設けられ、一端が前記Ｎ型半導体層の表層部に延在するＮ型半導体に接続され、且つ前記Ｎ型半導体層の深さ方向に伸びる絶縁体を有する柱状構造物と、
    を含むことを特徴とする半導体装置。
  2. 前記Ｎ型半導体層の表層部の、前記Ｐ型ベース領域と前記Ｐ型コレクタ領域との間に設けられた絶縁体領域を更に含み、
    前記柱状構造物は、前記絶縁体領域との間に前記Ｎ型半導体を挟んで前記絶縁体領域から離間していることを特徴とする請求項１に記載の半導体装置。
  3. 前記Ｎ型半導体層は、絶縁体層の上に形成され、
    前記柱状構造物の他端は、前記絶縁体層に接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記柱状構造物は、前記Ｐ型ベース領域と前記Ｐ型コレクタ領域とが並ぶ方向であるゲート長方向に沿って分割されていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記柱状構造物は、前記Ｐ型ベース領域と前記Ｐ型コレクタ領域とが並ぶ方向と交差する方向であるゲート幅方向に沿って分割されていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
  6. 前記絶縁体領域と前記柱状構造物との距離は、０．１μｍ以上２μｍ以下であることを特徴とする請求項２に記載の半導体装置。
  7. 前記Ｐ型ベース領域と前記Ｐ型コレクタ領域とが並ぶ方向であるゲート長方向における前記柱状構造物の幅は、前記絶縁体領域の前記ゲート長方向における長さの６．７％以上２９．２％以下であることを特徴とする請求項２または請求項６に記載の半導体装置。
  8. 前記Ｐ型ベース領域と前記Ｐ型コレクタ領域とが並ぶ方向であるゲート長方向における前記柱状構造物の幅は、４μｍ以上１７．５μｍ以下であることを特徴とする請求項２または６に記載の半導体装置。
  9. 前記Ｐ型ベース領域と前記柱状構造物との距離は、４μｍ以下であることを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 前記柱状構造物と前記Ｐ型ベース領域との距離は、前記柱状構造物と前記Ｐ型コレクタ領域との距離よりも短いことを特徴とする請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. Ｎ型半導体層の表面から前記Ｎ型半導体層の深さ方向に伸びるトレンチを形成する工程と、
    前記トレンチの内部に絶縁体を埋め込んで柱状構造物を形成する工程と、
    前記トレンチの内部の前記柱状構造物の上部をＮ型半導体で埋める工程と、
    前記Ｎ型半導体層の表面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程と、
    前記ゲート絶縁膜に接するように、前記Ｎ型半導体層の表層部にＰ型ベース領域を形成する工程と、
    前記ゲート絶縁膜に接するように前記Ｐ型ベース領域の内側にＮ型エミッタ領域を形成する工程と、
    前記Ｐ型ベース領域との間に前記柱状構造物を挟むように、前記Ｎ型半導体層の表層部にＰ型コレクタ領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記柱状構造物との間に前記Ｎ型半導体を挟むように、前記Ｎ型半導体層の表層部に絶縁体領域を形成する工程を更に含むことを特徴とする請求項１１に記載の製造方法。
  13. 前記Ｎ型半導体層は、絶縁体層の上に形成されており、
    前記柱状構造物を前記絶縁体層に接続することを特徴とする請求項１１または請求項１２に記載の製造方法。
  14. 前記トレンチの内部の前記柱状構造物の上部を前記Ｎ型半導体で埋める工程は、前記トレンチの側壁から前記Ｎ型半導体の結晶を成長させる工程を含むことを特徴とする請求項１１から請求項１３のいずれか１項に記載の製造方法。
  15. 前記トレンチの内部の前記柱状構造物の上部を前記Ｎ型半導体で埋めた後に、前記Ｎ型半導体層の表面を平坦化する工程を更に含むことを特徴とする請求項１１から請求項１４のいずれか１項に記載の製造方法。
  16. 前記Ｎ型半導体層は、シリコンを含み、
    前記トレンチの内部の前記柱状構造物の上部を前記Ｎ型半導体で埋める前に、前記Ｎ型半導体層の上にシリコン窒化膜を形成する工程と、
    前記トレンチの内部の前記柱状構造物の上部を前記Ｎ型半導体で埋めた後に、前記シリコン窒化膜を除去して前記Ｎ型半導体層の表面を露出させる工程および露出した前記Ｎ型半導体層の表面を平坦化する工程
    を更に含むことを特徴とする請求項１１から請求項１５のいずれか１項に記載の製造方法。
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