CN110024134B - 具有增大的击穿电压的高电压半导体器件及其制造方法 - Google Patents

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Abstract

公开了高电压半导体器件及其制造方法。高电压半导体器件包括半导体衬底、栅极结构、至少一个第一隔离结构和至少一个第二隔离结构、以及至少一个第一漂移区。栅极结构设置在半导体衬底上。第一隔离结构和第二隔离结构设置在栅极结构的一侧的半导体衬底的有源区中。第二隔离结构的端部设置于第一隔离结构与栅极结构之间，并且第一隔离结构的端部设置于第一掺杂区与第二隔离结构之间。至少一个第一隔离结构的底部和至少一个第二隔离结构的底部比第一漂移区的底部深。

Description

具有增大的击穿电压的高电压半导体器件及其制造方法
发明领域
本发明涉及半导体器件及其制造方法，更具体地，涉及具有增大的击穿电压的高电压半导体器件及其制造方法。
背景技术
在通常的金属氧化物半导体(MOS)晶体管中，因为漏极区域与栅电极重叠，因此由于栅极引发漏极泄漏(GIDL)的影响而导致在漏极区域和栅电极的重叠区域处容易发生电击穿。特别是，在闪存的外围电路的应用中，例如在3D NAND闪存中，需要用于三级单元(TLC)或四级单元(QLC)的越来越高的擦除电压，因此用于控制TLC或QLC的MOS晶体管需要较高的击穿电压。
为了增加MOS晶体管的击穿电压，开发了平面高电压MOS晶体管以具有延长的漏极以呈现高击穿电压，例如漏极延长MOS(DEMOS)。开发另一种方法以在漏极中进一步具有隔离结构，以便增加漏极处的击穿电压，例如横向扩散MOS(LDMOS)。然而，这些方法扩大了MOS晶体管的顶视区域，这限制了具有MOS晶体管的器件尺寸的减小。另一种方法是制造具有阶梯形状的栅极氧化层，以增加栅电极和漏极区域之间的栅极氧化层的厚度，但是该方法需要额外的掩模和额外的工艺，从而增加了制造成本。因此，总是存在在不增大面积且较少增加成本的情况下增加MOS晶体管的击穿电压的需求。
发明内容
在本发明中描述了高电压半导体器件及其制造方法的实施例。
在一些实施例中，公开了一种高电压(HV)半导体器件。HV半导体器件包括半导体衬底、栅极结构、至少一个第一隔离结构和至少一个第二隔离结构、以及至少一个第一漂移区。半导体衬底具有有源区，并且半导体衬底具有第一导电类型。栅极结构设置在半导体衬底的有源区上，并且栅极结构沿第一方向延伸。至少一个第一隔离结构和至少一个第二隔离结构设置在栅极结构的一侧的半导体衬底的有源区中，其中所述至少一个第二隔离结构的端部沿垂直于第一方向的第二方向设置在至少一个第一隔离结构和栅极结构之间。至少一个第一漂移区设置在栅极结构的该侧的半导体衬底的有源区中，并且至少一个第一漂移区具有与第一导电类型互补的第二导电类型，其中至少一个第一隔离结构的底部和至少一个第二隔离结构的底部比至少一个第一漂移区的底部深。
在一些实施例中，HV半导体器件还包括设置在至少一个第一漂移区中的至少一个第一掺杂区，并且至少一个第一隔离结构和至少一个第二隔离结构设置在至少一个第一漂移区和栅极结构之间，其中至少一个第一掺杂区具有第二导电类型。
在一些实施例中，至少一个第一漂移区的掺杂浓度小于至少一个第一掺杂区的掺杂浓度，并且至少一个第一隔离结构的端部沿第二方向设置在至少一个第一掺杂区和至少一个第二隔离结构之间。
在一些实施例中，至少一个第一隔离结构和至少一个第二隔离结构在第一方向上的组合的长度大于或等于至少一个第一掺杂区在第一方向上的长度。
在一些实施例中，穿过至少一个第一掺杂区的端部并且与第二方向平行的延长线与至少一个第一隔离结构相交，并且穿过至少一个第一掺杂区的与至少一个第一掺杂区的端部相对的另一端部且与第二方向平行的另一个延长线与至少一个第二隔离结构相交。
在一些实施例中，高电压半导体器件还包括设置在半导体衬底中的第三隔离结构，其中第三隔离结构具有用于限定有源区的开口。
在一些实施例中，至少一个第一隔离结构或至少一个第二隔离结构中的至少一个连接到第三隔离结构。
在一些实施例中，至少一个第一漂移区在顶视图中围绕至少一个第一隔离结构或至少一个第二隔离结构中的至少一个。
在一些实施例中，HV半导体器件还包括至少一个第二掺杂区，其设置在栅极结构的另一侧的半导体衬底的有源区中，并且至少一个第二掺杂区具有第二导电类型。
在一些实施例中，高电压半导体器件还包括至少一个第二漂移区，其设置在栅极结构的另一侧的半导体衬底的有源区中，并且至少一个第二掺杂区设置在至少一个第二漂移区中，其中至少一个第二漂移区具有第二导电类型，并且至少一个第二漂移区的掺杂浓度小于至少一个第二掺杂区的掺杂浓度。
在一些实施例中，高电压半导体器件还包括至少一个附加隔离结构，其设置在第二掺杂区和栅极结构之间的半导体衬底的有源区中。
在一些实施例中，至少一个附加隔离结构包括至少一个第四隔离结构和至少一个第五隔离结构，并且至少一个第四隔离结构和至少一个第五隔离结构的布局等于至少一个第一隔离结构和至少一个第二隔离结构的布局或相对于栅极结构与至少一个第一隔离结构和至少一个第二隔离结构的布局对称。
在一些实施例中，至少一个第四隔离结构和至少一个第五隔离结构在第一方向上的组合的长度大于或等于第二掺杂区在第一方向上的长度。
在一些实施例中，公开了一种用于制造高电压半导体器件的方法，该方法包括提供具有第一导电类型的半导体衬底，其中半导体衬底具有有源区；在半导体衬底的有源区中形成至少一个第一隔离结构和至少一个第二隔离结构；在半导体衬底的有源区上且在至少一个第一隔离结构的一侧形成栅极结构，其中栅极结构沿第一方向延伸，并且至少一个第二隔离结构的端部沿垂直于第一方向的第二方向设置在至少一个第一隔离结构和栅极结构之间；以及在栅极结构的一侧的半导体衬底的有源区中形成至少一个第一漂移区，并且至少一个第一漂移区具有与第一导电类型互补的第二导电类型，其中至少一个第一隔离结构的底部和至少一个第二隔离结构的底部比第一漂移区的底部深。
在一些实施例中，该方法还包括在至少一个第一漂移区中形成第一掺杂区，其中至少一个第一掺杂区具有第二导电类型。
在一些实施例中，至少一个第一漂移区的掺杂浓度小于至少一个第一掺杂区的掺杂浓度，并且至少一个第一隔离结构的端部沿第二方向设置在至少一个第一掺杂区和至少一个第二隔离结构之间。
在一些实施例中，至少一个第一隔离结构和至少一个第二隔离结构在第一方向上的组合的长度大于或等于至少一个第一掺杂区在第一方向上的长度。
在一些实施例中，形成至少一个第一隔离结构和至少一个第二隔离结构包括在半导体衬底中形成第三隔离结构，其中第三隔离结构具有限定有源区的开口。
在一些实施例中，至少一个第一隔离结构或至少一个第二隔离结构中的至少一个连接到第三隔离结构。
在一些实施例中，形成至少一个第一掺杂区包括在栅极结构的另一侧的半导体衬底的有源区中形成至少一个第二掺杂区，并且所述至少一个第二掺杂区具有第二导电类型。
在一些实施例中，形成第一漂移区还包括在栅极结构的另一侧的半导体衬底的有源区中形成至少一个第二漂移区，并且至少一个第二掺杂区设置在至少一个第二漂移区中，其中至少一个第二漂移区具有第二导电类型，并且至少一个第二漂移区的掺杂浓度小于至少一个第二掺杂区的掺杂浓度。
在一些实施例中，形成至少一个第一隔离结构和至少一个第二隔离结构还包括在至少一个第二掺杂区与栅极结构之间的半导体衬底的有源区中形成至少一个附加隔离结构。
在一些实施例中，至少一个附加隔离结构包括至少一个第四隔离结构和至少一个第五隔离结构，并且至少一个第四隔离结构和至少一个第五隔离结构的布局等于至少一个第一隔离结构和至少一个第二隔离结构的布局或相对于栅极结构与至少一个第一隔离结构和至少一个第二隔离结构的布局对称。
在阅读了在各个视图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对本领域普通技术人员变得显而易见。
附图说明
并入本文中并且构成说明书的部分的附图示出了本发明的实施例，并且与说明书一起进一步用来对本发明的原理进行解释，并且使相关领域技术人员能够实施和使用本发明。
图1A是示出根据本发明第一实施例的示例性HV半导体器件的顶视图的示意图。
图1B示意性示出了沿着图1A的剖面线A-A'截取的示例性HV半导体器件的截面图。
图2是示出根据本发明的一些实施例的示例性HV半导体器件的顶视图的示意图。
图3示意性示出了根据第一实施例的HV半导体器件和没有第一隔离结构的HV半导体器件的击穿电压。
图4示意性示出了用于制造根据第一实施例的HV半导体器件的示例性方法的流程图。
图5A-图6A示意性示出了示例性方法的不同步骤处的示例性结构的顶视图。
图5B-图6B示意性示出了示例性方法的不同步骤处的示例性结构的截面图。
图7是示出根据本发明第二实施例的示例性HV半导体器件的顶视图的示意图。
图8是示出根据本发明第三实施例的示例性HV半导体器件的顶视图的示意图。
图9是示出根据本发明第四实施例的示例性HV半导体器件的顶视图的示意图。
图10是示出根据本发明第五实施例的示例性HV半导体器件的顶视图的示意图。
图11是示出根据本发明第六实施例的示例性HV半导体器件的顶视图的示意图。
将参考附图来描述本发明的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅出于说明性目的而进行。相关领域的技术人员将认识到，在不脱离本发明的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本发明也可以用于各种其他应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)影响这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为表达单数使用或表达复数使用。
应当容易理解，本发明中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。
如本文中使用的，术语“基本上”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值、以及在期望值以上和/或以下的一系列值。该系列值可能是由于制造工艺或公差的微小变化而导致。如本文中使用的，术语“约”表示可以基于与主题光掩模结构相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以表示给定量的值，其在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化。
如在整个本申请中所使用的，词语“可以”以允许的含义使用(例如，意味着具有可能性)，而不是强制性含义(例如，意味着必须)。词语“包括”和“正包括”表示开放式关系，并因此意味着包括但不限于。类似地，词语“具有”和“正具有”也表示开放式关系，并因此意味着具有但不限于。本文使用的术语“第一”、“第二”、“第三”等指的是用于区分不同元件的标签，并且可以不一定具有根据它们数字标记的序数含义。
在本发明中，在以下描述中描述的不同实施例中的不同技术特征可以彼此组合、替换或混合以构成另一实施例。
在本发明中，实施例中的以下示例性高电压(HV)半导体器件可以在任何种类的半导体器件中实现，例如闪存的外围电路、功率器件或其他合适的器件。
图1A是示出根据本发明第一实施例的示例性HV半导体器件的顶视图的示意图，并且图1B示意性示出了沿着图1A的剖面线A-A'截取的示例性HV半导体器件的截面图。如图1A和图1B所示，HV半导体器件100包括半导体衬底102、栅极结构104、至少一个第一隔离结构106、至少一个第二隔离结构108、至少一个第一漂移区110、至少一个第一掺杂区112以及至少一个第二掺杂区114。半导体衬底102具有用于形成HV半导体器件100的有源区AA。在一些实施例中，半导体衬底102可以可选地包括其中形成有第一导电类型的阱区116，并且阱区116可用作HV半导体器件100的基极。在这种情况下，半导体衬底102可以具有第一导电类型或与第一导电类型互补的第二导电类型，但是本发明不限于此。可以例如基于阱区116的掺杂浓度来调节HV半导体器件100的阈值电压。当半导体衬底102具有与阱区116相同的导电类型时，阱区116的掺杂浓度可以大于半导体衬底102的掺杂浓度，但不限于此。在一些实施例中，阱区116可以在顶视图中覆盖有源区AA。在一些实施例中，半导体衬底102可以不包括在其中形成的阱区，并且具有第一导电类型的半导体衬底102用作HV半导体器件100的基极。在一些实施例中，半导体衬底102包括用于形成HV半导体器件100的任何合适的材料。例如，半导体衬底102可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V化合物，但不限于此。在本发明中，顶视图可以称为垂直于半导体衬底102的顶表面的垂直方向VD。
在一些实施例中，HV半导体器件100可以可选地还包括第三隔离结构118，其具有用于限定有源区AA的开口118a。例如，第三隔离结构118围绕HV半导体器件100的元件，使得第三隔离结构118可以使HV半导体器件100与形成在同一半导体衬底102中的其他器件绝缘。在一些实施例中，第三隔离结构118可以是浅沟槽隔离(STI)或其他合适种类的隔离结构。
栅极结构104设置在半导体衬底102的有源区AA上。在该实施例中，栅极结构104可以是沿第一方向D1延伸并跨越有源区AA的条状结构。在一些实施例中，栅极结构104可以不跨越有源区AA。在一些实施例中，栅极结构104可以包括用作HV半导体器件100的栅极的栅电极120和设置在栅电极120和半导体衬底102之间的栅极电介质层122。在一些实施例中，栅极结构104可以进一步包括设置在栅电极120和栅极电介质层122的侧壁处的间隔体。
第一隔离结构106和第二隔离结构108设置在栅极结构104的一侧的半导体衬底102的有源区AA中，并且通过空间S1彼此间隔开。在该实施例中，HV半导体器件100可以包括一个第一隔离结构106和一个第二隔离结构108，但不限于此。可以根据器件特性的要求调整第一隔离结构106的数量和第二隔离结构108的数量。第一隔离结构106和第二隔离结构108可以是例如沿第一方向D1延伸的条状结构。在顶视图中，第二隔离结构108的端部108E1沿垂直于第一方向D1的第二方向D2设置在第一隔离结构106和栅极结构104之间。换句话说，第二隔离结构108和第一隔离结构106沿第二方向D2布置，并且在第一方向D1上具有偏移。在一些实施例中，第一隔离结构106可以设置在栅极结构104和第二隔离结构108之间。在一些实施例中，第一隔离结构106或第二隔离结构108中的至少一个可以连接到第三隔离结构118。例如，第一隔离结构106的端部106E1可以连接到第三隔离结构118，和/或第二隔离结构108的另一端部108E2(其与设置在第一隔离结构106和栅极结构104之间的端部108E1相对)可以连接到第三隔离结构118。第一隔离结构106在第一方向D1上的长度L1和第二隔离结构108的长度L2分别小于有源区AA在第一方向D1上的宽度W。在一些实施例中，根据器件特性的要求，第一隔离结构106的长度L1可以与第二隔离结构108的长度L2相同或不同。在一些实施例中，第一隔离结构106和第二隔离结构108可以分别是STI或其他合适种类的隔离结构。可以根据器件特性的要求来在第二方向D2上调整第一隔离结构106的宽度和第二隔离结构108的宽度。
在顶视图中，第一漂移区110设置在半导体衬底102的有源区AA中并且在第一隔离结构106的至少三侧以及第二隔离结构108的至少三侧，并且第一隔离结构106和第二隔离结构108垂直穿透第一漂移区110(在垂直方向VD上)。换句话说，第一隔离结构106的底部106B和第二隔离结构108的底部108B分别比第一漂移区110的底部110B深。因此，第一漂移区110横向地设置在第一隔离结构106和第二隔离结构108旁边，而不是延伸到第一隔离结构106和第二隔离结构108下面，因此第一漂移区110的顶视形状可以是或者类似于Z形，但不限于此。第一隔离结构106和第二隔离结构108可以具有相同的深度或不同的深度。第一漂移区110可以具有与第一导电类型互补的第二导电类型。在一些实施例中，第一漂移区110可以在顶视图中与栅极结构104部分地重叠。在一些实施例中，第一漂移区110在第一方向D1上的宽度可以由第三隔离结构118的开口118a限定，并且因此可以基本上等于有源区AA在第一方向D1上的宽度W。
第一掺杂区112设置在第一漂移区110中并被第一漂移区110包围，并且第一隔离结构106和第二隔离结构108设置在第一掺杂区112和栅极结构104之间。第一掺杂区112具有第二导电类型，并且第一漂移区110的掺杂浓度小于第一掺杂区112的掺杂浓度。第一掺杂区112可以用作HV半导体器件100的漏极/源极。在一个实施例中，第一掺杂区112可以用作HV半导体器件100的漏极/源极端子，以用于连接到其他外部器件或电源；也就是说，第一漂移区110仅通过第一掺杂区112电连接到其他外部器件。在一些实施例中，HV半导体器件100可以包括沿第一方向D1布置的多个第一掺杂区112。
第一隔离结构106和第二隔离结构108在第一方向D1上的组合的长度(即，第一隔离结构106和第二隔离结构108在第一方向D1上投影的组合的投影总长度)大于或等于第一掺杂区112在第一方向D1上的长度L3。组合的长度也可以是第一隔离结构106的端部106E1和第二隔离结构108的端部108E2之间的空间。因此，穿过第一掺杂区112的端部并且与第二方向D2平行的延长线EL1可以与第一隔离结构106相交，并且穿过第一掺杂区112的与端部相对的另一端部并且与第二方向D2平行的另一延长线EL2可以与第二隔离结构108相交。在该实施例中，第一隔离结构106的端部106E1连接第三隔离结构118的开口118a的侧壁，并且第二隔离结构108的端部108E2连接到第三隔离结构的开口118a的相对侧，因此，第一隔离结构106和第二隔离结构108在第一方向D1上的组合的长度可以等于有效区域AA的宽度W。由于第一隔离结构106和第二隔离结构108垂直穿透第一漂移区110，因此从第一掺杂区112到栅极结构104(沟道区124)下方的半导体衬底102或阱区116的电流将横向流过在端部106E2与第三隔离结构118之间的第一漂移区110、在第一隔离结构106与第二隔离结构108之间的空间中的第一漂移区110、以及在端部108E1与第三隔离结构118之间的第一漂移区110。此外，因为第二隔离结构108的端部108E1设置在第一隔离结构106和栅极结构104之间(即，第一隔离结构106和第二隔离结构108在第二方向D2上彼此重叠)，可以增加从第一掺杂区112到沟道区124的电流路径CP，从而增强HV半导体器件100的漏极/源极处的击穿电压，而不增大HV半导体器件100的尺寸。电流路径CP的长度可以通过第一隔离结构106和第二隔离结构108在第二方向D2的重叠区域来调整。在一些实施例中，第一隔离结构106的长度L1和/或第二隔离结构108的长度L2可以大于或小于第一掺杂区112的长度L3。
第二掺杂区114设置在栅极结构104的与第一漂移区110相对的另一侧的半导体衬底102的有源区AA中。第二掺杂区114具有第二导电类型，并且可以用作HV半导体器件100的源极/漏极，这意味着第二掺杂区114可以用作HV半导体器件110的源极/漏极端子，以用于连接到其他外部器件或电源。在一些实施例中，根据设计要求，第二掺杂区114的掺杂浓度可以与第一掺杂区112的掺杂浓度相同或不同。
在一些实施例中，HV半导体器件100可以可选地还包括至少一个第二漂移区126，其设置在栅极结构104的面向第二掺杂区114的一侧的半导体衬底102的有源区AA中，并且第二掺杂区114设置在第二漂移区126中并被第二漂移区126包围。在这种情况下，第二漂移区126具有第二导电类型，第二漂移区126的掺杂浓度小于第二掺杂区114的掺杂浓度，并且第二漂移区126仅通过第二掺杂区114电连接到其他外部器件。在一些实施例中，第二漂移区126可以在顶视图中与栅极结构104部分重叠。在这种情况下，在第一漂移区110和第二漂移区126之间且在栅极结构104下方的半导体衬底102或阱区116可以形成HV半导体器件100的沟道区124。在一些实施例中，第二漂移区126在第一方向D1上的宽度可以基本上等于有源区AA的宽度W。在一些实施例中，基于漏极和源极处期望的击穿电压，第二漂移区126的掺杂浓度可以与第一漂移区110的掺杂浓度相同或不同。
在一些实施例中，HV半导体器件100可以可选地还包括至少一个附加隔离结构128，其设置在栅极结构104的面向第二掺杂区114的一侧的半导体衬底102的有源区AA中。在该实施例中，HV半导体器件100可以包括一个第一隔离结构106和一个第二隔离结构108，但不限于此。附加隔离结构128设置在第二掺杂区114和栅极结构104之间。在一些实施例中，附加隔离结构128的数量可以是一个或多个。在一些实施例中，至少一个附加隔离结构128的结构可以相对于栅极结构104与第一隔离结构106和第二隔离结构108的组合对称或不对称。在一些实施例中，附加隔离结构128可以分别是STI或其他合适的隔离结构。
在该实施例中，至少一个附加隔离结构128包括彼此分离的至少一个第四隔离结构1281和至少一个第五隔离结构1282，来作为以下描述中的示例，但是本发明不限于此。第四隔离结构1281可以与第一隔离结构106相同，并且第五隔离结构1282可以与第二隔离结构108相同，因此第四隔离结构1281和第五隔离结构1282的布局可以等于第一隔离结构106和第二隔离结构108的布局，并且第四隔离结构1281和第五隔离结构1282也可以垂直穿透第二漂移区126(在垂直方向VD上)，即，第四隔离结构1281的底部1281B和第五隔离结构1282的底部1282B可以比第二漂移区126的底部126B深。因此，第二漂移区126的顶视图形状可以是或者类似于Z形状，但不限于此。
如图2所示，在一些实施例的HV半导体器件100’中，第四隔离结构1281和第五隔离结构1282的布局可以相对于栅极结构104与第一隔离结构106和第二隔离结构108的布局对称。在一些实施例中，第五隔离结构1282可以设置在栅极结构104和第四隔离结构1281之间。
再次参考图1A和图1B。第四隔离结构1281和第五隔离结构1282在第一方向D1上的组合的长度(即，第四隔离结构1281和第五隔离结构1282在第一方向D1上投影的组合的投影总长度)大于或等于第二掺杂区114在第一方向D1上的长度L4。具体地，在该实施例中，第四隔离结构1281的端部连接到第三隔离结构118的开口118a的侧壁，并且第五隔离结构1282的端部连接到第三隔离结构118的开口118a的相对侧，因此，第四隔离结构1281和第五隔离结构1282在第一方向D1上的组合的长度等于有源区AA的宽度W。在一些实施例中，还可以根据器件特性的要求在第二方向D2上调整第四隔离结构1281的宽度和第五隔离结构1282的宽度。在一些实施例中，第一掺杂区112、第一漂移区110、第一隔离结构106和第二隔离结构108可以分别相对于栅极结构104与第二掺杂区114、第二漂移区126、第四隔离结构1281和第五隔离结构1282对称。
由于第四隔离结构1281和第五隔离结构1282与第一隔离结构106和第二隔离结构108类似或具有相同的结构，因此第四隔离结构1281和第五隔离结构1282可具有与第一隔离结构106和第二隔离结构108相同的功能。因此，第四隔离结构1281和第五隔离结构1282的设置可以减小来自第二掺杂区114的电场对栅极结构104的影响，从而增强HV半导体器件100的源极/漏极处的击穿电压，而不增大HV半导体器件100的尺寸。
在一些实施例中，第一导电类型和第二导电类型分别是p型和n型，因此HV半导体器件100是n型晶体管，但不限于此。在一些实施例中，第一导电类型和第二导电类型也可以分别是n型和p型，因此HV半导体器件100是p型晶体管。
作为上述HV半导体器件100，由于第一隔离结构106和第二隔离结构108垂直穿透第一漂移区110，并且第二隔离结构108的端部108E1沿第二方向D2设置在第一隔离结构106和栅极结构104之间，漏极/源极处的击穿电压可以显著增加。类似地，第四隔离结构1281和第五隔离结构1282的设置可以显著增加源极/漏极处的击穿电压。第一、第二、第三、第四和第五隔离结构106、108、118、1281、1282的深度可以分别为例如300nm。需要注意的是，由于第一漂移区110的深度DP1小于第一隔离结构106的深度DP2和第二隔离结构108的深度DP3，即，第一隔离结构106和第二隔离结构108垂直穿透第一漂移区110，因此可以将HV半导体器件100的沟道区124的沟道长度CL控制为约1μm。如果第一漂移区的深度被制造为大于第一隔离结构，例如大于300nm，则沟道区的沟道长度需要被扩大到大于2μm，从而限制了HV半导体器件的尺寸的减小。然而，在该实施例的HV半导体器件100中，凭借第一隔离结构106的深度DP2和第二隔离结构108的深度DP3大于第一漂移区110的深度DP2，不仅可以增加击穿电压，而且也可以保持或减小沟道区124的沟道长度CL。
图3示意性示出了根据第一实施例的HV半导体器件和没有第一隔离结构和第二隔离结构的HV半导体器件的击穿电压。如图3所示，没有第一隔离结构和第二隔离结构的HV半导体器件可以在漏极处具有大约30V的击穿电压，但是具有第一隔离结构106和第二隔离结构108的上述实施例的HV半导体器件100可以在漏极处具有大约40V的击穿电压。因此，上述实施例的HV半导体器件100的击穿电压显著增加。
图4示意性示出了用于制造根据第一实施例的HV半导体器件的示例性方法的流程图。图5A-图6A和图1A示意性示出了示例性方法的不同步骤处的示例性结构的顶视图。图5B-图6B和图1B示意性示出了示例性方法的不同步骤处的示例性结构的截面图。用于制造本实施例的HV半导体器件的方法包括但不限于以下步骤。首先，如图4、图5A和图5B所示，执行步骤S10以提供半导体衬底102。在一些实施例中，提供半导体衬底102的步骤还可包括在半导体衬底102中形成阱区116。之后，执行步骤S12以形成至少一个第一隔离结构106和至少一个第二隔离结构108。在一些实施例中，形成第一隔离结构106的步骤可包括在半导体衬底102中形成第三隔离结构118以限定有源区AA。在一些实施例中，形成第一隔离结构106的步骤可以可选地还包括在半导体衬底102中形成附加结构128，例如第四隔离结构1281和第五隔离结构1282，即，第一隔离结构106、第二隔离结构108、第三隔离结构118、第四隔离结构1281和第五隔离结构1282可以同时形成。因此，这些隔离结构的底部可以位于同一水平，并且隔离结构的深度可以是相同的。在一些实施例中，第一隔离结构106的底部106B可以比阱区116的底部116B浅，即，第一隔离结构106的深度DP2可以小于阱区116的深度DP4。因为用于增加击穿电压的第一隔离结构106、第二隔离结构108、第四隔离结构1281和第五隔离结构1282与用于限定有源区AA的第三隔离结构118一起形成，不需要额外的步骤来形成它们，因此可以节省用于形成它们的成本。
随后，如图4、图6A和图6B所示，执行步骤S14以在半导体衬底102上形成栅极结构104。具体地，电介质层和导电层可以顺序堆叠在半导体衬底102上，然后，导电层和电介质层在一个步骤或不同步骤中被图案化，以形成栅电极120和栅极电介质层122。在一些实施例中，形成栅极结构104的步骤还可包括形成围绕栅电极120和栅极电介质层122的间隔体。在形成栅极结构104之后，执行步骤S16以在栅极结构104的一侧的半导体衬底102的有源区AA中形成至少一个第一漂移区110。在一些实施例中，形成第一漂移区110的步骤还可以包括在栅极结构104的与第一漂移区110相对的另一侧的半导体衬底102的有源区AA中形成至少一个第二漂移区126。因此，沟道区124可以形成在第一漂移区110和第二漂移区126之间。例如，第一漂移区110和第二漂移区126可以利用栅极结构104和上述隔离结构作为掩模通过自对准工艺来形成。在这种情况下，沟道区124的沟道长度CL可以由栅极结构104限定。在一些实施例中，形成第一漂移区110和第二漂移区126的步骤可以通过利用额外的光掩模来执行，在这种情况下，沟道区124的沟道长度CL由第一漂移区110和第二漂移区126限定。在一些实施例中，可以在形成隔离结构之前，执行形成第一漂移区110和第二漂移区126的步骤。在一些实施例中，可以在形成栅极结构104之前执行形成第一漂移区110和第二漂移区126的步骤。因为第一漂移区110的深度DP1小于第一隔离结构106的深度DP2和第二隔离结构108的深度DP3，因此第一漂移区110的退火时间不需要太长。因此，对于工作电压为大约40V的HV半导体器件100，可以容易地控制沟道长度CL并将其减小到约1μm；对于工作电压为大约10伏或更高电压的HV半导体器件100，沟道长度CL可以被减小到小于1μm或更小。
如图4、图1A和图1B所示，执行步骤S18以通过利用另一光掩模在第一漂移区110中形成第一掺杂区112和在第二漂移区126中形成第二掺杂区114。因此，可以形成该实施例的HV半导体器件100。由于第一掺杂区112和第二掺杂区114不是凭借利用上述隔离结构作为掩模而形成的，因此所形成的第一掺杂区112可以与第一隔离结构106间隔开，并且所形成的第二掺杂区114可以与第三隔离结构136间隔开。在一些实施例中，栅极结构104可以通过后栅极工艺形成，因此栅极结构104可以在形成第一掺杂区112和第二掺杂区114之后形成。
HV半导体器件及其制造方法不限于上述实施例，并且可以具有其他不同的优选实施例。为了简化描述，以下每个实施例中的相同组件用相同的符号标记。为了更容易比较实施例之间的差异，以下描述将详细说明不同实施例之间的不同之处，并且将不再重复描述相同的特征。
图7是示出根据本发明第二实施例的示例性HV半导体器件的顶视图的示意图。本实施例中提供的HV半导体器件200与第一实施例的不同之处在于HV半导体器件200可以在一个端子(漏极或源极)处具有高击穿电压。具体地，HV半导体器件200不包括第一实施例中的第二漂移区、第四隔离结构和第五隔离结构。在该实施例中，HV半导体器件200还可以包括在半导体衬底102中并且紧邻第二掺杂区114的接触掺杂区232。接触掺杂区232可以在形成第二掺杂区114之后形成并且具有第二导电类型。在一些实施例中，HV半导体器件200可以不包括阱区。
图8是示出根据本发明第三实施例的示例性HV半导体器件的顶视图的示意图。本实施例提供的HV半导体器件300与第一实施例的不同之处在于第一隔离结构306与第三隔离结构118分离。因此，在第一掺杂区112与沟道区之间可存在多个电流路径CP。在一些实施例中，第二隔离结构308可以与第三隔离结构118分离。在一些实施例中，第四隔离结构3281和/或第五隔离结构3282也可以与第三隔离结构118分离。在一些实施例中，第四隔离结构3281和第五隔离结构3282的布局可以相对于栅极结构104与第一隔离结构306和第二隔离结构308的布局对称。
图9是示出根据本发明第四实施例的示例性HV半导体器件的顶视图的示意图。本实施例提供的HV半导体器件400与第一实施例的不同之处在于HV半导体器件400包括多个第一隔离结构406和多个第二隔离结构408，其中每个第二隔离结构408和每个第一隔离结构406沿第二方向D2交替布置。在一些实施例中，每个第一隔离结构406和每个第二隔离结构408可以分别与本发明任一实施例的第一隔离结构和第二隔离结构相似或相同，并且不再详述。在一些实施例中，第一隔离结构406的数量和第二隔离结构408的数量可以相同或不同。在一些实施例中，HV半导体器件400可以可选地包括多个第四隔离结构4281和多个第五隔离结构4282，其中每个第五隔离结构4282和每个第四隔离结构4281沿第二方向D2交替布置。每个第四隔离结构4281和每个第五隔离结构4282可以分别与本发明任一实施例的第四隔离结构和第五隔离结构相似或相同，并且不再详述。在一些实施例中，第四隔离结构4281的数量和第五隔离结构4282的数量可以相同或不同。在一些实施例中，第四隔离结构4281和第五隔离结构4282的布局可以相对于栅极结构104与第一隔离结构406和第二隔离结构408的布局对称。
图10是示出根据本发明第五实施例的示例性HV半导体器件的顶视图的示意图。本实施例提供的HV半导体器件500与第一实施例的不同之处在于，至少一个第一隔离结构506包括垂直穿透第一漂移区110的两个第一隔离结构5061、5062，其中第一隔离结构5061、5062沿第一方向D1对准，并且第一隔离结构5061、5062通过空间S2彼此间隔开，并且空间S2设置在第二隔离结构508与第一掺杂区112之间。在一些实施例中，第二隔离结构508可以设置在第一掺杂区112和空间S2之间。
在一些实施例中，至少一个附加隔离结构528可以可选地还包括垂直穿透第二漂移区126的另一第五隔离结构5283，其中第五隔离结构5282、5283沿第一方向D1对准，并且第五隔离结构5282、5283通过空间彼此间隔开，并且空间S3设置在第四隔离结构5281和第二掺杂区114之间。在一些实施例中，第四隔离结构5281和第五隔离结构5282、5283的布局可以与第一隔离结构5061、5062和第二隔离结构508的布局相同。
图11是示出根据本发明第六实施例的示例性HV半导体器件的顶视图的示意图。如图11所示，该实施例的HV半导体器件600与第一实施例的不同之处在于第一隔离结构606的数量可以是多个，并且第二隔离结构608的数量可以是多个。在一些实施例中，第一隔离结构606可沿第一方向D1对准，第二隔离结构608可沿第一方向D1对准，且第一隔离结构606在第二方向D2上不与第二隔离结构608对准。在一些实施例中，第一隔离结构606中的至少两个可以不沿第一方向D1对准。可替换地，第二隔离结构608中的至少两个可以不沿第一方向D1对准。第四隔离结构6281和第五隔离结构6282的数量可以是多个，并且第四隔离结构6281和第五隔离结构6282的布置可以与第一隔离结构606和第二隔离结构608的布置相同或不同，而不再重复详述。在一些实施例中，第一掺杂区112和栅极结构104之间的隔离结构不限于布置成两列，而可以布置成三列或更多列。第二掺杂区114和栅极结构104之间的隔离结构可以布置成三列或更多列。
通过使用所公开的HV半导体器件及其制造方法，掺杂区和栅极结构之间的隔离结构的深度可以大于漂移区的深度，并且彼此间隔开的隔离结构的组合的长度大于或等于第一掺杂区的长度，因此可以显著增加漏极/源极处的击穿电压而不增加沟道区的沟道长度，或者可以减小沟道区的沟道长度。
具体实施例的前述描述将充分揭示本发明的一般性质，通过应用本领域技术范围内的知识，其他人可以针对各种应用来容易地修改和/或适应这些具体实施例，而无需过多的实验，并且不脱离本发明的一般构思。因此，基于本文提出的发明和指导，这些适应和修改旨在落入所公开实施例的等同体的含义和范围内。应理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本发明和指导来解释。
上面已经借助于示出特定功能及其关系的实现方式的功能构建块来描述了本发明的实施例。为了便于描述，本文任意定义了这些功能构建块的边界。可以定义替代边界，只要合适地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本发明的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本发明和所附权利要求。

Claims (21)

1.一种高电压半导体器件，包括：
半导体衬底，具有有源区，并且所述半导体衬底具有第一导电类型；
栅极结构，设置在所述半导体衬底的所述有源区上，并且所述栅极结构沿第一方向延伸，所述第一方向垂直于所述栅极结构到第一掺杂区的第二方向；
至少一个第一隔离结构和至少一个第二隔离结构，设置在所述栅极结构到所述第一掺杂区之间的所述有源区中，并且沿所述第一方向延伸；以及
至少一个第一漂移区，设置在所述栅极结构的一侧的所述半导体衬底的所述有源区中，并且所述至少一个第一漂移区具有与所述第一导电类型互补的第二导电类型，其中，所述至少一个第一隔离结构的底部和所述至少一个第二隔离结构的底部比所述至少一个第一漂移区的底部深，
其中，所述至少一个第一隔离结构和所述至少一个第二隔离结构在所述第一方向上的组合的长度大于或等于所述至少一个第一漂移区在所述第一方向上的长度。
2.根据权利要求1所述的高电压半导体器件，还包括至少一个第一掺杂区，所述至少一个第一掺杂区设置在所述至少一个第一漂移区中，并且所述至少一个第一隔离结构和所述至少一个第二隔离结构设置在所述至少一个第一掺杂区和所述栅极结构之间，其中所述至少一个第一掺杂区具有所述第二导电类型。
3.根据权利要求2所述的高电压半导体器件，其中，所述至少一个第一漂移区的掺杂浓度小于所述至少一个第一掺杂区的掺杂浓度，并且所述至少一个第一隔离结构的端部沿所述第二方向设置在所述至少一个第一掺杂区和所述至少一个第二隔离结构之间。
4.根据权利要求2所述的高电压半导体器件，其中穿过所述至少一个第一掺杂区的端部并与所述第二方向平行的延长线与所述至少一个第一隔离结构相交，并且穿过所述至少一个第一掺杂区的与所述至少一个第一掺杂区的所述端部相对的另一端部并且与所述第二方向平行的另一个延长线与所述至少一个第二隔离结构相交。
5.根据权利要求1所述的高电压半导体器件，还包括设置在所述半导体衬底中的第三隔离结构，其中，所述第三隔离结构具有用于限定所述有源区的开口。
6.根据权利要求5所述的高电压半导体器件，其中，所述至少一个第一隔离结构或所述至少一个第二隔离结构中的至少一个连接到所述第三隔离结构。
7.根据权利要求1所述的高电压半导体器件，其中，所述至少一个第一漂移区在顶视图中围绕所述至少一个第一隔离结构或所述至少一个第二隔离结构中的至少一个。
8.根据权利要求2所述的高电压半导体器件，还包括至少一个第二掺杂区，所述至少一个第二掺杂区设置在所述栅极结构的另一侧的所述半导体衬底的所述有源区中，并且所述至少一个第二掺杂区具有所述第二导电类型。
9.根据权利要求8所述的高电压半导体器件，还包括至少一个第二漂移区，所述至少一个第二漂移区设置在所述栅极结构的所述另一侧的所述半导体衬底的所述有源区中，并且所述至少一个第二掺杂区设置在所述至少一个第二漂移区中，其中，所述第二漂移区具有所述第二导电类型，并且所述至少一个第二漂移区的掺杂浓度小于所述至少一个第二掺杂区的掺杂浓度。
10.根据权利要求9所述的高电压半导体器件，还包括至少一个附加隔离结构，所述至少一个附加隔离结构设置在所述至少一个第二掺杂区和所述栅极结构之间的所述半导体衬底的所述有源区中。
11.根据权利要求10所述的高电压半导体器件，其中，所述附加隔离结构包括至少一个第四隔离结构和至少一个第五隔离结构，并且所述至少一个第四隔离结构和所述至少一个第五隔离结构的布局等于所述至少一个第一隔离结构和所述至少一个第二隔离结构的布局，或者相对于所述栅极结构与所述至少一个第一隔离结构和所述至少一个第二隔离结构的布局对称。
12.根据权利要求11所述的高电压半导体器件，其中所述至少一个第四隔离结构和所述至少一个第五隔离结构在所述第一方向上的组合的长度大于或等于第二掺杂区在所述第一方向上的长度。
13.一种用于制造高电压半导体器件的方法，包括：
提供具有第一导电类型的半导体衬底，其中，所述半导体衬底具有有源区；
在所述半导体衬底的所述有源区中形成至少一个第一隔离结构和至少一个第二隔离结构；
在所述半导体衬底的所述有源区上且在所述至少一个第一隔离结构的一侧形成栅极结构，其中，所述栅极结构沿第一方向延伸，所述第一方向垂直于所述栅极结构到第一掺杂区的第二方向，所述至少一个第一隔离结构和所述至少一个第二隔离结构设置在所述栅极结构到所述第一掺杂区之间的所述有源区中；以及
在所述栅极结构的一侧的所述半导体衬底的所述有源区中形成至少一个第一漂移区，并且所述至少一个第一漂移区具有与所述第一导电类型互补的第二导电类型，其中，所述至少一个第一隔离结构的底部和所述至少一个第二隔离结构的底部比所述第一漂移区的底部深，
其中，所述至少一个第一隔离结构和所述至少一个第二隔离结构在所述第一方向上的组合的长度大于或等于所述至少一个第一漂移区在所述第一方向上的长度。
14.根据权利要求13所述的用于制造高电压半导体器件的方法，还包括在所述至少一个第一漂移区中形成至少一个第一掺杂区，其中，所述至少一个第一掺杂区具有所述第二导电类型。
15.根据权利要求14所述的用于制造高电压半导体器件的方法，其中所述至少一个第一漂移区的掺杂浓度小于所述至少一个第一掺杂区的掺杂浓度，并且所述至少一个第一隔离结构的端部沿所述第二方向设置在所述至少一个第一掺杂区和所述至少一个第二隔离结构之间。
16.根据权利要求13所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一隔离结构和所述至少一个第二隔离结构包括在所述半导体衬底中形成第三隔离结构，其中，所述第三隔离结构具有限定所述有源区的开口。
17.根据权利要求16所述的用于制造高电压半导体器件的方法，其中，所述至少一个第一隔离结构或所述至少一个第二隔离结构中的至少一个连接到所述第三隔离结构。
18.根据权利要求14所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一掺杂区包括在所述栅极结构的另一侧的所述半导体衬底的所述有源区中形成至少一个第二掺杂区，并且所述至少一个第二掺杂区具有所述第二导电类型。
19.根据权利要求18所述的用于制造高电压半导体器件的方法，其中，形成所述第一漂移区还包括在所述栅极结构的所述另一侧的所述半导体衬底的所述有源区中形成至少一个第二漂移区，并且所述至少一个第二掺杂区设置在所述至少一个第二漂移区中，其中，所述至少一个第二漂移区具有所述第二导电类型，并且所述至少一个第二漂移区的掺杂浓度小于所述至少一个第二掺杂区的掺杂浓度。
20.根据权利要求19所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一隔离结构和所述至少一个第二隔离结构还包括在所述至少一个第二掺杂区和所述栅极结构之间的所述半导体衬底的所述有源区中形成至少一个附加隔离结构。
21.根据权利要求20所述的用于制造高电压半导体器件的方法，其中，所述至少一个附加隔离结构包括至少一个第四隔离结构和至少一个第五隔离结构，并且所述至少一个第四隔离结构和所述至少一个第五隔离结构的布局等于所述至少一个第一隔离结构和所述至少一个第二隔离结构的布局，或者相对于所述栅极结构与所述至少一个第一隔离结构和所述至少一个第二隔离结构的布局对称。
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