JP4864344B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特にSOI(Silicon on Insulator)基板に形成されたMOSトランジスタに関する。
近年、MOS構造のNチャネルトランジスタやPチャネルトランジスタをSOI基板に形成してなる半導体装置が各種の用途に利用されている。特に高耐圧の駆動回路に利用される半導体装置として、オフセット構造のMOSトランジスタを採用した半導体装置が使用されている。
このようなMOSトランジスタを半導体基板上に複数個形成してなる半導体装置において、隣接するトランジスタの電気的な干渉を防止するために、トランジスタ間にバッファ領域を設けることが行われている。また、このバッファ領域に印加する電圧を、隣接するMOSトランジスタのソースの電位と同電位に設定することで、MOSトランジスタのドレイン・ソース間耐圧を向上させることが行われている。このような方法を用いたMOSトランジスタは、例えば特許文献1に開示されている。
以下、図5を参照しながら、特許文献1に記載の従来のMOSトランジスタについて説明する。図5は、SOI基板に形成されたPチャネルMOSトランジスタを示す断面図である。
図5に示すように、上記従来のPチャネルMOSトランジスタは、半導体基板101と、半導体基板101上に設けられた埋込酸化膜102と、埋込酸化膜102上に設けられた半導体層103とから構成されるSOI基板を備える。半導体層103には、絶縁分離用トレンチ104によって他の素子形成領域から分離され、PチャネルMOSトランジスタ構造が形成された島状半導体層103aが形成されている。また、上記半導体層103の内部の埋込酸化膜102に接する領域には、実質的に真性半導体層として機能する不純物濃度が極めて低い状態のI層が形成されており、このI層は電界緩和層としての役割を果たす。
前記島状半導体層103aには、低不純物濃度のP型不純物層であるドレイン領域105が形成されている。ドレイン領域105の表面には、高不純物濃度のP型不純物層であるドレインコンタクト領域106が形成されており、このドレインコンタクト領域106上にはドレイン電極106aが設けられている。また、ドレイン領域105の周囲には、ドレイン領域105を中心とした同心状に、多結晶シリコンからなるリング形状のゲート電極107と、低不純物濃度のN型不純物層であるリング形状のボディー領域108とが形成されている。ボディー領域108内には、高不純物濃度のP型不純物層であるリング形状のソース領域109と、高不純物濃度のN型不純物層であるリング形状のボディーコンタクト領域110とが形成されている。
ソース領域109及びボディーコンタクト領域110上には、ソース電極109aが設けられ、ソース電極109aによってソース領域109とボディー領域108とは電気的に接続されている。また、島状半導体層103aの所定部位には、電界緩和のためのLOCOS酸化膜111が形成されている。
島状半導体層103aの外周囲部分、つまり絶縁分離用トレンチ104を挟んで島状半導体層103aと隣接する外周囲部分には、他の素子との間での電気的な干渉を防止するための、低不純物濃度のN型不純物層であるバッファ領域112が形成されている。バッファ領域112の表面には、高不純物濃度のN型不純物層であるバッファコンタクト層113が形成され、バッファコンタクト層113上には、バッファ電極113aが設けられている。
このように、上記構造を有する従来のPチャネルMOSトランジスタは、ドレイン領域105が島状半導体層103aの中央部に配置され、ソース領域109及びボディー領域108がドレイン領域105の外周部に配置されており、バッファ電極113aとソース電極109aとを同電位にするための接続手段114が設けられていることを特徴とする。
図6に、上記構造のPチャネルMOSトランジスタにおいて、ドレイン電極106aをグランド電位とした状態で、ソース電極109aにプラス極性の高電圧を印加した場合のポテンシャル分布の一部(一点鎖線)を示す。図6に示すように、接続手段114により、バッファ電極113aにも、ソース電極109aと同電位のプラス極性の高電圧が印加されるため、バッファ領域112とソース領域109との間に電位差が発生しない。従って、絶縁分離用トレンチ104とソース領域109との間でのアバランシェ降伏の発生を防止することできる。その結果、従来のMOSトランジスタにおいては、ドレイン領域105でのポテンシャル分布により、耐圧が規定される。
一方、接続手段114がなく、バッファ電極113a及びドレイン電極106aをグランド電位に設定した状態で、ソース電極109aにプラス極性の高電圧を印加した場合のポテンシャル分布の一部(一点鎖線)を図7に示す。これは、特許文献1において一般的に使用されていると開示されている技術であるが、N型不純物層であるボディー領域108には、バッファ領域112に対してプラス極性の高電圧が印加されるため、空乏層がボディー領域108側に広がる。これにより、本来、ドレイン領域105におけるポテンシャル分布により規定されるべき耐圧が、上記ソース領域109と絶縁分離用トレンチ104との間の表面領域(図7における領域A)においてもドレイン・ソース間電圧によって生じるポテンシャルが集中する。このときのポテンシャルはドレイン・ソース間に印加された電圧が全て集中することから、電界は非常に大きくなるため、結果的にMOSトランジスタにおけるドレイン・ソース間の耐圧低下をもたらすこと可能性がある。
このような場合、ソース領域109と絶縁分離用トレンチ104との間の表面領域(図7における領域A)におけるポテンシャルの集中によるアバランシェ降伏を防止するために、絶縁分離用トレンチ104とソース領域109との間の距離を大きくする方法が考えられる。しかし、この方法では、素子面積の増大という問題が生じる。よって、図5に示す従来のMOSトランジスタは、バッファ領域112とソース領域109とを同電位にするための接続手段114を設けることにより、絶縁分離用トレンチ104とソース領域109との間の距離を大きくすることなく、絶縁分離用トレンチ104とソース領域109との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧を向上できるという利点がある。
特開平11−330383号公報
しかしながら、上記従来技術のPチャネルMOSトランジスタに隣接してNチャネルMOSトランジスタが配置された場合、素子面積が増大するという問題が生じる。以下、その理由について詳細に説明する。
図8は、図5に示す構造のPチャネルMOSトランジスタと、そのPチャネルMOSトランジスタに隣接して配置されたNチャネルMOSトランジスタとを備える半導体装置の断面図である。
PチャネルMOSトランジスタ構造は、半導体層103内の島状半導体層103aに形成され、NチャネルMOSトランジスタ構造は、島状半導体層103aと分離された半導体層103内の島状半導体層103bに形成されている。
島状半導体層103bの中央部にはドレイン領域125が形成され、そのドレイン領域125の外周部には、ソース領域129及びボディーコンタクト領域130が形成されたボディー領域128が形成されている。
ドレイン領域125の表面にはドレインコンタクト領域126が形成されており、このドレインコンタクト領域126上にはドレイン電極106bが設けられている。ソース領域129及びボディーコンタクト領域130の上には、ソース電極109bが設けられている。島状半導体層103bの所定部位には、電界緩和のためのLOCOS酸化膜131が形成されており、島状半導体層103b上にはゲート電極127が設けられている。
島状半導体層103bの外周囲部分、つまり絶縁分離用トレンチ124を挟んで島状半導体層103bと隣接する外周囲部分には、例えば隣接するPチャネルMOSトランジスタ等の他の素子との間での電気的な干渉を防止するためのバッファ領域132が形成されている。バッファ領域132の表面にはバッファコンタクト層133が形成され、バッファコンタクト層133上にはバッファ電極113bが設けられている。ここで、バッファ電極113bとソース電極109bとは接続手段134により接続されている。
上記構造を有する半導体装置において、PチャネルMOSトランジスタに隣接するバッファ領域112には、PチャネルMOSトランジスタのソース領域109と同電位の電圧が印加される一方、NチャネルMOSトランジスタに隣接するバッファ領域132には、NチャネルMOSトランジスタのソース領域129と同電位の電圧が印加される。CMOS回路等の一般的によく使用される回路構成では、PチャネルMOSトランジスタのソース領域には、電源電圧等、プラス極性の電圧が印加される一方、NチャネルMOSトランジスタのソース領域には、グランド電位等の電圧が印加される。従って、PチャネルMOSトランジスタに隣接するバッファ領域112の電位とNチャネルMOSトランジスタに隣接するバッファ領域132の電位とが異なることになり、両者のバッファ領域を共用することができない。その結果、両者のバッファ領域の間に新たな絶縁分離用トレンチ115を設ける必要が生じ、素子面積が増大する。
上記問題を回避するためには、接続手段114、134を取り除き、PチャネルMOSトランジスタのバッファ領域112の電位と、NチャネルMOSトランジスタのバッファ領域132の電位とを同電位に固定する必要があるが、例えば、両者のバッファ領域の電位をグランド電位に固定した場合、前述の図7に示すように、PチャネルMOSトランジスタのソース領域109にプラス極性の高電圧が印加された時に、ソース領域と絶縁分離用トレンチとの表面領域(図7における領域A)におけるポテンシャルの集中で耐圧が規定されるため、結果的にPチャネルMOSトランジスタの耐圧低下をもたらすことになる。逆に両者のバッファ領域をプラス極性の高電圧に固定した場合、上記同様の理由で、NチャネルMOSトランジスタの耐圧低下をもたらすことになる。
本発明は、上記課題を解決するもので、チャネル導電型の異なる複数のMOSトランジスタを隣接して配置してなる半導体装置において、各々のMOSトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減することが可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された埋込酸化膜と、前記埋込酸化膜上に形成された半導体層とを備え、前記半導体層は、第1ボディー領域と、前記第1ボディー領域内に位置する第1ソース領域と、前記第1ボディー領域の周囲に位置する第1ドレイン領域とを持つ第1導電型の第1MOSトランジスタが形成された第1島状半導体層と、第2ドレイン領域と、前記第2ドレイン領域の周囲に位置する第2ボディー領域と、前記第2ボディー領域内に位置する第2ソース領域とを持つ第2導電型の第2MOSトランジスタが形成された第2島状半導体層と、前記第1島状半導体層の周囲に位置し、前記第1島状半導体層を前記半導体層の他の部分から絶縁分離する第1絶縁分離用トレンチと、前記第2島状半導体層の周囲に位置し、前記第2島状半導体層を前記半導体層の他の部分から絶縁分離する第2絶縁分離用トレンチと、前記第1絶縁分離用トレンチと前記第2絶縁分離用トレンチとの間に位置し、前記第1MOSトランジスタと前記第2MOSトランジスタとの間の電気的干渉を防止するバッファ領域とを有し、前記バッファ領域の電位は、回路上の最低電位あるいは最高電位の何れか一方に固定されることを特徴とする。
上記の構成において、前記第1MOSトランジスタは、PチャネルMOSトランジスタであり、前記第2MOSトランジスタは、NチャネルMOSトランジスタであり、前記バッファ領域の電位は、回路上の最低電位に固定されることが好ましい。
上記の構成において、前記第1MOSトランジスタは、NチャネルMOSトランジスタであり、前記第2MOSトランジスタは、PチャネルMOSトランジスタであり、前記バッファ領域の電位は、回路上の最高電位に固定されることが好ましい。
上記の構成において、前記半導体層は、前記第1ドレイン領域と前記第1絶縁分離用トレンチとの間に該第1ドレイン領域よりも低不純物濃度であるドレインバッファ領域をさらに有していることが好ましい。
上記の構成において、前記半導体層において、前記第1ドレイン領域は前記第1絶縁分離用トレンチに接していることが好ましい。
これによって、PチャネルMOSトランジスタを他の素子から分離するバッファ領域と、NチャネルMOSトランジスタを他の素子から分離するバッファ領域とを共用することができるので、素子面積を低減できる。さらにバッファ領域とドレインに掛かる電圧を低減することができるため絶縁分離用トレンチとソース領域との間の距離を小さくできる。また、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタにおいて、絶縁分離用トレンチと接する領域の導電型が同じになり、共用されるバッファ領域には回路上の最低電圧あるいは最高電圧のいずれかが印加されるので、MOSトランジスタのドレイン・ソース間耐圧低下を防止することができる。
本発明によれば、PチャネルMOSトランジスタを他の素子から分離するバッファ領域と、NチャネルMOSトランジスタを他の素子から分離するバッファ領域とを共用することができるので、両者のバッファ領域の間に新たな絶縁分離用トレンチを設ける必要がことなくなり、素子面積を低減できる。さらにバッファ領域とドレインに掛かる電圧を低減することができるため絶縁分離用トレンチとソース領域との間の距離を小さくできる。また、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタにおいて、絶縁分離用トレンチと接する領域の導電型が同じであり、共用されるバッファ領域に印加される電圧が回路上の最低電位に固定されているため、MOSトランジスタのドレイン・ソース間耐圧低下を防止することができる。すなわち、MOSトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減できるという効果がある。
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。ただし、本発明は以下の実施形態に限定されるものではない。
本実施の形態の半導体装置は、PチャネルMOSトランジスタと、PチャネルMOSトランジスタに隣接して配置されたNチャネルMOSトランジスタとを備える。
図1は、本発明の実施形態に係る半導体装置を構成するPチャネルMOSトランジスタの断面図を示すものである。
図1に示すように、PチャネルMOSトランジスタは、半導体基板1と、半導体基板1上に設けられた厚さ約1〜3umの埋込酸化膜2と、埋込酸化膜2上に設けられた厚さ3〜5umのP型の半導体層3とから構成されるSOI基板を備える。半導体層3には、島状半導体層3a周囲の絶縁分離用トレンチ4によって半導体層3の他の部分から絶縁分離され、PチャネルMOSトランジスタ構造が形成された島状半導体層3aが形成されている。
この島状半導体層3aの中央部には、低不純物濃度のN型不純物層であるボディー領域8が形成されている。ボディー領域8内には、高不純物濃度のP型不純物層であるソース領域9、及びボディー領域8より高不純物濃度のN型不純物層であるボディーコンタクト領域10が形成され、ソース領域9及びボディーコンタクト領域10上には、ソース電極9aが設けられている。ソース電極9aによってソース領域9とボディー領域8とは電気的に接続されている。また、ボディー領域8の周囲には、ボディー領域8を中心とした同心状に、多結晶シリコンからなるゲート電極7と、低不純物濃度のP型不純物層であるドレイン領域5と、ドレイン領域5よりも低不純物濃度のP型不純物層であるドレインバッファ領域5aとが形成されている。すなわち、ボディー領域8の周囲には、ボディー領域8を間に挟んでソース領域9と対向して位置するようにドレイン領域5及びドレインバッファ領域5aが形成されている。ドレイン領域5の表面には、ドレイン領域5よりも高不純物濃度のP型不純物層であるドレインコンタクト領域6が形成されており、このドレインコンタクト領域6上にはドレイン電極6aが設けられている。また、島状半導体層3aの所定部位には、電界緩和のための厚さ300〜500nmのLOCOS酸化膜11が形成されており、本実施形態ではこのLOCOS酸化膜11がゲート酸化膜としての役割を果たす。
島状半導体層3aの外周囲部分、つまり絶縁分離用トレンチ4を挟んで島状半導体層3aと隣接する外周囲部分には、他の素子との間での電気的な干渉を防止するための、低不純物濃度のP型不純物層であるバッファ領域12が形成される。バッファ領域12の表面には、バッファ領域12よりも高不純物濃度のP型不純物層であるバッファコンタクト層13が形成され、バッファコンタクト層13上には、バッファ電極13aが設けられている。
このように、本実施形態に係る半導体装置は、PチャネルMOSトランジスタにおいて、島状半導体層3aの中央部にソース領域9を配置し、ソース領域9の外周部にソース領域9と同心状にドレイン領域5及びドレインバッファ領域5aを配置し、絶縁分離用トレンチ4を挟んでドレイン領域5及びドレインバッファ領域5aと隣接するバッファ電極13aを回路上の最低電位に固定することを特徴とする。
この構成によれば、絶縁分離用トレンチ4とドレインコンタクト領域6との間の距離を大きくすることなく、絶縁分離用トレンチ4とドレインコンタクト領域6との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧低下を防止できる。以下、その理由について詳細に説明する。
CMOS回路等の一般的によく使用される回路構成では、PチャネルMOSトランジスタのソース電極9aにはプラス極性の高電圧が印加され、ドレイン電極6aは、プラス極性の高電圧が印加された状態と回路上の最低電圧が印加された状態との間で変動する状態をとる。バッファ電極13aが回路上の最低電位に固定されることを考慮すると、ドレイン電極6aにプラス極性の高電圧が印加された場合に、バッファ領域12とドレイン領域5及びドレインバッファ領域5aとの間の電位差が最大となり、絶縁分離用トレンチ4とドレイン領域5及びドレインバッファ領域5aとの間で発生するアバランシェ降伏を懸念する必要がある。
図2にバッファ領域12とドレイン領域5との電位差が増加する場合、例えば、PチャネルMOSトランジスタがゲートオン状態で、ソース電極9aにプラス極性の高電圧が印加され、ドレイン電極6aにバッファ電極13aより高い電圧で、ソース電極9aより低い電圧に設定された場合のポテンシャル分布の一部(一点鎖線)を示す。図2に示すように、ポテンシャルはドレイン領域5からバッファ領域12の間(図2における領域B)に分布する。バッファ領域12とドレイン領域5との間に掛かる電圧は、ドレイン領域5とボディー領域12との間に掛かる電圧の一部が分担されるため、ドレイン電極6aに印加される電圧は全て掛からない。そのため、ソース電極9aとバッファ電極13aの中間電位の場合に最も高くなる。これは、ドレイン電極6aとソース電極9aの電圧がほぼ等しいと、ドレイン領域5とボディー領域8の間に掛かる電圧はなくなり、また、ドレイン電極6aとバッファ電極13aの電圧がほぼ等しいと、ドレイン領域5とバッファ領域12の間に掛かる電圧はなくなるからである。よって、ドレイン領域5と絶縁分離用トレンチ4の間の距離は上記中間電位においてアバランシェ降伏しないような値に設定すればよく、上記距離を短縮でき、さらにドレイン電極6aと同電位に接続されたバッファ領域を新たに形成する必要がないため、チップサイズの増加を抑制することができる。
なお、図2において、ドレイン領域5はドレインバッファ領域5a内に形成され、ドレイン領域5と絶縁分離用トレンチ4との間にドレインバッファ領域5aを設けているが、これに代えて、ドレイン領域5を絶縁分離用トレンチ4に接するように設けても良い。この場合、上記距離はさらに短くなり、より一層チップサイズの増加を抑制することができる。
一方、ドレイン電極6aに回路上の最低電圧が印加された場合には、ドレイン領域5及びドレインバッファ領域5aとバッファ領域12との間には電位差が発生しないので問題ない。
従って、上記構造を有するPチャネルMOSトランジスタにおいては、ドレイン電極6aに、プラス極性の高電圧及び回路上の最低電圧の何れの電圧が印加された場合でも、PチャネルMOSトランジスタのポテンシャル分布に影響が与えられない。よって、絶縁分離用トレンチ4とドレインコンタクト領域6との間の距離を大きくすることなく、絶縁分離用トレンチ4とドレインコンタクト領域6との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧低下を防止できる。
次に、上記PチャネルMOSトランジスタと、PチャネルMOSトランジスタに隣接して配置されたNチャネルMOSトランジスタとを備える半導体装置の構成を説明する。図3は半導体装置の断面図であり、図4は半導体装置の平面レイアウトを説明するための半導体装置の概略上面図である。なお、図4中の斜線領域は絶縁分離用トレンチ4を示す。
PチャネルMOSトランジスタ構造は、半導体層3内の島状半導体層3aに形成され、NチャネルMOSトランジスタ構造は、絶縁分離用トレンチ24により半導体層3の他の部分と絶縁分離された島状半導体層3b内に形成されている。
島状半導体層3bの中央部には、低不純物濃度のN型不純物層であるドレイン領域25、及びドレイン領域25より高不純物濃度のN型不純物層であるドレインコンタクト領域26が形成され、ドレインコンタクト領域26上にはドレイン電極6bが設けられている。また、ドレイン領域25の周囲には、ドレイン領域25を中心とした同心状に、低不純物濃度のP型不純物層であるボディー領域28が形成され、ボディー領域28内には、高不純物濃度のN型不純物層であるソース領域29、及びボディー領域28より高不純物濃度のP型不純物層であるボディーコンタクト領域30が形成されている。すなわち、ドレイン領域25の周囲には、ボディー領域28を間に挟んでドレイン領域25と対向して位置するようにソース領域29が形成されている。ソース領域29及びボディーコンタクト領域30の上には、ソース電極9bが設けられ、ソース電極9bにより、ソース領域29とボディー領域28とは電気的に接続されている。島状半導体層3bの所定部位には、電界緩和のためのLOCOS酸化膜31が形成されており、島状半導体層3b上にはゲート電極27が設けられている。
島状半導体層3bの外周囲部分、つまり島状半導体層3b周囲の絶縁分離用トレンチ24を挟んで島状半導体層3bに隣接する外周囲部分には、例えば隣接するPチャネルMOSトランジスタ等の他の素子との間での電気的な干渉を防止するための、低不純物濃度のP型不純物層であるバッファ領域12が形成されている。すなわち、PチャネルMOSトランジスタの絶縁分離用トレンチ4とNチャネルMOSトランジスタの絶縁分離用トレンチ24との間にはバッファ領域12が形成されている。バッファ領域12の表面には、バッファ領域12よりも高不純物濃度のP型不純物層であるバッファコンタクト層13が形成され、バッファコンタクト層13上には、バッファ電極13aが形成されている。
このNチャネルMOSトランジスタのバッファ電極13aは、PチャネルMOSトランジスタのバッファ電極13aと同様、回路上の最低電位に固定される。
CMOS回路等の一般的によく使用される回路構成では、NチャネルMOSトランジスタのドレイン電極6bにプラス極性の高電圧が印加され、ソース電極9bは、回路上のプラス極性の中間電位、もしくは回路上の最低電位に固定される。トレンチ分離24を挟んで島状半導体層3bと隣接するバッファ電極13aが回路上の最低電位に固定されることを考慮すると、ソース電極9bにプラス極性の中間電位が印加された場合、バッファ領域12とソース領域29との間の電位差が最大となり、絶縁分離用トレンチ24とソース領域29との間の間で発生するアバランシェ降伏を懸念する必要がある。
しかしながら、上記構造を有する半導体装置においては、P型不純物層であるボディー領域28には、バッファ領域12に対して、プラスの高電圧が印加されるため、絶縁分離用トレンチ24表面の空乏層は、ボディー領域28側ではなく、バッファ領域12側に広がることになる。従って、ソース領域29とバッファ領域12との間の電圧は、バッファ領域12側に伸びる空乏層と絶縁分離用トレンチ24に係ることになるため、ポテンシャルの集中はバッファ領域12の表面領域に生じ、NチャネルMOSトランジスタのボディー領域28側のポテンシャル分布に影響を与えない。
一方、ソース電極9bに回路上の最低電圧が印加された場合には、ドレイン領域25とバッファ領域12との間には電位差が発生しないので問題ない。
従って、上記構造を有するNチャネルMOSトランジスタにおいては、ソース電極9bに、プラス極性の中間電圧及び回路上の最低電圧の何れの電圧が印加された場合でも、NチャネルMOSトランジスタのポテンシャル分布に影響を与えない。よって、絶縁分離用トレンチ24とソース領域29との間の距離を大きくすることなく、絶縁分離用トレンチ24とソース領域29との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧低下を防止できる。
なお、本実施形態では、半導体基板1の電位は、回路上の最低電位に固定されることを想定しているが、必ずしも回路上の最低電位に固定される必要はなく、ドレイン・ソース間耐圧を低下させない電位に設定されればこれに限られない。
以上のように、本実施形態の半導体装置によれば、PチャネルMOSトランジスタに隣接して、NチャネルMOSトランジスタを配置した半導体装置において、PチャネルMOSトランジスタの絶縁分離用トレンチと接する領域の導電型とNチャネルMOSトランジスタの絶縁分離用トレンチと接する領域の導電型とを同じP型にし、NチャネルMOSトランジスタのバッファ電極とPチャネルMOSトランジスタのバッファ電極とを共に回路上の最低電位に固定するので、両者のドレイン・ソース間耐圧低下を防止することができる。また、両者のバッファ領域を共用することができ、両者のバッファ領域の間に新たな絶縁分離用トレンチを設ける必要がなくなるので、素子面積を低減できる。よって、MOSトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減することが可能な半導体装置を実現することができる。
なお、本実施形態のPチャネルMOSトランジスタでは、ソース領域の外周にドレイン領域を配置し、またNチャネルMOSトランジスタでは、ドレイン領域の外周にソース領域を配置し、かつソース領域と絶縁分離用トレンチとの間にボディー領域を配置し、両者のMOSトランジスタのバッファ領域の電位を回路上の最低電位に固定することを特徴としているが、逆に、PチャネルMOSトランジスタのドレイン領域の外周にソース領域を配置し、NチャネルMOSトランジスタのソース領域の外周にドレイン領域を配置し、かつドレイン領域と絶縁分離用トレンチとの間にボディー領域を配置し、両者のMOSトランジスタのバッファ領域の電位を回路上の最高電位に固定しても、同様の効果が得られることは言うまでもない。
本発明は、半導体装置に利用でき、特に高耐圧の駆動回路などに利用される半導体装置等に利用することができる。
本発明の実施形態に係る半導体装置を構成するPチャネルMOSトランジスタの断面図である。 同実施形態に係るPチャネルMOSトランジスタにおいて、バッファ電極に回路上の最低電位、ドレイン電極にプラス極性の高電圧が印加された状態でのポテンシャル分布を示すMOSトランジスタの断面図である。 同実施形態に係る半導体装置の断面図である。 同実施形態に係る半導体装置の概略上面図である。 特許文献1に開示されている従来のPチャネルMOSトランジスタの断面図である。 図5に示すMOSトランジスタにおいて、ドレイン電極にグランド電位、ソース電極にプラス極性の高電圧が印加された状態でのポテンシャル分布を示すMOSトランジスタの断面図である。 図5に示すMOSトランジスタにおいて、接続手段が設けられていない場合、バッファ電極とドレイン電極にグランド電位、ソース電極にプラス極性の高電圧が印加された状態でのポテンシャル分布を示すMOSトランジスタの断面図である。 図6に示す構造のPチャネルMOSトランジスタと、PチャネルMOSトランジスタに隣接して配置されたNチャネルMOSトランジスタとを備える半導体装置の断面図である。
符号の説明
1、101 半導体基板
2、102 埋込酸化膜
3、103 半導体層
3a、3b、103a、103b 島状半導体層
4、24、104、115、124 絶縁分離用トレンチ
5、25、105、125 ドレイン領域
6、26、106、126 ドレインコンタクト領域
6a、6b、106a、106b ドレイン電極
7、27、107、127 ゲート電極
8、28、108、128 ボディー領域
9、29、109、129 ソース領域
9a、9b、109a、109b ソース電極
10、30、110、130 ボディーコンタクト領域
11、31、111、131 LOCOS酸化膜
12、112、132 バッファ領域
13、113、133 バッファコンタクト領域
13a、113a、113b バッファ電極
114、134 接続手段

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された埋込酸化膜と、
    前記埋込酸化膜上に形成された半導体層とを備え、
    前記半導体層は、第1ボディー領域と、前記第1ボディー領域内に位置する第1ソース領域と、前記第1ボディー領域の周囲に位置する第1ドレイン領域とを持つ第1導電型の第1MOSトランジスタが形成された第1島状半導体層と、
    第2ドレイン領域と、前記第2ドレイン領域の周囲に位置する第2ボディー領域と、前記第2ボディー領域内に位置する第2ソース領域とを持つ第2導電型の第2MOSトランジスタが形成された第2島状半導体層と、
    前記第1島状半導体層の周囲に位置し、前記第1島状半導体層を前記半導体層の他の部分から絶縁分離する第1絶縁分離用トレンチと、
    前記第2島状半導体層の周囲に位置し、前記第2島状半導体層を前記半導体層の他の部分から絶縁分離する第2絶縁分離用トレンチと、
    前記第1絶縁分離用トレンチと前記第2絶縁分離用トレンチとの間に位置し、前記第1MOSトランジスタと前記第2MOSトランジスタとの間の電気的干渉を防止するために共用された1つのバッファ領域とを有し、
    前記バッファ領域の電位は、回路上の最低電位あるいは最高電位の何れか一方に固定されることを特徴とする半導体装置。
  2. 前記第1MOSトランジスタは、PチャネルMOSトランジスタであり、
    前記第2MOSトランジスタは、NチャネルMOSトランジスタであり、
    前記バッファ領域の電位は、回路上の最低電位に固定される
    ことを特徴とする請求項1に記載の半導体装置。
  3. 前記第1MOSトランジスタは、NチャネルMOSトランジスタであり、
    前記第2MOSトランジスタは、PチャネルMOSトランジスタであり、
    前記バッファ領域の電位は、回路上の最高電位に固定される
    ことを特徴とする請求項1に記載の半導体装置。
  4. 前記半導体層は、前記第1ドレイン領域と前記第1絶縁分離用トレンチとの間に該第1ドレイン領域よりも低不純物濃度であるドレインバッファ領域をさらに有している
    ことを特徴する請求項1に記載の半導体装置。
  5. 前記半導体層において、前記第1ドレイン領域は前記第1絶縁分離用トレンチに接している
    ことを特徴する請求項1に記載の半導体装置。
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