JP5515248B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、特に、絶縁ゲート構造を有する横型の高耐圧半導体装置に関する。
以下の説明および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
図５２は、従来のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す断面図である。図５２に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板は、支持基板１、埋め込み酸化膜２および半導体層（ｎ-ドリフト領域３）からなる。ｐベース領域４、ｐ+コンタクト領域５およびｎ+エミッタ領域６は、ｎ-ドリフト領域３の表面領域に設けられている。ｎバッファ領域１１およびｐ+コレクタ領域１２は、ｐベース領域４から離れてｎ-ドリフト領域３の表面領域に設けられている。
エミッタ電極７は、ｐ+コンタクト領域５とｎ+エミッタ領域６に接している。ゲート電極８は、ゲート絶縁膜９ａを介して、ｐベース領域４の、ｎ+エミッタ領域６とｎ-ドリフト領域３の間の表面に設けられている。コレクタ電極１０は、ｐ+コレクタ領域１２に接している。ｎ-ドリフト領域３の表面は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜９ｂにより覆われている。
図５２に示す構成において、ｐ+コレクタ領域１２をｎ型低抵抗領域（ｎ+ドレイン領域）に置き換えると、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成となる。このような単位セル構造は、必要とされる電流能力に応じて、繰り返し配置される（例えば、特許文献１参照。）。
図５３は、従来のマルチセル構造のＩＧＢＴの構成を示す断面図である。図５３に示すように、複数のセルが、トレンチ分離部によって分離された領域に繰り返し配置されている。トレンチ分離部は、分離トレンチ１３と、分離トレンチ１３に隣接するシリコン領域（以下、分離シリコン領域とする）１４からなる。分離トレンチ１３は、ＳＯＩ基板の表面から埋め込み酸化膜２に達するトレンチを酸化膜等の絶縁膜で埋めたものである。また、トレンチ分離部が、セルごとに設けられる構造も公知である（例えば、特許文献２参照。）。
図５４は、従来のＩＧＢＴの平面レイアウトを示す平面図である。図５４に示すように、コレクタ電極１０は、直線状に延びている。ゲート電極８は、コレクタ電極１０を囲むように、相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる。以下、このような直線状部分と弧状部分からなる閉じた平面形状をトラック形状と呼ぶ。エミッタ電極７は、ゲート電極８を囲むように、トラック形状に形成されている。このようなレイアウトでは、オフ耐圧およびオン耐圧が弧状部分で低くなってしまう。
その対策として、弧状部分のｎ-ドリフト領域３の長さＬ２を直線状部分のｎ-ドリフト領域３の長さＬ１よりも長くすることが提案されている（例えば、特許文献３参照。）。また、弧状部分のチャネルを非活性にすることが提案されている（例えば、特許文献１、特許文献４参照。）。また、ストライプ状に形成されたドレイン領域の端方向に誘電体分離領域を介して隣接する隣接領域に電位が固定される電位固定領域を設けることによって、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動するのを防止することが提案されている（例えば、特許文献２参照。）。また、弧状部分の閾値を直線状部分の閾値よりも高くすることが提案されている（例えば、特許文献５参照。）。一方、一つのコレクタ領域に対して複数のチャネル領域を有するマルチチャネル構造のＩＧＢＴが報告されている（例えば、非特許文献１、非特許文献２、非特許文献３参照。）。
図５５は、従来のマルチチャネル構造のＩＧＢＴの構成を示す断面図である。図５５に示すように、ｎ+第１エミッタ領域６ａおよびｎ+第２エミッタ領域６ｂは、同一のｐベース領域４の表面領域に離れて設けられている。第１ゲート電極８ａは、第１ゲート絶縁膜９ｃを介して、ｐベース領域４の、ｎ+第１エミッタ領域６ａとｎ-ドリフト領域３の間の表面に設けられている。第２ゲート電極８ｂは、第２ゲート絶縁膜９ｄを介して、ｐベース領域４の、ｎ+第２エミッタ領域６ｂとｎ-ドリフト領域３の間の表面に設けられている。エミッタ電極７は、ｎ+第１エミッタ領域６ａ、ｎ+第２エミッタ領域６ｂおよびｐ+コンタクト領域５に接している。
特許第３４７３４６０号公報（段落［００１１］、図１） 特開２００６−２１０８６５号公報（図１） 特開平６−２４４４１２号公報（図１０） 特開２００７−９６１４３号公報（図１） 特開２００６−２３７４７４号公報（［要約］の［解決手段］） Ｈｉｄｅｙｕｋｉ Ｆｕｎａｋｉ、外４名、「ＭＵＬＴＩ−ＣＨＡＮＮＥＬ ＳＯＩ ＬＡＴＥＲＡＬ ＩＧＢＴＳ ＷＩＴＨ ＬＡＲＧＥ ＳＯＡ」、Ｉｎｔ． Ｓｙｍｐ． Ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ Ｉｃｓ、１９９７年、ｐ．３３−３６ Ｎｏｒｉｏ Ｙａｓｕｈａｒａ、外３名、「Ｅｘｐｅｒｉｍｅｎｔａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ Ｌａｒｇｅ Ｃｕｒｒｅｎｔ Ｃａｐａｂｉｌｉｔｙ ｏｆ Ｌａｔｅｒａｌ ＩＥＧＴｓ ｏｎ ＳＯＩ」、Ｉｎｔ． Ｓｙｍｐ． Ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ Ｉｃｓ、１９９６年、ｐ．９７−１００ 電気学会技術報告、第８４２号、「パワーデバイスシリコン限界への挑戦」、ｐ．８５
しかしながら、上述した従来技術には、次のような問題点がある。図５３に示す従来構造において、分離シリコン領域１４がないか、または分離シリコン領域１４の電位が浮いている場合には、隣接するデバイスの静電電位の影響を受けるという欠点がある。一方、分離シリコン領域１４が特定の電位に固定される場合には、オン状態およびオフ状態のいずれにおいても、分離トレンチ１３の隣に位置するセル（以下、端部セルとする）と、それよりも中央寄りに位置するセル（以下、中心セルとする）とでは、ｎ-ドリフト領域の空乏化の程度が異なってしまう。端部セルは、分離シリコン領域１４、ｐベース領域および支持基板から空乏化される。それに対して、中心セルは、ｐベース領域および支持基板から空乏化される。従って、耐圧は、ｎ-ドリフト領域の濃度が濃い場合には中心セルにより決まり、支持基板の濃度が薄い場合には端部セルにより決まる。
また、図５３に示す従来構造を有するＩＧＢＴの場合には、オフ状態とオン状態とで、ｎ-ドリフト領域における空乏化の程度が異なる。オン状態では、ホールが、ｐ+コレクタ領域からｎ-ドリフト領域に注入される。電子は、ｐベース領域とゲート絶縁膜の界面のチャネルからｎ-ドリフト領域に注入される。ｎ-ドリフト領域における電界分布は、次の（１）式で決まる。ただし、Ｅは電界強度であり、∇は空間微分であり、∇・Ｅは電界の発散度であり、ＮD +はｎ-ドリフト領域の空間電荷密度であり、ｐはコレクタから注入されるホールの密度であり、ｎはチャネルから注入される電子密度であり、εは誘電常数である。
∇・Ｅ＝（−ＮD +＋ｐ−ｎ）／ε ・・・（１）
ｎ-ドリフト領域の、コレクタ領域に近い部分では、ホールの数が電子の数よりも多いため、ｎ-ドリフト領域が空乏化しにくくなる。オン耐圧を向上させるためには、トレンチ分離部に囲まれる分離シリコン領域１４をエミッタと同電位にし、分離シリコン領域１４からの空乏化を利用するのがよい。しかし、中心セルは、分離シリコン領域１４からの空乏化を利用することができないため、耐圧がアンバランスになり、中心セルおよび端部セルのいずれかで耐圧が決まってしまう。
前記特許文献１または前記特許文献４では、耐圧を向上させることができないおそれがある。ｎ-ドリフト領域の濃度が薄い場合、耐圧は、前記トラック形状の弧状部分で決まってしまう。これについては、図５６および図５７を用いて次のように説明される。図５６および図５７は、弧状部分で耐圧が決まることを説明する説明図である。図５６は、弧状部分に対応する円弧形状の平面レイアウトを示す平面図であり、図５７は、図５６に示す構造に対応する直線形状の平面レイアウトを示す平面図である。
図５６に示すように、円弧構造は、ｐ+コレクタ領域１２の外側をｎバッファ領域１１が囲み、その外側をｎ-ドリフト領域３が囲み、さらにその外側をｐベース領域４が囲み、さらにその外側をｎ+エミッタ領域６が囲む同心円構造の、扇形をなす部分の構造である。図５７に示す直線構造では、ｐ+コレクタ領域１２、ｎバッファ領域１１、ｎ-ドリフト領域３、ｐベース領域４およびｎ+エミッタ領域６がこの順に直線状に配置されている。いずれの構造においても、図示省略するが、ｐベース領域４、ｎ-ドリフト領域３の一部およびｎ+エミッタ領域６の一部の上に、ゲート絶縁膜およびゲート電極が配置される。
円弧構造では、直線構造に比べて、ｐベース領域４の面積が大きくなり、ｎ-ドリフト領域３の面積が小さくなる。そのため、ｐ+コレクタ領域１２に高電圧が印加されると、円弧構造におけるｎ-ドリフト領域３は、直線構造のｎ-ドリフト領域３よりも空乏化される。従って、直線構造の耐圧が最適になるようにｎ-ドリフト領域３の濃度を決めると、円弧構造のｎ-ドリフト領域３とｎバッファ領域１１の界面において、電界がシリコンの臨界電界強度に達してしまう。それゆえ、直線構造を有する素子が降伏する前に、円弧構造の素子が降伏することになる。
また、ｐベース領域４の表面でチャネルが形成されるオン状態においては、ｐ+コレクタ領域１２に高電圧が印加されると、直線構造では、ｎ-ドリフト領域３の電流密度は比較的均一である。それに対して、円弧構造では、ｎ-ドリフト領域３の電流密度は、ｎバッファ領域１１に向かって次第に高くなる。そのため、円弧構造では、直線構造よりも衝突イオン化の影響が深刻であり、オン状態で降伏しやすくなる。高耐圧大電流デバイスでは、その使用範囲において前記（１）式の右辺で符号の反転が起こらないように設計すれば、降伏の原因は、カーク効果（Ｋｉｒｋ ｅｆｆｅｃｔ）ではなく、衝突イオン化となる。従って、ｎ-ドリフト領域３の空乏化の程度が改善され、衝突イオン化が抑制されれば、上述したような円弧形状の平面レイアウトに起因する電流集中が発生しても、オン耐圧を保つことができる。
また、前記特許文献３に開示された構造では、弧状部分のドリフト領域を長くするため、セル面積が大きくなるという欠点がある。また、前記特許文献５に開示された構造では、電流能力が抑制されるという欠点がある。一方、図５５に示すようなマルチチャネル構造を、図５４に示すようなトラック形状の平面レイアウト構造に適用することによって、電流能力を向上させることができる、ということは容易に考えられる。以上の種々の問題は、ＳＯＩ基板を用いた場合に限らず、埋め込み絶縁層のない一般的な基板を用いた場合も同様である。
この発明は、上述した従来技術による問題点を解消するため、セル面積の増大を抑えつつ、素子全体の耐圧を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明にかかる半導体装置は、深さ方向に延びる絶縁膜を備えた誘電体分離構造を有し、次のような平面レイアウトを有することを特徴とする。第１電極は、直線状に延びている。第１導電型第１半導体領域は、第１電極を囲むように配置されている。ゲート電極は、閉じた平面形状をしており、第１半導体領域を囲むように配置されている。第２電極は、閉じた平面形状をしており、ゲート電極を囲むように配置されている。第１誘電体分離領域は、閉じた平面形状をしており、第２電極を囲むように配置されている。分離半導体領域は、閉じた平面形状をしており、第１誘電体分離領域を囲むように配置されている。第２誘電体分離領域は、閉じた平面形状をしており、分離半導体領域を囲むように配置されている。
このような平面レイアウトを有する半導体装置の断面構造は、第１電極に対して対称な構造を有し、次の特徴を有する。第１半導体領域は、支持基板上に埋め込み絶縁層を介して設けられている。第２半導体領域は、第１導電型（ＭＯＳＦＥＴの場合）または第２導電型（ＩＧＢＴの場合）である。第２半導体領域は、第１電極に沿って第１半導体領域の表面領域に設けられている。第２半導体領域は、第１電極に電気的に接続されている。第２導電型第３半導体領域は、第２電極に沿って第１半導体領域の表面領域に設けられている。第３半導体領域は、第２半導体領域から離れて設けられている。第３半導体領域は、第２電極に電気的に接続されている。第１導電型第４半導体領域は、第２電極に沿って第３半導体領域の表面領域に設けられている。第４半導体領域は、第２電極に電気的に接続されている。ゲート電極は、第３半導体領域の、第４半導体領域と第１半導体領域の間の表面上にゲート絶縁膜を介して設けられている。局部絶縁膜は、第１半導体領域の、第３半導体領域を挟んで第１電極の反対側の表面に設けられている。局部絶縁膜は、第３半導体領域に接して設けられている。第１誘電体分離領域は、局部絶縁膜から第１半導体領域を貫通して埋め込み絶縁層に達する。分離半導体領域は、第１導電型であり、第１誘電体分離領域を挟んで第１半導体領域の反対側に設けられている。第３電極は、分離半導体領域に電気的に接続する。第３電極は、第２電極と同じ電位にされている。
この発明によれば、分離半導体領域が支持基板と同様に機能し、第２半導体領域に高電圧が印加されるときに、第１誘電体分離領域と第１半導体領域の界面から第２半導体領域に向かって第１半導体領域を空乏化していく。従って、第１誘電体分離領域からの空乏化を利用することができるので、素子全体のオン耐圧が向上する。
また、本発明にかかる半導体装置は、上述した断面構造において、次のような特徴を有する。第３半導体領域の平面形状は、第１電極に沿って延びる相対する直線状部分と、この直線状部分の両端において終端同士をつなぐ弧状部分を有する。この弧状部分における第３半導体領域の深さは、直線状部分における第３半導体領域の深さよりも浅くなっている。
この発明によれば、弧状部分における第３半導体領域と第１半導体領域の横方向の接合面積が減るので、弧状部分における第１半導体領域の空乏化効果が弱くなる。それによって、弧状部分における第１半導体領域の空乏化の程度が、直線状部分における第１半導体領域の空乏化の程度に近づくので、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれる。従って、素子全体のオフ耐圧およびオン耐圧が向上する。また、トラック形状の平面レイアウトにおいて、耐圧が弧状部分で低くなるのを防ぐために、弧状部分の第１半導体領域の長さ（図５４参照、同図のＬ２）を直線状部分の第１半導体領域の長さ（図５４参照、同図のＬ１）よりも長くする必要がない。
また、上述した発明において、プレーナゲート構造の他に、トレンチゲート構造を有するマルチチャネル型の半導体装置であってもよい。この場合の平面レイアウトおいて、プレーナゲート構造の第１ゲート電極は、閉じた平面形状をしており、第１半導体領域を囲むように配置されている。トレンチゲート構造の第２ゲート電極は、第２電極の直線状部分に沿って直線状に延びるように配置されている。第１誘電体分離領域は、閉じた平面形状をしており、第２ゲート電極および第２電極を囲むように配置されている。
その断面構造は、次のようになっている。第１ゲート電極は、第３半導体領域の、第４半導体領域と第１半導体領域の間の表面上にゲート絶縁膜を介して設けられている。第１導電型第５半導体領域は、第２電極に沿って第３半導体領域の表面領域に設けられている。第５半導体領域は、第２電極に電気的に接続されている。第２ゲート電極のトレンチは、第５半導体領域に接して設けられており、第３半導体領域を貫通して第１半導体領域に達する。第２ゲート電極は、このトレンチの内側に第２ゲート絶縁膜を介して設けられている。
また、上述した発明において、第１誘電体分離領域による閉じた領域の中に、第１電極、ゲート電極および第２電極からなる単位構造を複数個有する複合構造が配置された平面レイアウトであってもよい。その断面構造においては、次のような特徴がある。複合構造の最も外側に位置する第３半導体領域の深さは、それ以外の第３半導体領域の深さよりも浅くなっている。この構成によれば、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。また、弧状部分における第３半導体領域の深さは、複合構造の最も外側に位置する第３半導体領域の直線状部分における深さよりも浅くなっていてもよい。さらに、第３半導体領域とゲート絶縁膜の接する部分の長さが、第３半導体領域の直線状部分よりも弧状部分において長くなっていてもよい。
また、上述した発明において、第１誘電体分離領域と第２誘電体分離領域の間に、第３誘電体分離領域が配置された平面レイアウトであってもよい。第３誘電体分離領域は、第１誘電体分離領域に接続している。第２電極の平面形状は、第１電極に沿って延びる相対する直線状部分と、この直線状部分の両端において終端同士をつなぐ弧状部分を有する。第１誘電体分離領域は、第２電極を囲む閉じた平面形状を有する。第３誘電体分離領域は、第２電極の弧状部分に配置されている。第１誘電体分離領域と第３誘電体分離領域の間の領域は、第２分離半導体領域となっている。その断面構造においては、第３誘電体分離領域は、局部絶縁膜から第１分離半導体領域を貫通して埋め込み絶縁層に達する。
この発明によれば、弧状部分における第１誘電体分離領域と第１半導体領域の界面から第１半導体領域を空乏化していく効果が弱くなるので、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれる。従って、素子全体の耐圧が向上する。
また、本発明にかかる半導体装置は、深さ方向に延びる分離半導体領域により接合分離される構造を有し、次のような平面レイアウトおよび断面構造を有することを特徴とする。分離半導体領域による閉じた領域の中に、前記複合構造が配置されている。複合構造は、第２導電型半導体基板上に設けられた第１導電型第１半導体領域に形成されている。分離半導体領域は、第１半導体領域を貫通して第２導電型半導体基板に達する。複合構造の最も外側に位置する第３半導体領域の深さは、それ以外の第３半導体領域の深さよりも浅くなっている。この構成によれば、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
また、本発明にかかる半導体装置は、トレンチ分離構造を有し、次のような平面レイアウトおよび断面構造を有することを特徴とする。トレンチ分離領域による閉じた領域の中に、前記複合構造が配置されている。複合構造は、第２導電型半導体基板上に設けられた第１導電型第１半導体領域に形成されている。トレンチ分離領域は、第１半導体領域を貫通して第２導電型半導体基板に達する。複合構造の最も外側に位置する第３半導体領域の深さは、それ以外の第３半導体領域の深さよりも浅くなっている。この構成によれば、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
この発明において、複合構造の中央寄りに位置する第３半導体領域の下で、第１半導体領域と第２導電型半導体基板の間に、第２導電型低抵抗領域が設けられていてもよい。この構成によれば、より一層、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
また、本発明にかかる半導体装置は、トレンチ分離構造を有し、次のような平面レイアウトおよび断面構造を有することを特徴とする。トレンチ分離領域による閉じた領域の中に、前記複合構造が配置されている。複合構造は、第２導電型半導体基板上に設けられた第１導電型第１半導体領域に形成されている。トレンチ分離領域は、第１半導体領域を貫通して第２導電型半導体基板に達する。複合構造の中央寄りに位置する第３半導体領域の下で、第１半導体領域と第２導電型半導体基板の間に、第２導電型低抵抗領域が設けられている。この構成によれば、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
本発明にかかる半導体装置によれば、セル面積の増大を抑えつつ、素子全体の耐圧を向上させることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。ここでは、半導体装置としてＩＧＢＴを例にして説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１は、この発明にかかる実施の形態１のＩＧＢＴの平面レイアウトを示す平面図である。図１に示すように、ＩＧＢＴ１００の平面レイアウトにおいて、コレクタ電極（第１電極）４０は、直線状に延びている。ゲート電極３８は、トラック形状をしており、コレクタ電極４０を囲む。コレクタ電極４０とゲート電極３８の間の領域は、ｎ-ドリフト領域（第１半導体領域）３３である。エミッタ電極（第２電極）３７は、トラック形状をしており、ゲート電極３８を囲む。エミッタ電極３７は、第１分離トレンチ（第１誘電体分離領域）４３ａにより囲まれている。
第１分離トレンチ４３ａは、例えばトラック形状をしており、第２分離トレンチ（第２誘電体分離領域）４３ｂにより囲まれている。第１分離トレンチ４３ａおよび第２分離トレンチ４３ｂは、深さ方向（図１の図面に対して垂直な方向）に延びる絶縁膜により構成されている。第１分離トレンチ４３ａと第２分離トレンチ４３ｂの間の領域は、ｎ型の分離シリコン領域（分離半導体領域）４４である。分離シリコン領域４４は、短絡電極（第３電極）４５により、エミッタ電極３７と同電位になっている。
図２は、図１の切断線Ａ−Ａ'における構成を示す断面図である。この切断線Ａ−Ａ'は、第２分離トレンチ４３ｂよりも内側の領域において、トラック形状の直線状部分を横切る。図２に示すように、ＩＧＢＴ１００は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板３１の上に埋め込み酸化膜３２が積層され、さらにその上に抵抗率の高いｎ型半導体層が積層されてできている。このｎ型半導体層は、ｎ-ドリフト領域３３および分離シリコン領域４４となる。ｎ-ドリフト領域３３は、ＳＯＩ基板のｎ型半導体層のうち、第１分離トレンチ４３ａの内側領域である。分離シリコン領域４４は、ＳＯＩ基板のｎ型半導体層のうち、第１分離トレンチ４３ａの外側領域である。
ｎバッファ領域４１は、ｎ-ドリフト領域３３の中央部の表面領域に設けられている。ｐ+コレクタ領域（第２半導体領域）４２は、ｎバッファ領域４１の表面領域に設けられている。コレクタ電極（Ｃ）４０は、ｐ+コレクタ領域４２の表面に接して設けられている。コレクタ電極４０は、ｐ+コレクタ領域４２に電気的に接続されている。ｐ+コレクタ領域４２およびｎバッファ領域４１は、コレクタ電極４０に沿って設けられている。
ｐベース領域（第３半導体領域）３４は、ｎバッファ領域４１から離れて、ｎ-ドリフト領域３３の表面領域に設けられている。ｎ+エミッタ領域（第４半導体領域）３６は、ｐベース領域３４の表面領域に設けられている。ｐ+コンタクト領域３５は、ｎ+エミッタ領域３６に接してｐベース領域３４の表面領域に設けられている。エミッタ電極（Ｅ）３７は、ｎ+エミッタ領域３６およびｐ+コンタクト領域３５の両方に接して設けられている。エミッタ電極３７は、ｎ+エミッタ領域３６に電気的に接続されている。また、エミッタ電極３７は、ｐ+コンタクト領域３５を介してｐベース領域３４に電気的に接続されている。ｐベース領域３４、ｐ+コンタクト領域３５およびｎ+エミッタ領域３６は、エミッタ電極３７に沿って設けられている。
ゲート電極（Ｇ）３８は、ｐベース領域３４の、ｎ+エミッタ領域３６とｎ-ドリフト領域３３の間の表面上にゲート絶縁膜３９ａを介して設けられている。ｎ-ドリフト領域３３の、ゲート絶縁膜３９ａとｐ+コレクタ領域４２の間の表面には、第１ＬＯＣＯＳ酸化膜３９ｃが設けられている。また、ｎ-ドリフト領域３３の、ｐベース領域３４を挟んでコレクタ電極４０の反対側の表面には、ｐベース領域３４に接して、第２ＬＯＣＯＳ酸化膜（局部絶縁膜）３９ｂが設けられている。
第１分離トレンチ４３ａは、第２ＬＯＣＯＳ酸化膜３９ｂからｎ-ドリフト領域３３を貫通して埋め込み酸化膜３２に達するトレンチと、このトレンチ内を埋める酸化膜等の絶縁膜により構成されている。従って、ｎ-ドリフト領域３３は、第１分離トレンチ４３ａと埋め込み酸化膜３２により周囲から絶縁分離されている。分離シリコン領域４４の表面領域には、ｎ型の低抵抗領域４６が設けられている。短絡電極４５は、低抵抗領域４６の表面に接して設けられている。短絡電極４５は、低抵抗領域４６を介して分離シリコン領域４４に電気的に接続されている。短絡電極４５および低抵抗領域４６は、例えば分離シリコン領域４４の四隅部に設けられる（図１参照）ので、本来、図２の断面には現れない（図６、図８、図１５、図３３、図３７、図４６および図５０においても同じ）。
ＩＧＢＴ１００は、コレクタ電極４０を通る対称軸（図２のＢ−Ｂ'線）に対して対称な構造となっている。支持基板３１は、接地される。なお、ｎバッファ領域４１、ｐ+コレクタ領域４２、ＬＯＣＯＳ酸化膜３９ｂ，３９ｃ、ゲート絶縁膜３９ａ、ｐ+コンタクト領域３５、ｎ+エミッタ領域３６、ｐベース領域３４および低抵抗領域４６は、図１において省略されている。
図３は、図１の切断線Ｑ−Ｒ−Ｓにおける構成を示す断面図である。切断線Ｑ−Ｒ−Ｓは、ゲート電極３８を通り、ＱとＲの間の部分は、ゲート電極３８の直線状部分に対応し、ＲとＳの間の部分は、ゲート電極３８の弧状部分に対応する。ｐベース領域３４の平面形状は、エミッタ電極３７と同様に、トラック形状である。図３に示すように、そのトラック形状の弧状部分におけるｐベース領域３４ｂ（以下、弧状部分ｐベース領域３４ｂとする）の深さは、直線状部分におけるｐベース領域３４ａ（以下、直線状部分ｐベース領域３４ａとする）の深さよりも浅くなっている。
一般に、パワーＩＣには、複数の拡散層が設けられている。従って、その製造プロセスには、拡散層を形成する工程が複数含まれている。例えば、高閾値高耐圧素子を形成するためのｐ型ウェルと、低閾値ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を形成するためのｐ型ウェルなどが設けられている。従って、ｐベース領域３４を形成する際に、異なるｐ型拡散層の形成工程を適当に組み合わせることによって、直線状部分ｐベース領域３４ａの閾値と弧状部分ｐベース領域３４ｂの閾値をほぼ同じにすることができる。
オン状態では、前記（１）式で示すように、ホールの注入により、ｎバッファ領域４１の近傍で実質的なドナー濃度が高くなる。そのため、オフ状態のときよりも、ｎ-ドリフト領域３３の空乏化が困難になる。図５３に示す従来の構成において、分離シリコン領域１４がないか、または分離シリコン領域１４があっても、隣の素子全体がハイサイドで使用される場合には、分離シリコン領域１４からの空乏化効果がゼロまたは小さくなるため、素子のオン耐圧が低くなってしまう。それに対して、実施の形態１の構成では、分離シリコン領域４４、低抵抗領域４６および短絡電極４５があることによって、従来よりも高いオン電圧が得られる。
図４は、実施の形態１のオン耐圧のシミュレーション結果を示す特性図である。図４において、実施例１は、図１のトラック形状の直線状部分であって図２に示す構成のＩＧＢＴのオン耐圧を示し、比較例１は、図２に示す構成において分離シリコン領域４４、低抵抗領域４６および短絡電極４５がない構成のＩＧＢＴの耐圧を示している。実施例１および比較例１において、その他の構成は同じである。ｎ-ドリフト領域３３の厚さは１４μｍであり、ｐベース領域３４からｎバッファ領域４１までの距離は約１３μｍである。また、ｎ-ドリフト領域３３の濃度は４×１０14ｃｍ-3である。ゲート電極３８には、５Ｖが印加されている。図４より、実施例１は、そのトラック形状の直線状部分において、比較例１よりも５０Ｖほど高いオン耐圧を有することがわかる。
実施の形態１によれば、分離シリコン領域４４がエミッタ電極３７と同じ電位になるので、分離シリコン領域４４が支持基板３１と同様に機能する。そのため、ｐ+コレクタ領域４２に高電圧が印加されると、第１分離トレンチ４３ａとｎ-ドリフト領域３３の界面からｐ+コレクタ領域４２に向かってｎ-ドリフト領域３３が空乏化されていく。つまり、第１分離トレンチ４３ａからの空乏化を利用することができるので、素子全体のオン耐圧が向上する。
また、弧状部分ｐベース領域３４ｂの深さが、直線状部分ｐベース領域３４ａの深さよりも浅いので、弧状部分ｐベース領域３４ｂとｎ-ドリフト領域３３の横方向の接合面積が減り、弧状部分におけるｎ-ドリフト領域３３の空乏化効果が弱くなる。それによって、弧状部分におけるｎ-ドリフト領域３３の空乏化の程度が、直線状部分におけるｎ-ドリフト領域３３の空乏化の程度に近づき、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれる。従って、素子全体のオフ耐圧およびオン耐圧が向上する。また、トラック形状の平面レイアウトにおいて、弧状部分のｎ-ドリフト領域３３の長さを直線状部分のｎ-ドリフト領域３３の長さよりも長くしなくても、弧状部分で耐圧が低くなるのを防ぐことができる。このように、セル面積の増大を抑えつつ、素子全体の耐圧を向上させることができるという効果を奏する。
実施の形態２．
図５は、この発明にかかる実施の形態２のＩＧＢＴの平面レイアウトを示す平面図である。図６は、図５の切断線Ｆ−Ｆ'における構成を示す断面図である。この切断線Ｆ−Ｆ'は、第２分離トレンチ４３ｂよりも内側の領域において、トラック形状の直線状部分を横切る。実施の形態２のＩＧＢＴ２００は、プレーナゲート構造の他に、トレンチゲート構造を有するマルチチャネル型のＩＧＢＴである。
図５に示すように、平面レイアウトにおいて、プレーナゲート構造の第１ゲート電極３８ａは、実施の形態１のゲート電極３８と同じである。トレンチゲート構造の第２ゲート電極３８ｂは、エミッタ電極３７の直線状部分に沿って、その外側にのみ配置されている。第２ゲート電極３８ｂは、直線状に延びている。第１分離トレンチ４３ａは、第２ゲート電極３８ｂおよびエミッタ電極３７を囲むように配置されている。平面レイアウトに関するその他の構成は、実施の形態１と同様である。
図６に示すように、切断線Ｆ−Ｆ'における断面構成において、ｎ+第１エミッタ領域（第４半導体領域）３６ａは、実施の形態１のｎ+エミッタ領域３６と同じである。第１ゲート電極３８ａは、ｐベース領域３４の、ｎ+第１エミッタ領域３６ａとｎ-ドリフト領域３３の間の表面上に第１ゲート絶縁膜３９ｄを介して設けられている。ｎ+第２エミッタ領域（第５半導体領域）３６ｂは、ｐベース領域３４の、ｐ+コンタクト領域３５を挟んでｎ+第１エミッタ領域３６ａの反対側の表面領域に設けられている。ｎ+第２エミッタ領域３６ｂは、エミッタ電極３７に沿って設けられており、エミッタ電極３７に電気的に接続されている。
第２ゲート電極３８ｂのトレンチは、ｎ+第２エミッタ領域３６ｂに接して設けられている。このトレンチは、ｐベース領域３４を貫通してｎ-ドリフト領域３３に達する。第２ゲート電極３８ｂは、このトレンチの内側に第２ゲート絶縁膜３９ｅを介して設けられている。図５の切断線Ｆ−Ｆ'における断面構成に関するその他の構成は、実施の形態１と同様である。また、ゲート電極３８を通り、ゲート電極３８の直線状部分から弧状部分に対応する図５の切断線Ｑ−Ｒ−Ｓにおける断面構成は、実施の形態１と同様である。実施の形態２によれば、実施の形態１と同様の効果と、電流能力の向上という効果が得られる。
実施の形態３．
図７は、この発明にかかる実施の形態３のＩＧＢＴの平面レイアウトを示す平面図である。実施の形態３のＩＧＢＴ３００は、第１分離トレンチ４３ａにより囲まれる領域の中に、コレクタ電極４０、ゲート電極３８およびエミッタ電極３７からなるトラック形状の単位構造５１ａ，５１ｂ，５１ｃ，５１ｄを複数個有する複合構造が配置されたマルチセル構造のＩＧＢＴである。図７に示すように、平面レイアウトおいて、隣り合う単位構造同士（５１ａと５１ｂ、５１ｃと５１ｄ）が接する部分では、エミッタ電極３７は共通になっている。平面レイアウトに関するその他の構成は、実施の形態１と同様である。
図８は、図７の切断線Ｈ−Ｈ'における構成を示す断面図である。この切断線Ｈ−Ｈ'は、第２分離トレンチ４３ｂよりも内側の領域において、トラック形状の直線状部分を横切る。なお、簡単のため、図８は、単位構造の数が２個である場合を示している。図８に示すように、切断線Ｈ−Ｈ'における断面構成においては、ｎ-ドリフト領域３３において最も外側、すなわち最も第１分離トレンチ４３ａの近くに位置するｐベース領域３４ｃの深さは、それよりも中央寄りに位置するｐベース領域３４ａの深さよりも浅い。
図８において、中央のエミッタ電極３７を通る補助線をＪ−Ｊ'とし、左側のコレクタ電極４０を通る補助線をＫ−Ｋ'とし、最も第１分離トレンチ４３ａの近くに位置するｐベース領域３４ｃを通る補助線をＬ−Ｌ'とする。補助線Ｋ−Ｋ'から左側の構成が、図７のｆ−ｇ間の断面構成である。図８において、補助線Ｋ−Ｋ'と補助線Ｊ−Ｊ'の間の構成が、図７のｇ−ｈ間の断面構成である。ｐベース領域３４ａ，３４ｃの深さが異なるのを除いて、補助線Ｌ−Ｌ'と補助線Ｋ−Ｋ'の間の構成と補助線Ｊ−Ｊ'と補助線Ｋ−Ｋ'の間の構成は、同じである。
また、図８において、単位構造の数がｍ個（ただし、ｍは３以上の整数）である場合には、最も外側の一対のコレクタ電極４０の間に、補助線Ｋ−Ｋ'と補助線Ｊ−Ｊ'の間の構成と、補助線Ｊ−Ｊ'を対称の軸としてその構成に対称な構成を組み合わせたものが、［ｍ−１］個繰り返し配置される。図７の切断線Ｈ−Ｈ'における断面構成に関するその他の構成は、実施の形態１と同様である。分離シリコン領域４４からの空乏化効果は、補助線Ｋ−Ｋ'と補助線Ｊ−Ｊ'の間の領域まで及ぶ。
図９は、図７の切断線Ｑ−Ｒ−Ｓ−Ｔ−Ｕにおける構成を示す断面図である。切断線Ｑ−Ｒ−Ｓ−Ｔ−Ｕは、ゲート電極３８を通り、ＱとＲの間の部分は、ゲート電極３８の最も外側の直線状部分に対応し、ＲからＳを通ってＴまでの部分は、ゲート電極３８の弧状部分に対応し、ＴとＵの間の部分は、ゲート電極３８の中央寄りの直線状部分に対応する。図９に示すように、弧状部分ｐベース領域３４ｂの深さは、最も外側の直線状部分におけるｐベース領域３４ｃ（以下、外側直線状部分ｐベース領域３４ｃとする）の深さ、および中央寄りの直線状部分ｐベース領域３４ａ（以下、中央寄り直線状部分ｐベース領域３４ａとする）の深さよりも浅くなっている。
この場合も、実施の形態１と同様に、パワーＩＣの製造プロセスに含まれる複数の拡散層形成工程を適当に組み合わせて、ｐベース領域３４を形成することによって、外側直線状部分ｐベース領域３４ｃの閾値と中央寄り直線状部分ｐベース領域３４ａの閾値と弧状部分ｐベース領域３４ｂの閾値をほぼ同じにすることができる。実施の形態３によれば、実施の形態１と同様の効果が得られる。また、中央寄り直線状部分ｐベース領域３４ａが外側直線状部分ｐベース領域３４ｃよりも深いので、耐圧の均衡が保たれる、従って、素子全体の耐圧が向上する。
図１０は、実施の形態３のオン耐圧のシミュレーション結果を示す特性図であり、図８に示す構成において、中央寄り直線状部分ｐベース領域３４ａの接合深さＸｊを変えたときの補助線Ｋ−Ｋ'と補助線Ｊ−Ｊ'の間の構造におけるオン耐圧の差を示す図である。ゲート電極３８には、５Ｖが印加されている。図１０より、Ｘｊが２．４μｍから６．８μｍになると、オン耐圧が約３０Ｖ向上することがわかる。
図１１は、実施の形態３のオン耐圧のシミュレーション結果を示す特性図である。図１１において、実施例２（シングル）は、図７のトラック形状の直線状部分であって図８に示す構成の補助線Ｊ−Ｊ'と補助線Ｋ−Ｋ'の間の構造におけるオン耐圧を示している。実施例２（ダブル）および比較例２は、図８に示す構成の左側の分離シリコン領域４４から補助線Ｊ−Ｊ'までの構造におけるオン耐圧を示している。ただし、実施例２（ダブル）では、中央寄り直線状部分ｐベース領域３４ａが外側直線状部分ｐベース領域３４ｃよりも深いが、比較例２では、それらが同じ深さである。図１１より、実施例２（ダブル）および比較例２では、チャネル数が実施例２（シングル）の２倍になっているので、約２倍の電流が流れることがわかる。また、実施例２（ダブル）は、比較例２よりも高いオン耐圧を有することがわかる。
なお、実施の形態３において、弧状部分ｐベース領域３４ｂとゲート絶縁膜３９ａの重なる部分の長さ（チャネル長）を、直線状部分ｐベース領域３４ａ，３４ｃとゲート絶縁膜３９ａの重なる部分の長さ（チャネル長）よりも長くしてもよい。この場合、弧状部分におけるゲート駆動電流が制限される。従って、図５６を参照しながら説明した円弧構造におけるドリフト領域の電流集中程度を緩和することができる。図９では、弧状部分ｐベース領域３４ｂの深さを中央寄り直線状部分ｐベース領域３４ａよりも浅くしたが、中央寄り直線状部分ｐベース領域３４ａと弧状部分ｐベース領域３４ｂを同じ深さとしてもよい。この場合、弧状部分のチャネル長を直線部分のチャネル長よりも長くすることが望ましい。また、外側直線状部分ｐベース領域３４ｃと弧状部分ｐベース領域３４ｂを同じ深さとしてもよい。
実施の形態４．
図１２は、この発明にかかる実施の形態４のＩＧＢＴの平面レイアウトを示す平面図である。実施の形態４のＩＧＢＴ３０１は、実施の形態３の平面レイアウトにおいて、第２分離トレンチ４３ｂのない構成としたものである。この場合、第１分離トレンチ４３ａの外側の半導体領域をグランド電位またはエミッタ電位に固定する。マルチセル構造の場合に最外周のｐベース領域を内側のｐベース領域よりも浅く形成することによって、耐圧の均衡を保ち、耐圧を向上させることができることは、図１０および図１１のシミュレーション結果より明らかである。その他の構成は、実施の形態３と同様である。なお、実施の形態１または実施の形態２においても、第２分離トレンチ４３ｂがなく、第１分離トレンチ４３ａの外側の半導体領域をグランド電位またはエミッタ電位に固定する構成としてもよい。
実施の形態５．
図１３は、この発明にかかる実施の形態５のＩＧＢＴの平面レイアウトを示す平面図である。実施の形態５のＩＧＢＴ３０２は、実施の形態４の平面レイアウトにおいて、ゲート電極３８およびエミッタ電極３７の弧状部分をなくし、直線状部分のみとしたものである。その他の構成は、実施の形態４と同様である。マルチセル構造の場合、最外周のｐベース領域を内側のｐベース領域よりも浅く形成することによって、耐圧の均衡を保ち、耐圧を向上させることができる。
実施の形態６．
図１４は、この発明にかかる実施の形態６のＩＧＢＴの平面レイアウトを示す平面図である。図１５は、図１４の切断線Ｍ−Ｍ'における構成を示す断面図である。この切断線Ｍ−Ｍ'は、第２分離トレンチ４３ｂよりも内側で、かつコレクタ電極４０までの領域において、トラック形状の弧状部分を横切る。実施の形態６のＩＧＢＴ１１０は、実施の形態１の構成に、第３分離トレンチ（第３誘電体分離領域）４３ｃおよび第２分離シリコン領域（第２分離半導体領域）４４ｂを追加したものである。
第３分離トレンチ４３ｃは、エミッタ電極３７の弧状部分において、第１分離トレンチ４３ａと第２分離トレンチ４３ｂの間に配置されている。第３分離トレンチ４３ｃは、第１分離トレンチ４３ａに接続している。第１分離トレンチ４３ａと第３分離トレンチ４３ｃの間の領域は、第２分離シリコン領域４４ｂとなっている。第１分離トレンチ４３ａおよび第３分離トレンチ４３ｃと、第２分離トレンチ４３ｂの間の第１分離シリコン領域（第１分離半導体領域）４４ａは、実施の形態１の分離シリコン領域４４と同じである。平面レイアウトに関するその他の構成は、実施の形態１と同様である。
図１５に示すように、切断線Ｍ−Ｍ'における断面構成において、第３分離トレンチ４３ｃは、第２ＬＯＣＯＳ酸化膜３９ｂから第１分離シリコン領域４４ａを貫通して埋め込み酸化膜３２に達する。図１４の切断線Ｍ−Ｍ'における断面構成に関するその他の構成は、実施の形態１と同様である。なお、第２分離トレンチ４３ｂを形成しなくてもよい。この場合も、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれ、素子全体の耐圧が向上する。
実施の形態６によれば、第３分離トレンチ４３ｃおよび第２分離シリコン領域４４ｂが設けられていることによって、弧状部分における第１分離トレンチ４３ａとｎ-ドリフト領域３３の界面からｎ-ドリフト領域３３を空乏化していく効果が弱くなる。従って、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
実施の形態７．
図１６は、この発明にかかる実施の形態７のＩＧＢＴの平面レイアウトを示す平面図である。実施の形態７のＩＧＢＴ２１０は、実施の形態２の構成に、実施の形態６と同様に第３分離トレンチ４３ｃおよび第２分離シリコン領域４４ｂを追加したものである。第２分離トレンチ４３ｂの内側からコレクタ電極４０までの弧状部分を横切る断面構成は、図１５に示す構成と同様である。なお、第２分離トレンチ４３ｂを形成しなくてもよい。実施の形態７においても、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
実施の形態８．
図１７は、この発明にかかる実施の形態８のＩＧＢＴの平面レイアウトを示す平面図である。実施の形態８のＩＧＢＴ３１０は、実施の形態３の構成に、実施の形態６と同様に第３分離トレンチ４３ｃおよび第２分離シリコン領域４４ｂを追加したものである。第２分離トレンチ４３ｂの内側からコレクタ電極４０までの弧状部分を横切る断面構成は、図１５に示す構成と同様である。なお、実施の形態４のように、第２分離トレンチ４３ｂを形成しなくてもよい。実施の形態８においても、弧状部分の耐圧と直線状部分の耐圧の均衡が保たれるので、素子全体の耐圧が向上する。また、実施の形態５のように、ゲート電極３８およびエミッタ電極３７に弧状部分がない平面レイアウトにおいて、第２分離トレンチ４３ｂを形成しなくてもよい。
実施の形態９．
ＳＯＩウェハを用いて上述した実施の形態１から実施の形態８までの半導体装置の製造方法について説明する。ここでは、図８に示す断面構成を有する実施の形態３の半導体装置の代表的な製造プロセスについて説明する。
図１８〜図２９は、実施の形態９の製造プロセスを順に示す断面図である。これらの図において、中央部の省略部分を挟んで左半部は作製途中または作製後の横型ＩＧＢＴ４００であり、右半部は作製途中または作製後のＣＭＯＳ素子のＮチャネルＭＯＳＦＥＴ４１０である。これらＩＧＢＴ４００とＣＭＯＳ素子（ＭＯＳＦＥＴ４１０）は、同一ウェハ上に作製される。また、これらの図には、ＩＧＢＴ４００として、マルチセル構造のうち、外側直線状部分ｐベース領域３４ｃとその隣の中央寄り直線状部分ｐベース領域３４ａを含む部分が示されている。
まず、図１８に示すように、支持基板３１上に埋め込み酸化膜３２を介してｎ-ドリフト領域３３となる半導体層が設けられたＳＯＩウェハを用意する。このＳＯＩウェハの表面にスクリーン酸化膜６１を成長させる。スクリーン酸化膜６１の上にフォトレジスト６２を塗布する。フォトリソグラフィ工程を行い、フォトレジスト６２の、Ｐウェル形成領域上の部分を除去する。このときのＩＧＢＴ４００におけるＰウェル形成領域の幅を２×ＬPWとする。続いて、ボロン（Ｂ）等のｐ型不純物のイオン注入を行う。注入条件は、特に限定しないが、例えば加速電圧１５０ＫｅＶ、ドーズ量２×１０13ｃｍ-2である。フォトレジスト６２を除去した後、ウェハを洗浄する。
次いで、図１９に示すように、例えば、窒素雰囲気または酸化雰囲気中で、１１５０℃で３００〜３６０分の熱ドライブ工程を行い、ＩＧＢＴ４００およびＭＯＳＦＥＴ４１０にＰウェルを形成する。このときにＩＧＢＴ４００に形成されるＰウェルは、中央寄り直線状部分ｐベース領域３４ａとなる。また、ＭＯＳＦＥＴ４１０では、Ｐウェル６３となる。スクリーン酸化膜６１（図１８参照）を除去した後、新たにウェハ表面に例えば厚さ３５〜４５ｎｍのスクリーン酸化膜６４を成長させる。スクリーン酸化膜６４の上にフォトレジスト６５を塗布する。フォトリソグラフィ工程を行い、フォトレジスト６５の、ｎバッファ領域を形成する領域上の部分を除去する。続いて、リン（Ｐ）等のｎ型不純物のイオン注入を行う。注入条件は、特に限定しないが、例えば加速電圧５０ＫｅＶ、ドーズ量７×１０12〜２０×１０12ｃｍ-2である。このときに注入されたｎ型不純物は、後の熱ドライブ工程において拡散し、ｎバッファ領域（図８の符号４１の領域）を形成する。フォトレジスト６５を除去した後、ウェハを洗浄する。
次いで、図２０に示すように、新たにフォトレジスト６６を塗布し、フォトリソグラフィ工程を行い、フォトレジスト６６の、外側直線状部分ｐベース領域（図８および図９の符号３４ｃの領域）、図２０には現れていない弧状部分ｐベース領域（図９の符号３４ｂの領域）、および中央寄り直線状部分ｐベース領域（図８および図９の符号３４ａの領域）を形成する領域上の部分を除去する。このとき、中央寄り直線状部分ｐベース領域の形成領域の幅を２×Ｌpbとする。続いて、ボロン（Ｂ）等のｐ型不純物のイオン注入を行う。注入条件は、特に限定しないが、例えば加速電圧８０ＫｅＶ、ドーズ量４×１０13〜８×１０13ｃｍ-2である。このときに注入されたｐ型不純物は、後の熱ドライブ工程において拡散し、それぞれのｐベース領域（図８および図９の符号３４ａ、３４ｂおよび３４ｃの領域）を形成する。フォトレジスト６６を除去した後、ウェハを洗浄する。なお、図２０において、符号４１で示す領域は、ｎ型不純物が注入された熱ドライブ前の状態であるが、便宜上、ｎバッファ領域４１として示す（２１図においても同じ）。
次いで、図２１に示すように、新たにフォトレジスト６７を塗布し、フォトリソグラフィ工程を行い、フォトレジスト６７の、外側直線状部分ｐベース領域（図８および図９の符号３４ｃの領域）を形成する領域上の部分を除去する。続いて、ボロン（Ｂ）等のｐ型不純物の追加イオン注入を行う。フォトレジスト６７を除去した後、ウェハを洗浄する。フォトレジスト６７の塗布からウェハ洗浄までの一連の追加イオン注入に関する工程は、外側直線状部分ｐベース領域３４ｃを弧状部分ｐベース領域３４ｂよりも深くしない場合には、省略される。なお、図２１において、符号３４ｃで示す領域は、ｐ型不純物が注入された熱ドライブ前の状態であるが、便宜上、外側直線状部分ｐベース領域３４ｃとして示す。
次いで、図２２に示すように、例えば、窒素雰囲気中で１１００℃で１２０〜１５０分の熱ドライブ工程を行い、外側直線状部分ｐベース領域３４ｃ、図２２には現れていない弧状部分ｐベース領域（図９の符号３４ｂの領域）、中央寄り直線状部分ｐベース領域３４ａおよびｎバッファ領域４１を形成する。その後、スクリーン酸化膜６４（図１９参照）を除去し、新たにウェハ表面に例えば厚さ３５〜４５ｎｍのバッファ酸化膜６８を成長させるか、または堆積する。ウェハ全面に例えば厚さ１５０〜２００ｎｍの窒化膜６９を堆積する。フォトリソグラフィ工程およびエッチング工程を行い、窒化膜６９の、ＬＯＣＯＳ酸化膜の形成領域上の部分を除去する。
次いで、図２３に示すように、熱酸化工程を行い、ＬＯＣＯＳ酸化膜３９ｂ，３９ｃ，７０を形成する。ウェハ表面の窒化膜６９（図２２参照）およびバッファ酸化膜６８（図２２参照）を除去する。ウェハ表面に犠牲酸化膜を成長させ、例えばＢＦ2イオンを注入して閾値補正を行った後、犠牲酸化膜を除去する。
次いで、図２４に示すように、例えば厚さ１４〜２０ｎｍのゲート絶縁膜３９ａ，７１を成長させる。ウェハ全面に低抵抗率のポリシリコン層７２を堆積する。フォトレジスト７３を塗布し、フォトリソグラフィ工程を行い、ゲート電極の形成領域上の部分を除いてフォトレジスト７３を除去する。
次いで、図２５に示すように、異方性エッチングを行って、ゲート電極３８，７４となるゲートスタックを形成する。フォトレジスト７３（図２４参照）を除去した後、ウェハを洗浄する。次いで、ポリシリコンの再酸化およびシャドウ酸化を行って、エッチングダメージを回復する。フォトレジスト７５を塗布し、フォトリソグラフィ工程を行った後、砒素（Ａｓ）等のｎ型不純物のイオン注入を行う。フォトレジスト７５を除去した後、ウェハを洗浄する。
次いで、図２６に示すように、熱工程を行い、低抵抗領域４６、ｎ+エミッタ領域３６およびｎ+ソース領域７６を活性化する。フォトレジスト７７を塗布し、フォトリソグラフィ工程を行った後、ＢＦ2またはボロン等のｐ型不純物のイオン注入を行う。これによって、図２７に示すように、ｐ+コンタクト領域３５，７８およびｐ+コレクタ領域４２が形成される。フォトレジスト７７（図２６参照）を除去した後、ウェハを洗浄する。なお、図２７において、ＭＯＳＦＥＴ４１０のｐ+コンタクト領域７８がｎ+ソース領域７６に接しているが、両者が離れていてもよい。
次いで、図２８に示すように、ウェハ全面にプリメタル絶縁膜（ＰＭＤ：Ｐｒｅ−Ｍｅｔａｌｉｚａｔｉｏｎ−Ｄｉｅｌｅｃｔｒｉｃ）を堆積する。フォトレジストを塗布し、フォトリソグラフィ工程およびエッチング工程を行い、プリメタル絶縁膜の、分離トレンチ形成領域上の部分を除去する。フォトレジストを除去した後、残ったプリメタル絶縁膜をマスクとしてシリコンエッチングを行う。ウェハを洗浄した後、リフィル酸化膜７９を堆積して第１分離トレンチ４３ａおよび第２分離トレンチ（図には現れていない）を形成する。化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行い、リフィル酸化膜７９の表面を平坦化する。
次いで、図２９に示すように、フォトレジストを塗布し、フォトリソグラフィ工程およびエッチング工程を行い、リフィル酸化膜７９にコンタクトホールを形成する。フォトレジストを除去した後、ウェハを洗浄する。必要に応じて、Ｔｉ／ＴｉＮなどのバリアメタルを堆積する。コンタクトホール内にＷプラグを埋め込み、Ａｌ、ＣｕおよびＳｉからなるメタル配線層を堆積する。フォトレジストを塗布し、フォトリソグラフィ工程およびエッチング工程により第一層目のメタル配線層をパターニングして、短絡電極４５、エミッタ電極３７、コレクタ電極４０、ソース電極８０およびドレイン電極８１を形成する。フォトレジストを除去した後、ウェハを洗浄する。その後、必所望の層数のメタル配線を形成することにより、素子が完成する。
なお、前記第３分離トレンチを形成する場合には、図２８に示す工程において、第１分離トレンチ４３ａとともに形成すればよい。また、第２分離トレンチを形成しない場合には、図２８に示す工程において、第１分離トレンチ４３ａのみを形成すればよい。また、トレンチゲート構造を有する場合には、プレーナゲート構造を作製する段階の前後に作製すればよい。
図３０は、ｐベース領域の深さと耐圧との関係を示す実験結果である。この実験結果は、オフ耐圧がおおよそ２５０Ｖクラスであるデバイス構造に対して、オフ状態の耐圧ＢＶｏｆｆと、ゲート電圧ＶＧを５Ｖとしたときのオン耐圧ＢＶｏｎを調べた結果である。この実験では、中央寄り直線状部分ｐベース領域３４ａの深さＸｊだけを変更している。図３０に示すように、Ｘｊが２．４μｍであるときのＢＶｏｆｆおよびＢＶｏｎは、それぞれ、２４５Ｖおよび２５５Ｖである。それに対して、Ｘｊが５．８μｍであるときのＢＶｏｆｆおよびＢＶｏｎは、それぞれ、２５９Ｖおよび２７３Ｖであり、Ｘｊが２．４μｍである場合よりも耐圧が高いことがわかる。ここで、実験においては、前記ＬPWを２．１μｍとし、前記Ｌpbを３．８μｍとしている。中央寄り直線状部分ｐベース領域３４ａの深さＸｊは、二次元プロセスシミュレーションの結果である。オフ状態の耐圧ＢＶｏｆｆは、カーブトレーサのＤＣショートモードでの結果である。オン耐圧ＢＶｏｎは、トランスミッションラインパルス（ＴＬＰ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）の測定結果である。ただし、パルス幅は２００ｎｓである。
図３１は、オン耐圧ＢＶｏｎの波形を示す特性図である。図３１において、黒丸のプロットは、中央寄り直線状部分ｐベース領域３４ａの深さＸｊが２．４μｍであるときのものであり、白丸のプロットは、中央寄り直線状部分ｐベース領域３４ａの深さＸｊが５．８μｍであるときのものである。図３１から、中央寄り直線状部分ｐベース領域３４ａの深さＸｊが５．８μｍであるときの方が、耐圧が高いことがわかる。
実施の形態１０．
図３２は、この発明にかかる実施の形態１０のＩＧＢＴの平面レイアウトを示す平面図である。図３３は、図３２の切断線Ｉ−Ｉ'における構成を示す断面図である。これらの図に示すように、実施の形態１０のＩＧＢＴ５００は、ＳＯＩ基板に代えて、ｐ半導体基板９１の上にｎ-ドリフト領域３３となるｎ型半導体層が積層されている基板を用いたものである。また、トレンチによる誘電体分離構造に代えて、ｎ-ドリフト領域３３にｐ分離半導体領域９２が接合する接合分離構造が用いられている。ｐ分離半導体領域９２は、マルチセル構造を囲み、第２ＬＯＣＯＳ酸化膜３９ｂからｐ半導体基板９１に達している。ｐ分離半導体領域９２の表面に設けられている低抵抗領域９３は、ｐ型である。低抵抗領域９３は、短絡電極４５を介してグランド電位または共通電位に固定される。その他の構成は、実施の形態３と同様である。
図３４および図３５は、実施の形態１０の製造プロセスを順に示す断面図である。これらの図を参照しながら、実施の形態１０の半導体装置の代表的な製造プロセスについて説明する。
まず、図３４に示すように、ｐ半導体基板９１の上にｎ-ドリフト領域３３となるエピタキシャル成長層が積層されたエピウェハを用意する。このエピウェハの表面に酸化膜９４を成長させるか、または堆積する。図示省略したフォトレジストを塗布し、フォトリソグラフィ工程を行い、フォトレジストの、ｐ分離半導体領域（図３３の符号９２の領域）を形成する領域上の部分を除去する。続いて、ボロン（Ｂ）等のｐ型不純物の追加イオン注入を行う。フォトレジストを除去した後、ウェハを洗浄する。
次いで、図３５に示すように、熱拡散工程を行い、ｐ半導体基板９１に接続するように、ｐ分離半導体領域９２を形成する。そして、酸化膜９４（図３４参照）を除去する。次いで、実施の形態９と同様に、図１８〜図２７の工程を行う。ただし、ｐ+低抵抗領域９３は、ＢＦ2またはボロン等のｐ型不純物のイオン注入によりｐ+コンタクト領域３５およびｐ+コレクタ領域４２を形成する際に、一緒に形成される。そして、ウェハ全面にプリメタル絶縁膜を堆積する。化学機械研磨工程を行い、ウェハ表面を平坦化する。次いで、実施の形態９と同様に、図２９の工程を行い、素子が完成する。実施の形態１０によれば、中央寄り直線状部分ｐベース領域３４ａが外側直線状部分ｐベース領域３４ｃよりも深いので、耐圧の均衡が保たれる、従って、素子全体の耐圧が向上する。
実施の形態１１．
図３６は、この発明にかかる実施の形態１１のＩＧＢＴの平面レイアウトを示す平面図である。実施の形態１１のＩＧＢＴ５０１は、実施の形態１０の平面レイアウトにおいて、ゲート電極３８およびエミッタ電極３７の弧状部分をなくし、直線状部分のみとしたものである。その他の構成および製造プロセスは、実施の形態１０と同様である。
実施の形態１２．
図３７は、例えば図１２または図１３の切断線Ｈ−Ｈ'における構成を示す断面図である。図３７に示すように、実施の形態１２のＩＧＢＴ６００は、ＳＯＩ基板に代えて、ｐ半導体基板９１の上にｎ-ドリフト領域３３となるｎ型半導体層が積層されている基板を用いたものである。また、トレンチ分離構造のトレンチは、マルチセル構造を囲み、第２ＬＯＣＯＳ酸化膜３９ｂからｎ-ドリフト領域３３を貫通してｐ半導体基板９１に達する。このトレンチは、絶縁膜９５を介して例えばポリシリコンの充填領域９６で埋められている。これら絶縁膜９５および充填領域９６により、トレンチ分離領域が形成されている。低抵抗領域４６は、短絡電極４５を介してグランド電位または共通電位に固定される。その他の構成は、実施の形態４と同様である。
図３８〜図４５は、実施の形態１２の製造プロセスを順に示す断面図である。これらの図を参照しながら、実施の形態１２の半導体装置の代表的な製造プロセスについて説明する。
まず、図３８に示すように、ｐ半導体基板９１の上にｎ-ドリフト領域３３となるエピタキシャル成長層が積層されたエピウェハを用意する。このエピウェハの表面に酸化膜９７を成長させるか、または堆積する。フォトレジスト９８を塗布し、フォトリソグラフィ工程により、フォトレジスト９８の、トレンチ分離領域を形成する領域上の部分を除去する。
次いで、図３９に示すように、残ったフォトレジストをマスクとしてエッチング工程を行い、酸化膜マスク９９を形成する。フォトレジストを除去した後、ウェハを洗浄する。次いで、図４０に示すように、酸化膜マスク９９をマスクとして、異方性エッチングを行い、ｎ-ドリフト領域３３を貫通してｐ半導体基板９１に達するトレンチ１００１を形成する。ウェハを洗浄した後、ウェハ全面に対して犠牲酸化を行い、犠牲酸化膜を除去するか、または化学ドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を行い、トレンチ工程で生じたダメージを除去する。
次いで、図４１に示すように、トレンチ１００１の表面に酸化膜１００２を成長させる。トレンチ１００１の表面の酸化膜１００２がトレンチ分離領域の絶縁膜９５となる。次いで、図４２に示すように、ウェハ全面に例えばポリシリコンの充填層１００３を堆積する。その際、トレンチ１００１は、充填層１００３により埋められる。次いで、図４３に示すように、ポリシリコンのエッチバック工程を行い、トレンチ１００１内にのみ充填層１００３を残す。トレンチ１００１内に残った充填層１００３がトレンチ分離領域の充填領域９６となる。
次いで、図４４に示すように、ウェハ全面に酸化膜１００４を堆積する。必要に応じて、ＣＭＰ工程を行い、酸化膜１００４の表面を平坦化する。フォトレジストを塗布し、フォトリソグラフィ工程により、トレンチ１００１の上方を被覆するレジストマスク１００５を形成する。次いで、図４５に示すように、湿式エッチングを行い、酸化膜１００４の、レジストマスク１００５（図４４参照）により被覆されていない部分を除去し、トレンチ１００１の上方にのみ、酸化膜１００６を残す。フォトレジストを除去した後、ウェハを洗浄する。
次いで、実施の形態９と同様に、図１８〜図２７の工程を行う。そして、ウェハ全面にプリメタル絶縁膜を堆積する。化学機械研磨工程を行い、ウェハ表面を平坦化する。次いで、実施の形態９と同様に、図２９の工程を行い、素子が完成する。実施の形態１２によれば、実施の形態１０と同様の効果が得られる。
実施の形態１３．
図４６は、例えば図１２または図１３の切断線Ｈ−Ｈ'における構成を示す断面図である。図４６に示すように、実施の形態１３のＩＧＢＴ７００は、中央寄り直線状部分ｐベース領域３４ａの下で、ｐ半導体基板９１とｎ-ドリフト領域３３の間に、ｐ+低抵抗領域１０１１が設けられているものである。分離シリコン領域４４の表面に設けられている低抵抗領域４６は、短絡電極４５を介してグランド電位またはエミッタ電位に固定される。その他の構成は、実施の形態１２と同様である。
図４７〜図４９は、実施の形態１３の製造プロセスを順に示す断面図である。これらの図を参照しながら、実施の形態１３の半導体装置の代表的な製造プロセスについて説明する。
まず、図４７に示すように、ｐ半導体基板９１の表面にスクリーン酸化膜１０１２を成長させる。フォトレジスト１０１３を塗布し、フォトリソグラフィ工程により、フォトレジスト１０１３の、ｐ+低抵抗領域を形成する領域上の部分を除去する。続いて、ボロン（Ｂ）等のｐ型不純物のイオン注入を行い、ｐ+低抵抗領域１０１１を形成する。次いで、図４８に示すように、フォトレジスト１０１３（図４７参照）を除去した後、ウェハを洗浄する。例えば窒素雰囲気でアニールを行い、イオン注入による結晶ダメージを除去する。そして、スクリーン酸化膜１０１２（図４７参照）を除去した後、ウェハを洗浄する。
次いで、図４９に示すように、ｐ半導体基板９１の表面にｎ-ドリフト領域３３となる半導体層をエピタキシャル成長させる。得られたエピウェハの表面に酸化膜を成長させるか、または堆積する。フォトレジストを塗布し、フォトリソグラフィ工程により、フォトレジストの、トレンチ分離領域を形成する領域上の部分を除去する。次いで、実施の形態１２と同様に、図３９〜図４５の工程を行う。次いで、実施の形態９と同様に、図１８〜図２７の工程を行う。そして、ウェハ全面にプリメタル絶縁膜を堆積する。化学機械研磨工程を行い、ウェハ表面を平坦化する。次いで、実施の形態９と同様に、図２９の工程を行い、素子が完成する。実施の形態１３によれば、ｐ+低抵抗領域１０１１があることによって、中央寄り直線状部分ｐベース領域３４ａをより深くしたのと同等の効果が得られる。従って、より一層、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
実施の形態１４．
図５０は、例えば図１２または図１３の切断線Ｈ−Ｈ'における構成を示す断面図である。図５０に示すように、実施の形態１４のＩＧＢＴ７０１では、中央寄り直線状部分ｐベース領域３４ａは、外側直線状部分ｐベース領域３４ｃよりも深くない。その他の構成は、実施の形態１３と同様である。
図５１は、実施の形態１４の製造プロセスを示す断面図である。この図を参照しながら、実施の形態１４の半導体装置の代表的な製造プロセスについて説明する。図５１において、中央部の省略部分を挟んで左半部は作製途中の横型ＩＧＢＴ４００であり、右半部は作製途中のＣＭＯＳ素子のＮチャネルＭＯＳＦＥＴ４１０である。
まず、実施の形態１３と同様に、図４７〜図４９の工程を行う。得られたエピウェハの表面に酸化膜を成長させるか、または堆積する。フォトレジストを塗布し、フォトリソグラフィ工程により、フォトレジストの、トレンチ分離領域を形成する領域上の部分を除去する。次いで、実施の形態１２と同様に、図３９〜図４５の工程を行う。
次いで、図５１に示すように、ウェハの表面にスクリーン酸化膜１０２１を成長させる。スクリーン酸化膜１０２１の上にフォトレジスト１０２２を塗布する。フォトリソグラフィ工程を行い、フォトレジスト１０２２の、ＭＯＳＦＥＴ４１０におけるＰウェル形成領域上の部分を除去する。このとき、ＩＧＢＴ４００におけるＰウェル形成領域は、フォトレジスト１０２２により被覆されたままである。続いて、ボロン（Ｂ）等のｐ型不純物のイオン注入を行う。注入条件は、特に限定しないが、例えば加速電圧１５０ＫｅＶ、ドーズ量２×１０13ｃｍ-2である。フォトレジスト１０２２を除去した後、ウェハを洗浄する。窒素雰囲気または酸化雰囲気中で、１１５０℃で３００〜３６０分の熱ドライブ工程を行い、ＭＯＳＦＥＴ４１０にＰウェルを形成する。
次いで、実施の形態９と同様に、図１９のＰウェル形成後の工程から図２７までの工程を行う。そして、ウェハ全面にプリメタル絶縁膜を堆積する。化学機械研磨工程を行い、ウェハ表面を平坦化する。次いで、実施の形態９と同様に、図２９の工程を行い、素子が完成する。実施の形態１４によれば、ｐ+低抵抗領域１０１１があることによって、中央寄り直線状部分ｐベース領域３４ａが深くなくても、中央寄り直線状部分ｐベース領域３４ａが深い場合と同等の効果が得られる。従って、耐圧の均衡が保たれるので、素子全体の耐圧が向上する。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、第２半導体領域をｎ型の低抵抗領域にすることによって、本発明をＭＯＳＦＥＴに適用することができる。さらに、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、高耐圧の横型半導体装置に有用であり、特に、自動車のエンジン制御やプラズマ・ディスプレー・パネルの駆動回路などに用いられるＩＧＢＴやパワーＭＯＳＦＥＴに適している。
実施の形態１のＩＧＢＴの平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ'における構成を示す断面図である。 図１の切断線Ｑ−Ｒ−Ｓにおける構成を示す断面図である。 実施の形態１のオン耐圧のシミュレーション結果を示す特性図である。 実施の形態２のＩＧＢＴの平面レイアウトを示す平面図である。 図５の切断線Ｆ−Ｆ'における構成を示す断面図である。 実施の形態３のＩＧＢＴの平面レイアウトを示す平面図である。 図７の切断線Ｈ−Ｈ'における構成を示す断面図である。 図７の切断線Ｑ−Ｒ−Ｓ−Ｔ−Ｕにおける構成を示す断面図である。 実施の形態３のオン耐圧のシミュレーション結果を示す特性図である。 実施の形態３のオン耐圧のシミュレーション結果を示す特性図である。 実施の形態４のＩＧＢＴの平面レイアウトを示す平面図である。 実施の形態５のＩＧＢＴの平面レイアウトを示す平面図である。 実施の形態６のＩＧＢＴの平面レイアウトを示す平面図である。 図１４の切断線Ｍ−Ｍ'における構成を示す断面図である。 実施の形態７のＩＧＢＴの平面レイアウトを示す平面図である。 実施の形態８のＩＧＢＴの平面レイアウトを示す平面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９の製造プロセスを説明する断面図である。 実施の形態９においてｐベース領域の深さと耐圧との関係を示す実験結果である。 実施の形態９においてオン耐圧の波形を示す特性図である。 実施の形態１０のＩＧＢＴの平面レイアウトを示す平面図である。 図３２の切断線Ｉ−Ｉ'における構成を示す断面図である。 実施の形態１０の製造プロセスを説明する断面図である。 実施の形態１０の製造プロセスを説明する断面図である。 実施の形態１１のＩＧＢＴの平面レイアウトを示す平面図である。 実施の形態１２のＩＧＢＴの構成を示す断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１２の製造プロセスを説明する断面図である。 実施の形態１３のＩＧＢＴの構成を示す断面図である。 実施の形態１３の製造プロセスを説明する断面図である。 実施の形態１３の製造プロセスを説明する断面図である。 実施の形態１３の製造プロセスを説明する断面図である。 実施の形態１４のＩＧＢＴの構成を示す断面図である。 実施の形態１４の製造プロセスを説明する断面図である。 従来のＩＧＢＴの構成を示す断面図である。 従来のマルチセル構造のＩＧＢＴの構成を示す断面図である。 従来のＩＧＢＴの平面レイアウトを示す平面図である。 従来のマルチチャネル構造のＩＧＢＴの構成を示す断面図である。 トラック形状の弧状部分で耐圧が決まることを説明する説明図である。 トラック形状の弧状部分で耐圧が決まることを説明する説明図である。
符号の説明
１００，１１０，２００，２１０，３００，３０１，３０２，３１０，４００，５００，５０１，６００，７００，７０１ 半導体装置
３１ 支持基板
３２ 埋め込み酸化膜
３３ 第１半導体領域
３４ 第３半導体領域
３４ａ 第３半導体領域の直線状部分
３４ｂ 第３半導体領域の弧状部分
３４ｃ 第３半導体領域の外側直線状部分
３６，３６ａ 第４半導体領域
３６ｂ 第５半導体領域
３７ 第２電極
３８ ゲート電極
３８ａ 第１ゲート電極
３８ｂ 第２ゲート電極
３９ａ ゲート絶縁膜
３９ｂ 局部絶縁膜
３９ｄ 第１ゲート絶縁膜
３９ｅ 第２ゲート絶縁膜
４０ 第１電極
４２ 第２半導体領域
４３ａ 第１誘電体分離領域
４３ｂ 第２誘電体分離領域
４３ｃ 第３誘電体分離領域
４４，９２ 分離半導体領域
４４ａ 第１分離半導体領域
４４ｂ 第２分離半導体領域
４５ 第３電極
５１ａ，５１ｂ，５１ｃ，５１ｄ 単位構造
９１ 半導体基板
９５，９６ トレンチ分離領域
１０１１ 低抵抗領域

Claims (24)

  1. 深さ方向に延びる絶縁膜を備えた誘電体分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域が配置され、
    前記第１半導体領域を囲む閉じた平面形状のゲート電極が配置され、
    前記ゲート電極を囲む閉じた平面形状の第２電極が配置され、
    前記第２電極を囲む閉じた平面形状の第１誘電体分離領域が配置され、
    前記第１誘電体分離領域を囲む閉じた平面形状の分離半導体領域が配置され、
    前記分離半導体領域を囲む閉じた平面形状の第２誘電体分離領域が配置された平面レイアウトを有し、
    支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第１半導体領域の、前記第３半導体領域を挟んで前記第１電極の反対側の表面に、前記第３半導体領域に接して設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    前記第１誘電体分離領域を挟んで前記第１半導体領域の反対側に設けられた第１導電型の前記分離半導体領域と、
    前記第２電極と同じ電位にされ、かつ前記分離半導体領域に電気的に接続する第３電極と、
    を備え、前記第１電極に対して対称な構造を有し、
    前記第３半導体領域の平面形状は、前記第１電極に沿って延びる相対する直線状部分と、該直線状部分の両端において終端同士をつなぐ弧状部分を有し、前記弧状部分における前記第３半導体領域の深さは、前記直線状部分における前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  2. 素子表面に沿って延びる第１ゲート電極を備えたプレーナゲート構造と、素子の深さ方向に延びる第２ゲート電極を備えたトレンチゲート構造と、深さ方向に延びる絶縁膜を備えた誘電体分離構造と、を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域が配置され、
    前記第１半導体領域を囲む閉じた平面形状の前記第１ゲート電極が配置され、
    前記第１ゲート電極を囲む閉じた平面形状の第２電極が配置され、
    前記第２電極の直線状部分に沿って直線状に延びる前記第２ゲート電極が配置され、
    前記第２ゲート電極および前記第２電極を囲む閉じた平面形状の第１誘電体分離領域が配置され、
    前記第１誘電体分離領域を囲む閉じた平面形状の分離半導体領域が配置され、
    前記分離半導体領域を囲む閉じた平面形状の第２誘電体分離領域が配置された平面レイアウトを有し、
    支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上に第１ゲート絶縁膜を介して設けられた前記第１ゲート電極と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第５半導体領域と、
    前記第５半導体領域に接し、かつ前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチの内側に、第２ゲート絶縁膜を介して設けられた前記第２ゲート電極と、
    前記第１半導体領域の、前記第３半導体領域を挟んで前記第１電極の反対側の表面に、前記第３半導体領域に接して設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    前記第１誘電体分離領域を挟んで前記第１半導体領域の反対側に設けられた第１導電型の前記分離半導体領域と、
    前記第２電極と同じ電位にされ、かつ前記分離半導体領域に電気的に接続する第３電極と、
    を備え、前記第１電極に対して対称な構造を有し、
    前記第３半導体領域の平面形状は、前記第１電極に沿って延びる相対する直線状部分と、該直線状部分の両端において終端同士をつなぐ弧状部分を有し、前記弧状部分における前記第３半導体領域の深さは、前記直線状部分における前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  3. 深さ方向に延びる絶縁膜を備えた誘電体分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域、前記第１半導体領域を囲む閉じた平面形状のゲート電極、および前記ゲート電極を囲む閉じた平面形状の第２電極からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状の第１誘電体分離領域が配置され、
    前記第１誘電体分離領域を囲む閉じた平面形状の分離半導体領域が配置され、
    前記分離半導体領域を囲む閉じた平面形状の第２誘電体分離領域が配置された平面レイアウトを有し、
    支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    前記第１誘電体分離領域を挟んで前記第１半導体領域の反対側に設けられた第１導電型の前記分離半導体領域と、
    前記第２電極と同じ電位にされ、かつ前記分離半導体領域に電気的に接続する第３電極と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  4. 各単位構造における前記第３半導体領域の平面形状は、前記第１電極に沿って延びる直線状部分と、隣り合う前記直線状部分の終端同士をつなぐ弧状部分を有し、前記弧状部分における前記第３半導体領域の深さは、前記複合構造の最も外側に位置する前記第３半導体領域の直線状部分における深さよりも浅いことを特徴とする請求項３に記載の半導体装置。
  5. 前記弧状部分における前記第３半導体領域と前記ゲート絶縁膜の接する部分の長さは、前記直線状部分における前記第３半導体領域と前記ゲート絶縁膜の接する部分の長さよりも長いことを特徴とする請求項４に記載の半導体装置。
  6. 深さ方向に延びる絶縁膜を備えた誘電体分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域、前記第１半導体領域を囲む閉じた平面形状のゲート電極、および前記ゲート電極を囲む閉じた平面形状の第２電極からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状の第１誘電体分離領域が配置された平面レイアウトを有し、
    支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  7. 深さ方向に延びる絶縁膜を備えた誘電体分離構造を有する半導体装置において、
    直線状の第１電極、前記第１電極を挟んで前記第１電極に対して平行に延びる一対の直線状のゲート電極、前記各ゲート電極を挟んで前記第１電極の反対側で前記ゲート電極に対して平行に延びる一対の直線状の第２電極、並びに前記第１電極と前記ゲート電極と前記第２電極の間の第１導電型第１半導体領域からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状の第１誘電体分離領域が配置された平面レイアウトを有し、
    支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  8. 深さ方向に延びる絶縁膜を備えた誘電体分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域が配置され、
    前記第１半導体領域を囲む閉じた平面形状のゲート電極が配置され、
    前記ゲート電極を囲み、かつ前記第１電極に沿って延びる相対する直線状部分と、該直線状部分の両端において終端同士をつなぐ弧状部分を有する閉じた平面形状の第２電極が配置され、
    前記第２電極を囲む閉じた平面形状の第１誘電体分離領域が配置され、
    前記第１誘電体分離領域を囲む閉じた平面形状の第１分離半導体領域が配置され、
    前記第１分離半導体領域を囲む閉じた平面形状の第２誘電体分離領域が配置され、
    前記第２電極の前記弧状部分における前記第１誘電体分離領域と前記第２誘電体分離領域の間に、前記第１誘電体分離領域に接続する第３誘電体分離領域が配置され、
    前記第１誘電体分離領域と前記第３誘電体分離領域の間に第２分離半導体領域が配置された平面レイアウトを有することを特徴とする半導体装置。
  9. 支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第１半導体領域の、前記第３半導体領域を挟んで前記第１電極の反対側の表面に、前記第３半導体領域に接して設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    前記第１誘電体分離領域を挟んで前記第１半導体領域の反対側に設けられた第１導電型の前記第１分離半導体領域と、
    前記第１分離半導体領域と前記第１誘電体分離領域の間で前記局部絶縁膜から前記第１分離半導体領域を貫通して前記埋め込み絶縁層に達する前記第３誘電体分離領域と、
    前記第１誘電体分離領域と前記第３誘電体分離領域の間に設けられた第２分離半導体領域と、
    前記第２電極と同じ電位にされ、かつ前記第１分離半導体領域に電気的に接続する第３電極と、
    を備え、前記第１電極に対して対称な構造を有することを特徴とする請求項８に記載の半導体装置。
  10. 前記第３半導体領域の平面形状は、前記第１電極に沿って延びる相対する直線状部分と、前記第３半導体領域の前記直線状部分の両端において終端同士をつなぐ弧状部分を有し、前記第３半導体領域の前記弧状部分における深さは、前記第３半導体領域の前記直線状部分における深さよりも浅いことを特徴とする請求項９に記載の半導体装置。
  11. 素子表面に沿って延びる第１ゲート電極を備えたプレーナゲート構造と、素子の深さ方向に延びる第２ゲート電極を備えたトレンチゲート構造と、深さ方向に延びる絶縁膜を備えた誘電体分離構造と、を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域が配置され、
    前記第１半導体領域を囲む閉じた平面形状の前記第１ゲート電極が配置され、
    前記第１ゲート電極を囲み、かつ前記第１電極に沿って延びる相対する直線状部分と、該直線状部分の両端において終端同士をつなぐ弧状部分を有する閉じた平面形状の第２電極が配置され、
    前記第２電極の直線状部分に沿って直線状に延びる前記第２ゲート電極が配置され、
    前記第２ゲート電極および前記第２電極を囲む閉じた平面形状の第１誘電体分離領域が配置され、
    前記第１誘電体分離領域を囲む閉じた平面形状の第１分離半導体領域が配置され、
    前記第１分離半導体領域を囲む閉じた平面形状の第２誘電体分離領域が配置され、
    前記第２電極の前記弧状部分における前記第１誘電体分離領域と前記第２誘電体分離領域の間に、前記第１誘電体分離領域に接続する第３誘電体分離領域が配置され、
    前記第１誘電体分離領域と前記第３誘電体分離領域の間に第２分離半導体領域が配置された平面レイアウトを有することを特徴とする半導体装置。
  12. 支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上に第１ゲート絶縁膜を介して設けられた前記第１ゲート電極と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第５半導体領域と、
    前記第５半導体領域に接し、かつ前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチの内側に、第２ゲート絶縁膜を介して設けられた前記第２ゲート電極と、
    前記第１半導体領域の、前記第３半導体領域を挟んで前記第１電極の反対側の表面に、前記第３半導体領域に接して設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    前記第１誘電体分離領域を挟んで前記第１半導体領域の反対側に設けられた第１導電型の前記第１分離半導体領域と、
    前記第２電極と同じ電位にされ、かつ前記第１分離半導体領域に電気的に接続する第３電極と、
    を備え、前記第１電極に対して対称な構造を有することを特徴とする請求項１１に記載の半導体装置。
  13. 前記第３半導体領域の平面形状は、前記第１電極に沿って延びる相対する直線状部分と、前記第３半導体領域の前記直線状部分の両端において終端同士をつなぐ弧状部分を有し、前記第３半導体領域の前記弧状部分における深さは、前記第３半導体領域の前記直線状部分における深さよりも浅いことを特徴とする請求項１２に記載の半導体装置。
  14. 深さ方向に延びる絶縁膜を備えた誘電体分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域、前記第１半導体領域を囲む閉じた平面形状のゲート電極、および前記ゲート電極を囲み、かつ前記第１電極に沿って延びる相対する直線状部分と、該直線状部分の両端において終端同士をつなぐ弧状部分を有する閉じた平面形状の第２電極からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状の第１誘電体分離領域が配置され、
    前記第１誘電体分離領域を囲む閉じた平面形状の第１分離半導体領域が配置され、
    前記第１分離半導体領域を囲む閉じた平面形状の第２誘電体分離領域が配置され、
    前記第２電極の前記弧状部分における前記第１誘電体分離領域と前記第２誘電体分離領域の間に、前記第１誘電体分離領域に接続する第３誘電体分離領域が配置され、
    前記第１誘電体分離領域と前記第３誘電体分離領域の間に第２分離半導体領域が配置された平面レイアウトを有することを特徴とする半導体装置。
  15. 支持基板上に埋め込み絶縁層を介して設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記埋め込み絶縁層に達する前記第１誘電体分離領域と、
    前記第１誘電体分離領域を挟んで前記第１半導体領域の反対側に設けられた第１導電型の前記第１分離半導体領域と、
    前記第１分離半導体領域と前記第１誘電体分離領域の間で前記局部絶縁膜から前記第１分離半導体領域を貫通して前記埋め込み絶縁層に達する前記第３誘電体分離領域と、
    前記第１誘電体分離領域と前記第３誘電体分離領域の間に設けられた第２分離半導体領域と、
    前記第２電極と同じ電位にされ、かつ前記第１分離半導体領域に電気的に接続する第３電極と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする請求項１４に記載の半導体装置。
  16. 各単位構造における前記第３半導体領域の平面形状は、前記第１電極に沿って延びる直線状部分と、前記第３半導体領域の隣り合う前記直線状部分の終端同士をつなぐ弧状部分を有し、前記第３半導体領域の前記弧状部分における深さは、前記複合構造の最も外側に位置する前記第３半導体領域の前記直線状部分における深さよりも浅いことを特徴とする請求項１５に記載の半導体装置。
  17. 前記第３半導体領域の前記弧状部分における前記第３半導体領域と前記ゲート絶縁膜の接する部分の長さは、前記第３半導体領域の前記直線状部分における前記第３半導体領域と前記ゲート絶縁膜の接する部分の長さよりも長いことを特徴とする請求項１６に記載の半導体装置。
  18. 深さ方向に延びる分離半導体領域により接合分離される構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域、前記第１半導体領域を囲む閉じた平面形状のゲート電極、および前記ゲート電極を囲む閉じた平面形状の第２電極からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状の第２導電型の前記分離半導体領域が配置された平面レイアウトを有し、
    第２導電型半導体基板上に設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記第２導電型半導体基板に達する前記分離半導体領域と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  19. 深さ方向に延びる分離半導体領域により接合分離される構造を有する半導体装置において、
    直線状の第１電極、前記第１電極を挟んで前記第１電極に対して平行に延びる一対の直線状のゲート電極、前記各ゲート電極を挟んで前記第１電極の反対側で前記ゲート電極に対して平行に延びる一対の直線状の第２電極、並びに前記第１電極と前記ゲート電極と前記第２電極の間の第１導電型第１半導体領域からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状の第２導電型の前記分離半導体領域が配置された平面レイアウトを有し、
    第２導電型半導体基板上に設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記第２導電型半導体基板に達する前記分離半導体領域と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  20. トレンチ分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域、前記第１半導体領域を囲む閉じた平面形状のゲート電極、および前記ゲート電極を囲む閉じた平面形状の第２電極からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状のトレンチ分離領域が配置された平面レイアウトを有し、
    第２導電型半導体基板上に設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記第２導電型半導体基板に達する前記トレンチ分離領域と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  21. トレンチ分離構造を有する半導体装置において、
    直線状の第１電極、前記第１電極を挟んで前記第１電極に対して平行に延びる一対の直線状のゲート電極、前記各ゲート電極を挟んで前記第１電極の反対側で前記ゲート電極に対して平行に延びる一対の直線状の第２電極、並びに前記第１電極と前記ゲート電極と前記第２電極の間の第１導電型第１半導体領域からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状のトレンチ分離領域が配置された平面レイアウトを有し、
    第２導電型半導体基板上に設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記第２導電型半導体基板に達する前記トレンチ分離領域と、
    を備え、前記複合構造の最も外側に位置する前記第３半導体領域の深さが、それ以外の前記第３半導体領域の深さよりも浅いことを特徴とする半導体装置。
  22. 前記複合構造の中央寄りに位置する前記第３半導体領域の下で、前記第１半導体領域と前記第２導電型半導体基板の間に、第２導電型の低抵抗領域が設けられていることを特徴とする請求項２０または２１に記載の半導体装置。
  23. トレンチ分離構造を有する半導体装置において、
    直線状の第１電極を囲む第１導電型第１半導体領域、前記第１半導体領域を囲む閉じた平面形状のゲート電極、および前記ゲート電極を囲む閉じた平面形状の第２電極からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状のトレンチ分離領域が配置された平面レイアウトを有し、
    第２導電型半導体基板上に設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記第２導電型半導体基板に達する前記トレンチ分離領域と、
    を備え、前記複合構造の中央寄りに位置する前記第３半導体領域の下で、前記第１半導体領域と前記第２導電型半導体基板の間に、第２導電型の低抵抗領域が設けられていることを特徴とする半導体装置。
  24. トレンチ分離構造を有する半導体装置において、
    直線状の第１電極、前記第１電極を挟んで前記第１電極に対して平行に延びる一対の直線状のゲート電極、前記各ゲート電極を挟んで前記第１電極の反対側で前記ゲート電極に対して平行に延びる一対の直線状の第２電極、並びに前記第１電極と前記ゲート電極と前記第２電極の間の第１導電型第１半導体領域からなる単位構造を複数個有する複合構造が配置され、
    前記複合構造を囲む閉じた平面形状のトレンチ分離領域が配置された平面レイアウトを有し、
    第２導電型半導体基板上に設けられた第１導電型の前記第１半導体領域と、
    前記第１電極に沿って前記第１半導体領域の表面領域に設けられ、かつ前記第１電極に電気的に接続される第１導電型または第２導電型の第２半導体領域と、
    前記第２電極に沿って前記第１半導体領域の表面領域に前記第２半導体領域から離れて設けられ、かつ前記第２電極に電気的に接続される第２導電型第３半導体領域と、
    前記第２電極に沿って前記第３半導体領域の表面領域に設けられ、かつ前記第２電極に電気的に接続される第１導電型第４半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第１半導体領域の間の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
    前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記ゲート電極からなる単位構造を複数個有する複合構造の最も外側に位置する前記第３半導体領域に接してその外側に設けられた局部絶縁膜と、
    前記局部絶縁膜から前記第１半導体領域を貫通して前記第２導電型半導体基板に達する前記トレンチ分離領域と、
    を備え、前記複合構造の中央寄りに位置する前記第３半導体領域の下で、前記第１半導体領域と前記第２導電型半導体基板の間に、第２導電型の低抵抗領域が設けられていることを特徴とする半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5636848B2 (ja) * 2010-05-26 2014-12-10 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタ
JP5585481B2 (ja) * 2011-02-10 2014-09-10 株式会社デンソー 半導体装置
JP5790214B2 (ja) * 2010-09-09 2015-10-07 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタ
CN103348482B (zh) * 2011-02-08 2015-06-17 丰田自动车株式会社 横向型半导体装置的制造方法
CN102194864B (zh) * 2011-05-09 2012-11-07 电子科技大学 一种具有体电极的沟槽栅型绝缘栅双极型晶体管
JP5729364B2 (ja) * 2011-12-28 2015-06-03 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置
JP6032624B2 (ja) * 2012-08-30 2016-11-30 パナソニックＩｐマネジメント株式会社 半導体装置
EP2951865B1 (en) * 2013-01-30 2020-03-25 Microchip Technology Incorporated Semiconductor device with esd self-protection and lin bus driver comprising the same
US9362356B2 (en) * 2014-11-12 2016-06-07 Analog Devices Global Transistor
CN104916674B (zh) * 2015-04-17 2017-10-31 东南大学 一种电流增强型横向绝缘栅双极型晶体管
JP6753066B2 (ja) * 2016-02-09 2020-09-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6740831B2 (ja) * 2016-09-14 2020-08-19 富士電機株式会社 半導体装置
JP6789177B2 (ja) * 2017-06-02 2020-11-25 株式会社東芝 半導体装置
JP7045271B2 (ja) * 2018-06-28 2022-03-31 エイブリック株式会社 半導体装置及び半導体チップ
JP7001050B2 (ja) * 2018-12-28 2022-01-19 三菱電機株式会社 半導体装置
KR102578076B1 (ko) * 2019-02-28 2023-09-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 항복 전압이 높아진 고전압 반도체 소자 및 그 제조 방법
JP7239699B2 (ja) * 2019-02-28 2023-03-14 長江存儲科技有限責任公司 降伏電圧を高めた高電圧半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3203858B2 (ja) * 1993-02-15 2001-08-27 富士電機株式会社 高耐圧ｍｉｓ電界効果トランジスタ
DE69528944T2 (de) 1994-09-16 2003-09-04 Toshiba Kawasaki Kk Halbleiteranordnung mit hoher Durchbruchspannung und mit einer vergrabenen MOS-Gatestruktur
JPH09120995A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3509552B2 (ja) * 1998-04-30 2004-03-22 株式会社デンソー 半導体装置
JPH11330383A (ja) * 1998-05-20 1999-11-30 Denso Corp 半導体装置
US6150697A (en) 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
JP3473460B2 (ja) 1998-11-20 2003-12-02 富士電機株式会社 横型半導体装置
JP4206543B2 (ja) * 1999-02-02 2009-01-14 株式会社デンソー 半導体装置
JP2003017704A (ja) 2001-06-29 2003-01-17 Denso Corp 半導体装置
JP3824310B2 (ja) * 2002-01-18 2006-09-20 ローム株式会社 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置
JP5092202B2 (ja) 2004-12-27 2012-12-05 富士電機株式会社 半導体装置
KR100618775B1 (ko) * 2004-12-31 2006-08-31 동부일렉트로닉스 주식회사 반도체 소자
JP2006237474A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体デバイス
JP4864344B2 (ja) 2005-05-16 2012-02-01 パナソニック株式会社 半導体装置
JP4342498B2 (ja) 2005-09-30 2009-10-14 パナソニック株式会社 横型半導体デバイス

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