JP3509552B2 - 半導体装置 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に絶
縁分離用トレンチにより囲まれた島状領域を設けて、こ
の島状領域内に横型ＭＯＳＦＥＴを形成すると共に、そ
の島状領域の外側の領域であって、上記絶縁分離用トレ
ンチと隣接する他の島状領域のためのトレンチとに挟ま
れた領域に他の素子形成領域との間の電気的な干渉を防
止するためのバッファ領域を形成して成る半導体装置に
関する。
縁分離用トレンチにより囲まれた島状領域を設けて、こ
の島状領域内に横型ＭＯＳＦＥＴを形成すると共に、そ
の島状領域の外側の領域であって、上記絶縁分離用トレ
ンチと隣接する他の島状領域のためのトレンチとに挟ま
れた領域に他の素子形成領域との間の電気的な干渉を防
止するためのバッファ領域を形成して成る半導体装置に
関する。
【０００２】
【従来の技術】従来より、高耐圧化を図ったＭＯＳＦＥ
Ｔの例として、ＬＤＭＯＳ（LateralDouble-diffused M
OS ：横型二重拡散ＭＯＳＦＥＴ）が知られているが、
このような高耐圧ＬＤＭＯＳを半導体基板上に複数個設
ける場合、或いはＬＤＭＯＳと論理回路素子とを同一の
半導体基板上に混載してモノリシック化する場合などに
は、互いの間での電気的な干渉を防止するためのバッフ
ァ領域をＬＤＭＯＳの周囲に設けることが行われてい
る。図１０には上記のようなバッファ領域を設けた半導
体装置の一例が模式的な断面図により示され、図１１に
は当該半導体装置の要部の概略的な平面レイアウト例が
示されている。
Ｔの例として、ＬＤＭＯＳ（LateralDouble-diffused M
OS ：横型二重拡散ＭＯＳＦＥＴ）が知られているが、
このような高耐圧ＬＤＭＯＳを半導体基板上に複数個設
ける場合、或いはＬＤＭＯＳと論理回路素子とを同一の
半導体基板上に混載してモノリシック化する場合などに
は、互いの間での電気的な干渉を防止するためのバッフ
ァ領域をＬＤＭＯＳの周囲に設けることが行われてい
る。図１０には上記のようなバッファ領域を設けた半導
体装置の一例が模式的な断面図により示され、図１１に
は当該半導体装置の要部の概略的な平面レイアウト例が
示されている。
【０００３】即ち、図１０及び図１１は、Ｐチャネル型
のＬＤＭＯＳの例を示すものであり、シリコン層１は、
シリコン基板より成る支持基板２上に、絶縁分離膜とし
てのシリコン酸化膜３を介して配置されたＳＯＩ構造と
なっており、このシリコン層１には、トレンチ４によっ
て他の素子形成領域から分離された状態の島状シリコン
層１ａが形成されている。尚、上記トレンチ４は、符号
を付して示していないが、絶縁分離用のシリコン酸化膜
及びポリシリコンによって埋め戻されている。上記島状
シリコン層１ａのうち、シリコン酸化膜３に接する領域
には、低不純物濃度の電界緩和層５が形成されている。
この電界緩和層５は、実質的に真性半導体層として機能
するように不純物濃度が極めて低い状態とされている。
のＬＤＭＯＳの例を示すものであり、シリコン層１は、
シリコン基板より成る支持基板２上に、絶縁分離膜とし
てのシリコン酸化膜３を介して配置されたＳＯＩ構造と
なっており、このシリコン層１には、トレンチ４によっ
て他の素子形成領域から分離された状態の島状シリコン
層１ａが形成されている。尚、上記トレンチ４は、符号
を付して示していないが、絶縁分離用のシリコン酸化膜
及びポリシリコンによって埋め戻されている。上記島状
シリコン層１ａのうち、シリコン酸化膜３に接する領域
には、低不純物濃度の電界緩和層５が形成されている。
この電界緩和層５は、実質的に真性半導体層として機能
するように不純物濃度が極めて低い状態とされている。
【０００４】島状シリコン層１ａの上部にはＰ−層より
成るドリフト層６が形成されている。このドリフト層６
は低不純物濃度層として設けられるものであるが、上記
電界緩和層５よりは高い不純物濃度に設定されている。
ドリフト層６の表面側には、高濃度のＰ＋層より成るド
レインコンタクト層７が形成されており、このドレイン
コンタクト層７上にはドレイン電極７ａが設けられてい
る。
成るドリフト層６が形成されている。このドリフト層６
は低不純物濃度層として設けられるものであるが、上記
電界緩和層５よりは高い不純物濃度に設定されている。
ドリフト層６の表面側には、高濃度のＰ＋層より成るド
レインコンタクト層７が形成されており、このドレイン
コンタクト層７上にはドレイン電極７ａが設けられてい
る。
【０００５】島状シリコン層１ａには、電界緩和層５に
到達するリング形状のＮウェル８ａ、リング形状とされ
たゲートポリシリコン９に対し自己整合的な位置に存す
る同じくリング形状のチャンネルＮウェル８ｂが、それ
ぞれ前記ドレインコンタクト層７の周囲に同心状にレイ
アウトされており、そのＮウェル８ｂ内にはソース領域
となるリング形状のソース拡散層１０（Ｐ＋層）、並び
に当該Ｎウェル８ｂの電位を取るためのリング形状のソ
ース拡散層１１（Ｎ＋層）が形成されている。また、上
記ゲートポリシリコン９上にはゲート電極９ａが設けら
れ、ソース拡散層１０及び１１上にはソース電極１０ａ
が設けられている。
到達するリング形状のＮウェル８ａ、リング形状とされ
たゲートポリシリコン９に対し自己整合的な位置に存す
る同じくリング形状のチャンネルＮウェル８ｂが、それ
ぞれ前記ドレインコンタクト層７の周囲に同心状にレイ
アウトされており、そのＮウェル８ｂ内にはソース領域
となるリング形状のソース拡散層１０（Ｐ＋層）、並び
に当該Ｎウェル８ｂの電位を取るためのリング形状のソ
ース拡散層１１（Ｎ＋層）が形成されている。また、上
記ゲートポリシリコン９上にはゲート電極９ａが設けら
れ、ソース拡散層１０及び１１上にはソース電極１０ａ
が設けられている。
【０００６】この場合、上記ドレイン電極７ａ、ゲート
電極９ａ及びソース電極１０ａは、所謂第１アルミによ
り形成されるものであり、このため図１１に示すよう
に、ソース電極１０ａの一部を切り欠いた状態とし、こ
の切欠部分を介してゲート電極９ａを引き出す構成とし
ている。
電極９ａ及びソース電極１０ａは、所謂第１アルミによ
り形成されるものであり、このため図１１に示すよう
に、ソース電極１０ａの一部を切り欠いた状態とし、こ
の切欠部分を介してゲート電極９ａを引き出す構成とし
ている。
【０００７】また、単結晶シリコン層１上の所定部位に
は、電界緩和のためのＬＯＣＯＳ酸化膜１２が形成され
ている。さらに、島状シリコン層１ａの周囲には、シリ
コン層１上の他の横型ＭＯＳＦＥＴ或いは論理回路素子
との間での電気的な干渉を防止するためのバッファ領域
１３が、当該島状シリコン層１ａを包囲した状態で形成
されている。このバッファ領域１３は、シリコン層１に
例えばＮ型の不純物を所定の深さまで導入した構造とな
っており、その電位を取るためのＮ＋拡散層１４が形成
されている。また、上記Ｎ＋拡散層１４上にはバッファ
領域電極１３ａが設けられている。
は、電界緩和のためのＬＯＣＯＳ酸化膜１２が形成され
ている。さらに、島状シリコン層１ａの周囲には、シリ
コン層１上の他の横型ＭＯＳＦＥＴ或いは論理回路素子
との間での電気的な干渉を防止するためのバッファ領域
１３が、当該島状シリコン層１ａを包囲した状態で形成
されている。このバッファ領域１３は、シリコン層１に
例えばＮ型の不純物を所定の深さまで導入した構造とな
っており、その電位を取るためのＮ＋拡散層１４が形成
されている。また、上記Ｎ＋拡散層１４上にはバッファ
領域電極１３ａが設けられている。
【０００８】この場合、一般的な使用状態では、例え
ば、支持基板２並びにドレイン電極７ａはグランドされ
て同電位となるように設定され、ソース電極１０ａには
プラス極性の高電圧が印加されるものである。また、バ
ッファ領域電極１３ａは、グランド電位状態とされる。
ば、支持基板２並びにドレイン電極７ａはグランドされ
て同電位となるように設定され、ソース電極１０ａには
プラス極性の高電圧が印加されるものである。また、バ
ッファ領域電極１３ａは、グランド電位状態とされる。
【０００９】このような構成においては、電界緩和層５
が極めて低い不純物濃度の半導体層であるため、ドリフ
ト層６及びドレインコンタクト層７（Ｐ型層）、電界緩
和層５（実質的なＩ層：真性半導体層）、Ｎウェル８ａ
及び８ｂ（Ｎ型層）により、それらが実質的にＰＩＮ構
造を構成している。斯かる素子構造によれば、Ｐチャネ
ルＭＯＳＦＥＴのソース電極１０ａ及びドレイン電極７
ａ間に高電圧が印加された場合には、その印加電圧が、
電界緩和層５中に生ずる空乏層とシリコン酸化膜３とで
有効に分担されるようになり、これによって高耐圧が達
成されることになる。
が極めて低い不純物濃度の半導体層であるため、ドリフ
ト層６及びドレインコンタクト層７（Ｐ型層）、電界緩
和層５（実質的なＩ層：真性半導体層）、Ｎウェル８ａ
及び８ｂ（Ｎ型層）により、それらが実質的にＰＩＮ構
造を構成している。斯かる素子構造によれば、Ｐチャネ
ルＭＯＳＦＥＴのソース電極１０ａ及びドレイン電極７
ａ間に高電圧が印加された場合には、その印加電圧が、
電界緩和層５中に生ずる空乏層とシリコン酸化膜３とで
有効に分担されるようになり、これによって高耐圧が達
成されることになる。
【００１０】
【発明が解決しようとする課題】図１２には、上記構成
の半導体装置において、支持基板２、ドレイン電極７ａ
及びバッファ領域電極１３ａをグランド電位とした状態
で、ソース電極１０ａにプラス極性の高電圧を印加した
ときの等電位分布曲線をシミュレーションにより求めた
結果が示されている。この特性図から明らかなように、
島状シリコン層１ａにおけるソース拡散層１０、１１と
絶縁分離用トレンチ４との間の表面領域では、ソース拡
散層１０、１１とバッファ領域１３との間の電位差に起
因して電界が集中する現象が発生するものであり、ソー
ス電極１０ａに２１０Ｖ程度以上の電圧が印加された状
態で、上記表面領域でアバランシェ降伏が生ずることが
判明した。このため、本来、上述したように電界緩和層
５中に生ずる空乏層及びシリコン酸化膜３による分担電
圧で規定されるべき耐圧が、上記ソース拡散層１０、１
１と絶縁分離用トレンチ４との間の表面領域での耐圧に
より規定されてしまうものであり、結果的に、半導体装
置の耐圧低下を来たすという問題点があった。このよう
な問題点を回避するためには、上記トレンチ４とソース
拡散層１０、１１との間の距離を大きく設定して空乏層
が伸びる余裕を確保するという構成が考えられるが、こ
のような構成では素子密度が低下するという新たな問題
点を招くことになる。
の半導体装置において、支持基板２、ドレイン電極７ａ
及びバッファ領域電極１３ａをグランド電位とした状態
で、ソース電極１０ａにプラス極性の高電圧を印加した
ときの等電位分布曲線をシミュレーションにより求めた
結果が示されている。この特性図から明らかなように、
島状シリコン層１ａにおけるソース拡散層１０、１１と
絶縁分離用トレンチ４との間の表面領域では、ソース拡
散層１０、１１とバッファ領域１３との間の電位差に起
因して電界が集中する現象が発生するものであり、ソー
ス電極１０ａに２１０Ｖ程度以上の電圧が印加された状
態で、上記表面領域でアバランシェ降伏が生ずることが
判明した。このため、本来、上述したように電界緩和層
５中に生ずる空乏層及びシリコン酸化膜３による分担電
圧で規定されるべき耐圧が、上記ソース拡散層１０、１
１と絶縁分離用トレンチ４との間の表面領域での耐圧に
より規定されてしまうものであり、結果的に、半導体装
置の耐圧低下を来たすという問題点があった。このよう
な問題点を回避するためには、上記トレンチ４とソース
拡散層１０、１１との間の距離を大きく設定して空乏層
が伸びる余裕を確保するという構成が考えられるが、こ
のような構成では素子密度が低下するという新たな問題
点を招くことになる。
【００１１】本発明は上記のような問題点を解決するた
めになされたものであり、その目的は、耐圧の向上を、
素子密度の低下を伴うことがない簡易な構成により実現
できるようになる半導体装置を提供することにある。
めになされたものであり、その目的は、耐圧の向上を、
素子密度の低下を伴うことがない簡易な構成により実現
できるようになる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載した手段を採用できる。この手段は、
半導体基板（２１）にリング形状の絶縁分離用トレンチ
（２５）により囲まれた島状領域（２４ａ）を形成し、
この島状領域（２４ａ）内にドレインコンタクト層（３
５）並びにこのドレインコンタクト層（３５）の周囲に
同心状にレイアウトされたリング形状のソース拡散層
（３２、３３）を備えた横型ＭＯＳＦＥＴ（４５）を形
成すると共に、トレンチ（２５）に囲まれた島状領域
（２４ａ）の外側の領域であって、当該トレンチ（２
５）と隣接する他の島状領域のためのトレンチとに挟ま
れた領域に他の素子形成領域との間の電気的な干渉を防
止するためのバッファ領域（２８）を設ける場合におい
て、半導体基板（２１）上における前記ソース拡散層
（３２、３３）及び絶縁分離用トレンチ（２５）間の表
面領域部分に電界が集中する現象を緩和できる位置であ
る前記絶縁分離用トレンチ（２５）に上方から臨む位置
または当該位置の近傍位置に当該トレンチ（２５）の形
状に対応したリング形状の補助電極膜（４１）を配置
し、この補助電極膜（４１）に対して、上記ソース拡散
層（３２、３３）と電気的に接続されるソース電極膜
（４０）と同等レベルの電圧を印加する構成とした点に
特徴を有する。
に請求項１に記載した手段を採用できる。この手段は、
半導体基板（２１）にリング形状の絶縁分離用トレンチ
（２５）により囲まれた島状領域（２４ａ）を形成し、
この島状領域（２４ａ）内にドレインコンタクト層（３
５）並びにこのドレインコンタクト層（３５）の周囲に
同心状にレイアウトされたリング形状のソース拡散層
（３２、３３）を備えた横型ＭＯＳＦＥＴ（４５）を形
成すると共に、トレンチ（２５）に囲まれた島状領域
（２４ａ）の外側の領域であって、当該トレンチ（２
５）と隣接する他の島状領域のためのトレンチとに挟ま
れた領域に他の素子形成領域との間の電気的な干渉を防
止するためのバッファ領域（２８）を設ける場合におい
て、半導体基板（２１）上における前記ソース拡散層
（３２、３３）及び絶縁分離用トレンチ（２５）間の表
面領域部分に電界が集中する現象を緩和できる位置であ
る前記絶縁分離用トレンチ（２５）に上方から臨む位置
または当該位置の近傍位置に当該トレンチ（２５）の形
状に対応したリング形状の補助電極膜（４１）を配置
し、この補助電極膜（４１）に対して、上記ソース拡散
層（３２、３３）と電気的に接続されるソース電極膜
（４０）と同等レベルの電圧を印加する構成とした点に
特徴を有する。
【００１３】このような構成によれば、ソース電極膜
（４０）に高電圧が印加されるのに応じて、ソース拡散
層（３２、３３）と絶縁分離用トレンチ（２５）との間
に、そのソース拡散層（３２、３３）及びバッファ領域
（２８）間に生ずる電位差に起因した電界集中現象が発
生するものであるが、絶縁分離用トレンチ（２５）に上
方から臨む位置または当該位置の近傍位置に配置された
前記補助電極膜（４１）に対して上記ソース電極膜（４
０）と同等レベルの電圧が印加されている状態では、そ
の補助電極膜（４１）によるフィールドプレート効果に
よって、半導体基板（２１）の表面側での電界集中部分
が絶縁分離用トレンチ（２５）側に移動するようにな
る。
（４０）に高電圧が印加されるのに応じて、ソース拡散
層（３２、３３）と絶縁分離用トレンチ（２５）との間
に、そのソース拡散層（３２、３３）及びバッファ領域
（２８）間に生ずる電位差に起因した電界集中現象が発
生するものであるが、絶縁分離用トレンチ（２５）に上
方から臨む位置または当該位置の近傍位置に配置された
前記補助電極膜（４１）に対して上記ソース電極膜（４
０）と同等レベルの電圧が印加されている状態では、そ
の補助電極膜（４１）によるフィールドプレート効果に
よって、半導体基板（２１）の表面側での電界集中部分
が絶縁分離用トレンチ（２５）側に移動するようにな
る。
【００１４】この結果、半導体基板（２１）におけるソ
ース拡散層（３２、３３）及び絶縁分離用トレンチ（２
５）間の表面領域部分に電界が集中する現象が緩和され
るようになる。このため、ソース拡散層（３２、３３）
及びドレインコンタクト層（３５）間に高電圧が印加さ
れた状態においても、上記表面領域でアバランシェ降伏
が発生しにくくなって耐圧が向上するものである。特
に、補助電極膜（４１）が絶縁分離用トレンチ（２５）
に上方から臨む位置に配置された場合には、その補助電
極膜（４１）の全体で良好なフィールドプレート効果が
得られるようになるから、耐圧がさらに向上するように
なる。これにより、補助電極膜（４１）を設けるだけの
簡単な構成によって、耐圧の向上を実現できるようにな
る。また、絶縁分離用トレンチ（２５）とソース拡散層
（３２、３３）との間の距離を大きく設定して空乏層が
伸びる余裕を確保する必要がないから、素子密度の低下
を伴うこともなくなる。しかも、上記補助電極膜（４
１）は、ソース電極膜（４０）の外周側部位に絶縁分離
用トレンチ（２５）の形状に対応したリング形状で配置
されているから、その補助電極膜（４１）の全体で上述
したようなフィールドプレート効果が得られるようにな
り、この面からも耐圧が向上するようになる。
ース拡散層（３２、３３）及び絶縁分離用トレンチ（２
５）間の表面領域部分に電界が集中する現象が緩和され
るようになる。このため、ソース拡散層（３２、３３）
及びドレインコンタクト層（３５）間に高電圧が印加さ
れた状態においても、上記表面領域でアバランシェ降伏
が発生しにくくなって耐圧が向上するものである。特
に、補助電極膜（４１）が絶縁分離用トレンチ（２５）
に上方から臨む位置に配置された場合には、その補助電
極膜（４１）の全体で良好なフィールドプレート効果が
得られるようになるから、耐圧がさらに向上するように
なる。これにより、補助電極膜（４１）を設けるだけの
簡単な構成によって、耐圧の向上を実現できるようにな
る。また、絶縁分離用トレンチ（２５）とソース拡散層
（３２、３３）との間の距離を大きく設定して空乏層が
伸びる余裕を確保する必要がないから、素子密度の低下
を伴うこともなくなる。しかも、上記補助電極膜（４
１）は、ソース電極膜（４０）の外周側部位に絶縁分離
用トレンチ（２５）の形状に対応したリング形状で配置
されているから、その補助電極膜（４１）の全体で上述
したようなフィールドプレート効果が得られるようにな
り、この面からも耐圧が向上するようになる。
【００１５】上記目的を達成するために請求項４に記載
した手段を採用することもできる。この手段は、半導体
基板（２１）にリング形状の絶縁分離用トレンチ（２
５）により囲まれた島状領域（２４ａ）を形成し、この
島状領域（２４ａ）内にソース拡散層（４９、５０）並
びにこのソース拡散層（４９、５０）の周囲に同心状に
レイアウトされたリング形状のドレインコンタクト層
（５２）を備えた横型ＭＯＳＦＥＴ（５８）を形成する
と共に、トレンチ（２５）に囲まれた島状領域（２４
ａ）の外側の領域であって、当該トレンチ（２５）と隣
接する他の島状領域のためのトレンチとに挟まれた領域
に他の素子形成領域との間の電気的な干渉を防止するた
めのバッファ領域（２８）を設ける場合において、半導
体基板（２１）上における前記ソース拡散層（３２、３
３）及び絶縁分離用トレンチ（２５）間の表面領域部分
に電界が集中する現象を緩和できる位置である絶縁分離
用トレンチ（２５）に上方から臨む位置または当該位置
の近傍位置に当該トレンチ（２５）の形状に対応したリ
ング形状の補助電極膜（５５）を配置し、この補助電極
膜（５５）に対して、上記ドレインコンタクト層（５
２）と電気的に接続されるドレイン電極膜（５４）と同
等レベルの電圧を印加する構成とした点に特徴を有す
る。
した手段を採用することもできる。この手段は、半導体
基板（２１）にリング形状の絶縁分離用トレンチ（２
５）により囲まれた島状領域（２４ａ）を形成し、この
島状領域（２４ａ）内にソース拡散層（４９、５０）並
びにこのソース拡散層（４９、５０）の周囲に同心状に
レイアウトされたリング形状のドレインコンタクト層
（５２）を備えた横型ＭＯＳＦＥＴ（５８）を形成する
と共に、トレンチ（２５）に囲まれた島状領域（２４
ａ）の外側の領域であって、当該トレンチ（２５）と隣
接する他の島状領域のためのトレンチとに挟まれた領域
に他の素子形成領域との間の電気的な干渉を防止するた
めのバッファ領域（２８）を設ける場合において、半導
体基板（２１）上における前記ソース拡散層（３２、３
３）及び絶縁分離用トレンチ（２５）間の表面領域部分
に電界が集中する現象を緩和できる位置である絶縁分離
用トレンチ（２５）に上方から臨む位置または当該位置
の近傍位置に当該トレンチ（２５）の形状に対応したリ
ング形状の補助電極膜（５５）を配置し、この補助電極
膜（５５）に対して、上記ドレインコンタクト層（５
２）と電気的に接続されるドレイン電極膜（５４）と同
等レベルの電圧を印加する構成とした点に特徴を有す
る。
【００１６】このような構成によれば、ドレイン電極膜
（５４）に高電圧が印加されるのに応じて、ドレインコ
ンタクト層（５２）と絶縁分離用トレンチ（２５）との
間に、そのドレインコンタクト層（５２）及びバッファ
領域（２８）間に生ずる電位差に起因した電界集中現象
が発生するものであるが、絶縁分離用トレンチ（２５）
に上方から臨む位置または当該位置の近傍位置に配置さ
れた前記補助電極膜（５５）に対して上記ドレイン電極
膜（５４）と同等レベルの電圧が印加されている状態で
は、その補助電極膜（５５）によるフィールドプレート
効果によって電界集中部分が絶縁分離用トレンチ（２
５）側に移動するようになる。
（５４）に高電圧が印加されるのに応じて、ドレインコ
ンタクト層（５２）と絶縁分離用トレンチ（２５）との
間に、そのドレインコンタクト層（５２）及びバッファ
領域（２８）間に生ずる電位差に起因した電界集中現象
が発生するものであるが、絶縁分離用トレンチ（２５）
に上方から臨む位置または当該位置の近傍位置に配置さ
れた前記補助電極膜（５５）に対して上記ドレイン電極
膜（５４）と同等レベルの電圧が印加されている状態で
は、その補助電極膜（５５）によるフィールドプレート
効果によって電界集中部分が絶縁分離用トレンチ（２
５）側に移動するようになる。
【００１７】この結果、半導体基板（２１）におけるド
レインコンタクト層（５２）及び絶縁分離用トレンチ
（２５）間の表面領域部分に電界が集中する現象が緩和
されるようになる。このため、ドレインコンタクト層
（５２）及びソース拡散層（４９、５０）間に高電圧が
印加された状態においても、上記表面領域でアバランシ
ェ降伏が発生しにくくなって耐圧が向上するものであ
る。特に、補助電極膜（５５）が絶縁分離用トレンチ
（２５）に上方から臨む位置に配置された場合には、そ
の補助電極膜（５５）の全体で良好なフィールドプレー
ト効果が得られるようになるから、耐圧がさらに向上す
るようになる。これにより、補助電極膜（５５）を設け
るだけの簡単な構成によって、耐圧の向上を実現できる
ようになる。また、絶縁分離用トレンチ（２５）とドレ
インコンタクト層（５２）との間の距離を大きく設定し
て空乏層が伸びる余裕を確保する必要がないから、素子
密度の低下を伴うこともなくなる。しかも、上記補助電
極膜（５５）は、ドレイン電極膜（５４）の外周側部位
に絶縁分離用トレンチ（２５）の形状に対応したリング
形状で配置されているから、その補助電極膜（５５）の
全体で上述したようなフィールドプレート効果が得られ
るようになり、この面からも耐圧が向上するようにな
る。
レインコンタクト層（５２）及び絶縁分離用トレンチ
（２５）間の表面領域部分に電界が集中する現象が緩和
されるようになる。このため、ドレインコンタクト層
（５２）及びソース拡散層（４９、５０）間に高電圧が
印加された状態においても、上記表面領域でアバランシ
ェ降伏が発生しにくくなって耐圧が向上するものであ
る。特に、補助電極膜（５５）が絶縁分離用トレンチ
（２５）に上方から臨む位置に配置された場合には、そ
の補助電極膜（５５）の全体で良好なフィールドプレー
ト効果が得られるようになるから、耐圧がさらに向上す
るようになる。これにより、補助電極膜（５５）を設け
るだけの簡単な構成によって、耐圧の向上を実現できる
ようになる。また、絶縁分離用トレンチ（２５）とドレ
インコンタクト層（５２）との間の距離を大きく設定し
て空乏層が伸びる余裕を確保する必要がないから、素子
密度の低下を伴うこともなくなる。しかも、上記補助電
極膜（５５）は、ドレイン電極膜（５４）の外周側部位
に絶縁分離用トレンチ（２５）の形状に対応したリング
形状で配置されているから、その補助電極膜（５５）の
全体で上述したようなフィールドプレート効果が得られ
るようになり、この面からも耐圧が向上するようにな
る。
【００１８】
【００１９】
【発明の実施の形態】（第１の実施の形態）図１ないし
図６には本発明の第１実施例が示されており、以下これ
について説明する。図１にはＳＯＩ基板上に形成された
高耐圧ＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ）の模式
的な縦断面構造が示され、図２には当該ＬＤＭＯＳの主
要部についての第１アルミによる配線パターンの平面レ
イアウトが示され、図３には同主要部についての第１ア
ルミ及び第２アルミによる配線パターンの平面レイアウ
トが示され、図４には複数個の高耐圧ＬＤＭＯＳを論理
回路素子と共に１チップ上に搭載したモノリシックパワ
ーＩＣの基本構造の実際の平面レイアウトが示されてい
る。尚、本発明をＬＤＭＯＳに適用する場合、Ｎチャネ
ル型及びＰチャネル型の何れでも成立するが、この実施
例ではＰチャネル型を例にして説明する。
図６には本発明の第１実施例が示されており、以下これ
について説明する。図１にはＳＯＩ基板上に形成された
高耐圧ＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ）の模式
的な縦断面構造が示され、図２には当該ＬＤＭＯＳの主
要部についての第１アルミによる配線パターンの平面レ
イアウトが示され、図３には同主要部についての第１ア
ルミ及び第２アルミによる配線パターンの平面レイアウ
トが示され、図４には複数個の高耐圧ＬＤＭＯＳを論理
回路素子と共に１チップ上に搭載したモノリシックパワ
ーＩＣの基本構造の実際の平面レイアウトが示されてい
る。尚、本発明をＬＤＭＯＳに適用する場合、Ｎチャネ
ル型及びＰチャネル型の何れでも成立するが、この実施
例ではＰチャネル型を例にして説明する。
【００２０】図１おいて、ＳＯＩ基板２１（本発明でい
う半導体基板に相当）は、例えば単結晶シリコン基板よ
り成る支持基板２２上に、シリコン酸化膜２３を介して
単結晶シリコン層２４を設けた構造となっており、この
単結晶シリコン層２４には、リング形状をなす絶縁分離
用トレンチ２５によって他の素子形成領域から分離され
た状態の島状シリコン層２４ａ（本発明でいう島状領域
に相当）が形成されている。尚、上記単結晶シリコン層
２４の膜厚は１０μｍ程度に設定される。また、上記絶
縁分離用トレンチ２５は、絶縁分離用のシリコン酸化膜
２６及びポリシリコン２７により埋め戻された状態とな
っている。
う半導体基板に相当）は、例えば単結晶シリコン基板よ
り成る支持基板２２上に、シリコン酸化膜２３を介して
単結晶シリコン層２４を設けた構造となっており、この
単結晶シリコン層２４には、リング形状をなす絶縁分離
用トレンチ２５によって他の素子形成領域から分離され
た状態の島状シリコン層２４ａ（本発明でいう島状領域
に相当）が形成されている。尚、上記単結晶シリコン層
２４の膜厚は１０μｍ程度に設定される。また、上記絶
縁分離用トレンチ２５は、絶縁分離用のシリコン酸化膜
２６及びポリシリコン２７により埋め戻された状態とな
っている。
【００２１】この場合、上記単結晶シリコン層２４にお
ける島状シリコン層２４ａの外周囲部分、つまり絶縁分
離用トレンチ２５に隣接する外周囲部分は、バッファ領
域２８として機能するように構成されている。
ける島状シリコン層２４ａの外周囲部分、つまり絶縁分
離用トレンチ２５に隣接する外周囲部分は、バッファ領
域２８として機能するように構成されている。
【００２２】上記島状シリコン層２４ａのうち、シリコ
ン酸化膜２３に接する領域には、低不純物濃度の電界緩
和層２９が形成されている。この電界緩和層２９は、ボ
ロン或いはリン、砒素、アンチモンなどの不純物濃度が
極めて低い状態（１×１０１ ４／cm３程度以下）の単結
晶シリコン層で、実質的に真性半導体層として機能する
ものであり、その厚さは少なくとも１μｍ以上となるよ
うに設定される。
ン酸化膜２３に接する領域には、低不純物濃度の電界緩
和層２９が形成されている。この電界緩和層２９は、ボ
ロン或いはリン、砒素、アンチモンなどの不純物濃度が
極めて低い状態（１×１０１ ４／cm３程度以下）の単結
晶シリコン層で、実質的に真性半導体層として機能する
ものであり、その厚さは少なくとも１μｍ以上となるよ
うに設定される。
【００２３】島状シリコン層２４ａの上部は、Ｐ−拡散
層より成るドリフト層３０となっている。このドリフト
層３０は、比較的高い抵抗が必要であるため低不純物濃
度層として設けられるものであるが、前記電界緩和層２
９より高い不純物濃度（例えば２．５×１０１５／cm３
前後）に設定されている。
層より成るドリフト層３０となっている。このドリフト
層３０は、比較的高い抵抗が必要であるため低不純物濃
度層として設けられるものであるが、前記電界緩和層２
９より高い不純物濃度（例えば２．５×１０１５／cm３
前後）に設定されている。
【００２４】島状シリコン層２４ａには、ドリフト層３
０の表面側からＮ型の不純物を拡散することによって、
平面形状がリング形状（例えば長円形状）をなす二重ウ
ェル３１が形成されている。この二重ウェル３１は、前
記電界緩和層２９内に達するＮウェル３１ａ及びその表
面側部位に上記Ｎウェル３１ａと連続するように位置さ
れたチャネル形成用のＮウェル３１ｂとにより構成され
ている。この場合、Ｎウェル３１ａは、不純物濃度（表
面濃度）が例えば４．０×１０１６／cm３前後に設定さ
れ、Ｎウェル３１ｂは、不純物濃度（表面濃度）が例え
ば４．５×１０１６／cm３前後に設定される。尚、Ｎウ
ェル３１ｂは、Ｐ＋拡散層より成るソース拡散層３２と
共に周知の二重拡散技術により形成されるものであり、
これにより、そのＮウェル３１ｂの表面部にＰチャネル
領域が形成される構成となっている。
０の表面側からＮ型の不純物を拡散することによって、
平面形状がリング形状（例えば長円形状）をなす二重ウ
ェル３１が形成されている。この二重ウェル３１は、前
記電界緩和層２９内に達するＮウェル３１ａ及びその表
面側部位に上記Ｎウェル３１ａと連続するように位置さ
れたチャネル形成用のＮウェル３１ｂとにより構成され
ている。この場合、Ｎウェル３１ａは、不純物濃度（表
面濃度）が例えば４．０×１０１６／cm３前後に設定さ
れ、Ｎウェル３１ｂは、不純物濃度（表面濃度）が例え
ば４．５×１０１６／cm３前後に設定される。尚、Ｎウ
ェル３１ｂは、Ｐ＋拡散層より成るソース拡散層３２と
共に周知の二重拡散技術により形成されるものであり、
これにより、そのＮウェル３１ｂの表面部にＰチャネル
領域が形成される構成となっている。
【００２５】また、Ｎウェル３１ｂの表面側には、当該
Ｎウェル３１ｂの電位を取るためのＮ＋拡散層より成る
ソース拡散層３３が形成されている。この場合、上記Ｎ
ウェル３１ａ、３１ｂ並びにソース拡散層３２、３３
は、その平面形状がリング形状に形成されているから、
上記Ｐチャネル領域の平面形状も同様のリング形状に形
成されることになる。このようにＰチャネル領域をリン
グ形状にレイアウトした場合には、電界の集中を緩和し
て大電流を流し得るようになるＦＥＴ構造を実現できる
ことになる。
Ｎウェル３１ｂの電位を取るためのＮ＋拡散層より成る
ソース拡散層３３が形成されている。この場合、上記Ｎ
ウェル３１ａ、３１ｂ並びにソース拡散層３２、３３
は、その平面形状がリング形状に形成されているから、
上記Ｐチャネル領域の平面形状も同様のリング形状に形
成されることになる。このようにＰチャネル領域をリン
グ形状にレイアウトした場合には、電界の集中を緩和し
て大電流を流し得るようになるＦＥＴ構造を実現できる
ことになる。
【００２６】島状シリコン層２４ａには、リング形状を
なす前記ソース拡散層３２、３３の中心部に位置するよ
うにしてＰ型不純物を拡散したディープドレイン領域と
してのＰウェル３４が形成されている。このＰウェル３
４は、前記Ｎウェル３１ａの接合深さと同程度の深さ
（本実施例では若干深い状態）に形成されている。ま
た、Ｐウェル３４の表面部には、Ｐ＋拡散層より成るド
レインコンタクト層３５が形成されている。
なす前記ソース拡散層３２、３３の中心部に位置するよ
うにしてＰ型不純物を拡散したディープドレイン領域と
してのＰウェル３４が形成されている。このＰウェル３
４は、前記Ｎウェル３１ａの接合深さと同程度の深さ
（本実施例では若干深い状態）に形成されている。ま
た、Ｐウェル３４の表面部には、Ｐ＋拡散層より成るド
レインコンタクト層３５が形成されている。
【００２７】この場合、Ｐウェル３４の不純物濃度は、
ドリフト層３０の不純物濃度及びドレインコンタクト層
３５の不純物濃度の中間レベルに設定されるものであ
る。具体的には、ドリフト層３０の不純物濃度（表面濃
度）が２．５×１０１６／cm３前後、ドレインコンタク
ト層３５の不純物濃度（表面濃度）が１．０×１０１９
／cm３程度以上に設定されている場合、Ｐウェル３４の
不純物濃度（表面濃度）は、例えば１．１×１０１７／
cm３前後に設定される。
ドリフト層３０の不純物濃度及びドレインコンタクト層
３５の不純物濃度の中間レベルに設定されるものであ
る。具体的には、ドリフト層３０の不純物濃度（表面濃
度）が２．５×１０１６／cm３前後、ドレインコンタク
ト層３５の不純物濃度（表面濃度）が１．０×１０１９
／cm３程度以上に設定されている場合、Ｐウェル３４の
不純物濃度（表面濃度）は、例えば１．１×１０１７／
cm３前後に設定される。
【００２８】また、バッファ領域２８には、Ｎ型不純物
を前記Ｎウェル３１ａと同じ接合深さに拡散した不純物
拡散層２８ａが形成されており、その表面部にはＮ＋拡
散層より成るバッファ領域用コンタクト層３６が形成さ
れている。
を前記Ｎウェル３１ａと同じ接合深さに拡散した不純物
拡散層２８ａが形成されており、その表面部にはＮ＋拡
散層より成るバッファ領域用コンタクト層３６が形成さ
れている。
【００２９】単結晶シリコン層２４上には、Ｎウェル３
１ｂとドレインコンタクト層３５との間、並びにＮウェ
ル３１ｂとバッファ領域２８との間などの部位に、電界
緩和のためのＬＯＣＯＳ酸化膜３７が形成されている。
また、Ｎウェル３１ｂに形成される前記Ｐチャネル領域
と対応した部分には、ゲート用ポリシリコン膜３８が図
示しないゲート酸化膜（シリコン酸化膜）を介して形成
されており、このゲート用ポリシリコン膜３８の形状
は、上記Ｐチャネル領域に対応したリング形状に設定さ
れている。
１ｂとドレインコンタクト層３５との間、並びにＮウェ
ル３１ｂとバッファ領域２８との間などの部位に、電界
緩和のためのＬＯＣＯＳ酸化膜３７が形成されている。
また、Ｎウェル３１ｂに形成される前記Ｐチャネル領域
と対応した部分には、ゲート用ポリシリコン膜３８が図
示しないゲート酸化膜（シリコン酸化膜）を介して形成
されており、このゲート用ポリシリコン膜３８の形状
は、上記Ｐチャネル領域に対応したリング形状に設定さ
れている。
【００３０】さらに、単結晶シリコン層２４上には、上
述したソース拡散層３２、３３、ドレインコンタクト層
３５、バッファ領域用コンタクト層３６、ＬＯＣＯＳ酸
化膜３７、ゲート用ポリシリコン膜３８などを覆うよう
にしてシリコン酸化膜より成る絶縁膜３９が形成されて
いる。
述したソース拡散層３２、３３、ドレインコンタクト層
３５、バッファ領域用コンタクト層３６、ＬＯＣＯＳ酸
化膜３７、ゲート用ポリシリコン膜３８などを覆うよう
にしてシリコン酸化膜より成る絶縁膜３９が形成されて
いる。
【００３１】この絶縁膜３９上には、以下に述べるよう
な各電極膜が所謂第１アルミによって形成される。即
ち、ソース拡散層３２、３３と対応した位置には、当該
ソース拡散層３２、３３とコンタクトホールを介して電
気的に接続されるソース電極膜４０が、図２及び図３に
示すようなリング形状に形成される。また、絶縁分離用
トレンチ２５に上方から臨む位置には、上記ソース電極
膜４０から一体に延出された状態の補助電極膜４１が図
２及び図３に示すようなリング形状に形成される。
な各電極膜が所謂第１アルミによって形成される。即
ち、ソース拡散層３２、３３と対応した位置には、当該
ソース拡散層３２、３３とコンタクトホールを介して電
気的に接続されるソース電極膜４０が、図２及び図３に
示すようなリング形状に形成される。また、絶縁分離用
トレンチ２５に上方から臨む位置には、上記ソース電極
膜４０から一体に延出された状態の補助電極膜４１が図
２及び図３に示すようなリング形状に形成される。
【００３２】ドレインコンタクト層３５と対応した位置
には、当該ドレインコンタクト層３５とコンタクトホー
ルを介して電気的に接続されるドレイン電極膜４２が図
２及び図３に示すような棒形状に形成される。また、ゲ
ート用ポリシリコン膜３８と対応した位置には、当該ゲ
ートポリシリコン膜３８とコンタクトホールを介して電
気的に接続されるゲート電極膜４３が、図２及び図３に
示すようなリング形状に形成される。さらに、バッファ
領域用コンタクト層３６と対応した位置には、当該バッ
ファ領域用コンタクト層３６とコンタクトホールを介し
て電気的に接続されるバッファ領域電極膜４４が、図４
に示すような矩形枠状に形成される。
には、当該ドレインコンタクト層３５とコンタクトホー
ルを介して電気的に接続されるドレイン電極膜４２が図
２及び図３に示すような棒形状に形成される。また、ゲ
ート用ポリシリコン膜３８と対応した位置には、当該ゲ
ートポリシリコン膜３８とコンタクトホールを介して電
気的に接続されるゲート電極膜４３が、図２及び図３に
示すようなリング形状に形成される。さらに、バッファ
領域用コンタクト層３６と対応した位置には、当該バッ
ファ領域用コンタクト層３６とコンタクトホールを介し
て電気的に接続されるバッファ領域電極膜４４が、図４
に示すような矩形枠状に形成される。
【００３３】尚、上記したようにソース電極膜４０、補
助電極膜４１及びゲート電極膜４３が第１アルミによっ
てリング形状に形成されている関係上、そのゲート電極
膜４３及びドレイン電極膜４２は、図３に示すように第
２アルミを利用して外部に引き出されるようになってい
る。具体的には、ゲート電極膜４３は、第２アルミより
成るゲート配線膜４３ａ、４３ａにビアホール４３ｂ、
４３ｂを介して接続され、ドレイン電極膜４２は、第２
アルミより成るドレイン配線膜４２ａにビアホール４２
ｂを介して接続されることになる。
助電極膜４１及びゲート電極膜４３が第１アルミによっ
てリング形状に形成されている関係上、そのゲート電極
膜４３及びドレイン電極膜４２は、図３に示すように第
２アルミを利用して外部に引き出されるようになってい
る。具体的には、ゲート電極膜４３は、第２アルミより
成るゲート配線膜４３ａ、４３ａにビアホール４３ｂ、
４３ｂを介して接続され、ドレイン電極膜４２は、第２
アルミより成るドレイン配線膜４２ａにビアホール４２
ｂを介して接続されることになる。
【００３４】以上述べたような構成によって、島状シリ
コン層２４ａ内に、ドレインコンタクト層３５並びにこ
のドレインコンタクト層３５の周囲に同心状にレイアウ
トされたリング形状のソース拡散層３２、３３を備えた
状態のドレインセンタータイプのＰチャネル型ＬＤＭＯ
Ｓ４５（本発明でいう横型ＭＯＳＦＥＴに相当）が形成
されることになる。この場合、上記ＬＤＭＯＳ４５にあ
っては、ドリフト層３０、Ｐウェル３４及びドレインコ
ンタクト層３５（Ｐ型層）と、二重ウェル３１（Ｎ型
層）と、電界緩和層２９（実質的なＩ層）とにより、そ
れらが実質的にＰＩＮ構造を構成するようになってい
る。
コン層２４ａ内に、ドレインコンタクト層３５並びにこ
のドレインコンタクト層３５の周囲に同心状にレイアウ
トされたリング形状のソース拡散層３２、３３を備えた
状態のドレインセンタータイプのＰチャネル型ＬＤＭＯ
Ｓ４５（本発明でいう横型ＭＯＳＦＥＴに相当）が形成
されることになる。この場合、上記ＬＤＭＯＳ４５にあ
っては、ドリフト層３０、Ｐウェル３４及びドレインコ
ンタクト層３５（Ｐ型層）と、二重ウェル３１（Ｎ型
層）と、電界緩和層２９（実質的なＩ層）とにより、そ
れらが実質的にＰＩＮ構造を構成するようになってい
る。
【００３５】そして、ＳＯＩ基板２１上には、図４に示
すように、複数の島状シリコン層２４ａ及び論理素子形
成領域４６が形成されるものであり、各島状シリコン層
２４ａ内にそれぞれＬＤＭＯＳ４５が形成されると共
に、論理素子形成領域４６にそれらＬＤＭＯＳ４５の動
作制御用ＩＣを構成する論理回路素子（図示せず）が形
成される構成となっている。尚、図４においては、ＬＤ
ＭＯＳ４５及び絶縁分離用トレンチ２５の形成領域に斜
線帯を施した状態としている。
すように、複数の島状シリコン層２４ａ及び論理素子形
成領域４６が形成されるものであり、各島状シリコン層
２４ａ内にそれぞれＬＤＭＯＳ４５が形成されると共
に、論理素子形成領域４６にそれらＬＤＭＯＳ４５の動
作制御用ＩＣを構成する論理回路素子（図示せず）が形
成される構成となっている。尚、図４においては、ＬＤ
ＭＯＳ４５及び絶縁分離用トレンチ２５の形成領域に斜
線帯を施した状態としている。
【００３６】一方、本実施例の場合、実際の使用状態に
おいては、ソース電極膜４０及び補助電極膜４１にプラ
ス極性の電圧が印加されると共に、ドレイン電極膜４２
及びバッファ領域電極膜４４にグランド電位レベルの電
圧が印加されるものであり、ゲート電極膜４３には所定
のゲートバイアス電圧が印加されるものである。また、
支持基板２２は、例えばグランド電位レベルとなるよう
に接続される。
おいては、ソース電極膜４０及び補助電極膜４１にプラ
ス極性の電圧が印加されると共に、ドレイン電極膜４２
及びバッファ領域電極膜４４にグランド電位レベルの電
圧が印加されるものであり、ゲート電極膜４３には所定
のゲートバイアス電圧が印加されるものである。また、
支持基板２２は、例えばグランド電位レベルとなるよう
に接続される。
【００３７】上記した本実施例によれば、ソース拡散層
３２、３３に対しソース電極膜４０を通じてプラス極性
の高電圧を印加した状態で、ゲート用ポリシリコン膜３
８に対しゲート電極膜４３を通じてゲートバイアス電圧
を印加することによって、当該ゲートバイアス電圧に応
じたレベルの電流をソース拡散層３２、３３及びドレイ
ンコンタクト層３５間に流すことができる。
３２、３３に対しソース電極膜４０を通じてプラス極性
の高電圧を印加した状態で、ゲート用ポリシリコン膜３
８に対しゲート電極膜４３を通じてゲートバイアス電圧
を印加することによって、当該ゲートバイアス電圧に応
じたレベルの電流をソース拡散層３２、３３及びドレイ
ンコンタクト層３５間に流すことができる。
【００３８】この場合、上記のような高電圧印加状態で
は、ソース拡散層３２、３３と絶縁分離用トレンチ２５
との間に、そのソース拡散層３２、３３とバッファ領域
２８との間に生ずる電位差に起因した電界集中現象が発
生するようになるが、本実施例の構成によれば、絶縁分
離用トレンチ２５上に配置された補助電極膜４１に対し
て上記ソース電極膜４０と同じレベルの電圧が印加され
るため、その補助電極膜４１によるフィールドプレート
効果によって、単結晶シリコン層２４の表面での電界集
中部分が絶縁分離用トレンチ２５側に移動するようにな
る。
は、ソース拡散層３２、３３と絶縁分離用トレンチ２５
との間に、そのソース拡散層３２、３３とバッファ領域
２８との間に生ずる電位差に起因した電界集中現象が発
生するようになるが、本実施例の構成によれば、絶縁分
離用トレンチ２５上に配置された補助電極膜４１に対し
て上記ソース電極膜４０と同じレベルの電圧が印加され
るため、その補助電極膜４１によるフィールドプレート
効果によって、単結晶シリコン層２４の表面での電界集
中部分が絶縁分離用トレンチ２５側に移動するようにな
る。
【００３９】つまり、図５には、支持基板２２、バッフ
ァ領域２８及びドレイン電極膜４３をグランド電位とし
た状態でソース電極膜４０にプラス極性の高電圧（この
例では２１０Ｖ）を印加したときの等電位分布曲線をシ
ミュレーションによって求めた結果が示されているが、
この図５の等電位分布特性を、従来構成における同様の
シミュレーション結果を示す前記図１２と比較した場
合、単結晶シリコン層２４の表面での電界集中部分が絶
縁分離用トレンチ２５側に移動していることが分かる
（図５では、基板表面に７本の等電位線が通っている
が、図１２の従来構成のものでは１０本の等電位線が通
った状態となっている）。
ァ領域２８及びドレイン電極膜４３をグランド電位とし
た状態でソース電極膜４０にプラス極性の高電圧（この
例では２１０Ｖ）を印加したときの等電位分布曲線をシ
ミュレーションによって求めた結果が示されているが、
この図５の等電位分布特性を、従来構成における同様の
シミュレーション結果を示す前記図１２と比較した場
合、単結晶シリコン層２４の表面での電界集中部分が絶
縁分離用トレンチ２５側に移動していることが分かる
（図５では、基板表面に７本の等電位線が通っている
が、図１２の従来構成のものでは１０本の等電位線が通
った状態となっている）。
【００４０】このように、本実施例の構成によれば、単
結晶シリコン層２４におけるソース拡散層３２、３３及
び絶縁分離用トレンチ２５間の表面領域部分に電界が集
中する現象が緩和されるようになる。このため、ソース
拡散層３２、３３及びドレインコンタクト層３５間に高
電圧が印加された状態においても、上記表面領域でアバ
ランシェ降伏が発生しにくくなって耐圧が向上するもの
である。つまり、補助電極膜４１を設けるだけの簡単な
構成によって、耐圧の向上を実現できるようになる。
結晶シリコン層２４におけるソース拡散層３２、３３及
び絶縁分離用トレンチ２５間の表面領域部分に電界が集
中する現象が緩和されるようになる。このため、ソース
拡散層３２、３３及びドレインコンタクト層３５間に高
電圧が印加された状態においても、上記表面領域でアバ
ランシェ降伏が発生しにくくなって耐圧が向上するもの
である。つまり、補助電極膜４１を設けるだけの簡単な
構成によって、耐圧の向上を実現できるようになる。
【００４１】しかも、上記補助電極膜４１は絶縁分離用
トレンチ２５に上方から臨むリング形状に形成されてい
るから、その補助電極膜４１の全体で上述したフィール
ドプレート効果が得られるようになり、この面からも耐
圧が向上するようになる。また、空乏層が伸びる余裕を
確保するために、絶縁分離用トレンチ２５とソース拡散
層３２、３３との間の距離を大きく設定する必要がなく
なるから、素子密度の低下を伴うこともなくなる。さら
に、補助電極膜４１はソース電極膜４０と一体に構成さ
れたものであるから、当該補助電極膜４１に電圧を印加
するために特別な手段が不要となり、この面からも構成
が簡単化するようになる。
トレンチ２５に上方から臨むリング形状に形成されてい
るから、その補助電極膜４１の全体で上述したフィール
ドプレート効果が得られるようになり、この面からも耐
圧が向上するようになる。また、空乏層が伸びる余裕を
確保するために、絶縁分離用トレンチ２５とソース拡散
層３２、３３との間の距離を大きく設定する必要がなく
なるから、素子密度の低下を伴うこともなくなる。さら
に、補助電極膜４１はソース電極膜４０と一体に構成さ
れたものであるから、当該補助電極膜４１に電圧を印加
するために特別な手段が不要となり、この面からも構成
が簡単化するようになる。
【００４２】ここで、図６には、補助電極膜４１を設け
ることによる効果を、所定サイズのＬＤＭＯＳ４５につ
いて実際に測定した結果が示されている。この図６の横
軸はソース電極膜４０からの補助電極膜４１の延出量を
示し、縦軸はＬＤＭＯＳ４５の耐圧及び絶縁分離トレン
チ２５内の電位差を示すものであり、また、図６中の斜
線帯領域は絶縁分離トレンチ２５の形成領域を示す。こ
の図６からは、補助電極膜４１の延出長を大きくするの
に伴い耐圧が向上することが分かるものであり、本実施
例のように、補助電極膜４１を絶縁分離用トレンチ２５
に上方から臨む位置に配置する構成によれば、十分な耐
圧向上を期待できるものである。
ることによる効果を、所定サイズのＬＤＭＯＳ４５につ
いて実際に測定した結果が示されている。この図６の横
軸はソース電極膜４０からの補助電極膜４１の延出量を
示し、縦軸はＬＤＭＯＳ４５の耐圧及び絶縁分離トレン
チ２５内の電位差を示すものであり、また、図６中の斜
線帯領域は絶縁分離トレンチ２５の形成領域を示す。こ
の図６からは、補助電極膜４１の延出長を大きくするの
に伴い耐圧が向上することが分かるものであり、本実施
例のように、補助電極膜４１を絶縁分離用トレンチ２５
に上方から臨む位置に配置する構成によれば、十分な耐
圧向上を期待できるものである。
【００４３】尚、上記実施例では、補助電極膜４１を絶
縁分離用トレンチ２５に上方から臨むように配置する構
成としたが、上記図６から理解できるように、補助電極
膜４１を絶縁分離用トレンチ２５に近接した位置に配置
すれば耐圧向上効果が得られるから、必ずしも補助電極
膜４１を絶縁分離用トレンチ２５に上方から臨む位置に
配置する必要はないものである。
縁分離用トレンチ２５に上方から臨むように配置する構
成としたが、上記図６から理解できるように、補助電極
膜４１を絶縁分離用トレンチ２５に近接した位置に配置
すれば耐圧向上効果が得られるから、必ずしも補助電極
膜４１を絶縁分離用トレンチ２５に上方から臨む位置に
配置する必要はないものである。
【００４４】また、上記実施例では、ソース拡散層３
２、３３とバッファ領域２８との間に電位差が加えられ
た状態となるドレインセンタータイプのＰチャネル型Ｌ
ＤＭＯＳ４５の場合について述べたが、ドレインセンタ
ータイプのＮチャネル型ＬＤＭＯＳであっても、例えば
ドレインコンタクト層及びバッファ領域にグランド電位
レベルの電圧が印加され、ソース拡散層にマイナス極性
の高電圧が印加されるような使用状態とされた場合に
は、ソース拡散層とバッファ領域との間に大きな電位差
が加えられる状態となるから、斯様なＮチャネル型ＬＤ
ＭＯＳに対しても本実施例のような補助電極膜４１を設
ける構成を同様に適用できるものである。
２、３３とバッファ領域２８との間に電位差が加えられ
た状態となるドレインセンタータイプのＰチャネル型Ｌ
ＤＭＯＳ４５の場合について述べたが、ドレインセンタ
ータイプのＮチャネル型ＬＤＭＯＳであっても、例えば
ドレインコンタクト層及びバッファ領域にグランド電位
レベルの電圧が印加され、ソース拡散層にマイナス極性
の高電圧が印加されるような使用状態とされた場合に
は、ソース拡散層とバッファ領域との間に大きな電位差
が加えられる状態となるから、斯様なＮチャネル型ＬＤ
ＭＯＳに対しても本実施例のような補助電極膜４１を設
ける構成を同様に適用できるものである。
【００４５】（第２の実施の形態）図７には本発明の第
２実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。即ち、この第２実施例
は、本発明をソースセンタータイプのＮチャネル型ＬＤ
ＭＯＳに適用した例を示すものである。図７において、
電界緩和層２９及びＮ−拡散層より成るドリフト層４７
が形成された島状シリコン層２４ａの中心部には、電界
緩和層２９内に達するＰウェル４８ａ及びこのＰウェル
４８ａと連続するように位置されたチャネル形成用のＰ
ウェル４８ｂを備えた二重ウェル４８が形成されてい
る。上記Ｐウェル４８ｂは、Ｎ＋拡散層より成るリング
形状のソース拡散層４９と共に周知の二重拡散技術によ
り形成されるものであり、これにより、そのＰウェル４
８ｂの表面部にリング形状のＮチャネル領域が形成され
る構成となっている。また、Ｐウェル４８ｂの表面側に
おける上記ソース拡散層４９に囲まれた部位には、当該
Ｐウェル４８ｂの電位を取るためのＰ＋拡散層より成る
ソース拡散層５０が形成されている。
２実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。即ち、この第２実施例
は、本発明をソースセンタータイプのＮチャネル型ＬＤ
ＭＯＳに適用した例を示すものである。図７において、
電界緩和層２９及びＮ−拡散層より成るドリフト層４７
が形成された島状シリコン層２４ａの中心部には、電界
緩和層２９内に達するＰウェル４８ａ及びこのＰウェル
４８ａと連続するように位置されたチャネル形成用のＰ
ウェル４８ｂを備えた二重ウェル４８が形成されてい
る。上記Ｐウェル４８ｂは、Ｎ＋拡散層より成るリング
形状のソース拡散層４９と共に周知の二重拡散技術によ
り形成されるものであり、これにより、そのＰウェル４
８ｂの表面部にリング形状のＮチャネル領域が形成され
る構成となっている。また、Ｐウェル４８ｂの表面側に
おける上記ソース拡散層４９に囲まれた部位には、当該
Ｐウェル４８ｂの電位を取るためのＰ＋拡散層より成る
ソース拡散層５０が形成されている。
【００４６】島状シリコン層２４ａには、前記ソース拡
散層４９、５０を包囲した位置（絶縁分離用トレンチ２
５に内側から隣接する位置）に、Ｎ型不純物を拡散した
ディープドレイン領域としてのＮウェル５１が形成され
ており、その表面部には、Ｎ＋拡散層より成るリング形
状のドレインコンタクト層５２が形成されている。ま
た、Ｐウェル４８ｂに形成される前記Ｎチャネル領域と
対応した部分には、ゲート用ポリシリコン膜５３が図示
しないゲート酸化膜（シリコン酸化膜）を介して形成さ
れており、このゲート用ポリシリコン膜５３の形状は、
上記Ｎチャネル領域に対応したリング形状に設定されて
いる。
散層４９、５０を包囲した位置（絶縁分離用トレンチ２
５に内側から隣接する位置）に、Ｎ型不純物を拡散した
ディープドレイン領域としてのＮウェル５１が形成され
ており、その表面部には、Ｎ＋拡散層より成るリング形
状のドレインコンタクト層５２が形成されている。ま
た、Ｐウェル４８ｂに形成される前記Ｎチャネル領域と
対応した部分には、ゲート用ポリシリコン膜５３が図示
しないゲート酸化膜（シリコン酸化膜）を介して形成さ
れており、このゲート用ポリシリコン膜５３の形状は、
上記Ｎチャネル領域に対応したリング形状に設定されて
いる。
【００４７】絶縁膜３９上には、以下に述べるような各
電極膜が第１アルミによって形成される。即ち、ドレイ
ンコンタクト層５２と対応した位置には、当該ドレイン
コンタクト層５２とコンタクトホールを介して電気的に
接続されるドレイン電極膜５４がリング形状に形成され
る。また、絶縁分離用トレンチ２５に上方から臨む位置
には、上記ドレイン電極膜５４から一体に延出された状
態の補助電極膜５５がリング形状に形成される。
電極膜が第１アルミによって形成される。即ち、ドレイ
ンコンタクト層５２と対応した位置には、当該ドレイン
コンタクト層５２とコンタクトホールを介して電気的に
接続されるドレイン電極膜５４がリング形状に形成され
る。また、絶縁分離用トレンチ２５に上方から臨む位置
には、上記ドレイン電極膜５４から一体に延出された状
態の補助電極膜５５がリング形状に形成される。
【００４８】ソース拡散層４９、５０と対応した位置に
は、ソース拡散層４９、５０とコンタクトホールを介し
て電気的に接続されるソース電極膜５６が例えば棒形状
に形成される。また、ゲート用ポリシリコン膜５３と対
応した位置には、当該ゲートポリシリコン膜５３とコン
タクトホールを介して電気的に接続されるゲート電極膜
５７がリング形状に形成される。尚、バッファ領域用コ
ンタクト層３６と対応した位置にはバッファ領域電極膜
４４が形成されるものである。
は、ソース拡散層４９、５０とコンタクトホールを介し
て電気的に接続されるソース電極膜５６が例えば棒形状
に形成される。また、ゲート用ポリシリコン膜５３と対
応した位置には、当該ゲートポリシリコン膜５３とコン
タクトホールを介して電気的に接続されるゲート電極膜
５７がリング形状に形成される。尚、バッファ領域用コ
ンタクト層３６と対応した位置にはバッファ領域電極膜
４４が形成されるものである。
【００４９】以上述べたような構成によって、島状シリ
コン層２４ａ内に、ソース拡散層４９、５０並びにこれ
らソース拡散層４９、５０の周囲に同心状にレイアウト
されたリング形状のドレインコンタクト層５２を備えた
状態のソースセンタータイプのＮチャネル型ＬＤＭＯＳ
５８（本発明でいう横型ＭＯＳＦＥＴに相当）が形成さ
れることになる。
コン層２４ａ内に、ソース拡散層４９、５０並びにこれ
らソース拡散層４９、５０の周囲に同心状にレイアウト
されたリング形状のドレインコンタクト層５２を備えた
状態のソースセンタータイプのＮチャネル型ＬＤＭＯＳ
５８（本発明でいう横型ＭＯＳＦＥＴに相当）が形成さ
れることになる。
【００５０】尚、本実施例の場合、実際の使用状態にお
いては、ドレイン電極膜５４及び補助電極膜５５にプラ
ス極性の電圧が印加されると共に、ソース電極膜５６及
びバッファ領域電極膜４４にグランド電位レベルの電圧
が印加されるものであり、ゲート電極膜５７には所定の
ゲートバイアス電圧が印加されるものである。また、支
持基板２２は、例えばグランド電位レベルとなるように
接続される。
いては、ドレイン電極膜５４及び補助電極膜５５にプラ
ス極性の電圧が印加されると共に、ソース電極膜５６及
びバッファ領域電極膜４４にグランド電位レベルの電圧
が印加されるものであり、ゲート電極膜５７には所定の
ゲートバイアス電圧が印加されるものである。また、支
持基板２２は、例えばグランド電位レベルとなるように
接続される。
【００５１】上記した本実施例によれば、ドレインコン
タクト層５２に対しドレイン電極膜５４を通じてプラス
極性の高電圧を印加した状態で、ゲート用ポリシリコン
膜５３に対しゲート電極膜５７を通じてゲートバイアス
電圧を印加することによって、当該ゲートバイアス電圧
に応じたレベルの電流をドレインコンタクト層５２及び
ソース拡散層４９、５０間に流すことができる。
タクト層５２に対しドレイン電極膜５４を通じてプラス
極性の高電圧を印加した状態で、ゲート用ポリシリコン
膜５３に対しゲート電極膜５７を通じてゲートバイアス
電圧を印加することによって、当該ゲートバイアス電圧
に応じたレベルの電流をドレインコンタクト層５２及び
ソース拡散層４９、５０間に流すことができる。
【００５２】この場合、上記のような高電圧印加状態で
は、ドレインコンタクト層５２と絶縁分離用トレンチ２
５との間に、そのドレインコンタクト層５２とバッファ
領域２８との間に生ずる電位差に起因した電界集中現象
が発生するようになるが、本実施例の構成によれば、絶
縁分離用トレンチ２５上に配置された補助電極膜５５に
対して上記ドレイン電極膜５４と同じレベルの電圧が印
加されるため、その補助電極膜５５によるフィールドプ
レート効果によって、単結晶シリコン層２４の表面での
電界集中部分が、前記第１実施例と同様に絶縁分離用ト
レンチ２５側に移動するようになる。
は、ドレインコンタクト層５２と絶縁分離用トレンチ２
５との間に、そのドレインコンタクト層５２とバッファ
領域２８との間に生ずる電位差に起因した電界集中現象
が発生するようになるが、本実施例の構成によれば、絶
縁分離用トレンチ２５上に配置された補助電極膜５５に
対して上記ドレイン電極膜５４と同じレベルの電圧が印
加されるため、その補助電極膜５５によるフィールドプ
レート効果によって、単結晶シリコン層２４の表面での
電界集中部分が、前記第１実施例と同様に絶縁分離用ト
レンチ２５側に移動するようになる。
【００５３】従って、本実施例の構成によっても、第１
実施例と同様に、単結晶シリコン層２４におけるドレイ
ンコンタクト層５２及び絶縁分離用トレンチ２５間の表
面領域部分に電界が集中する現象が緩和されるようにな
る。このため、ドレインコンタクト層５２及びソース拡
散層４９、５０間に高電圧が印加された状態において
も、上記表面領域でアバランシェ降伏が発生しにくくな
って耐圧が向上するものである。つまり、補助電極膜５
５を設けるだけの簡単な構成によって、耐圧の向上を実
現できるようになるなど、前述した第１実施例と同様の
効果を奏することができる。
実施例と同様に、単結晶シリコン層２４におけるドレイ
ンコンタクト層５２及び絶縁分離用トレンチ２５間の表
面領域部分に電界が集中する現象が緩和されるようにな
る。このため、ドレインコンタクト層５２及びソース拡
散層４９、５０間に高電圧が印加された状態において
も、上記表面領域でアバランシェ降伏が発生しにくくな
って耐圧が向上するものである。つまり、補助電極膜５
５を設けるだけの簡単な構成によって、耐圧の向上を実
現できるようになるなど、前述した第１実施例と同様の
効果を奏することができる。
【００５４】尚、この第２実施例では、補助電極膜５５
を絶縁分離用トレンチ２５に上方から臨むように配置す
る構成としたが、前記第１実施例と同一の理由により、
補助電極膜５５を絶縁分離用トレンチ２５に近接した位
置に配置すれば耐圧向上効果が得られるから、必ずしも
補助電極膜５５を絶縁分離用トレンチ２５に上方から臨
む位置に配置する必要はないものである。
を絶縁分離用トレンチ２５に上方から臨むように配置す
る構成としたが、前記第１実施例と同一の理由により、
補助電極膜５５を絶縁分離用トレンチ２５に近接した位
置に配置すれば耐圧向上効果が得られるから、必ずしも
補助電極膜５５を絶縁分離用トレンチ２５に上方から臨
む位置に配置する必要はないものである。
【００５５】また、上記第２実施例では、ドレインコン
タクト層５２とバッファ領域２８との間に電位差が加え
られた状態となるソースセンタータイプのＮチャネル型
ＬＤＭＯＳ４８の場合について述べたが、ソースセンタ
ータイプのＰチャネル型ＬＤＭＯＳであっても、例えば
ドレインコンタクト層にマイナス極性の高電圧が印加さ
れ、ソース拡散層及びバッファ領域にグランド電位レベ
ルの電圧が印加されるような使用状態とされた場合に
は、ドレインコンタクト層とバッファ領域との間に大き
な電位差が加えられた状態となるから、斯様なＰチャネ
ル型ＬＤＭＯＳに対しても本実施例のような補助電極膜
５５を設ける構成を同様に適用できるものである。
タクト層５２とバッファ領域２８との間に電位差が加え
られた状態となるソースセンタータイプのＮチャネル型
ＬＤＭＯＳ４８の場合について述べたが、ソースセンタ
ータイプのＰチャネル型ＬＤＭＯＳであっても、例えば
ドレインコンタクト層にマイナス極性の高電圧が印加さ
れ、ソース拡散層及びバッファ領域にグランド電位レベ
ルの電圧が印加されるような使用状態とされた場合に
は、ドレインコンタクト層とバッファ領域との間に大き
な電位差が加えられた状態となるから、斯様なＰチャネ
ル型ＬＤＭＯＳに対しても本実施例のような補助電極膜
５５を設ける構成を同様に適用できるものである。
【００５６】（第３の実施の形態）図８及び図９には、
前記第１実施例と同様の効果を奏する本発明の第３実施
例が示されており、以下これについて第１実施例と異な
る部分のみ説明する。即ち、この第３実施例は、第１実
施例と基本的に同一の素子構造（ドレインセンタータイ
プのＰチャネル型ＬＤＭＯＳ）を有するもので、相違点
は、第１アルミより成る補助電極膜５９を、ソース電極
膜４０とは別体に形成した点にある。この場合、上記補
助電極膜５９は、絶縁分離用トレンチ２５に上方から臨
むように配置されたリング形状に形成される。また、こ
の補助電極膜５９には、図示しない配線パターンを通じ
てソース電極膜４０と同等レベルの電圧が印加されるも
のである。
前記第１実施例と同様の効果を奏する本発明の第３実施
例が示されており、以下これについて第１実施例と異な
る部分のみ説明する。即ち、この第３実施例は、第１実
施例と基本的に同一の素子構造（ドレインセンタータイ
プのＰチャネル型ＬＤＭＯＳ）を有するもので、相違点
は、第１アルミより成る補助電極膜５９を、ソース電極
膜４０とは別体に形成した点にある。この場合、上記補
助電極膜５９は、絶縁分離用トレンチ２５に上方から臨
むように配置されたリング形状に形成される。また、こ
の補助電極膜５９には、図示しない配線パターンを通じ
てソース電極膜４０と同等レベルの電圧が印加されるも
のである。
【００５７】この実施例の場合、ソース電極膜４０など
を包囲した形態とされる補助電極膜５９が第１アルミに
よってリング形状に形成されている関係上、そのソース
電極膜４０、ドレイン電極膜４２及びゲート電極膜４３
は、図９に示すように第２アルミを利用して外部に引き
出されるようになっている。具体的には、ソース電極膜
４０は、第２アルミより成るソース配線膜４０ａ、４０
ａにビアホール４０ｂ、４０ｂを介して接続される。ま
た、第１実施例と同様に、ドレイン電極膜４２は、第２
アルミより成るドレイン配線膜４２ａにビアホール４２
ｂを介して接続され、ゲート電極膜４３は、第２アルミ
より成るゲート配線膜４３ａ、４３ａにビアホール４３
ｂ、４３ｂを介して接続されることになる。
を包囲した形態とされる補助電極膜５９が第１アルミに
よってリング形状に形成されている関係上、そのソース
電極膜４０、ドレイン電極膜４２及びゲート電極膜４３
は、図９に示すように第２アルミを利用して外部に引き
出されるようになっている。具体的には、ソース電極膜
４０は、第２アルミより成るソース配線膜４０ａ、４０
ａにビアホール４０ｂ、４０ｂを介して接続される。ま
た、第１実施例と同様に、ドレイン電極膜４２は、第２
アルミより成るドレイン配線膜４２ａにビアホール４２
ｂを介して接続され、ゲート電極膜４３は、第２アルミ
より成るゲート配線膜４３ａ、４３ａにビアホール４３
ｂ、４３ｂを介して接続されることになる。
【００５８】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。第２実施例のようなソースセ
ンタータイプのＬＤＭＯＳに対して、第３実施例と同一
の技術思想、つまり、補助電極膜をドレイン電極膜と別
体に設け、この補助電極膜にドレイン電極膜と同等レベ
ルの電圧を印加する構成を採用することもできる。第１
ないし第３実施例では、何れもディープドレイン構造
（Ｐウェル３４、Ｎウェル５１）を採用したが、このよ
うなディープドレイン構造は必要に応じて設ければ良い
ものである。第１、第３実施例では、リング形状のソー
ス電極膜４０を設け、第２実施例では、同じくリング形
状のドレイン電極膜５４を設ける構成としたが、対応す
るソース拡散層３２、３３及びドレインコンタクト層５
２がリング形状であったとしても、これらソース電極膜
４０及びドレイン電極膜５４は必ずしもリング形状に形
成する必要はないものである。
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。第２実施例のようなソースセ
ンタータイプのＬＤＭＯＳに対して、第３実施例と同一
の技術思想、つまり、補助電極膜をドレイン電極膜と別
体に設け、この補助電極膜にドレイン電極膜と同等レベ
ルの電圧を印加する構成を採用することもできる。第１
ないし第３実施例では、何れもディープドレイン構造
（Ｐウェル３４、Ｎウェル５１）を採用したが、このよ
うなディープドレイン構造は必要に応じて設ければ良い
ものである。第１、第３実施例では、リング形状のソー
ス電極膜４０を設け、第２実施例では、同じくリング形
状のドレイン電極膜５４を設ける構成としたが、対応す
るソース拡散層３２、３３及びドレインコンタクト層５
２がリング形状であったとしても、これらソース電極膜
４０及びドレイン電極膜５４は必ずしもリング形状に形
成する必要はないものである。
【図１】本発明の第１実施例を示すＬＤＭＯＳの模式的
断面図
断面図
【図２】同ＬＤＭＯＳの主要部の第１アルミによる配線
パターンを示す平面レイアウト図
パターンを示す平面レイアウト図
【図３】同ＬＤＭＯＳの主要部の第１アルミ及び第２ア
ルミによる配線パターンを示す平面レイアウト図
ルミによる配線パターンを示す平面レイアウト図
【図４】ＬＤＭＯＳの実際の配置例を示す平面レイアウ
ト図
ト図
【図５】ＬＤＭＯＳ内の電位分布をシミュレーションに
より求めた特性図
より求めた特性図
【図６】耐圧測定結果を示す特性図
【図７】本発明の第２実施例を示すＬＤＭＯＳの模式的
断面図
断面図
【図８】本発明の第３実施例を示すＬＤＭＯＳの模式的
断面図
断面図
【図９】同ＬＤＭＯＳの主要部の第１アルミ及び第２ア
ルミによる配線パターンを示す平面レイアウト図
ルミによる配線パターンを示す平面レイアウト図
【図１０】従来例を示す図１相当図
【図１１】要部の概略的な平面レイアウト図
【図１２】ＬＤＭＯＳ内の電位分布をシミュレーション
により求めた特性図
により求めた特性図
２１はＳＯＩ基板（半導体基板）、２２は支持基板、２
３はシリコン酸化膜、２４は単結晶シリコン層、２４ａ
は島状シリコン層（島状領域）、２５は絶縁分離用トレ
ンチ、２８はバッファ領域、３０はドリフト層、３２、
３３はソース拡散層、３５はドレインコンタクト層、３
６はバッファ領域用コンタクト層、３８はゲート用ポリ
シリコン膜、３９は絶縁膜、４０はソース電極膜、４１
は補助電極膜、４２はドレイン電極膜、４３はゲート電
極膜、４４はバッファ領域電極膜、４５はＬＤＭＯＳ
（横型ＭＯＳＦＥＴ）、４７はドリフト層、４９、５０
はソース拡散層、５２はドレインコンタクト層、５３は
ゲート用ポリシリコン膜、５４はドレイン電極膜、５５
は補助電極膜、５６はソース電極膜、５７はゲート電極
膜、５８はＬＤＭＯＳ（横型ＭＯＳＦＥＴ）、５９は補
助電極膜を示す。
３はシリコン酸化膜、２４は単結晶シリコン層、２４ａ
は島状シリコン層（島状領域）、２５は絶縁分離用トレ
ンチ、２８はバッファ領域、３０はドリフト層、３２、
３３はソース拡散層、３５はドレインコンタクト層、３
６はバッファ領域用コンタクト層、３８はゲート用ポリ
シリコン膜、３９は絶縁膜、４０はソース電極膜、４１
は補助電極膜、４２はドレイン電極膜、４３はゲート電
極膜、４４はバッファ領域電極膜、４５はＬＤＭＯＳ
（横型ＭＯＳＦＥＴ）、４７はドリフト層、４９、５０
はソース拡散層、５２はドレインコンタクト層、５３は
ゲート用ポリシリコン膜、５４はドレイン電極膜、５５
は補助電極膜、５６はソース電極膜、５７はゲート電極
膜、５８はＬＤＭＯＳ（横型ＭＯＳＦＥＴ）、５９は補
助電極膜を示す。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 伊藤 裕康
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(56)参考文献 特開 平９−120995（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/76
H01L 29/786
H01L 27/06 301
Claims (6)
- 【請求項１】 半導体基板（２１）にリング形状の絶縁
分離用トレンチ（２５）により囲まれた島状領域（２４
ａ）を形成し、その島状領域（２４ａ）内に、ドレイン
コンタクト層（３５）並びにこのドレインコンタクト層
（３５）の周囲に同心状にレイアウトされたリング形状
のソース拡散層（３２、３３）を備えた横型ＭＯＳＦＥ
Ｔ（４５）を形成すると共に、 前記半導体基板（２１）における前記トレンチ（２５）
に囲まれた島状領域（２４ａ）の外側の領域であって、
当該トレンチ（２５）と隣接する他の島状領域のための
トレンチとに挟まれた領域に他の素子形成領域との間の
電気的な干渉を防止するためのバッファ領域（２８）を
形成して成る半導体装置において、 前記半導体基板（２１）上に絶縁膜（３９）を介して設
けられ、前記ソース拡散層（３２、３３）と対応した位
置に当該ソース拡散層（３２、３３）と電気的に接続さ
れた状態で形成されるソース電極膜（４０）と、 前記半導体基板（２１）上における前記ソース電極膜
（４０）の外周側部位に絶縁膜（３９）を介して設けら
れ、前記ソース拡散層（３２、３３）及び絶縁分離用ト
レンチ（２５）間の表面領域部分に電界が集中する現象
を緩和できる位置である前記絶縁分離用トレンチ（２
５）に上方から臨む位置または当該位置の近傍位置に当
該トレンチ（２５）の形状に対応したリング形状で配置
される補助電極膜（４１）とを備え、 前記補助電極膜（４１）に対して前記ソース電極膜（４
０）と同等レベルの電圧を印加する構成としたことを特
徴とする構成としたことを特徴とする半導体装置。 - 【請求項２】 前記補助電極膜（４１）は、前記ソース
電極膜（４０）と一体に形成されたものであることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ソース電極膜（４０）は、前記ソー
ス拡散層（３２、３３）の形状に対応したリング形状に
形成されることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項４】 半導体基板（２１）にリング形状の絶縁
分離用トレンチ（２５）により囲まれた島状領域（２４
ａ）を形成し、その島状領域（２４ａ）内に、ソース拡
散層（４９、５０）並びにこのソース拡散層（４９、５
０）の周囲に同心状にレイアウトされたリング形状のド
レインコンタクト層（５２）を備えた横型ＭＯＳＦＥＴ
（５８）を形成すると共に、 前記半導体基板（２１）における前記トレンチ（２５）
に囲まれた島状領域（２４ａ）の外側の領域であって、
当該トレンチ（２５）と隣接する他の島状領域のための
トレンチとに挟まれた領域に他の素子形成領域との間の
電気的な干渉を防止するためのバッファ領域（２８）を
形成して成る半導体装置において、 前記半導体基板（２１）上に絶縁膜（３９）を介して設
けられ、前記ドレインコンタクト層（５２）と対応した
位置に当該ドレインコンタクト層（５２）と電気的に接
続された状態で形成されるドレイン電極膜（５４）と、 前記半導体基板（２１）上における前記ドレイン電極膜
（５４）の外周側部位に絶縁膜（３９）を介して設けら
れ、前記ソース拡散層（３２、３３）及び絶縁分離用ト
レンチ（２５）間の表面領域部分に電界が集中する現象
を緩和できる位置である前記絶縁分離用トレンチ（２
５）に上方から臨む位置または当該位置の近傍位置に当
該トレンチ（２５）の形状に対応したリング形状で配置
される補助電極膜（５５）とを備え、 前記補助電極膜（５５）に対して前記ドレイン電極膜
（５４）と同等レベルの電圧を印加する構成としたこと
を特徴とする半導体装置。 - 【請求項５】 前記補助電極膜（５５）は、前記ドレイ
ン電極膜（５４）と一体に形成されたものであることを
特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記ドレイン電極膜（５４）は、前記ド
レインコンタクト層（５２）の形状に対応したリング形
状に形成されることを特徴とする請求項４または５記載
の半導体装置。
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