JP2002353444A

JP2002353444A - 半導体装置

Info

Publication number: JP2002353444A
Application number: JP2001159175A
Authority: JP
Inventors: Reiko Hiruta; 玲子蛭田; Naoto Fujishima; 直人藤島; Hideaki Teranishi; 秀明寺西; Hajime Tada; 元多田; Takashi Saito; 俊斎藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-05-28
Filing date: 2001-05-28
Publication date: 2002-12-06

Abstract

(57)【要約】【課題】腐食を防止し、経時的な耐圧低下とオン電流低
下を抑制し、前記の要求寿命を満足する、高い信頼性の
パッシベーション膜を有する半導体装置を提供するこ
と。【解決手段】高耐圧横形ＭＩＳＦＥＴ素子を形成した半
導体装置において、フィールドプレートＦＰ２、ＦＰ３
上を被覆するＳｉＮ系絶縁膜のパッシベーション膜１４
の膜厚Ｔｐを１．５μｍから４μｍとすることで、フィ
ールドプレートの腐食を防止し、耐圧低下とオン電流低
下を抑制し、要求寿命である１０万時間を満足する半導
体装置とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング電源
用，ＡＣアダプタ用，モーター駆動用或いは蛍光灯イン
バータ駆動用などの高耐圧パワー半導体装置に関する。

【０００２】

【従来の技術】例えば、商用１００〜２００Ｖで駆動す
るスイッチング電源用パワーＩＣは、トランスを駆動す
るために、７００Ｖ以上の素子耐圧が要求されている。
同一チップ内での制御回路部との集積化を容易とするた
め、図１４に示すような高耐圧横形ＭＩＳＦＥＴ素子
（ＲＥＳＵＲＦＬＤＭＯＳ）が必要である。

【０００３】この高耐圧横形ＭＩＳＦＥＴ素子は設計耐
圧７００Ｖ素子で、１２０Ωｃｍの高抵抗Ｐ型半導体基
板１の主面側に形成されたＰ型のチャネル領域（Ｐウェ
ル，ＭＩＳＦＥＴ素子のボディ）２と、このチャネル領
域２内の主面側に形成されたＮ+ のソース領域３及びＰ
⁺の基板コンタクト４と、Ｐ型半導体基板１の主面側で
チャネル領域２から比較的低濃度のＮ型ドレイン・ドリ
フト領域５を介して離隔したＮ+ のドレイン領域６と、
チャネル領域２をゲート絶縁膜７を介してバックゲート
とすると共に、ドレイン・ドリフト領域５の主面上に選
択的に形成された熱酸化膜（フィールド酸化膜）８上で
ドレイン側に向けて張り出してなるゲート電極層９と、
ゲート電極層９の上に形成された層間絶縁膜１０を介し
て基板コンタクト４及びソース領域３に導電接触するソ
ース電極層１１と、ドレイン領域６に導電接触すると共
に、層間絶縁膜１０の上でソース側に向けて張り出して
なるドレイン電極層１２と、層間絶縁膜１０の上でドレ
イン側に向けてゲート電極層９よりも張り出し、コンタ
クトホール１３ａを介してこのゲート電極層９に導電接
触するフィールドプレート１３と、ソース電極層１１、
ドレイン電極層１２及びフィールドプレート１３の上に
形成されたパッシベーション膜（保護膜，窒化膜）１４
と、このパッシベーション膜１４を被覆する外囲器のモ
ールド樹脂（エポキシ系樹脂など）１５とを有する。

【０００４】

【発明が解決しようとする課題】２００Ｖ程度の素子に
適用する１μｍ程度の膜厚の窒化膜を、パッシベーショ
ン膜１４として、７００Ｖ程度の高耐圧素子に適用する
と、耐圧が経時的に低下の傾向を示す。この耐圧の低下
は、モールド樹脂に含まれているイオンが、印加電圧に
より、モールド樹脂１５とパッシベーション膜１４の界
面に集積し、このイオンで、ソース・ドレイン間にでき
る等電位分布を歪めて、電界集中を起こすと推測され
る。

【０００５】ソース・ドレイン間に順方向電圧を印加し
た状態では、この電界集中箇所はチャネル側のドレイン
・ドリフト領域５に生じて、臨界電界強度に達して耐圧
低下を招く。さらに、ゲート絶縁膜７にプラスの電荷が
蓄積されるとゲートしきい値電圧が低下し、チャネル性
リーク電流が増大し、極端な場合はオン状態となってし
まう。また、前記のイオンが、パッシベーション膜１４
を可動して、Ａｌなどで形成されるドレイン電極層１２
に達して、このＡｌと反応して、ドレイン電極層１２を
腐食させる場合がある。この腐食は、長時間の実使用状
態や、下記のＰＣＢＴ（ＰｒｅｓｓｕｒｅＣｏｏｋｅ
ｒＢｉａｓＴｅｓｔ）や後述するＴＨＢ（Ｔｅｍｐ
ｅｒａｔｕｒｅＨｕｍｉｄｉｔｙＢｉａｓＴｅｓ
ｔ）などの過酷な信頼性試験で、前記の１μｍ程度の膜
厚のパッシベーション膜１４が絶縁破壊した場合に起こ
る。

【０００６】このような耐圧が低下したり、腐食が起こ
る現象は、従来の２００Ｖ程度の中耐圧素子までは、顕
著に現れなかったが、７００Ｖ程度の高耐圧素子では、
この現象が顕著になり、その結果、実使用上で最も過酷
とされる状態を模擬した高温・高湿・高圧・高電圧印加
試験（ＰＣＢＴ：８５℃加熱、相対湿度８５％、１．２
×９．８Ｐａ、７００Ｖ印加）から推定される寿命が大
幅に短くなり、これらの高耐圧素子に要求される１０万
時間の要求寿命を満足すことができない。

【０００７】また、長時間のＰＣＢＴなどの試験を実施
した素子において、ゲート信号を入力し、オン状態とし
た場合では、前記の電界集中箇所が、ドレイン側のドレ
イン・ドリフト領域５に生じて、この箇所が空乏化し、
ドレイン・ドリフト領域５の電路断面が狭窄して、オン
抵抗が増大し、オン電流の低下を招き、所定の電流を通
電できなくなる現象がある。このオン抵抗が増大し、オ
ン電流が低下する現象は、シャープ技報第２０号昭
和５６年３月号ｐｐ５７−６２に開示されている。

【０００８】前記のように、ドレイン電極層１２が腐食
を起こす程になると、耐圧とオン電流は、著しく低下す
るのは勿論である。この発明の目的は、前記の課題を解
決して、腐食を防止し、経時的な耐圧低下とオン電流低
下を抑制し、前記の要求寿命を満足する、高い信頼性の
パッシベーション膜を有する半導体装置を提供すること
にある。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
めに、第１導電型基板の主面側に形成された第１導電型
のチャネル領域と、このチャネル領域内の主面側に形成
された第２導電型のソース領域と、前記第１導電型基板
の主面側で前記チャネル領域から第２導電型のドレイン
・ドリフト領域を介して離隔した第２導電型のドレイン
領域と、前記ドレイン領域に導電接続するドレイン電極
層と、前記チャネル領域をゲート絶縁膜を介してバック
ゲートとすると共に、前記ドレイン・ドリフト領域の主
面上に形成された第１の絶縁膜上でドレイン側に向けて
張り出てなるゲート電極層と、前記チャネル領域及び前
記ソース領域に導電接続するソース電極層と、前記第１
の絶縁膜上と前記ソース領域上と前記ドレイン領域上と
を被覆する層間絶縁膜と、該層間絶縁膜上と前記ソース
電極層上と前記ドレイン電極上とを被覆する保護膜と、
該保護膜上を被覆する樹脂被覆層とを備えた高耐圧横型
ＭＩＳＦＥＴ素子を有する半導体装置であって、前記保
護膜が、ＳｉＮ系絶縁膜で形成され、層間絶縁膜直上の
前記保護膜の膜厚が、１．５μｍ以上で、４μｍ以下で
ある構成とする。

【００１０】また、前記ゲート電極層と導電接続し、前
記層間絶縁膜上で、前記ゲート電極層よりドレイン側に
向けて張り出した第１のフィールドプレートを有すると
よい。また、前記ソース電極層と導電接続し、前記層間
絶縁膜上に形成された第２の層間絶縁膜上で、前記ゲー
ト電極層よりドレイン側に向けて張り出した第２のフィ
ールドプレートと、前記ドレイン電極層と導電接続し、
前記第２の層間絶縁膜上で、前記ドレイン電極層よりゲ
ート側に向けて張り出した第３のフィールドプレートと
を有するとよい。

【００１１】また、前記ドレイン・ドリフト領域の表面
層に形成された第１導電型のトップ領域を有するとよ
い。また、前記ドレイン領域が表面層で形成され、前記
ドレイン・ドリフト領域と接し、該ドレイン・ドリフト
領域より深く形成され、該ドレイン・ドリフト領域より
不純物濃度が高い、第２導電型の第２のドレイン・ドリ
フト領域を有するとよい。

【００１２】前記のように、１．５μｍから４μｍの膜
厚を有するＳｉＮ系パッシベーション膜を設けること
で、モールド樹脂から不純物イオンの蓄積を抑制させ
て、耐圧を維持し、低オン抵抗化を行うとともに、耐圧
・電流の安定性が確保できる。これにより、パッシベー
ション膜は、本来の機能を満足しうるものであり、チャ
ネル性リーク電流と腐食を防止し、耐圧およびオン電流
に対する寿命が飛躍的に拡大する。

【００１３】

【発明の実施の形態】以下に本発明の実施例を添付図面
に基づいて説明する。なお、以下でＮ（ｎ）又はＰ
（ｐ）を冠記した層や領域は、それぞれ電子又は正孔を
多数キャリアとする層や領域を意味する。また、上付き
文字＋は比較的高不純物濃度、上付き文字−は比較的低
不純物濃度を意味する。

【００１４】図１は、この発明の第１実施例の半導体装
置の要部断面図である。この高耐圧横形ＭＩＳＦＥＴ素
子は設計耐圧（降伏ドレイン電圧）７００Ｖ素子で、１
２０Ωｃｍの高抵抗Ｐ型半導体基板１と、Ｐ型半導体基
板１の主面側に形成された表面濃度５×１０¹⁶／ｃｍ³
で拡散深さ４μｍのＰ型のチャネル領域（Ｐウェル）２
と、このチャネル領域２内の主面側に形成されたＮ⁺の
ソース領域３及びＰ⁺の基板コンタクト４と、Ｐ型半導
体基板１の主面側に形成された表面濃度０．５×１０¹⁶
／ｃｍ³で拡散深さ４μｍのＮ型ドレイン・ドリフト領
域５と、Ｐ型半導体基板１の主面側でチャネル領域２か
らＮ型ドレイン・ドリフト領域５を介して離隔したＮ⁺
のドレイン領域６と、チャネル領域２をゲート絶縁膜７
を介してバックゲートとすると共に、ドレイン・ドリフ
ト領域５の主面上に選択的に形成された熱酸化膜（フィ
ールド酸化膜，膜厚０．６μｍ）８上でドレイン側に向
けて張り出してなるゲート電極層９と、ゲート電極層９
の上に形成された層間絶縁膜（膜厚４．４μｍ）１０を
介して基板コンタクト４及びソース領域５に導電接触す
るソース電極層１１と、層間絶縁膜１０の上でドレイン
側に向けてゲート電極層９よりも張り出し、ビアホール
ｈを介してこのゲート電極層９に導電接触するフィール
ドプレートＦＰ１と、ドレイン領域６に導電接触すると
共に、層間絶縁膜１０の上でソース側に向けて張り出し
てなるドレイン電極層１２と、ドレイン電極層１２，ソ
ース電極層１１及びに第１のフィールドプレートＦＰ１
の上に第２の層間絶縁膜２５を介して、ソース電極層１
１とコンタクトホールｈ１を介して導電接触する第２の
フィールドプレートＦＰ２と、ドレイン電極層１２とコ
ンタクトホールｈ２を介して導電接触する第３のフィー
ルドプレートＦＰ３を形成し、第２のフィールドプレー
トＦＰ２と第３のフィールドプレートＦＰ３及び第２の
層間絶縁膜２５の上に形成されたパシベーション膜（保
護膜）１４と、このパシベーション膜１４を被覆する外
囲器のモールド樹脂１５とを有して成る。

【００１５】ドレイン・ドリフト長Ｌｄは６０μｍ、絶
縁膜８と層間絶縁膜１０の膜厚総和Ｔｏｘは５μｍ、フ
ィールドプレートＦＰ１の絶縁膜８上での張り出し長さ
Ｍｃは１８μｍ、ドレイン電極層１２の層間絶縁膜１０
上での張り出し長さＭｄは２７μｍ、間空き間隔Ｗｇは
１５μｍである。前記のフィールドプレートＦＰ２，Ｆ
Ｐ３は、第２層目のメタル層として形成されているが、
第２のフィールドプレートＦＰ２は第１のフィールドプ
レートＦＰ１よりもドレイン側に向けて張り出ており、
前記したように、ビアホールｈ1を介して第１のフィー
ルドプレートＦＰ１に導電接続していると共に、第３の
フィールドプレートＦＰ３はドレイン電極層１２よりも
チャネルに向けて張り出ており、前記したように、ビア
ホールｈ2 を介してドレイン電極層１２に導電接続して
いる。フィールドプレートＦＰ２，ＦＰ３はアルミニウ
ム等の第２層目のメタル層である。フィールドプレート
ＦＰ２，ＦＰ３下の総絶縁膜の膜厚を４．４μｍ、第１
層目の層間絶縁膜１０の膜厚を１．３μｍとし、第２の
層間絶縁膜２５の膜厚は２．５μｍとする。第１のフィ
ールドプレートＦＰ１の張り出し長さＭｃ１は専らゲー
ト電極層９の張り出し先端での電界集中を緩和する意義
があり、ドレイン電極層１２の張り出し長さＭｄ１は専
らドレイン領域６端での電界集中を緩和する意義があ
る。Ｍｃ１は１２μｍと、Ｍｄ１は１０μｍとしてあ
る。第２のフィールドプレートＦＰ２の張り出し長さＭ
ｃ２は１８μｍとし、第３のフィールドプレートＦＰ３
の張り出し長さＭｄ２は２７μｍとしてある。

【００１６】前記のパッシベーション膜は、プラズマＣ
ＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉ
ｔｉｏｎ）法を用いて、ＳｉＮ系絶縁膜で形成し、その
膜厚Ｔｐを１．５μｍから４μｍとする。ＳｉＮ系絶縁
膜とは、Ｓｉ_xＮ_Y絶縁膜であり、その一つがＳｉ₃Ｎ
₄絶縁膜である。この膜は絶縁性であることは勿論であ
る。

【００１７】このように、本例では、多重フィールドプ
レート張り出し構造となっているので、最上層のフィー
ルドプレートＦＰ２，ＦＰ３直下の総絶縁膜の膜厚を複
数の層間絶縁膜１０，２５を利用して必然的に厚く形成
できるので、経時的な耐圧低下と経時的なオン電流の低
下を共に抑制できる。また、前記のパッシベーション膜
を、１．５μｍから４μｍの膜厚のＳｉＮ系絶縁膜で形
成することで、後述するように、１０万時間の要求寿命
を満足させることができる。また、第２の層間絶縁膜２
５を厚く形成することにより、第１の層間絶縁膜１０の
膜厚を比較的薄く形成できるため、半導体基板１の別の
領域に形成される制御回路部のコンタクトホールの開口
サイズを２μｍ以下にでき、制御回路部の面積を７０％
以下に縮小できる。

【００１８】本発明の半導体装置では、長時間の責務に
晒されても、最大電界強度となる箇所が、熱酸化膜８と
の界面で、フィールドプレートＰＦ２の先端Ｂ点やフィ
ールドプレートＦＰ３の先端Ｃ点ではなく、高抵抗Ｐ型
半導体基板１とＮ型ドレイン・ドリフト領域５のｐｎ接
合面で、Ｎ⁺のドレイン領域６直下にあるＡ点である。

【００１９】このように半導体内部であるＡ点で、最大
電界強度が発生することで、モールド樹脂１５とパッシ
ベーション膜１４の界面に蓄積する可動イオンの影響を
小さくすることができる。また、ＦＰ２とＦＰ３の間隔
Ｗｇ、ＰＦ１、ＰＦ２およびＰＦ３などを最適化するこ
とで、Ｂ点、Ｃ点での電界強度を緩和することができ
る。

【００２０】図２は、図１の半導体装置の信頼性試験し
た場合の判定基準を示す図である。縦軸は、耐圧やオン
電流の特性値を初期値で規格化した値であり、横軸は、
累積時間を示す。特性値が初期値の９０％となった時点
で故障（不良）と判断し、その時点の累積時間を故障時
間と定義する。図３は、図１の半導体装置の信頼性試験
の結果を示す図で、累積故障率と累積時間をワイブルチ
ャートにプロットした図である。信頼性試験は、高温・
高湿・高圧・高電圧印加試験であるＰＣＢＴと、高温・
高湿・高電圧印加試験であるＴＨＢの２種類で行った。
ＰＣＢＴの条件は、１１０℃、相対湿度８５％、１．２
気圧、７００Ｖ印加である。また、ＴＨＢの条件は、８
５℃と１００℃，相対湿度８５％，７００Ｖ印加であ
る。

【００２１】供試品は、図１の半導体装置で、パッシベ
ーション膜１４として、Ｓｉ_xＮ_y絶縁膜（ここでは、
Ｓｉ₃Ｎ₄絶縁膜）で形成し、その膜厚Ｔｐは１．５μ
ｍ、２μｍ，２．５μｍ，３μｍ，３．５μｍ，４μｍ
であり、比較品として、膜厚Ｔｐを０．５μｍ，１μ
ｍ，４．５μｍ，５μｍを加えた。供試品の個数は、各
１１個である。

【００２２】試験時間は２０００時間であり、この時間
では、耐圧特性に関して、ＰＣＢＴで膜厚が２．０μｍ
以上の供試品が、またＴＨＢで膜厚Ｔｐが１．５μｍ以
上の供試品では故障が発生していない。従って、プロッ
トできたのは、ＰＣＢＴで、膜厚Ｔｐが０．５μｍ（Ｎ
ｏ１）、１．０μｍ（Ｎｏ２）の比較品と、１．５μｍ
（Ｎｏ３）の本発明品であり、ＴＨＢでは膜厚１．０μ
ｍ、温度１００℃（Ｎｏ４）、０．５μｍ、８５℃（Ｎ
ｏ５）、１．０μｍ、８５℃（Ｎｏ６）の比較品のみで
ある。

【００２３】また、評価特性としては、耐圧（アバラン
シェ電圧のこと）であり、判定基準は図２に示した通り
である。図４は、図３の累積故障率が１％になる時間
（寿命Ｌ）と、温度の逆数の関係を示す図である。この
寿命Ｌと温度の関係は、アレニウスの式が適用できるも
のとした。また、温度は絶対温度（Ｋ）である。

【００２４】ＴＨＢで温度を１００℃，８５℃のデータ
（Ｎｏ４とＮｏ６）から、傾きを出し、この傾きにＰＣ
ＢＴの場合にも当てはまるものとした。この傾きから求
めた活性化エネルギーＥa は、１．０２ｅＶである。図
４から、膜厚Ｔｐが厚くなると、ＰＣＢＴもＴＨＢとも
寿命Ｌが伸びることが分かる。また、ＴＨＢよりＰＣＢ
Ｔの方が、過酷な条件の試験であることが分かる。ま
た、この過酷なＰＣＢＴでも、１．５μｍの膜厚のもの
は、温度４０℃の実使用状態での耐圧特性に関して、要
求寿命である１０万時間を満足していることが分かる。

【００２５】図５は、図４のＰＣＢＴでの寿命Ｌと膜厚
Ｔｐの関係を示した図である。当然のことながら１．５
μｍの膜厚以上で、寿命Ｌが１０万時間以上となる。こ
のことから、パッシベーション膜１４の膜厚Ｔｐは１．
５μｍ以上とすると要求寿命の１０万時間を満足するこ
とができる。図６は、オン電流と膜厚Ｔｐの関係を示
す。前記のＰＣＢＴ（１１０℃）で、２０００時間を経
過した時点での規格化したオン電流の平均値を示したも
のである。膜厚４μｍ品を超えると、この平均値は０．
９より小さく、大幅に低下する。また、図示しないが、
この膜厚４μｍ品で、最初に故障した時間（規格化した
オン電流が０．９９となる時間）は２００時間であり、
前記した耐圧での寿命を推定する方法で、オン電流につ
いても寿命を推定した結果、パッシベーション膜１４が
４μｍ以下で、要求寿命である１０万時間を満足してい
ることが分かった。

【００２６】このオン電流が低下するメカニズムは、パ
ッシベーション膜１４の膜厚Ｔｐが厚くなると、モール
ド樹脂１５とパッシベーション膜１４の界面に集まって
来た可動イオンが、パッシベション膜１４を介して中和
される速度が遅くなり、その結果、パッシベーション膜
１４の界面の可動イオンの蓄積量が多くなり、その蓄積
した可動イオンの影響で、Ｎ型ドレイン・ドリフト領域
のドレイン側で空乏化し、オン抵抗を増大させるためと
推測される。

【００２７】前記のことから、パッシベーション膜１４
をＳｉＮ系絶縁膜で形成し、その膜厚Ｔｐを１．５μｍ
以上とすることで、耐圧の低下が防止され、膜厚Ｔｐを
４μｍ以下とすることで、オン電流の低下が防止され、
要求寿命である１０万時間を満足させることができる。
これは、モールド樹脂１５からパッシベーション膜１４
との界面に蓄積するイオンが少なく、ドレイン電極層１
２と接続する第２層目のメタルであるフィールドプレー
トＦＰ３に、腐食が発生しないことを示している。

【００２８】また、第１実施例では７００Ｖ素子を例に
して説明したが、このパッシベーション膜１４の膜厚Ｔ
ｐの範囲は、３５０Ｖクラスから１２００Ｖクラスの素
子にも適用できる。図７は、この発明の第２実施例の半
導体装置の要部断面図である。図１との違いは、図１か
ら、フィールドプレートＰＦ１，ＰＦ２，ＰＦ３と第２
の層間絶縁膜２５を削除し、ゲート電極層９をドレイン
側に延ばした点である。

【００２９】この場合も、パッシベーション膜１４をＳ
ｉＮ系絶縁膜で形成し、その膜厚Ｔｐを１．５μｍから
４μｍの範囲にすることで図１と同様の効果が得られ
る。図８は、この発明の第３実施例の半導体装置の要部
断面図である。図１との違いは、図１から、フィールド
プレートＰＦ２，ＰＦ３と第２の層間絶縁膜２５を削除
した点である。

【００３０】この場合も、パッシベーション膜１４をＳ
ｉＮ系絶縁膜で形成し、その膜厚Ｔｐを１．５μｍから
４μｍの範囲にすることで図１と同様の効果が得られ
る。図９は、この発明の第４実施例の半導体装置の要部
断面図である。図８との違いは、ｎ型ドレイン・ドリフ
ト領域５の表面層にｐ型トップ領域２０を形成し、Ｎ型
ドレイン・ドリフト領域５が高濃度になった場合でも耐
圧を維持しやすくした点である。

【００３１】この場合も、パッシベーション膜１４をＳ
ｉＮ系絶縁膜で形成し、その膜厚Ｔｐを１．５μｍから
４μｍの範囲にすることで図１と同様の効果が得られ
る。図１０は、この発明の第５実施例の半導体装置の要
部断面図である。図８との違いは、フィールドプレート
ＦＰ１が、ゲート電極層９ではなしにソース電極層１１
に導電接続している点である。

【００３２】この場合も、パッシベーション膜１４をＳ
ｉＮ系絶縁膜で形成し、その膜厚Ｔｐを１．５μｍから
４μｍの範囲にすることで図１と同様の効果が得られ
る。また、図９で示したｐ型トップ領域を形成すること
もできる。図１１は、この発明の第６実施例の半導体装
置の要部断面図である。図１０との違いは、ドレイン領
域６の直下および近傍に、Ｎ型ウェル１より不純物濃度
が高いＮ型ウェル（Ｎ型ウェル２）１７を形成し、図１
０よりさらに耐圧安定性の向上とオン抵抗の低減を図っ
た点である。

【００３３】また、第１実施例ないし第４実施例におい
ても、本実施例のＮ型ウェル１７を形成し、より耐圧安
定性の向上とオン抵抗の低減を図ることができる。この
場合も、パッシベーション膜１４をＳｉＮ系絶縁膜で形
成し、その膜厚Ｔｐを１．５μｍから４μｍの範囲にす
ることで図１と同様の効果が得られる。図１２は、この
発明の第７実施例の半導体装置の要部断面図である。

【００３４】図１との違いは、フィールドプレートＦＰ
２が、フィールドプレートＦＰ１に導電接続している点
である。この場合も、パッシベーション膜１４をＳｉＮ
系絶縁膜で形成し、その膜厚Ｔｐを１．５μｍから４μ
ｍの範囲にすることで図１と同様の効果が得られる。図
１３は、この発明の第８実施例の半導体装置の要部断面
図である。

【００３５】図１との違いは、ドレイン領域６の直下お
よび近傍に、Ｎ型ウェル１より不純物濃度が高いＮ型ウ
ェル（Ｎ型ウェル２）１７を形成し、図１２よりさらに
耐圧安定性の向上とオン抵抗の低減を図った点である。
この場合も、パッシベーション膜１４をＳｉＮ系絶縁膜
で形成し、その膜厚Ｔｐを１．５μｍから４μｍの範囲
にすることで図１と同様の効果が得られる。

【００３６】

【発明の効果】この発明によれば、３５０Ｖ〜１２００
Ｖの高耐圧横形ＭＩＳＦＥＴ素子を有する半導体装置
で、ゲート電極層、ドレイン電極層又はその上層のフィ
ールドプレートを形成した半導体装置において、パッシ
ベーション膜をＳｉＮ系絶縁膜で形成し、その膜厚を
１．５μｍから４μｍの範囲にすることにより、モール
ド樹脂の可動イオンがパッシベーション膜との界面に蓄
積する現象が抑制され、この可動イオンによるドレイン
電極層の腐食が防止され、経時的な耐圧低下とオン電流
の低下を抑制できて、要求寿命を満たす長寿命の半導体
装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例の半導体装置の要部断面
図

【図２】図１の半導体装置の信頼性試験した場合の判定
基準を示す図

【図３】図１の半導体装置の信頼性試験の結果を示す図
で、累積故障率と累積時間をワイブルチャートにプロッ
トした図

【図４】図３の累積故障率が、１％になる時間（寿命
Ｌ）と、温度の逆数の関係を示す図

【図５】図４のＰＣＢＴでの寿命Ｌと膜厚Ｔｐの関係を
示した図

【図６】オン電流と膜厚Ｔｐの関係を示す図

【図７】この発明の第２実施例の半導体装置の要部断面
図

【図８】この発明の第３実施例の半導体装置の要部断面
図

【図９】この発明の第４実施例の半導体装置の要部断面
図

【図１０】この発明の第５実施例の半導体装置の要部断
面図

【図１１】この発明の第６実施例の半導体装置の要部断
面図

【図１２】この発明の第７実施例の半導体装置の要部断
面図

【図１３】この発明の第８実施例の半導体装置の要部断
面図

【図１４】従来の高耐圧横形ＭＩＳＦＥＴ素子を形成し
た半導体装置の要部断面図

【符号の説明】

１高抵抗Ｐ型半導体基板２Ｐ型のチャネル領域（Ｐウェル）３Ｎ⁺のソース領域４Ｐ⁺の基板コンタクト５Ｎ型ドレイン・ドリフト領域６Ｎ⁺のドレイン領域７ゲート絶縁膜８熱酸化膜（フィールド酸化膜）９ゲート電極層１０層間絶縁膜（第１の層間絶縁膜）１１ソース電極層１２ドレイン電極層１４パッシベーション膜（保護膜）１５外周器のモールド樹脂１７Ｎ型ウェル２０Ｐ型トップ層２５第２の層間絶縁膜ＦＰ１、ＦＰ２、ＦＰ３フィールドプレート

───────────────────────────────────────────────────── フロントページの続き (72)発明者寺西秀明神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (72)発明者多田元神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (72)発明者斎藤俊神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内Ｆターム(参考） 5F140 AA00 AA24 AA25 AA30 BA01 BD18 BF42 BH13 BH15 BH17 BH30 BH41 BH49 CC01 CC08 CC13 CD09

Claims

【特許請求の範囲】

【請求項１】第１導電型基板の主面側に形成された第１
導電型のチャネル領域と、このチャネル領域内の主面側
に形成された第２導電型のソース領域と、前記第１導電
型基板の主面側で前記チャネル領域から第２導電型のド
レイン・ドリフト領域を介して離隔した第２導電型のド
レイン領域と、前記ドレイン領域に導電接続するドレイ
ン電極層と、前記チャネル領域をゲート絶縁膜を介して
バックゲートとすると共に、前記ドレイン・ドリフト領
域の主面上に形成された第１の絶縁膜上でドレイン側に
向けて張り出てなるゲート電極層と、前記チャネル領域
及び前記ソース領域に導電接続するソース電極層と、前
記第１の絶縁膜上と前記ソース領域上と前記ドレイン領
域上とを被覆する層間絶縁膜と、該層間絶縁膜上と前記
ソース電極層上と前記ドレイン電極上とを被覆する保護
膜と、該保護膜上を被覆する樹脂被覆層とを備えた高耐
圧横型ＭＩＳＦＥＴ素子を有する半導体装置であって、前記保護膜が、ＳｉＮ系絶縁膜で形成され、層間絶縁膜
直上の前記保護膜の膜厚が、１．５μｍ以上で、４μｍ
以下であることを特徴とする半導体装置。
【請求項２】前記ゲート電極層と導電接続し、前記層間
絶縁膜上で、前記ゲート電極層よりドレイン側に向けて
張り出した第１のフィールドプレートを有することを特
徴とする請求項１に記載の半導体装置。
【請求項３】前記ソース電極層と導電接続し、前記層間
絶縁膜上に形成された第２の層間絶縁膜上で、前記ゲー
ト電極層よりドレイン側に向けて張り出した第２のフィ
ールドプレートと、前記ドレイン電極層と導電接続し、
前記第２の層間絶縁膜上で、前記ドレイン電極層よりゲ
ート側に向けて張り出した第３のフィールドプレートと
を有することを特徴とする請求項１に記載の半導体装
置。
【請求項４】前記ドレイン・ドリフト領域の表面層に形
成された第１導電型のトップ領域を有することを特徴と
する請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】前記ドレイン領域が表面層で形成され、前
記ドレイン・ドリフト領域と接し、該ドレイン・ドリフ
ト領域より深く形成され、該ドレイン・ドリフト領域よ
り不純物濃度が高い、第２導電型の第２のドレイン・ド
リフト領域を有することを特徴とする請求項１ないし３
に記載の半導体装置。