JP2009038392A - 半導体装置 - Google Patents

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Abstract

【課題】 III-Ｖ族窒化物半導体からなりバイアホール構造を有する半導体装置において、基板と半導体層との間に生じる漏れ電流を防止すると共にバイアホールの形成を容易にして高周波特性、高出力特性及び大電力特性を得られるようにする。
【解決手段】 半導体装置は、導電性基板１１の上に形成された高抵抗のＡｌｘＧａ１−ｘＮからなるバッファ層１２と、該バッファ層１２の上に形成され、チャネル層を有するアンドープのＧａＮ及びＮ型のＡｌｙＧａ１−ｙＮからなる素子形成層１４と、素子形成層１４の上に選択的に形成されたソース電極１６、ドレイン電極１７及びゲート電極１５とを備えている。ソース電極１６は、バッファ層１２及び素子形成層１４に設けられた貫通孔１２ａに充填されることにより導電性基板１１と電気的に接続されている。
【選択図】 図１

Description

本発明は、III-Ｖ族窒化物半導体よりなる半導体装置に関し、特に基板の裏面に電極を設ける電界効果型の半導体装置に関する。
III-Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム等の一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ(但し、０≦Ｘ≦１、０≦Ｙ≦１）で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用した短波長光学素子への応用のみならず、高い破壊電界と飽和電子速度という特長から電子デバイスへの応用も検討されている。
特に、半絶縁性基板上に順次エピタキシャル成長したＡｌｘＧａ１−ｘＮ層（但し、０＜Ｘ≦１）とＧａＮ層との界面に現われる二次元電子ガス（２Dimensional Electron Gas：以下、２ＤＥＧと呼ぶ。）を利用するヘテロ接合電界効果トランジスタ(Hetero-junction Field Effect Transistor：以下、ＨＦＥＴと呼ぶ。）は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴは、キャリア供給層（Ｎ型ＡｌＧａＮ障壁層）からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電荷の供給があり、その電子密度は１０１３ｃｍ−２を超えており、ＡｌＧａＡｓ／ＧａＡｓ系ＦＥＴと比べて１桁程度大きい等の特徴を有している。このため、ＨＦＥＴは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（非特許文献１を参照）。さらに、III-Ｖ族窒化物半導体は広いバンドギャップ（例えばＧａＮは３．４ｅＶ）を有するため高い耐圧特性をも示し、ゲート・ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である（非特許文献１を参照。）。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、ＨＦＥＴを中心とするIII-Ｖ族窒化物半導体からなる電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
しかしながら、III-Ｖ族窒化物半導体からなる電子デバイスは、高周波、高出力又は大電力素子として有望ではあるが、その実現のためには様々な工夫が必要である。このような高周波特性、高出力特性及び大電力特性を持つ素子を実現するための工夫の１つとして、バイアホール構造を用いる技術が知られている。
以下、このような従来のバイアホール構造を用いたＦＥＴについて図１４を参照しながら説明する。
図１４に示ように、厚さが２５μｍ程度にまで薄膜化されたヒ化ガリウム（ＧａＡｓ）からなる絶縁性の基板１０１の上には、Ｎ型のＧａＡｓからなるチャネル層（活性層）を含む半導体層１０２が形成されている。半導体層１０２の上には、ショットキー電極１０３と、その両側方に形成されたオーミック性のソース電極１０４及びドレイン電極１０５とが形成されている。絶縁性基板１０１及び半導体層１０２におけるソース電極１０４の下側にはバイアホール１０６が選択的に形成されており、絶縁性基板１０１における半導体層１０２の反対側の面（裏面）には、バイアホール１０６を充填するように裏面電極１０７が形成されており、該裏面電極１０７は接地電源１０８と接続されている。このようにソース電極１０４が裏面電極１０７とバイアホール１０６を介して接地されるＦＥＴは、ソース電極１０４がワイヤにより接地される構成のＦＥＴと比べてソースインダクタンスを低減できるため、線形利得で約２ｄＢの改善が見られることが報告されている（非特許文献２を参照。）。
また、他の従来例として、ソース電極又はエミッタ電極をバイアホールを介して接地された導電性のＰ＋ 型基板と接続する構造については特許文献１が知られており、炭化シリコン（ＳｉＣ）又はサファイアからなる基板を薄く研磨し、研磨された基板の裏面からバイアホールをエッチングにより形成する構造及び製造方法については特許文献２が知られている。
また、絶縁膜により貫通型バイアホールの側面及び基板の裏面を覆う構造については特許文献３が知られている。
特表２００２−５３６８４７号公報 特開平１１−４５８９２号公報 特開平０５−２１４７４号公報 安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002-214, CPM2002-105(2002-10), pp.29-34 福田益美、平地康剛著「ＧａＡｓ電界効果トランジスタの基礎」電子情報通信学会、１９９２年、ｐ．２１４
しかしながら、前記従来のバイアホールを用いる構成には、以下に示す問題がある。
第１に、基板１０１と活性層を含む半導体層１０２との間に印加される電界により、基板１０１と半導体層１０２との間に漏れ電流が生じる。第２に、通常、基板１０１に用いられるＳｉＣ又はサファイアは非常に硬く且つ耐薬品性が高いため、ＳｉＣやサファイアからなる基板１０１に対し、該基板１０１の強度を保ったまま、すなわち基板１０１を薄くしない状態で基板１０１の裏面にまで貫通させるバイアホール１０６を形成することは極めて困難である。逆に、ＳｉＣ又はサファイアからなる基板１０１を薄く研磨してからバイアホール１０６を形成する場合には、薄くされた基板１０１はもろくなるため、バイアホール１０６を形成する工程において該基板１０１が割れてしまうという事態が生じる。
従って、従来のバイアホールにより裏面電極１０７と接続される半導体装置は、高周波特性、高出力特性及び大電力特性を十分に得られないという問題がある。
前記の問題に鑑み、本発明は、III-Ｖ族窒化物半導体からなりバイアホール構造を有する半導体装置において、基板と半導体層との間に生じる漏れ電流を防止すると共に、バイアホールの形成を容易にして高周波特性、高出力特性及び大電力特性を得られるようにすることを目的とする。
前記の目的を達成するため、本発明は、III-Ｖ族窒化物からなる半導体装置において、チャネル層を含む半導体層を保持する基板を導電性基板とし、半導体層にのみバイアホールを形成してソース電極又はドレイン電極と導電性基板とを電気的に接続する構成とする。
具体的に、本発明に係る第１の半導体装置は、導電性基板と、導電性基板の上に形成され、高抵抗の第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、チャネル層を有する第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に選択的に形成されたソース電極、ドレイン電極及びゲート電極とを備え、ソース電極は、第１の半導体層及び第２の半導体層に設けられた貫通孔に充填されることにより、導電性基板と電気的に接続されていることを特徴とする。
第１の半導体装置によると、ソース電極は、高抵抗の第１の半導体層及びチャネル層を有する第２の半導体層に設けられた貫通孔（バイアホール）に充填されることにより導電性基板と電気的に接続されているため、導電性基板にバイアホールを設けることなく、導電性基板の裏面に電極を形成することができる。これにより、バイアホールの形成が容易となると共に基板を薄膜化する必要がなくなるため、導電性基板の強度が保持された状態の、高周波特性及び高出力特性に優れるIII-Ｖ族窒化物半導体からなる半導体装置を得ることができる。
第１の半導体装置において、第１の半導体層はその厚さがドレイン電極に印加される最大電圧よりも高い耐圧を持つように設定されていることが好ましい。このようにすると、導電性基板とチャネル層との間を流れる漏れ電流を抑止することができるため、高出力特性及び大電力特性を向上することができる。
第１の半導体装置において、導電性基板はＰ型の半導体基板であり、第１の半導体層と半導体基板とは、第１の半導体層及び半導体基板に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層の厚さと半導体基板の不純物濃度とを有していることが好ましい。このようにすると、Ｐ型の半導体基板とチャネル層を有する第２の半導体層との間を流れる漏れ電流をさらに小さくすることができる。なお、導電性基板にＰ型の半導体基板を用いるのは、半導体基板の裏面電極に接地電位を印加し且つドレイン電極に正電位を印加した場合に、半導体基板における第１の半導体層との界面が空乏化されるため、また、Ｐ型の半導体基板はキャリアである電子に対してポテンシャルが高いため、半導体基板と第２の半導体層との間を流れる漏れ電流が抑制されるからである。
また、第１の半導体装置において、導電性基板はＰ型の半導体基板であり、第１の半導体装置は、半導体基板と第１の半導体層との間に形成され、ソース電極が貫通すると共に不純物濃度が半導体基板よりも低いＰ型の第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｐ型の半導体基板よりも抵抗が高いことから漏れ電流を低減するＰ型の第３の半導体層と、シリーズ抵抗を低減するＰ型の半導体基板とを分離できるので、シリーズ抵抗の低減をも図ることができる。
また、第１の半導体装置において、導電性基板はＰ型の半導体基板であり、第１の半導体装置は、半導体基板と第１の半導体層との間に形成され、ソース電極が貫通するＮ型の第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｐ型の半導体基板とチャネル層を有する第２の半導体層との間に印加される電圧以上の耐圧を、高抵抗の第１の半導体層とＮ型の第３の半導体層とに伸張する空乏層によって実現できるため、半導体基板とチャネル層との間を流れる漏れ電流をさらに小さくすることができる。
また、第１の半導体装置において、導電性基板はＰ型の半導体基板であり、第１の半導体装置は、半導体基板と第１の半導体層との間に形成され、ソース電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｐ型の半導体基板とチャネル層を有する第２の半導体層との間に印加される電圧以上の耐圧が、高抵抗の第１の半導体層のみならず、第３の半導体層が有するＰＮ接合による空乏層によっても実現されるため、半導体基板とチャネル層との間を流れる漏れ電流をさらに小さくすることができる。
また、第１の半導体装置において、導電性基板はＮ型の半導体基板であり、第１の半導体装置は、半導体基板と第１の半導体層との間に形成され、ソース電極が貫通するＰ型の第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｎ型の半導体基板とチャネル層を有する第２の半導体層との間に印加される電圧以上の耐圧を、高抵抗の第１の半導体層とＰ型の第３の半導体層とに伸張する空乏層によって実現できるため、半導体基板とチャネル層との間を流れる漏れ電流をさらに小さくすることができる。
また、第１の半導体装置において、導電性基板はＮ型の半導体基板であり、第１の半導体装置は、半導体基板と第１の半導体層との間に形成され、ソース電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｎ型の半導体基板とチャネル層を有する第２の半導体層との間に印加される電圧以上の耐圧が、高抵抗の第１の半導体層のみならず、第３の半導体層が有するＰＮ接合による空乏層によっても実現されるため、半導体基板とチャネル層との間を流れる漏れ電流をさらに小さくすることができる。
本発明に係る第２の半導体装置は、導電性基板と、導電性基板の上に形成され、高抵抗の第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、チャネル層を有する第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に選択的に形成されたソース電極、ドレイン電極及びゲート電極とを備え、ドレイン電極は、第１の半導体層及び第２の半導体層に設けられた貫通孔に充填されることにより、導電性基板と電気的に接続されていることを特徴とする。
第２の半導体装置によると、ドレイン電極は、高抵抗の第１の半導体層及びチャネル層を有する第２の半導体層に設けられた貫通孔（バイアホール）に充填されることにより導電性基板と電気的に接続されているため、導電性基板にバイアホールを設けることなく、導電性基板の裏面に電極を形成することができる。これにより、バイアホールの形成が容易となると共に基板を薄膜化する必要がなくなるため、導電性基板の強度が保持された状態の、高周波特性及び高出力特性に優れるIII-Ｖ族窒化物半導体からなる半導体装置を得ることができる。
第２の半導体装置において、第１の半導体層はその厚さがドレイン電極に印加される最大電圧よりも高い耐圧を持つように設定されていることが好ましい。このようにすると、導電性基板とチャネル層との間を流れる漏れ電流を抑止することができるため、高出力特性及び大電力特性を向上することができる。
また、第２の半導体装置において、導電性基板はＮ型の半導体基板であり、第２の半導体装置は、第１の半導体層と半導体基板とは、第１の半導体層及び半導体基板に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層の厚さと半導体基板の不純物濃度とを有していることが好ましい。このようにすると、Ｎ型の半導体基板とチャネル層を有する第２の半導体層との間を流れる漏れ電流をさらに小さくすることができる。なお、導電性基板にＮ型の半導体基板を用いるのは、半導体基板の裏面電極に正のドレイン電位を印加した場合に、半導体基板における第１の半導体層との界面が空乏化されるため、半導体基板と第２の半導体層との間を流れる漏れ電流が抑制されるからである。
また、第２の半導体装置において、導電性基板はＮ型の半導体基板であり、第２の半導体装置は、半導体基板と第１の半導体層との間に形成され、ドレイン電極が貫通すると共に不純物濃度が半導体基板よりも低いＮ型の第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｎ型の半導体基板よりも抵抗が高いことから漏れ電流を低減するＮ型の第３の半導体層と、シリーズ抵抗を低減するＮ型の半導体基板とを分離できるので、シリーズ抵抗の低減をも図ることができる。
また、第２の半導体装置において、導電性基板はＮ型の半導体基板であり、第２の半導体装置は、半導体基板と第１の半導体層との間に形成され、ドレイン電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｎ型の半導体基板とチャネル層を有する第２の半導体層との間に印加される電圧以上の耐圧が、高抵抗の第１の半導体層のみならず、第３の半導体層が有するＰＮ接合による空乏層によっても実現されるため、半導体基板とチャネル層との間を流れる漏れ電流をさらに小さくすることができる。
また、第２の半導体装置において、導電性基板はＰ型の半導体基板であり、第２の半導体装置は、半導体基板と第１の半導体層との間に形成され、ドレイン電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、第１の半導体層と第３の半導体層とは、第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧がドレイン電極に印加される最大電圧よりも高くなるような、第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることが好ましい。このようにすると、Ｐ型の半導体基板とチャネル層を有する第２の半導体層との間に印加される電圧以上の耐圧が、高抵抗の第１の半導体層のみならず、第３の半導体層が有するＰＮ接合による空乏層によっても実現されるため、半導体基板とチャネル層との間を流れる漏れ電流をさらに小さくすることができる。
第１の半導体装置は、ソース電極、ドレイン電極及びゲート電極を含め第２の半導体層を覆うように形成された絶縁膜と、絶縁膜の上に形成され、絶縁膜に設けられた開口部を介してドレイン電極と電気的に接続された配線とをさらに備え、絶縁膜はその厚さがドレイン電極とゲート電極との間に印加される最大電圧よりも高い耐圧を持つように設定されていることが好ましい。このようにすると、ドレイン電極とゲート電極との間を流れる漏れ電流を抑止することができる。また、ドレイン電極と接続された配線が素子を覆うように配置することができるため、配線のシリーズ抵抗を低減できる。
また、第２の半導体装置は、ソース電極、ドレイン電極及びゲート電極を含め第２の半導体層を覆うように形成された絶縁膜と、絶縁膜の上に形成され、絶縁膜に設けられた開口部を介してソース電極と電気的に接続された配線とをさらに備え、絶縁膜は、その厚さがドレイン電極とソース電極との間に印加される最大電圧よりも高い耐圧を持つように設定されていることが好ましい。このようにすると、ドレイン電極とソース電極との間を流れる漏れ電流を抑止することができる。また、ソース電極と接続された配線が素子を覆うように配置することができるため、配線のシリーズ抵抗を低減できる。
この場合に、絶縁膜はベンゾシクロブテン又はベンゾシクロブテンを含む積層構造からなることが好ましい。
第１の半導体装置において、ソース電極は、導電性基板に対してオーミック特性を示し、且つ第１の半導体層及び第２の半導体層に対してショットキー特性を示す金属からなることが好ましい。
また、第２の半導体装置において、ドレイン電極は、導電性基板に対してオーミック特性を示し、且つ第１の半導体層及び第２の半導体層に対してショットキー特性を示す金属からなることが好ましい。
このように、III-Ｖ族窒化物半導体からなる第１の半導体層及び第２の半導体層に対してショットキー障壁を有する金属を用いているため、金属とIII-Ｖ族窒化物半導体との界面に生じるショットキー障壁によって漏れ電流をさらに小さくすることができる。
この場合に、金属は、金、銀、銅、白金、パラジウム、ニッケル、クロム、イリジウム、タングステン、モリブデン、シリコン若しくは亜鉛又はこれらのうちの少なくとも２つを含む積層体若しくは合金であることが好ましい。
第１又は第２の半導体装置において、貫通孔の側面は、少なくとも第１の半導体層及び第２の半導体層が熱酸化されてなる酸化膜により覆われていることが好ましい。このようにすると、貫通孔の内部にIII-Ｖ族窒化物半導体と反応性が高い金属を堆積したとしても、堆積された金属は貫通孔の表面に形成された熱酸化膜の一部とのみ反応して、その下側の窒化物半導体層とは反応及び侵食を起こすことがないため、導電性基板に漏れる漏れ電流を低レベルに抑えることができる。
第１又は第２の半導体装置において、導電性基板は、シリコン、炭化シリコン又は窒化ガリウムからなることが好ましい。
本発明に係る半導体装置によると、基板に導電性基板を用い、該導電性基板に貫通孔（バイアホール）を設けることなく裏面電極を設けることができるため、導電性基板の強度を保ったまま裏面電極を形成できるので、インダクタタンスを低減し高周波特性及び高出力特性が向上したIII-Ｖ族窒化物半導体からなる半導体装置を実現できる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置であって、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面構成を模式的に示している。図１に示すように、第１の実施形態に係るＨＦＥＴは、例えばシリコン（Ｓｉ）からなるＰ＋ 型の導電性基板１１と、高抵抗の窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ、但し、ｘは０＜ｘ≦１である。）からなる第１の半導体層としてのバッファ層１２と、チャネル層（活性層）を含むIII-Ｖ族窒化物半導体からなる第２の半導体層としての素子形成層１４とから構成されている。ここで、導電性基板１１は、例えば、イオン注入により燐（Ｐ）又は砒素（Ａｓ）が１×１０２０ｃｍ−３程度の不純物濃度となるように形成されている。また、バッファ層１２は、導電性基板１１と該導電性基板１１の上に成長する素子形成層１４との格子不整合を緩和するように形成されている。
バッファ層１２の上に結晶成長により設けられた素子形成層１４は、アンドープの窒化ガリウム（ＧａＮ）からなるキャリア走行層１３Ａと、該キャリア走行層１３Ａの上に形成されたＮ型の窒化アルミニウムガリウム（ＡｌｙＧａ１−ｙＮ、但し、ｙは０＜ｙ≦１である。）からなる表面障壁層（キャリア供給層）１３Ｂとから構成されている。この構成により、キャリア走行層１３Ａにおける表面障壁層１３Ｂとのヘテロ接合となる界面近傍には、２ＤＥＧからなるチャネル層が形成される。
表面障壁層１３Ｂの上には、ショットキー性を持つように例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体からなるゲート電極１５が選択的に形成され、該ゲート電極１５の側方の領域には、それぞれオーミック電極であるソース電極１６とドレイン電極１７とが選択的に形成されている。
第１の実施形態の特徴として、ソース電極１６は、バッファ層１２、キャリア走行層１３Ａ及び表面障壁層１３Ｂを貫通して導電性基板１１を露出する貫通孔（バイアホール）１２ａに充填されるように形成されている。ここで、ソース電極１６を形成する材料には、シリコン（Ｓｉ）からなる導電性基板１１とはオーミック性を示し、バッファ層１２及び素子形成１４とはショットキー性を示す金属材料が好ましく、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）又は亜鉛（Ｚｎ）等の金属や、これらのうちの少なくとも２つを含む積層体又は合金を用いることができる。これに対し、Ｎ型のＡｌｙＧａ１−ｙＮからなる表面障壁層１３Ｂの上に形成されるドレイン電極１７の材料には、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体を用いることができる。
導電性基板１１のバッファ層１２と反対側の面（裏面）上には、接地電源１９と接続され、ソース電極１６に接地電位を供給する裏面電極１８が形成されている。裏面電極１８の材料には、珪化チタン（ＴｉＳｉ）と窒化チタン（ＴｉＮ）との積層体を用いることができる。なお、Ｐ＋ 型の導電性基板１１に、シリコンに代えて炭化シリコン（ＳｉＣ）を用いる場合には、裏面電極１８にＴｉ／Ａｌの積層体を用いることができる。
このように、第１の実施形態においては、素子形成層１４を形成する基板に導電性基板１１を用いているため、該導電性基板１１にはバイアホールを設ける必要がない。このため、導電性基板１１にバイアホールを形成する工程と、さらには、バイアホールを浅くするために導電性基板１１自体を薄膜化する研磨工程をも省略することができる。その結果、ソース電極１６と導電性基板１１の裏面電極１８との電気的な接続を導電性基板１１の必要な基板強度を保持したまま行なうことができる。
その上、バッファ層１２には、導電性基板１１とキャリア走行層１３Ａとの間に印加される電圧以上の耐圧を有する高抵抗のＡｌｘＧａ１−ｘＮを用いるため、導電性基板１１とキャリア走行層１３Ａのチャネル層との間を流れる漏れ電流を大幅に抑制することができる。
ここで、高抵抗のバッファ層１２の厚さと導電性基板１１の不純物濃度とは、該バッファ層１２及び導電性基板１１に伸張する空乏層によって支えられる最大電圧がドレイン電極１７に印加される最大電圧よりも高くなるように設定することが望ましい。このようにすると、導電性基板１１とキャリア走行層１３Ａとの間に流れる漏れ電流をさらに小さくすることができる。
このように、第１の実施形態によると、ソース電位（接地電位）を裏面電極１８に印加する構成であって、導電性基板１１には貫通孔１２ａを形成がする必要がないことから、該貫通孔１２ａの形成が容易となると共に導電性基板１１をその強度が十分に保持される厚さに設定することができる。その上、導電性基板１１と素子形成層１４との間に生じる漏れ電流を高抵抗のバッファ層１２により抑止できるため、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図２は本発明の第２の実施形態に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図２において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図２に示すように、第２の実施形態に係るＨＦＥＴは、Ｐ＋ 型の導電性基板１１と高抵抗のバッファ層１２との間に、導電性基板１１よりも不純物濃度が小さい、すなわち抵抗が高いＰ− 型シリコンからなり、第３の半導体層としての空乏形成層２１を少なくとも１層設けている。ここで、高抵抗のバッファ層１２の厚さと空乏形成層２１の厚さ及びその不純物濃度とは、該バッファ層１２及び空乏形成層２１に伸張する空乏層によって支えられる最大電圧がドレイン電極１７に印加される最大電圧よりも高くなるように設定されている。
このような構成とすることにより、シリーズ抵抗の低減に寄与するＰ＋ 型の導電性基板１１と、該導電性基板１１よりも抵抗が高く漏れ電流の低減に寄与するＰ− 型の空乏形成層２１とを分離できることから、キャリア走行層１３Ａと導電性基板１１との間に生じる漏れ電流の低減に加えて、ソース電極１６と裏面電極１８との間のシリーズ抵抗の低減をも同時に実現できる。
従って、第２の実施形態によると、導電性基板１１には貫通孔１２ａを形成がする必要がなくなるため、該貫通孔１２ａの形成が容易となると共に導電性基板１１をその強度が十分に保持される厚さに設定することができる。その上、導電性基板１１と素子形成層１４との間に生じる漏れ電流を高抵抗のバッファ層１２及び空乏形成層２１により抑止できるため、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
なお、Ｐ− 型シリコンからなる空乏形成層２１の導電型をＮ− 型としてもよい。
（第２の実施形態の第１変形例）
図３は本発明の第２の実施形態の第１変形例に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図３において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第１変形例は、空乏形成層２１を、下側からＰ型の下部層２１ａとＮ型の上部層２１ｂとのＰＮ接合を持つように形成する。このとき、高抵抗のバッファ層１２の厚さと空乏形成層２１の厚さ並びに下部層２１ａ及び上部層２１ｂの不純物濃度とを、該バッファ層１２及び空乏形成層２１に伸張する空乏層によって支えられる最大電圧がドレイン電極１７に印加される最大電圧よりも高くなるように設定することが望ましい。
これにより、高抵抗のバッファ層１２に加え、空乏形成層２１が有するＰＮ接合に生じる空乏層によって、導電性基板１１とキャリア走行層１３Ａのチャネル層との間に印加される電圧以上の耐圧を実現できるため、キャリア走行層１３Ａと導電性基板１１との間に生じる漏れ電流を低減できると共に、ソース電極１６と裏面電極１８との間のシリーズ抵抗をも低減することができる。
（第２の実施形態の第２変形例）
図４は本発明の第２の実施形態の第２変形例に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図４において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第２変形例は、導電性基板として、ボロン（Ｂ）が１×１０２０ｃｍ−３程度の濃度に注入されたＮ＋ 型シリコンからなる導電性基板２２を用いると共に、空乏形成層２１ＡのＰ型の不純物濃度を第２の実施形態におけるＰ− 型の空乏形成層２１よりも大きくしている。ここで、高抵抗のバッファ層１２の厚さと空乏形成層２１Ａの厚さ及びその不純物濃度とは、該バッファ層１２及び空乏形成層２１Ａに伸張する空乏層によって支えられる最大電圧がドレイン電極１７に印加される最大電圧よりも高くなるように設定されていることが望ましい。
このような構成とすることにより、高抵抗のバッファ層１２に加え、Ｐ型の空乏形成層２１Ａに生じる空乏層によって、Ｎ＋ 型の導電性基板２２とキャリア走行層１３Ａのチャネル層との間に印加される電圧以上の耐圧を実現できるため、キャリア走行層１３Ａと導電性基板１１との間に生じる漏れ電流を低減できると共に、ソース電極１６と裏面電極１８との間のシリーズ抵抗をも低減することができる。
なお、第２変形例においては、Ｎ＋ 型シリコンからなる導電性基板２２に設ける裏面電極１８として、珪化チタン（ＴｉＳｉ）と窒化チタン（ＴｉＮ）との積層体を用いることができる。
また、Ｎ＋ 型の導電性基板２２に炭化シリコン（ＳｉＣ）を用いる場合には、裏面電極１８として、炭化シリコンとアロイ化された状態のニッケル（Ｎｉ）を用いることができる。
（第２の実施形態の第３変形例）
図５は本発明の第２の実施形態の第３変形例に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図５において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第３変形例は、第１変形例に係るＰ＋ 型シリコンからなる導電性基板１１に代えて、Ｎ＋ 型シリコンからなる導電性基板２２を用いている。このとき、高抵抗のバッファ層１２の厚さと空乏形成層２１の厚さ並びにＰ型の下部層２１ａ及びＮ型の上部層２１ｂの不純物濃度とを、該バッファ層１２及び空乏形成層２１に伸張する空乏層によって支えられる最大電圧がドレイン電極１７に印加される最大電圧よりも高くなるように設定することが望ましい。
これにより、高抵抗のバッファ層１２に加え、空乏形成層２１が有するＰＮ接合に生じる空乏層によって、導電性基板２２とキャリア走行層１３Ａのチャネル層との間に印加される電圧以上の耐圧を実現できるため、キャリア走行層１３Ａと導電性基板１１との間に生じる漏れ電流を低減できると共に、ソース電極１６と裏面電極１８との間のシリーズ抵抗をも低減することができる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図６は本発明の第３の実施形態に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図６に示すように、第３の実施形態に係るＨＦＥＴは、例えばシリコン（Ｓｉ）からなるＮ＋ 型の導電性基板３１と、高抵抗のＡｌｘＧａ１−ｘＮ（但し、ｘは０＜ｘ≦１である。）からなる第１の半導体層としてのバッファ層３２と、チャネル層（活性層）を含むIII-Ｖ族窒化物半導体からなる第２の半導体層としての素子形成層３４とから構成されている。ここで、導電性基板３１は、例えば、イオン注入によりボロン（Ｂ）が１×１０２０ｃｍ−３程度の不純物濃度となるように形成されている。また、バッファ層３２は、導電性基板３１と該導電性基板３１の上に成長する素子形成層３４との格子不整合を緩和するように形成されている。
バッファ層３２の上に結晶成長により設けられた素子形成層３４は、アンドープのＧａＮからなるキャリア走行層３３Ａと、該キャリア走行層３３Ａの上に形成されたＮ型のＡｌｙＧａ１−ｙＮ（但し、ｙは０＜ｙ≦１である。）からなる表面障壁層（キャリア供給層）３３Ｂとから構成されている。この構成により、キャリア走行層３３Ａにおける表面障壁層３３Ｂとのヘテロ接合となる界面近傍には、２ＤＥＧからなるチャネル層が形成される。
表面障壁層３３Ｂの上には、ショットキー性を持つように例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体からなるゲート電極３５が選択的に形成され、該ゲート電極３５の側方の領域には、それぞれオーミック電極であるソース電極３６とドレイン電極３７とが選択的に形成されている。
第３の実施形態の特徴として、ドレイン電極３７は、バッファ層３２、キャリア走行層３３Ａ及び表面障壁層３３Ｂを貫通して導電性基板３１を露出する貫通孔（バイアホール）３２ａに充填されるように形成されている。ここで、ドレイン電極３７を形成する材料には、シリコン（Ｓｉ）からなる導電性基板３１とはオーミック性を示し、バッファ層３２及び素子形成３４とはショットキー性を示す金属材料が好ましく、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）又は亜鉛（Ｚｎ）等の金属や、これらのうちの少なくとも２つを含む積層体又は合金を用いることができる。これに対し、Ｎ型のＡｌｙＧａ１−ｙＮからなる表面障壁層３３Ｂの上に形成されるソース電極３６の材料には、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体を用いることができる。
導電性基板３１のバッファ層３２と反対側の面（裏面）上には、ドレイン電極３７にドレイン電位を供給する裏面電極３８が形成されている。裏面電極３８の材料には、珪化チタン（ＴｉＳｉ）と窒化チタン（ＴｉＮ）との積層体を用いることができる。なお、Ｎ＋ 型の導電性基板３１に、シリコンに代えて炭化シリコン（ＳｉＣ）を用いる場合には、裏面電極３８として、炭化シリコンとアロイ化された状態のニッケル（Ｎｉ）を用いることができる。
このように、第３の実施形態においては、素子形成層３４を形成する基板に導電性基板３１を用いているため、該導電性基板３１にはバイアホールを設ける必要がない。このため、導電性基板３１にバイアホールを形成する工程と、さらには、バイアホールを浅くするために導電性基板３１自体を薄膜化する研磨工程をも省略することができる。その結果、ドレイン電極３７と導電性基板３１の裏面電極３８との電気的な接続を導電性基板３１の必要な基板強度を保持したまま行なうことができる。
その上、バッファ層３２には、導電性基板３１とキャリア走行層３３Ａとの間に印加される電圧以上の耐圧を有する高抵抗のＡｌｘＧａ１−ｘＮを用いるため、導電性基板３１とキャリア走行層３３Ａのチャネル層との間を流れる漏れ電流を大幅に抑制することができる。
ここで、高抵抗のバッファ層３２の厚さと導電性基板３１の不純物濃度とは、該バッファ層３２及び導電性基板３１に伸張する空乏層によって支えられる最大電圧がドレイン電極３７に印加される最大電圧よりも高くなるように設定することが望ましい。このようにすると、導電性基板３１とキャリア走行層３３Ａとの間に流れる漏れ電流をさらに小さくすることができる。
従って、第３の実施形態によると、ドレイン電位を裏面電極３８に印加する構成であって、導電性基板３１には貫通孔３２ａを形成がする必要がないことから、該貫通孔３２ａの形成が容易となると共に導電性基板３１をその強度が十分に保持される厚さに設定することができる。その上、導電性基板３１と素子形成層３４との間に生じる漏れ電流を高抵抗のバッファ層３２によって抑止できるため、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
図７は本発明の第４の実施形態に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図７において、図６に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図７に示すように、第４の実施形態に係るＨＦＥＴは、Ｎ＋ 型の導電性基板３１と高抵抗のバッファ層３２との間に、導電性基板３１よりも不純物濃度が小さい、すなわち抵抗が高いＮ− 型シリコンからなる空乏形成層４１を少なくとも１層設けている。ここで、高抵抗のバッファ層３２の厚さと空乏形成層４１の厚さ及びその不純物濃度とは、該バッファ層３２及び空乏形成層４１に伸張する空乏層によって支えられる最大電圧がドレイン電極３７に印加される最大電圧よりも高くなるように設定されている。
このような構成とすることにより、シリーズ抵抗の低減に寄与するＮ＋ 型の導電性基板３１と、該導電性基板３１よりも抵抗が高く漏れ電流の低減に寄与するＮ− 型の空乏形成層４１とを分離できることから、キャリア走行層３３Ａと導電性基板３１との間に生じる漏れ電流の低減に加えて、ドレイン電極３７と裏面電極３８との間のシリーズ抵抗の低減をも同時に実現できる。
従って、第４の実施形態によると、導電性基板３１には貫通孔３２ａを形成がする必要がなくなるため、該貫通孔３２ａの形成が容易となると共に導電性基板３１をその強度が十分に保持される厚さに設定することができる。その上、導電性基板３１と素子形成層３４との間に生じる漏れ電流を高抵抗のバッファ層３２及び空乏形成層４１により抑止できるため、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
（第４の実施形態の第１変形例）
図８は本発明の第４の実施形態の第１変形例に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図８において、図７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第１変形例は、空乏形成層４１を、下側からＰ型の下部層４１ａとＮ型の上部層４１ｂとのＰＮ接合を持つように形成する。このとき、高抵抗のバッファ層３２の厚さと空乏形成層４１の厚さ並びに下部層４１ａ及び上部層４１ｂの不純物濃度とを、該バッファ層３２及び空乏形成層４１に伸張する空乏層によって支えられる最大電圧がドレイン電極３７に印加される最大電圧よりも高くなるように設定することが望ましい。
これにより、高抵抗のバッファ層３２に加え、空乏形成層４１が有するＰＮ接合に生じる空乏層によって、導電性基板３１とキャリア走行層３３Ａのチャネル層との間に印加される電圧以上の耐圧を実現できるため、キャリア走行層３３Ａと導電性基板３１との間に生じる漏れ電流を低減できると共に、ドレイン電極３７と裏面電極３８との間のシリーズ抵抗をも低減することができる。
（第４の実施形態の第２変形例）
図９は本発明の第４の実施形態の第２変形例に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図９において、図７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第２変形例は、導電性基板として、燐（Ｐ）又は砒素（Ａｓ）が１×１０２０ｃｍ−３程度の濃度に注入されたＰ＋ 型シリコンからなる導電性基板４２を用いると共に、空乏形成層４１Ａの不純物濃度を第４の実施形態における空乏形成層４１よりも大きくしている。ここで、高抵抗のバッファ層３２の厚さと空乏形成層４１Ａの厚さ及びその不純物濃度とは、該バッファ層３２及び空乏形成層４１Ａに伸張する空乏層によって支えられる最大電圧がドレイン電極３７に印加される最大電圧よりも高くなるように設定されていることが望ましい。
このような構成とすることにより、高抵抗のバッファ層３２に加え、Ｎ型の空乏形成層４１Ａに生じる空乏層によって、Ｐ＋ 型の導電性基板４２とキャリア走行層３３Ａのチャネル層との間に印加される電圧以上の耐圧を実現できるため、キャリア走行層３３Ａと導電性基板３１との間に生じる漏れ電流を低減できると共に、ドレイン電極３７と裏面電極３８との間のシリーズ抵抗をも低減することができる。
なお、第２変形例においては、Ｐ＋ 型シリコンからなる導電性基板４２に設ける裏面電極３８として、珪化チタン（ＴｉＳｉ）と窒化チタン（ＴｉＮ）との積層体を用いることができる。
また、Ｐ＋ 型の導電性基板４２に炭化シリコン（ＳｉＣ）を用いる場合には、裏面電極３８として、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体を用いることができる。
（第４の実施形態の第３変形例）
図１０は本発明の第４の実施形態の第３変形例に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図１０において、図８に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第３変形例は、第１変形例に係るＮ＋ 型シリコンからなる導電性基板３１に代えて、Ｐ＋ 型シリコンからなる導電性基板４２を用いている。このとき、高抵抗のバッファ層３２の厚さと空乏形成層４１の厚さ並びにＰ型の下部層４１ａ及びＮ型の上部層４１ｂの不純物濃度とを、該バッファ層３２及び空乏形成層４１に伸張する空乏層によって支えられる最大電圧がドレイン電極３７に印加される最大電圧よりも高くなるように設定することが望ましい。
これにより、高抵抗のバッファ層３２に加え、空乏形成層４１が有するＰＮ接合に生じる空乏層によって、導電性基板４２とキャリア走行層３３Ａのチャネル層との間に印加される電圧以上の耐圧を実現できるため、キャリア走行層３３Ａと導電性基板３１との間に生じる漏れ電流を低減できると共に、ドレイン電極３７と裏面電極３８との間のシリーズ抵抗をも低減することができる。
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
図１１は本発明の第５の実施形態に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図１１において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第５の実施形態に係るＨＦＥＴは、第１の実施形態に係るＨＦＥＴにおける素子形成層１４の上に、ゲート電極１５、ソース電極１６及びドレイン電極１７を含む全面にわたって形成された絶縁膜５０を有しており、該絶縁膜５０の上には、ドレイン電極１７を露出する開口部５０ａを充填して該ドレイン電極１７と電気的な接続が図れるように、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる金属配線５１が形成されている。ここで、絶縁膜５０には、酸化シリコン又は窒化シリコン等を用いることができ、さらには酸化シリコン等よりも誘電率が小さい、例えばベンゾシクロブテン（ＢＣＢ）又はベンゾシクロブテンを含む積層体を用いることが好ましい。
ここで、絶縁膜５０の膜厚は、該絶縁膜５０の耐圧がドレイン電極１７とゲート電極１５との間に印加される最大電圧よりも高くなるように設定されている。この構成により、ドレイン電極１７とゲート電極１５との間を流れる電流を抑制することができる。
また、ドレイン電極１７と接続される金属配線５１は、ＨＦＥＴ素子を覆うように配置されるため、金属配線５１とドレイン電極１５との間のシリーズ抵抗を低減することができる。その結果、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
なお、第５の実施形態は、第２の実施形態及びその変形例のように導電性基板１１とバッファ層１２との間に空乏形成層２１、２１Ａを設けた構成に適用することができる。
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
図１２は本発明の第６の実施形態に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図１２において、図７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第６の実施形態に係るＨＦＥＴは、第４の実施形態に係るＨＦＥＴにおける素子形成層３４の上に、ゲート電極３５、ソース電極３６及びドレイン電極３７を含む全面にわたって形成された絶縁膜５０を有しており、該絶縁膜５０の上には、ソース電極３６を露出する開口部５０ａを充填して該ソース電極３７と電気的な接続が図れるように、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる金属配線５１が形成されている。ここで、絶縁膜５０には、酸化シリコン又は窒化シリコン等を用いることができ、さらには酸化シリコン等よりも誘電率が小さい、例えばベンゾシクロブテン（ＢＣＢ）又はベンゾシクロブテンを含む積層体を用いることが好ましい。
ここで、絶縁膜５０の膜厚は、該絶縁膜５０の耐圧がドレイン電極３７とソース電極３６との間に印加される最大電圧よりも高くなるように設定されている。この構成により、ドレイン電極３７とソース電極３６との間を流れる漏れ電流を抑制することができる。
また、ソース電極３６と接続される金属配線５１は、ＨＦＥＴ素子を覆うように配置されるため、金属配線５１とソース電極３６との間のシリーズ抵抗を低減することができる。その結果、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
なお、第６の実施形態は、第３の実施形態及び第４の実施形態の各変形例に示したＨＦＥＴに適用することができる。
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
図１３は本発明の第７の実施形態に係る半導体装置であって、ＨＦＥＴの断面構成を模式的に示している。図１３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第７の実施形態は、ソース電極１６を充填する貫通孔１２ａの側面に、該側面を選択的に熱酸化してなる熱酸化膜４３を設けている。
このように、貫通孔１２ａの側面に素子形成層１４自体を熱酸化させた熱酸化膜を形成することにより、ドレイン電極１６の形成用材料として、III-Ｖ族窒化物半導体と反応性が高い金属材料、例えばチタン（Ｔｉ）と金（Ａｕ）との積層体からなる金属を用いたとしても、該金属は貫通孔１２ａの側面の熱酸化膜４３の一部と反応するだけで、素子形成層１４とは反応も侵食も起こすことがない。その結果、ソース電極１６の側面を介して導電性基板１１に流れる漏れ電流を低レベルに抑えることができるので、ＨＦＥＴの高周波特性、高出力特性及び大電力特性を得られるようになる。
なお、ドレイン電極１６の形成用材料は、チタンと金との積層体以外にも、チタン、アルミニウム、錫若しくは金の単金属、又はこれらを組み合わせた多層金属膜若しくは合金を用いても同様の効果を得ることができる。
また、第７の実施形態は、第１〜第６の各実施形態及び変形例に示したＨＦＥＴにも適用することができる。
また、第１〜第７の各実施形態及び変形例において、導電性基板１１、２２、３１、４２に導電性のシリコン（Ｓｉ）を用いたが、シリコンに代えて、導電性の炭化シリコン（ＳｉＣ）又は導電性の窒化ガリウム（ＧａＮ）を用いることができる。
また、第１〜第７の各実施形態及び変形例において、導電性基板上に成長したバッファ層１２、３２の少なくとも一部にＰ型の半導体層を含む構成であっても、導電性基板と素子形成層との間に印加される電圧以上の耐圧をバッファ層の空乏層により実現することができるため、導電性基板と素子形成層との間に流れる漏れ電流を小さくできる。
本発明に係る半導体装置は、導電性基板に貫通孔を設けることなく裏面電極を設けることができるため、基板の強度が保持された状態の高周波特性及び高出力特性に優れるIII-Ｖ族窒化物半導体からなる半導体装置を得られるという効果を有し、特に基板の裏面に電極を設ける電界効果型の半導体装置等として有用である。
本発明の第１の実施形態に係る半導体装置を示す模式的な構成断面図である。 本発明の第２の実施形態に係る半導体装置を示す模式的な構成断面図である。 本発明の第２の実施形態の第１変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第２の実施形態の第２変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第２の実施形態の第３変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第３の実施形態に係る半導体装置を示す模式的な構成断面図である。 本発明の第４の実施形態に係る半導体装置を示す模式的な構成断面図である。 本発明の第４の実施形態の第１変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第４の実施形態の第２変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第４の実施形態の第３変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第５の実施形態に係る半導体装置を示す模式的な構成断面図である。 本発明の第６の実施形態に係る半導体装置を示す模式的な構成断面図である。 本発明の第７の実施形態に係る半導体装置を示す模式的な構成断面図である。 従来のバイアホール構造を用いたＦＥＴを示す模式的な構成断面図である。
符号の説明
１１ 導電性基板（Ｐ型）
１２ バッファ層（第１の半導体層）
１２ａ 貫通孔（バイアホール）
１３Ａ キャリア走行層
１３Ｂ 表面障壁層
１４ 素子形成層（第２の半導体層）
１５ ゲート電極
１６ ソース電極
１７ ドレイン電極
１８ 裏面電極
１９ 接地電源
２１ 空乏形成層（第３の半導体層）
２１ａ 下部層（Ｐ型）
２１ｂ 上部層（Ｎ型）
２１Ａ 空乏形成層
２２ 導電性基板（Ｎ型）
３１ 導電性基板（Ｎ型）
３２ バッファ層（第１の半導体層）
３２ａ 貫通孔（バイアホール）
３３Ａ キャリア走行層
３３Ｂ 表面障壁層
３４ 素子形成層（第２の半導体層）
３５ ゲート電極
３６ ソース電極
３７ ドレイン電極
３８ 裏面電極
４１ 空乏形成層（第３の半導体層）
４１ａ 下部層（Ｐ型）
４１ｂ 上部層（Ｎ型）
４１Ａ 空乏形成層
４２ 導電性基板（Ｐ型）
４３ 熱酸化膜
５０ 絶縁膜
５０ａ 開口部
５１ 金属配線

Claims (21)

  1. 導電性基板と、
    前記導電性基板の上に形成され、高抵抗の第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
    前記第１の半導体層の上に形成され、チャネル層を有する第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
    前記第２の半導体層の上に選択的に形成されたソース電極、ドレイン電極及びゲート電極とを備え、
    前記ソース電極は、前記第１の半導体層及び第２の半導体層に設けられた貫通孔に充填されることにより、前記導電性基板と電気的に接続されていることを特徴とする半導体装置。
  2. 前記第１の半導体層は、その厚さが前記ドレイン電極に印加される最大電圧よりも高い耐圧を持つように設定されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記導電性基板はＰ型の半導体基板であり、
    前記第１の半導体層と前記半導体基板とは、前記第１の半導体層及び半導体基板に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層の厚さと前記半導体基板の不純物濃度とを有していることを特徴とする請求項１に記載の半導体装置。
  4. 前記導電性基板はＰ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ソース電極が貫通すると共に不純物濃度が前記半導体基板よりも低いＰ型の第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項１に記載の半導体装置。
  5. 前記導電性基板はＰ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ソース電極が貫通するＮ型の第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項１に記載の半導体装置。
  6. 前記導電性基板はＰ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ソース電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項１に記載の半導体装置。
  7. 前記導電性基板はＮ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ソース電極が貫通するＰ型の第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項１に記載の半導体装置。
  8. 前記導電性基板はＮ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ソース電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項１に記載の半導体装置。
  9. 導電性基板と、
    前記導電性基板の上に形成され、高抵抗の第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
    前記第１の半導体層の上に形成され、チャネル層を有する第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
    前記第２の半導体層の上に選択的に形成されたソース電極、ドレイン電極及びゲート電極とを備え、
    前記ドレイン電極は、前記第１の半導体層及び第２の半導体層に設けられた貫通孔に充填されることにより、前記導電性基板と電気的に接続されていることを特徴とする半導体装置。
  10. 前記第１の半導体層は、その厚さが前記ドレイン電極に印加される最大電圧よりも高い耐圧を持つように設定されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記導電性基板はＮ型の半導体基板であり、
    前記第１の半導体層と前記半導体基板とは、前記第１の半導体層及び半導体基板に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層の厚さと前記半導体基板の不純物濃度とを有していることを特徴とする請求項９に記載の半導体装置。
  12. 前記導電性基板はＮ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ドレイン電極が貫通すると共に不純物濃度が前記半導体基板よりも低いＮ型の第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項９に記載の半導体装置。
  13. 前記導電性基板はＮ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ドレイン電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項９に記載の半導体装置。
  14. 前記導電性基板はＰ型の半導体基板であり、
    前記半導体基板と前記第１の半導体層との間に形成され、前記ドレイン電極が貫通すると共に１つ以上のＰＮ接合を有する積層体からなる第３の半導体層をさらに備え、
    前記第１の半導体層と前記第３の半導体層とは、前記第１の半導体層及び第３の半導体層に伸張する空乏層によって支えられる最大電圧が前記ドレイン電極に印加される最大電圧よりも高くなるような、前記第１の半導体層及び第３の半導体層の厚さと、該第３の半導体層の不純物濃度とを有していることを特徴とする請求項９に記載の半導体装置。
  15. 前記ソース電極、ドレイン電極及びゲート電極を含め前記第２の半導体層を覆うように形成された絶縁膜と、
    前記絶縁膜の上に形成され、前記絶縁膜に設けられた開口部を介して前記ドレイン電極と電気的に接続された配線とをさらに備え、
    前記絶縁膜は、その厚さが前記ドレイン電極と前記ゲート電極との間に印加される最大電圧よりも高い耐圧を持つように設定されていることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
  16. 前記ソース電極、ドレイン電極及びゲート電極を含め前記第２の半導体層を覆うように形成された絶縁膜と、
    前記絶縁膜の上に形成され、前記絶縁膜に設けられた開口部を介して前記ソース電極と電気的に接続された配線とをさらに備え、
    前記絶縁膜は、その厚さが前記ドレイン電極と前記ソース電極との間に印加される最大電圧よりも高い耐圧を持つように設定されていることを特徴とする請求項９〜１４のうちのいずれか１項に記載の半導体装置。
  17. 前記絶縁膜は、ベンゾシクロブテン又はベンゾシクロブテンを含む積層構造からなることを特徴とする請求項１５又は１６に記載の半導体装置。
  18. 前記ソース電極は、前記導電性基板に対してオーミック特性を示し、且つ前記第１の半導体層及び第２の半導体層に対してショットキー特性を示す金属からなることを特徴とする請求項１〜８、１５及び１７のうちのいずれか１項に記載の半導体装置。
  19. 前記ドレイン電極は、前記導電性基板に対してオーミック特性を示し、且つ前記第１の半導体層及び第２の半導体層に対してショットキー特性を示す金属からなることを特徴とする請求項９〜１４、１６及び１７のうちのいずれか１項に記載の半導体装置。
  20. 前記金属は、金、銀、銅、白金、パラジウム、ニッケル、クロム、イリジウム、タングステン、モリブデン、シリコン若しくは亜鉛又はこれらのうちの少なくとも２つを含む積層体若しくは合金であることを特徴をする請求項１８又は１９に記載の半導体装置。
  21. 前記導電性基板は、シリコン、炭化シリコン又は窒化ガリウムからなることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置。
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