JP2015079923A - 窒化物半導体装置、ダイオード、および電界効果トランジスタ - Google Patents

窒化物半導体装置、ダイオード、および電界効果トランジスタ Download PDF

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Abstract

【課題】配線幅を確保しつつ配線による寄生容量を低く抑えて、高耐圧かつ大電流を維持しつつスイッチング特性を向上させること。【解決手段】基板１１にバッファ層１２、電子走行層１３、電子供給層１４を設ける。電子走行層１３の電子供給層１４との界面に２ＤＥＧ層ａが生じる。電子供給層１４上に選択的にカソード電極１８およびカソード配線１９を積層する。カソード電極１８部分に、２ＤＥＧの発生を抑制する２ＤＥＧ非発生領域１３ａを設ける。アノード電極１６は、フィールドプレート層１５および電子供給層１４の下層の２ＤＥＧ層ａに側面からショットキー接触し、接地させる。コンタクト部２１ａを確保しつつ２ＤＥＧ非発生領域１３ａを覆うように誘電体層２１を設ける。カソード電極１８は誘電体層２１を覆いつつ、コンタクト部２１ａを通じて２ＤＥＧ層ａとオーミック接触する。【選択図】図２

Description

本発明は、窒化物半導体装置、ダイオード、および電界効果トランジスタに関する。
ワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物系半導体がある。ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有している。
そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置、たとえばショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）や高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などの電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。その一方、これらの半導体装置に対しては高電圧を印加して大電流を流すことから、それらの半導体装置における寄生容量の低減が要求されている。
そこで、特許文献１には、２次元電子ガス（２ＤＥＧ：2 Dimension Electric Gas）が形成される２つの半導体層の界面に到達する凹部を形成して２ＤＥＧを除去することで、電極と２ＤＥＧとの間の半導体層内の内部抵抗を小さくして順方向電圧を低くしつつ、寄生容量を低減した半導体装置が提案されている。また、特許文献２には、ドレイン電極の下方にドレインオーミックが形成された電界効果トランジスタにおいて、複数のドレイン電極の下方に各々形成されたドレインオーミック間に、イオン注入法によって２ＤＥＧ層を除去して絶縁領域を形成することで、基板との間の寄生容量を低減して高温での高効率な動作が可能なＦＥＴが提案されている。また、特許文献３には、電極の下層に、不活性元素をイオン注入して形成した領域からなるアイソレーション領域を設けることによって、寄生容量を低減し漏洩電流の発生を抑制した窒化物半導体素子が提案されている。
特許第４３８９９３５号公報 特開２０１１−２０４９８４号公報 特開２０１３−１２３０２３号公報
ところで、窒化物半導体装置としてのＳＢＤにおいては、ショットキー電極であるアノード電極およびオーミック電極であるカソード電極のそれぞれの上層に配線が設けられる。同様に、窒化物半導体装置としてのＨＥＭＴなどの電界効果トランジスタにおいては、オーミック電極であるソース電極およびドレイン電極の上層、およびたとえばショットキー電極であるゲート電極の上層に、配線が設けられる。そして、大電流を流す横型の窒化物半導体装置においては、素子面積を有効に利用するために、多くの場合、電極およびその上層の配線の構造をくし形としている。
また、これらの窒化物半導体装置を基板の裏面を接地させて使用する場合、基板と配線との間に寄生容量（配線容量）が生じる。この配線容量は、配線幅を小さくすることによって低減できる。ところが、配線幅は、エレクトロマイグレーション（ＥＭ：electro-migration）対策に基づく電流密度、具体的にアルミニウム（Ａｌ）からなる配線の場合には典型値としてたとえば０．３ＭＡ／ｃｍ2以下の電流密度になるような配線幅に制限される。すなわち、窒化物半導体装置において、配線幅は定格電流で決まる最小の電流密度によって制約されるため、配線を厚くかつ細くして配線容量を低減させるには限界がある。これにより、配線容量も含めた全体の寄生容量によって、特に高速なスイッチングにおいてスイッチング損失が生じ、スイッチング特性が悪化するという問題があった。
また、上述したように、特許文献１，２，３においても、半導体層のヘテロ接合部分に、エッチングにより凹部を形成したりイオン注入により絶縁領域やアイソレーション領域を形成したりすることによって、２ＤＥＧを消去して容量を低減する技術が記載されている。しかしながら、本発明者の知見によれば、上述した特許文献１，２，３の技術では、カソード電極やドレイン電極などの電極の部分での基板との間の寄生容量を低減することが困難であり、ＳＢＤやＨＥＭＴを高耐圧かつ大電流に維持しつつスイッチング特性までも向上させることは、より困難であった。
本発明は、上記に鑑みてなされたものであって、その目的は、配線幅を確保しつつ配線による寄生容量が低く抑えられて、高耐圧かつ大電流を維持しつつスイッチング特性を向上させることができる窒化物半導体装置、ダイオード、および電界効果トランジスタを提供することにある。
上述した課題を解決し、上記目的を達成するために、本発明に係る窒化物半導体装置は、少なくとも一部に導電部分を有する基体と、基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と離間して設けられる第２電極と、第１電極の上層に設けられる第１配線と、第２電極の上層に設けられる第２配線と、を備え、第１電極および第２電極の少なくとも一方の電極であって半導体積層体と電気的に接合した部分以外の電極の部分の下層に、半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の誘電体からなる誘電体層が設けられることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、第１電極および第２電極において、下層に誘電体層が設けられた電極から所定の１つの電極を選択した場合に、他の電極を基体の導電性の部分と同電位にするように構成されていることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体が、部分的に２次元電子ガスが発生する構成を有することを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、第１電極および第２電極の少なくとも一方の電極の半導体積層体と接合した部分以外の電極の部分の下層に、誘電体層と２次元電子ガスが発生しない２次元電子ガス非発生領域とが基体の主面に平行な面内で重なるように配置されていることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、電極の幅方向に沿った誘電体層の外縁部が、半導体積層体における２次元電子ガス非発生領域の外縁部より外側になるように構成されていることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、電極の幅方向に沿った誘電体層の外縁部が、２次元電子ガス非発生領域の外縁部より０．５μｍ以上３．０μｍ以下の範囲で外側になるように構成されていることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、２次元電子ガス非発生領域が、半導体積層体の部分における不純物を含む領域から構成されていることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、２次元電子ガス非発生領域が、半導体積層体の部分に設けたリセス部により構成されていることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、誘電体層が、シリコン（Ｓｉ）、酸素（Ｏ）、窒素（Ｎ）、炭素（Ｃ）、フッ素（Ｆ）、およびホウ素（Ｂ）からなる群より選ばれた少なくとも１種類の元素を含有していることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、第１電極および第２電極のうちの下層に誘電体層が設けられる電極がオーミック電極であることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体が、窒化物系半導体からなる第１半導体層、および第１半導体層の上に形成され第１半導体層よりも平均的にバンドギャップが広い少なくとも１種類の窒化物系半導体からなる第２半導体層を含んで構成されることを特徴とする。本発明に係る窒化物半導体装置は、この構成において、半導体積層体は、さらに第２半導体層上に選択的に形成され第２半導体層よりも平均的にバンドギャップが狭い窒化物系半導体からなる第３半導体層を含むことを特徴とする。
本発明に係るダイオードは、上記の発明による窒化物半導体装置の構成を有し、第１電極がアノード電極、および第２電極がカソード電極であることを特徴とする。
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と第２電極との間において第１電極および第２電極と離間するように設けられた第３電極を備えることを特徴とする。
本発明に係る電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がドレイン電極、および第３電極がソース電極であることを特徴とする。
本発明に係る窒化物半導体装置、ダイオード、および電界効果トランジスタによれば、配線幅を所定幅以上に確保しつつ配線容量を低く抑えるとともに、高耐圧かつ大容量を維持しつつスイッチング特性を向上させることが可能となる。
図１は、本発明の実施の形態１によるＳＢＤを上方から俯瞰した模式的な平面図である。 図２は、図１に示すＳＢＤのＩＩ−ＩＩ線に沿った模式的な断面図である。 図３は、本発明の実施の形態１による効果を説明するための、誘電体膜の膜厚に対する寄生容量の低減率を示すグラフである。 図４は、本発明の実施の形態１において、２ＤＥＧ非発生領域に被せるように誘電体層を設けた場合における、カソード電極のコンタクト部分およびその周辺部分の断面図および電界強度のグラフである。 図５は、本発明の実施の形態１における変形例として、誘電体層の外側にまで２ＤＥＧ非発生領域を広げた場合における、カソード電極のコンタクト部分およびその周辺部分の断面図および電界強度のグラフである。 図６は、本発明の実施の形態１に対する比較例として、誘電体層を設けずに２ＤＥＧ除去領域のみを設けた従来構成における、カソード電極部分の断面図および電界強度のグラフである。 図７は、本発明の実施の形態２によるＳＢＤを示す模式的な断面図である。 図８は、本発明の実施の形態３によるＳＢＤを示す模式的な断面図である。 図９は、本発明の実施の形態４によるＳＢＤを示す模式的な断面図である。 図１０は、本発明の実施の形態５によるＨＥＭＴを上方から俯瞰した模式的な平面図である。 図１１は、図１０に示すＨＥＭＴのＸＩ−ＸＩ線に沿った模式的な断面図である。 図１２は、本発明の実施の形態６によるＨＥＭＴを示す模式的な断面図である。 図１３は、本発明の実施の形態７によるＨＥＭＴを示す模式的な断面図である。 図１４は、鋭意検討の対象となった半導体装置としてのＳＢＤを示す模式的な断面図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下の実施の形態の説明に用いる「上」、「上層」、「上方」、および「上部」、ならびに「下」、「下層」、「下方」、および「下部」はそれぞれ、半導体装置の基板の主面に対して直角に遠ざかる向き、ならびに基板の主面に近づく向きを示し、半導体装置の実装状態における上下方向と必ずしも一致しない点にも留意する必要がある。
まず、本発明の実施の形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。まず、本発明者が鋭意検討を行う対象となった窒化物半導体装置、およびその問題点について説明する。図１４は、本発明者が鋭意研究を行う対象とした窒化物半導体装置としてのＳＢＤを示す模式的な断面図である。
すなわち、図１４に示すように、窒化物半導体装置の一例としてのＳＢＤ１００は、基板１０１上に、バッファ層１０２、電子走行層１０３、および電子供給層１０４が順次積層されている。また、電子供給層１０４上に選択的に、フィールドプレート層１０５が設けられている。このフィールドプレート層１０５には、下層の電子供給層１０４および電子走行層１０３まで到達するリセス部１０５ａが形成されている。リセス部１０５ａ上には、電子走行層１０３および電子供給層１０４との界面に生じる２ＤＥＧ層ａとショットキー接触するアノード電極１０６が形成されている。アノード電極１０６は、フィールドプレート層１０５上、および絶縁膜１１０により形成された段差の上に乗り上げるようにして、複数段の段差を有するフィールドプレート構造を有する。一方、電子供給層１０４上には選択的に、電子供給層１０４を介して２ＤＥＧ層ａとオーミック接触するカソード電極１０８が設けられている。アノード電極１０６およびカソード電極１０８上にはそれぞれ、電極と電気的に接続するアノード配線１０７およびカソード配線１０９が設けられている。アノード電極１０６およびアノード配線１０７によりアノードＡが構成されているとともに、カソード電極１０８およびカソード配線１０９によりカソードＣが構成されている。また、これらの電子供給層１０４、フィールドプレート層１０５、アノード電極１０６、アノード配線１０７、カソード電極１０８、およびカソード配線１０９を覆うように、絶縁膜１１０が設けられている。
以上のように構成されたＳＢＤ１００は、主に基板１０１およびアノード電極１０６を接地して利用される。この場合、カソード電極１０７および上層のカソード配線１０９と、バッファ層１０２および基板１０１から構成される導電部分を含む基体との間に配線容量が存在する。本発明者の知見によれば、上述したように、カソード配線１０９の配線幅を小さくすることにより配線容量を低減できるが、カソード配線１０９のＥＭ対策のために配線の狭小化には限界がある。
そこで、本発明者は、特許文献１〜３に記載されているように、カソード電極１０７の下層において、２ＤＥＧ層ａを除去して非発生領域を形成することによる配線容量の低減について検討を行った。ところが、２ＤＥＧ層ａを除去するのみでは、十分な容量低減の効果が得られないため、スイッチング特性については向上しないことが判明した。そこで、本発明者はさらに、基板１０１上のバッファ層１０２の膜厚を増加させることによって配線容量を低減させる方法を想起した。ところが、バッファ層１０２においては、その膜厚を増加させるのに伴ってウエハの反りや成長層へのクラックの発生などの問題が生じてしまう。そのため、このような問題を抑制する観点からはバッファ層１０２の厚膜化にも限界があった。
本発明者は、以上の検討に基づいて、さらに配線容量の低減について鋭意検討を重ねた。その結果、カソード電極１０７の下層の領域において、２ＤＥＧ層ａの非発生領域を形成するのみならず、バッファ層１０２を構成する半導体材料よりも誘電率が低い材料を設けることで、配線容量を低減させることを想起した。この場合、カソード電極１０７の下層の領域を厚膜化させることと同様の効果が得られる。そのため、窒化物半導体装置において、電流容量に対して必要な配線の配線幅を必要十分な大きさに確保しつつ、配線容量を低減でき、さらにはスイッチング特性を向上させることができる。以下に説明する本発明の実施の形態は、以上の鋭意検討に基づいて案出されたものである。
（実施の形態１）
次に、本発明の実施の形態１による窒化物半導体装置について説明する。図１は、この実施の形態１による窒化物半導体装置としてのショットキーバリアダイオード（ＳＢＤ）１を上方から俯瞰した平面図である。また、図２は、図１のＩＩ−ＩＩ線に沿ったＳＢＤ１の模式的な断面図である。
図１に示すように、ＳＢＤ１は、２ＤＥＧ層ａの上にアノードＡとカソードＣとが、互いに櫛状に平面的に形成される。そして、アノードＡとカソードＣとを構成する主電極は、細長いフィンガー形状を成し、外部に電流を取り出すために、それぞれアノードパッド１７ａとカソードパッド１９ａとに接続される。ここで、ＳＢＤ１の装置幅Ｗ１は、０．１〜２５ｍｍのたとえば４ｍｍ程度、フィンガー形状の主電極であるフィンガー電極の配線長Ｌ１は、０．５〜５ｍｍのたとえば１ｍｍ（１０００μｍ）程度であり、数Ａから数１００Ａまでの要求される電流容量に応じて適宜調整される。また、カソードＣの領域における２ＤＥＧ層ａの部分においては、２ＤＥＧが除去された２ＤＥＧ非発生領域１３ａが形成されている。
また、図２に示すように、実施の形態１によるＳＢＤ１においては、基板１１の主面上に、バッファ層１２を介して一部に２ＤＥＧ非発生領域１３ａが形成された電子走行層１３が設けられている。電子走行層１３上には電子供給層１４が設けられている。これらの電子走行層１３および電子供給層１４によって半導体積層体の一部が構成され、半導体積層体の内部における電子走行層１３の電子供給層１４との界面に２ＤＥＧ層ａが生じる。
さらに、電子供給層１４の表面上に、選択的にフィールドプレート層１５が設けられている。フィールドプレート層１５のアノードＡの形成領域には、下層の電子供給層１４および電子走行層１３まで到達するリセス部１５ａが形成されている。そして、リセス部１５ａ上には、このリセス部１５ａを覆うようにしてアノード電極１６が設けられ、アノード電極１６上にはアノード配線１７が設けられている。アノード電極１６およびアノード配線１７によって、ＳＢＤ１のアノードＡが構成される。
また、電子供給層１４上に選択的にカソード電極１８が設けられ、カソード電極１８上にはカソード配線１９が設けられている。カソード電極１８およびカソード配線１９によって、ＳＢＤ１のカソードＣが構成される。また、電子供給層１４上のカソード電極１８との間における、基板１１の主面に沿ったカソード電極１８の内側、かつ２ＤＥＧ非発生領域１３ａを覆う領域に、誘電体層２１が設けられている。
基板１１は、主面（主表面）上にＩＩＩ族窒化物系化合物半導体を形成できる材料、たとえばシリコン（Ｓｉ）、サファイア、酸化亜鉛（ＺｎＯ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、炭素（Ｃ）等から構成されている。バッファ層１２は、基板１１上にＩＩＩ族窒化物系化合物半導体層を好適に形成するための層である。バッファ層１２は、たとえば窒化アルミニウム（ＡｌＮ）層と窒化ガリウム（ＧａＮ）層とが交互に積層された公知の構造を有する。ここで、バッファ層１２の膜厚は、好適には、２μｍ以上６μｍ以下、この実施の形態１においては、たとえば４．０μｍである。そして、基板１１およびバッファ層１２によって少なくとも一部に導電性の部分を有する基体を構成している。この基板１１およびバッファ層１２からなる基体の導電性部分は、ＳＢＤ１の使用時に接地される。なお、バッファ層１２上の電子走行層１３との間に、炭素（Ｃ）がドープされたＣ−ＧａＮ層などをさらに設けて、基板１１、バッファ層１２、およびＣ−ＧａＮ層などから基体を構成しても良い。
第１半導体層としての電子走行層１３は、たとえばアンドープのＧａＮからなるが、ＧａＮ以外の材料を用いてもよい。ここで、電子走行層１３の膜厚は、好適には、０．１μｍ以上２．０μｍ以下、この実施の形態１においては、たとえば１．０μｍである。また、電子走行層１３のカソード電極１８の形成領域の部分には、２ＤＥＧの発生を抑制するためにたとえば窒素（Ｎ）、水素（Ｈ）、アルゴン（Ａｒ）などの不純物をドープした、２ＤＥＧ非発生領域１３ａが形成されている。
また、第２半導体層としての電子供給層１４は、電子走行層１３よりもバンドギャップが広いＩＩＩ族窒化物系化合物半導体である、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。ＡｌｘＧａｙＩｎｚＮのＡｌ組成比ｘは、目標になるキャリア密度である２次元電子ガス濃度（２ＤＥＧ濃度）に応じて設定し、ｚ＝０の場合に、好適には０．１５以上０．３５以下、より好適には０．２０以上０．３０以下、具体的にはたとえば０．２５である。また、電子供給層１４の膜厚は、好適には１０ｎｍ以上５０ｎｍ以下、より好適には２０ｎｍ以上２５ｎｍ以下、この実施の形態１においては、たとえば２０ｎｍである。
なお、電子供給層１４は、ＡｌｘＧａｙＩｎｚＮからなる単層に限定されず、バンドギャップが異なる複数種類のＩＩＩ族窒化物系化合物半導体を積層した構造しても良く、具体的にたとえば、ＧａＮ層とＡｌＮ層とを順次複数回繰り返して積層した擬似混晶構造でも良い。この場合の電子供給層１４のバンドギャップは平均バンドギャップであり、具体的には積層構造を構成する各半導体層の層厚比によって重み付け（積分）をしたバンドギャップである。なお、複数種類のＩＩＩ族窒化物系化合物半導体を積層して電子供給層１４を構成する場合、電子供給層１４内に２ＤＥＧが発生しないように形成するのが好ましい。
また、第３半導体層の一部からなるフィールドプレート層１５は、電子走行層１３に生じる２ＤＥＧ層ａの２ＤＥＧ濃度を局所的に変調させるために、電子供給層１４のバンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはたとえばＧａＮからなる。そして、この実施の形態１においては、電子走行層１３、電子供給層１４、およびフィールドプレート層１５によって半導体積層体が構成され、フィールドプレート層１５により半導体積層体の内部の２ＤＥＧ層ａが変調される。また、２ＤＥＧ濃度は、フィールドプレート層１５の膜厚が大きいほど低下する。そのため、この実施の形態１においてフィールドプレート層１５の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましく、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる観点からは、２０ｎｍ以上１００ｎｍ以下がより好ましく、膜厚のばらつきによって２ＤＥＧ濃度のばらつきの影響を受けにくくなる２５ｎｍ以上８０ｎｍ以下がさらに好ましい。また、ＳＢＤ１の高耐圧化の観点からは、２ＤＥＧ濃度の低い領域において、２ＤＥＧ濃度が７×１０12ｃｍ-2未満になるようにフィールドプレート層１５の膜厚を決定するのが好ましい。さらに、ＳＢＤ１のオン抵抗を低減する観点からは、２ＤＥＧ濃度の高い領域においては、２ＤＥＧ濃度が７×１０12ｃｍ-2以上になるようにするのが好ましい。
また、第１電極としてのアノード電極１６は、リセス部１５ａを覆うように、たとえば下部電極層がニッケル（Ｎｉ）層で上部電極層が金（Ａｕ）層（以下、Ｎｉ／Ａｕ）からなる積層構造を有して設けられている。これにより、アノード電極１６は、フィールドプレート層１５および電子供給層１４の下層の２ＤＥＧ層ａに対して側面からショットキー接触する。なお、アノード電極１６は、リセス部１５ａが形成されていない電子供給層１４の表面上に設けて、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層ａとショットキー接触させても良い。また、この実施の形態１においては、アノード電極１６が接地されて、基板１１またはバッファ層１２と同電位となる。
このアノード電極１６は、フィールドプレート層１５上に乗り上げて少なくとも１段の段差を形成しているとともに、絶縁膜２０から形成された１段の段差に乗り上げてカソード電極１８側にせり出すように延伸している。この実施の形態１において、アノード電極１６は、フィールドプレート層１５の側面および上面の一部に接触して設けられている。なお、アノード電極１６とフィールドプレート層１５との間に他の半導体膜や誘電体膜を介して互いに非接触としても良い。また、フィールドプレート層１５とアノード電極１６との間の絶縁膜２０の膜厚は、アノード電極１６側からカソード電極１８に向かって連続的または段階的に大きくなるように増加している。これによって、アノード電極１６のフィールドプレート構造による電界分散効果が得られる。
また、絶縁膜２０は、たとえば酸化シリコン（ＳｉＯ2）から構成される。絶縁膜２０は、主に、フィールドプレート層１５、アノード電極１６、アノード配線１７、カソード電極１８、カソード配線１９、および電子供給層１４の表面を保護する。なお、絶縁膜２０は、ＳｉＯ2以外の材料、具体的には窒化シリコン（ＳｉＮx）や酸化アルミニウム（Ａｌ2Ｏ3：アルミナ）などから構成しても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。
また、電子走行層１３の部分に形成された２ＤＥＧ非発生領域１３ａの上層で電子供給層１４上には、２ＤＥＧ非発生領域１３ａを覆うように、誘電体層２１が選択的に設けられている。ここで、この誘電体層２１は、コンタクト部２１ａによって絶縁膜２０と離間するようにして設けられる。なお、誘電体層２１は、絶縁膜２０から独立させて設けても良く、絶縁膜２０の一部から構成しても良い。すなわち、誘電体層２１は、たとえばＳｉＯ2などの絶縁膜２０と同じ材料から構成しても、異なる材料から構成しても良い。そして、配線容量を低減するためにバッファ層１２を厚膜化する効果と同様の効果を得るために、誘電体層２１は、バッファ層１２、電子走行層１３、および電子供給層１４を構成する材料の誘電率より低い誘電率の材料から構成するのが好ましい。ここで、ＧａＮの比誘電率が９．５程度であり、Ａｌ組成比ｘが０．３以下のＡｌｘＧａｙＮの比誘電率もＧａＮとほぼ同様であることから、誘電体層２１の材料としては、シリコン（Ｓｉ）、酸素（Ｏ）、窒素（Ｎ）、炭素（Ｃ）、フッ素（Ｆ）、およびホウ素（Ｂ）からなる群より選ばれた少なくとも１種類の元素を含有した誘電材料が好ましい。具体的には、誘電体層２１の材料としては、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）法により形成された比誘電率が４．１程度のＳｉＯ2、比誘電率が３〜３．５程度のＦやＣが添加されたＳｉＯx、もしくはＳｉＮｘ、または比誘電率３以下のＢＣＮなどを用いても良い。
また、第２電極としてのカソード電極１８は、たとえばＴｉ／Ａｌからなる積層構造を有し、電子供給層１４上に、基板１１の主面に平行な面に沿って、２ＤＥＧ非発生領域１３ａおよび誘電体層２１を覆うようにして設けられる。このような構成によって、カソード電極１８は、コンタクト部２１ａを通じて電子供給層１４を介し、電子走行層１３に発生した２ＤＥＧ層ａとオーミック接触する。すなわち、カソード電極１８は、コンタクト部２１ａにおいて電子供給層１４の表面上でオーミック接触しつつ、電子供給層１４との間で誘電体層２１を挟むように設けられる。
また、誘電体層２１の膜厚は、好適には、０．２μｍ以上１．５μｍ以下、この実施の形態１においては、たとえば０．５μｍである。なお、本明細書中における絶縁体からなる膜の膜厚に関しては、比誘電率が３．９〜４．１のＳｉＯ2膜を基準とし、その他の材料を用いる場合の膜厚は、当該材料の誘電率とＳｉＯ2の誘電率との比に基づいてＳｉＯ2膜の膜厚から換算した膜厚とする。以下に、誘電体層２１の膜厚に関して、これらの範囲が好適である理由について説明する。
すなわち、本発明者は、カソードＣの形成領域において誘電体層２１を設けない構成の配線容量に対して、実施の形態１による誘電体層２１の膜厚を、０．２μｍから１．５μｍまで変化させた場合の配線容量の低減率（％）を計測した。なお、カソード電極１８の電極幅は１５μｍ、印加電圧は４５０Ｖ、周波数は１ＭＨｚとし、アノードＡと基体を接地した。図３は、この容量低減率（％）における誘電体層２１の膜厚依存性を示すグラフである。
図３から、誘電体層２１の膜厚を０．２μｍとした場合に、配線容量が３．５％程度低下していることが分かる。さらに、誘電体層２１の膜厚を０．５μｍとした場合には、膜厚が０．２μｍの場合より配線容量が低減されて、配線容量が９．１％程度低下していることが分かる。同様に、誘電体層２１の膜厚を１．０μｍおよび１．５μｍと順次増加させた場合には、容量低減率も１５％および１９％と、単調増加することが分かる。すなわち、誘電体層２１の膜厚を増加させるに従って、配線容量は単調減少することが分かる。一方、この実施の形態１によるＳＢＤ１のような、いわゆる横型の窒化物半導体装置においては、配線容量の低減が困難であることから、配線容量を数％低減させることが極めて重要である。そのため、誘電体層２１の膜厚としては、３．５％の低減率が確保されている０．２μｍ以上とするのが好ましい。他方、誘電体層２１上に、電子供給層１４などとオーミック接触するようにカソード電極１８およびカソード配線１９を設けることを考慮すると、誘電体層２１の膜厚は２.０μｍ以下とするのが好ましい。
また、カソード電極１８の形成部分における、誘電体層２１と２ＤＥＧ非発生領域１３ａとの電極の幅方向に沿った同じ側の外端部（外縁部）どうしの間隔ｄは、好適には０．５μｍ以上３μｍ以下、より好適には、０．５μｍ以上２．０μｍ以下、この実施の形態１においては、たとえば１．０μｍである。以下に、基板１１の主面に平行な面に沿った２ＤＥＧ非発生領域１３ａを誘電体層２１の内側に設ける、換言すると、電極の幅方向に沿った誘電体層２１の外縁部が２ＤＥＧ非発生領域１３ａの外縁部より外側になるように構成するのが好ましい理由について説明する。
すなわち、本発明者は、誘電体層２１を設けていない従来の構成の場合と、誘電体層２１を設けた上で、電極の幅方向に沿って２ＤＥＧ非発生領域１３ａの外縁部（外端部）が誘電体層２１の内側および外側に位置する場合とにおいて、ＳＢＤ１の半導体積層体に生じる電界強度を測定した。図４の上図は、電子供給層１４上に誘電体層２１を設け、電極の幅方向に沿って誘電体層２１の外縁部が２ＤＥＧ非発生領域１３ａの外縁部の外側に間隔ｄで位置した場合の、カソード電極１８のコンタクト部２１ａとその周辺部分を示す模式的な断面図である。図４の下図は、この断面図の各位置に対応した電界強度のグラフである。また、図５の上図は、電極の幅方向に沿って２ＤＥＧ非発生領域１３ａの外縁部が、誘電体層２１の外側に位置した場合の、実施の形態１の変形例としてのＳＢＤ１におけるカソード電極１８のコンタクト部２１ａとその周辺部分を示す模式的な断面図であり、図５の下図は、この断面図の各位置に対応した電界強度のグラフである。図６の上図は、誘電体層２１を設けない従来構成における、比較例としてのＳＢＤ１におけるカソード電極１８のオーミック接触部分を示す模式的な断面図であり、図６の下図は、この断面図の各位置に対応した電界強度のグラフである。なお、図６における符号については、実施の形態１におけるＳＢＤ１に対応した同符号とした。また、それぞれの図４，５，６における電界強度のグラフの縦軸は、互いに同一の目盛り幅である。
この実施の形態１によるＳＢＤ１における測定結果である図４および図５と、比較例によるＳＢＤ１における測定結果である図６とを比較すると、誘電体層２１が設けられた領域における電界強度が従来よりも低下していることが分かる。また、図４〜図６から、２ＤＥＧ層ａが発生している領域において電界強度がほとんど０であり、カソード電極１８と２ＤＥＧ層ａとがほぼ同電位であることが確認された。
また、図５から、誘電体層２１を電極の幅方向に沿って２ＤＥＧ非発生領域１３ａの内側に形成したＳＢＤ１においては、カソード電極１８が誘電体層２１上に乗り上げる段差部分において電界強度が局所的に強くなる、いわゆる電界集中点が存在することが分かる。窒化物半導体装置を構成する半導体積層体に電界集中点が存在すると、耐圧の低下、電流コラプスおよびリーク電流の増加などが生じる可能性がある。これに対し、図４から、誘電体層２１を２ＤＥＧ非発生領域１３ａに被せるように形成して、２ＤＥＧ非発生領域１３ａの外縁部が誘電体層２１の内側に間隔ｄで位置したＳＢＤ１においては、電界集中点が存在しないことが分かる。したがって、誘電体層２１を２ＤＥＧ非発生領域１３ａに被せるように形成することによって、高耐圧化、電流コラプスの低減、およびリーク電流の低減などの効果を併せて奏することができる。そこで、本発明者がさらに種々実験を行った結果、間隔ｄを上述の範囲にすることによって、電界集中点の発生を抑制する電界分散効果が得られることが確認された。
以上のようにして、この実施の形態１による窒化物半導体装置としてのＳＢＤ１が構成されている。そして、このＳＢＤ１は、次のように製造することができる。
すなわち、まず、基板１１上に、たとえば有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法等の結晶成長法を用いて、バッファ層１２、および電子走行層１３を順次成長させる。続いて、ＭＯＣＶＤ法などの結晶成長法により電子走行層１３上に、電子供給層１４を成長させる。
次に、電子供給層１４上に、フィールドプレート層１５となるべき半導体層を成長させる。なお、この半導体層の成長時にたとえばＣやＭｇなどの不純物をドーピングしてもよい。ここで、この半導体層の成長は、具体的に次のように行うことができる。すなわち、たとえばＭＯＣＶＤ法により、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ3）とを、それぞれ所定の流量（それぞれたとえば５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎ）で導入する。これと同時に、トリメチルアルミニウム（ＴＭＡｌ）を、ＮＨ3の流量の０．１％以下の一定の流量で流すとともに、成長温度をたとえば１０５０℃として、半導体層をエピタキシャル成長させる。次に、カソードＣの形成領域の部分に、たとえばＮ、Ｈ、またはＡｒなどをイオン注入することにより、２ＤＥＧの発生を抑制するための２ＤＥＧ非発生領域１３ａを形成する。ここで、電子供給層１４のイオン注入された領域も併せて絶縁化される。その後、選択エッチングを行って半導体層を選択的に除去して、フィールドプレート層１５を形成する。次に、アノードＡの形成領域における電子供給層１４および電子走行層１３の一部を選択エッチングによって除去することにより、リセス部１５ａを形成する。
その後、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術などの従来公知の技術を適宜用いることにより、絶縁膜２０の一部、誘電体層２１、およびコンタクト部２１ａを形成する。ここで、誘電体層２１の形成と絶縁膜２０の形成とは同時に行っても、別の工程で行っても良い。その後、たとえばスパッタリング法とリフトオフ法またはエッチング法などとの従来公知の方法を組み合わせて用いることにより、カソード電極１８を形成する。
次に、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術を順次適宜用いることにより、階段状部分を有する絶縁膜２０の一部を形成する。次に、スパッタリング法およびリフトオフ法により、リセス部１５ａを覆う領域にフィールドプレート構造を有するアノード電極１６を形成する。
次に、アノード電極１６上にアノード配線１７、およびカソード電極１８上にカソード配線１９をそれぞれ形成した後、絶縁膜２０の残部を形成する。なお、アノード配線１７およびカソード配線１９としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、もしくは金（Ａｕ）のいずれか１つを主成分とする金属を用いるのが望ましく、この実施の形態１においては、たとえばＡｌを用いる。以上の工程により、この実施の形態１によるＳＢＤ１が製造される。
以上説明した本発明の実施の形態１によれば、コンタクト部２１ａにおいて電子供給層１４を介して２ＤＥＧ層ａとオーミック接触するカソード電極１８の下層に、バッファ層１２や半導体積層体の誘電率よりも低い誘電率の材料からなる誘電体層２１を設けていることにより、カソード配線１９の配線幅を電流容量に対するＥＭ対策に基づいて制限される配線幅に確保しつつ、バッファ層１２、電子走行層１３および電子供給層１４の設計膜厚なども変更することなく、ＳＢＤ１における配線容量を低減できるので、オフ電圧印加時における配線容量の低減により、容量成分に起因したスイッチング時間を向上することができ、スイッチング特性を向上させたり、より高周波で動作させた場合のスイッチング損失を低減させたりすることが可能になる。
（実施の形態２）
次に、本発明の実施の形態２による窒化物半導体装置について説明する。図７は、この実施の形態２による窒化物半導体装置であるＳＢＤ２を示す模式的な断面図である。
図７に示すように、実施の形態２によるＳＢＤ２においては、電子供給層１４および電子走行層１３のカソード電極１８の形成領域の内側部分に、選択的にリセス部１３ｂが形成されている。このリセス部１３ｂにより、電子走行層１３における２ＤＥＧ層ａが除去された２ＤＥＧ非発生領域が構成されている。そして、リセス部１３ｂには、実施の形態１における誘電体層２１と同様の材料からなる誘電体層２２の下部が埋め込まれている。すなわち、実施の形態１における２ＤＥＧ非発生領域１３ａの代わりにリセス部１３ｂを形成することによって、このリセス部１３ｂの領域に２ＤＥＧが発生しないように構成している。
また、誘電体層２２の上部は、実施の形態１において説明した電界集中点の発生を抑制するために、電子供給層１４上にリセス部１３ｂを覆うようにせり出しているとともに、絶縁膜２０に対してコンタクト部２２ａの部分で離間するように設けられている。カソード電極１８は、誘電体層２２を覆うように、電子供給層１４表面でコンタクト部２２ａにおいて２ＤＥＧ層ａとオーミック接触するように設けられている。このＳＢＤ２においては、誘電体層２２を設けた側の電極であるカソード電極１８に対して対の電極であるアノード電極１６が接地される。
このように構成されたＳＢＤ２は、次のように製造することができる。まず、実施の形態１と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、フィールドプレート層１５を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、電子供給層１４および電子走行層１３におけるカソードＣの形成領域の内側に、選択的にリセス部１３ｂを形成する。その後、たとえばＰＥＣＶＤ法によりリセス部１３ｂに埋め込みつつ覆うようにして誘電体層２２を形成する。なお、これと同時に絶縁膜２０の一部を形成しても良く、この場合、誘電体層２２は絶縁膜２０と同じ材料からなる。その後、実施の形態１と同様にして、アノード電極１６、カソード電極１８、アノード配線１７、カソード配線１９、および絶縁膜２０の残部を形成して、ＳＢＤ２を製造する。その他の構成および製造方法については実施の形態１と同様であるので、説明を省略する。
以上説明した実施の形態２によれば、カソード電極１８の下層の部分における電子走行層１３にリセス部１３ｂを形成することにより２ＤＥＧが発生しない２ＤＥＧ非発生領域を設けるとともに、このリセス部１３ｂに誘電体層２２を埋め込んでいることにより、カソード配線１９およびカソード電極１８と、基板１１やバッファ層１２との間の配線容量を低減することができるので、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、本発明の実施の形態３による窒化物半導体装置について説明する。図８は、この実施の形態３による窒化物半導体装置であるＳＢＤ３を示す模式的な断面図である。
図８に示すように、実施の形態３によるＳＢＤ３においては、実施の形態１，２と異なり、アノードＡの形成領域におけるフィールドプレート層１５、電子供給層１４および電子走行層１３の部分に、選択的にバッファ層１２まで到達したリセス部１３ｃが形成されている。このリセス部１３ｃによって２ＤＥＧ非発生領域が構成される。リセス部１３ｃの内部には、実施の形態１における誘電体層２１と同様の材料からなる誘電体層２３が埋め込まれている。なお、この誘電体層２３の膜厚はたとえば１μｍ程度であって、その上面は、電子走行層１３の上面からはくぼんだ形状をなしている。そして、誘電体層２３の上層に設けられるアノード電極１６は、リセス部１３ｃの内壁の上部において、フィールドプレート層１５および電子供給層１４の下層の２ＤＥＧ層ａに対して側面からショットキー接触する。
また、カソード電極１８は図１４に示すＳＢＤ１００と同様にして、電子供給層１４の表面上に設けられており、電子供給層１４を介して２ＤＥＧ層ａとオーミック接触している。また、図８に示すＳＢＤ３においては、誘電体層２３を設けた側の電極であるアノード電極１６に対する対の電極としてのカソード電極１８が接地される。ここで、本発明者が、図１４に示すＳＢＤ１００に対するＳＢＤ３の配線容量の低減率を測定したところ、配線容量は従来に比して２２％程度低減することが確認された。
このように構成されたＳＢＤ３は、次のように製造することができる。まず、実施の形態１と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、フィールドプレート層１５を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、フィールドプレート層１５、電子供給層１４および電子走行層１３におけるアノードＡの形成領域に、選択的にリセス部１３ｃを形成する。その後、たとえばＰＥＣＶＤ法によりリセス部１３ｃの下部を埋め込むようにして誘電体層２３を形成する。なお、これと同時に絶縁膜２０の一部を形成しても良く、この場合、誘電体層２３は絶縁膜２０と同じ材料から構成される。その後、実施の形態１と同様にして、アノード電極１６、カソード電極１８、アノード配線１７、カソード配線１９、および絶縁膜２０の残部を形成する。その他の工程については実施の形態１と同様に行い、実施の形態３によるＳＢＤ３を製造する。その他の構成および製造方法については実施の形態１，２と同様であるので、説明を省略する。
以上説明した実施の形態３によれば、アノード電極１６の下層の部分における電子走行層１３にリセス部１３ｃを形成し、このリセス部１３ｃに誘電体層２３を埋め込んでいることにより、アノード配線１７およびアノード電極１６と、基板１１やバッファ層１２との間の配線容量を低減することができるので、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、本発明の実施の形態４による窒化物半導体装置について説明する。図９は、この実施の形態４による窒化物半導体装置であるＳＢＤ４を示す模式的な断面図である。
図９に示すように、実施の形態４によるＳＢＤ４においては、実施の形態３と異なり、アノード電極１６の形成領域の内側部分におけるフィールドプレート層１５、電子供給層１４、電子走行層１３、およびバッファ層１２の部分に、基板１１にまで到達したリセス部１２ａが形成されている。このリセス部１２ａによって、２ＤＥＧ非発生領域が構成される。リセス部１２ａの内部には、実施の形態１における誘電体層２１と同様の材料からなる誘電体層２４が埋め込まれている。なお、この誘電体層２４は、その膜厚が例えば５μｍ程度であって、実施の形態３と同様に、その上面は電子走行層１３の上面よりもくぼんだ形状をなしている。これにより、その上層に設けられるアノード電極１６は、リセス部１２ａの内壁の上部において、フィールドプレート層１５および電子供給層１４の下層の２ＤＥＧ層ａに対して側面からショットキー接触する。
また、このＳＢＤ４においては、誘電体層２４を設けた側の電極であるアノード電極１６に対して対の電極であるカソード電極１８が接地される。ここで、本発明者が、図１４に示すＳＢＤ１００に対するＳＢＤ４の配線容量の低減率を測定したところ、配線容量は従来に比して５８％程度低減することが確認された。
このように構成されたＳＢＤ４は、次のように製造することができる。まず、実施の形態３と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、フィールドプレート層１５を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、フィールドプレート層１５、電子供給層１４、電子走行層１３、およびバッファ層１２におけるアノード電極１６の形成領域の内側に、選択的にリセス部１２ａを形成する。その後、たとえばＰＥＣＶＤ法により、リセス部１２ａの電子走行層１３の上部においてアノード電極１６が２ＤＥＧ層ａとショットキー接触する部分を確保しつつ、その下部を埋め込むようにして誘電体層２４を形成する。なお、これと同時に絶縁膜２０の一部を形成しても良く、この場合、誘電体層２４は絶縁膜２０と同じ材料から構成される。その後、実施の形態３と同様にして、アノード電極１６、カソード電極１８、アノード配線１７、カソード配線１９、および絶縁膜２０の残部を形成して、実施の形態４によるＳＢＤ４を製造する。その他の構成および製造方法については実施の形態１，２，３と同様であるので、説明を省略する。
以上説明した本発明の実施の形態４によれば、アノード電極１６の下層の部分における電子走行層１３、およびバッファ層１２にリセス部１２ａを形成し、このリセス部１２ａに誘電体層２４を埋め込んでいることにより、アノード配線１７およびアノード電極１６と基板１１との間の配線容量を低減することができるので、実施の形態１，２，３と同様の効果を得ることができる。
（実施の形態５）
次に、本発明の実施の形態５による窒化物半導体装置としての高電子移動度トランジスタ（ＨＥＭＴ）について説明する。図１０は、この窒化物半導体装置であるＨＥＭＴ５を上方から俯瞰した平面図である。また、図１１は、図１０のＸＩ−ＸＩ線に沿ったＨＥＭＴ５の模式的な断面図である。
図１０に示すように、ＨＥＭＴ５は、２ＤＥＧ層ａ上にソースＳとドレインＤとが平面状に設けられ、ゲートＧがソースＳに対して下層側になるように設けられている。そして、ゲートＧとドレインＤとソースＳとなる主電極は、細長いフィンガー形状となり、外部へ電流を取り出すために、それぞれ、互いに同一平面上に位置するゲートパッド５２ａとドレインパッド５５ａとソースパッド５７ａとに接続されている。また、ＨＥＭＴ５の装置幅Ｗ２は、０．１〜２５ｍｍのたとえば４．０ｍｍ程度、フィンガー形状の主電極であるフィンガー電極の配線長Ｌ２は、０．５〜５．０ｍｍのたとえば１．０ｍｍ程度である。そして、ＨＥＭＴ５の平面内におけるフィンガー電極の配置は、フィンガー電極の長手方向に直角な方向に沿って、ソースＳとドレインＤとの間にゲートＧが配置されている。また、ドレインＤの領域における２ＤＥＧ層ａの部分においては、２ＤＥＧが除去された２ＤＥＧ非発生領域１３ｄが形成されている。
また、図１１に示すように、実施の形態５によるＨＥＭＴ５は、基板１１、バッファ層１２、電子走行層１３、電子供給層１４、フィールドプレート層５１、ゲート電極５２、ドレイン電極５４およびドレイン配線５５、ソース電極５６およびソース配線５７、誘電体層５８、ならびに絶縁膜５９を備える。
ドレインＤの形成領域における電子走行層１３の一部には、２ＤＥＧ非発生領域１３ｄが設けられ、電子走行層１３上には電子供給層１４が設けられている。これらの電子走行層１３および電子供給層１４によって半導体積層体の一部が構成され、半導体積層体の内部における電子走行層１３の電子供給層１４との界面に２ＤＥＧ層ａが生じる。また、電子走行層１３の２ＤＥＧ非発生領域１３ｄは、たとえばＮなどの不純物イオンが注入されていることにより、２ＤＥＧが除去されて発生しない領域である。
さらに、電子供給層１４の表面上に、選択的にフィールドプレート層５１が設けられている。フィールドプレート層５１のゲートＧの形成領域には、下層の電子供給層１４まで到達するリセス部５１ａが形成されている。そして、リセス部５１ａ上には、このリセス部５１ａを覆うようにしてゲート電極５２が設けられている。このゲート電極５２によって、ＨＥＭＴ５のゲートＧが構成されている。
また、ゲート電極５２と離間して電子供給層１４上に選択的にドレイン電極５４が設けられている。ドレイン電極５４上にはドレイン電極５４と電気的に接続するドレイン配線５５が設けられている。ドレイン電極５４およびドレイン配線５５によって、ＨＥＭＴ５のドレインＤが構成されている。また、ドレイン電極５４と電子供給層１４との間における電極の幅方向に沿ったドレイン電極５４の内側で、２ＤＥＧ非発生領域１３ｄを覆う領域に、誘電体層５８が設けられている。
また、ドレイン電極５４およびゲート電極５２と離間して、電子供給層１４上に選択的にソース電極５６が設けられている。ソース電極５６上にはソース電極５６と電気的に接続するソース配線５７が設けられている。ソース電極５６およびソース配線５７によって、ＨＥＭＴ５のソースＳが構成されている。そして、ソース電極５６とドレイン電極５４との間にゲート電極５２が配置され、ソース配線５７とドレイン配線５５との間に、ゲート配線５３が配置されている。また、この実施の形態５においては、誘電体層５８が設けられた側のドレイン電極５４とは異なるオーミック電極であるソース電極５６が接地されて、基板１１またはバッファ層１２と同電位になる。
また、第３半導体層の一部からなるフィールドプレート層５１は、電子走行層１３に生じる２ＤＥＧ層ａの２ＤＥＧ濃度を局所的に変調させるために、電子供給層１４のバンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはたとえばＧａＮからなる。そして、この実施の形態５においては、電子走行層１３、電子供給層１４、およびフィールドプレート層５１によって半導体積層体が構成され、フィールドプレート層５１により半導体積層体の内部の２ＤＥＧ層ａが変調される。また、２ＤＥＧ濃度は、フィールドプレート層５１の膜厚が大きいほど低下する。そのため、この実施の形態５においては、フィールドプレート層５１の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましく、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる観点からは、２０ｎｍ以上１００ｎｍ以下がより好ましく、膜厚のばらつきによって２ＤＥＧ濃度のばらつきの影響を受けにくくなる２５ｎｍ以上８０ｎｍ以下がさらに好ましい。さらに、ＨＥＭＴ５の高耐圧化の観点からは、２ＤＥＧ濃度の低い領域において、２ＤＥＧ濃度が７×１０12ｃｍ-2未満になるようにフィールドプレート層５１の膜厚を決定するのが好ましい。また、ＨＥＭＴ５のオン抵抗を低減する観点からは、２ＤＥＧ濃度の高い領域においては、２ＤＥＧ濃度が７×１０12ｃｍ-2以上になるようにするのが好ましい。
また、第３電極としてのゲート電極５２は、たとえばＮｉ／Ａｕからなる積層構造を有し、リセス部５１ａを覆うように設けられる。これにより、ゲート電極５２は、リセス部５１ａが形成されていない電子供給層１４の表面上に設けて、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層ａとショットキー接触する。なお、ゲート電極５２の下層にゲート絶縁膜を設けても良い。
このゲート電極５２は、フィールドプレート層５１上に乗り上げて少なくとも１段の段差を形成しているとともに、絶縁膜５９から形成された１段の段差に乗り上げてドレイン電極５４およびソース電極５６に向けてせり出すように延伸している。この実施の形態５において、ゲート電極５２は、フィールドプレート層５１の側面および上面の一部に接触して設けられている。なお、ゲート電極５２とフィールドプレート層５１との間に他の半導体膜や誘電体膜を介して互いに非接触としても良く、さらに電子走行層１３および電子供給層１４との間にゲート絶縁膜を設けても良い。また、ゲート電極５２をドレイン電極５４およびソース電極５６側の一方の側にのみせり出して延伸させるようにしても良い。
また、フィールドプレート層５１とゲート電極５２との間の絶縁膜５９の膜厚は、ゲート電極５２からドレイン電極５４およびソース電極５６に向かって連続的または段階的に大きくなるように増加している。これによって、ゲート電極５２のフィールドプレート構造による電界分散効果が得られる。
また、絶縁膜５９は、たとえばＳｉＯ2から構成される。絶縁膜５９は、主に、フィールドプレート層５１、ゲート電極５２、ゲート配線５３、ドレイン電極５４、ドレイン配線５５、ソース電極５６、ソース配線５７、および電子供給層１４の表面を保護する。なお、絶縁膜５９は、ＳｉＯ2以外の材料、具体的にはＳｉＮxやＡｌ2Ｏ3などから構成しても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。なお、この実施の形態５においても、絶縁膜５９の膜厚に関しては、絶縁膜５９を構成する材料の誘電率とＳｉＯ2の誘電率との比に基づいてＳｉＯ2膜の膜厚から換算した膜厚とする。
また、電子走行層１３の部分に形成された２ＤＥＧ非発生領域１３ｄの上層で電子供給層１４上には選択的に、誘電体層５８が２ＤＥＧ非発生領域１３ｄを覆うように設けられている。ここで、この誘電体層５８は、コンタクト部５８ａにおいて絶縁膜５９と離間するようにして設けられる。なお、誘電体層５８は、絶縁膜５９から独立させて設けても良く、絶縁膜５９の一部から構成しても良い。すなわち、誘電体層５８は、たとえばＳｉＯ2などの絶縁膜５９と同じ材料から構成しても、異なる材料から構成しても良い。また、実施の形態１と同様に、誘電体層５８は、バッファ層１２、電子走行層１３、および電子供給層１４を構成する材料の誘電率より低い誘電率の材料から構成するのが好ましく、その材料としては、ＰＥＣＶＤ法により形成されたＳｉＯ2や、ＦやＣが添加されたＳｉＯ2もしくはＳｉＮｘ、またはＢＣＮなどを挙げることができる。
また、第１電極としてのドレイン電極５４は、たとえばＴｉ／Ａｌからなる積層構造を有し、電子供給層１４上に、基板１１の主面に平行な面に沿って、２ＤＥＧ非発生領域１３ｄおよび誘電体層５８を覆うようにして設けられる。このような構成によって、ドレイン電極５４は、コンタクト部５８ａを通じて電子供給層１４を介し、電子走行層１３に発生した２ＤＥＧ層ａとオーミック接触する。すなわち、ドレイン電極５４は、コンタクト部５８ａにおいて電子供給層１４の表面上でオーミック接触しつつ、電子供給層１４との間で誘電体層５８を挟むように設けられる。
ここで、誘電体層５８の膜厚は、上述した実施の形態１における理由と同様の理由から、好適には、０．２μｍ以上１．５μｍ以下、この実施の形態５においては、たとえば０．５μｍである。また、ドレインＤの形成領域における、誘電体層５８と２ＤＥＧ非発生領域１３ｄとの外縁部どうしの間の、基板１１の主面に平行な面に沿った間隔ｄは、上述した実施の形態１における理由と同様の理由から、好適には０．５μｍ以上３．０μｍ以下、より好適には、０．５μｍ以上２．０μｍ以下、この実施の形態５においては、たとえば１．０μｍである。
また、第２電極としてのソース電極５６は、たとえばＴｉ／Ａｌからなる積層構造を有し、電子供給層１４上に選択的に設けられる。これにより、ソース電極５６は、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層ａとオーミック接触する。
以上のようにして、この実施の形態５による窒化物半導体装置としてのＨＥＭＴ５が構成されている。そして、このＨＥＭＴ５は、次のように製造することができる。
すなわち、まず、基板１１上に、たとえばＭＯＣＶＤ法などにより、バッファ層１２、および電子走行層１３を順次成長させる。続いて、ＭＯＣＶＤ法などの結晶成長法により電子走行層１３上に、電子供給層１４を成長させる。
次に、電子供給層１４上に、フィールドプレート層５１となるべき半導体層を成長させる。なお、この半導体層の成長時にたとえばＣなどの不純物をドーピングしてもよい。ここで、この半導体層の成長は、たとえばＭＯＣＶＤ法により、ＴＭＧａとＮＨ3とを、それぞれ所定の流量（それぞれたとえば５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎ）で導入する。これと同時に、ＴＭＡｌを、ＮＨ3の流量の０．１％以下の一定の流量で流すとともに、成長温度をたとえば１０５０℃として、半導体層をエピタキシャル成長させる。次に、電子走行層１３のドレインＤの形成領域の部分に、たとえばＮ、Ｈ、またはＡｒなどをイオン注入することにより、２ＤＥＧの発生を抑制するための２ＤＥＧ非発生領域１３ｄを形成する。ここで、電子供給層１４のイオン注入された領域も絶縁化される。その後、選択エッチングを行って半導体層を選択的に除去することにより、フィールドプレート層５１を形成するとともに、フィールドプレート層５１の部分にリセス部５１ａを形成する。
その後、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術などの従来公知の技術を適宜用いることにより、絶縁膜５９の一部、誘電体層５８、およびコンタクト部５８ａを形成する。ここで、誘電体層５８の形成と絶縁膜５９の形成とは同時に行っても、別の工程で行っても良い。その後、たとえばスパッタリング法およびリフトオフ法またはエッチング法などの従来公知の方法により、ドレイン電極５４およびソース電極５６を形成する。
次に、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術を順次適宜用いることにより、階段状部分を有する絶縁膜５９の一部を形成する。次に、スパッタリング法およびリフトオフ法により、リセス部５１ａを覆う領域にフィールドプレート構造を有するゲート電極５２を形成する。
次に、ドレイン電極５４上にドレイン配線５５、およびソース電極５６上にソース配線５７をそれぞれ形成した後、絶縁膜５９の残部を形成する。なお、ドレイン配線５５およびソース配線５７には、Ａｌ、Ｃｕ、またはＡｕのいずれか１つを主成分とする金属を用いるのが望ましく、この実施の形態５においては、たとえばＡｌを用いる。以上の工程により、この実施の形態５によるＨＥＭＴ５が製造される。その他の構成および半導体装置の製造方法については、実施の形態１〜４と同様であるので、その説明を省略する。
以上説明した本発明の実施の形態５によれば、コンタクト部５８ａにおいて電子供給層１４を介して２ＤＥＧ層ａとオーミック接触するドレイン電極５４の下層に、バッファ層１２の誘電率および半導体積層体の誘電率よりも低い誘電率の材料からなる誘電体層５８を設けていることにより、ドレイン配線５５の配線幅をＥＭ対策に基づいて決定される配線幅に確保しつつ、バッファ層１２、電子走行層１３および電子供給層１４の膜厚なども変更することなく、ＨＥＭＴ５における配線容量を低減できるので、実施の形態１〜４と同様の効果を得ることができる。
（実施の形態６）
次に、本発明の実施の形態６による窒化物半導体装置について説明する。図１２は、この実施の形態６による窒化物半導体装置であるＨＥＭＴ６を示す模式的な断面図である。
図１２に示すように、実施の形態６によるＨＥＭＴ６においては、電子供給層１４および電子走行層１３のドレイン電極５４の形成領域の内側部分に、選択的にリセス部１３ｅが形成されている。これにより、電子走行層１３における２ＤＥＧ層ａが除去された２ＤＥＧ非発生領域が構成されている。このリセス部１３ｅには、実施の形態５における誘電体層５８と同様の材料からなる誘電体層６１の下部が埋め込まれている。すなわち、実施の形態５における２ＤＥＧ非発生領域１３ｄの代わりに、リセス部１３ｅを形成していることによって、２ＤＥＧが発生しないように構成している。
また、誘電体層６１の上部は、電子供給層１４上にリセス部１３ｅを覆うようにせり出しているとともに、絶縁膜５９に対してコンタクト部６１ａの部分で離間するように設けられている。ドレイン電極５４は、誘電体層６１を覆うように、電子供給層１４表面でコンタクト部６１ａにおいて２ＤＥＧ層ａとオーミック接触するように設けられている。このＨＥＭＴ６においては、誘電体層６１を設けた側の電極であるドレイン電極５４以外の電極であるソース電極５６が接地される。
このように構成されたＨＥＭＴ６は、次のように製造することができる。まず、実施の形態５と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、フィールドプレート層５１を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、電子供給層１４および電子走行層１３におけるドレイン電極５４の形成領域の内側に、選択的にリセス部１３ｅを形成する。その後、たとえばＰＥＣＶＤ法によりリセス部１３ｅに埋め込みつつ覆うようにして誘電体層６１を形成する。なお、これと同時に絶縁膜５９の一部を形成しても良く、この場合、誘電体層６１は、絶縁膜５９と同じ材料から構成される。その後、実施の形態５と同様にして、ドレイン電極５４、ソース電極５６、ゲート電極５２、ドレイン配線５５、ソース配線５７、および絶縁膜５９の残部を形成して、ＨＥＭＴ６を製造する。その他の構成および製造方法については実施の形態１と同様であるので、説明を省略する。
以上説明した実施の形態６によれば、ドレイン電極５４の下層の部分における電子走行層１３にリセス部１３ｅを形成することで、２ＤＥＧが発生しない２ＤＥＧ非発生領域を設けるとともに、このリセス部１３ｅに誘電体層６１を埋め込んでいることにより、ドレイン配線５５およびドレイン電極５４と、基板１１やバッファ層１２との間の配線容量を低減できるので、実施の形態５と同様の効果を得ることができる。
（実施の形態７）
次に、本発明の実施の形態７による窒化物半導体装置について説明する。図１３は、この実施の形態７による窒化物半導体装置であるＨＥＭＴ７を示す模式的な断面図である。
図１３に示すように、実施の形態７によるＨＥＭＴ７は、実施の形態５と異なり、ソース電極５６の形成領域における電子走行層１３に、２ＤＥＧ非発生領域１３ｆが形成されているとともに、電子走行層１３の上層で電子供給層１４と、ソース電極５６との間に、誘電体層６２が設けられている。誘電体層６２の上部は、電子供給層１４上に２ＤＥＧ非発生領域１３ｆを覆うようにせり出しているとともに、絶縁膜５９に対してコンタクト部６２ａの部分で離間するように設けられている。ソース電極５５は、誘電体層６２を覆うように、電子供給層１４表面でコンタクト部６２ａによって２ＤＥＧ層ａとオーミック接触するように設けられている。そして、このＨＥＭＴ７は、誘電体層６２が設けられた側のソース電極５６とは異なる電極であるドレイン電極５４が接地される。その他の構成および製造方法は、実施の形態５，６と同様であるので、説明を省略する。
この実施の形態７によれば、実施の形態５によるＨＥＭＴ５に対して、ドレイン電極５４とソース電極５６との関係が逆になった構成であることから、実施の形態５と同様の効果を得ることができる。
以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。
また、上述の実施の形態においては、電子供給層がＡｌｘＧａｙＩｎｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）から構成され、電子走行層１３およびフィールドプレート層１５がＧａＮから構成されている。しかしながら、これらの層の構成材料は上記のものに限定されない。すなわち、電子供給層は、電子走行層よりもバンドギャップが広いＩＩＩ族窒化物系化合物半導体から構成されていればよい。また、フィールドプレート層は、電子供給層よりもバンドギャップが狭いＩＩＩ族窒化物系化合物半導体から構成されていればよい。ここで、ＩＩＩ族窒化物系化合物半導体は、化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（但し、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、０≦ｕ＋ｖ＜１）で表されるものである。
また、ダイオードのアノード電極およびトランジスタのゲート電極の下部電極層は、電子供給層１４とショットキー接触する電極である。そのため、上述したＴｉ以外にも、たとえば、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、Ａｕ、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金からなる金属膜など、上記条件を満たす金属材料であれば種々のものを用いてもよい。また、ダイオードのアノード電極およびトランジスタのゲート電極の上部電極層は、下部電極層より仕事関数の小さい金属からなり、この条件を満たす金属材料であれば種々のものを用いてもよい。
また、ダイオードのカソード電極およびトランジスタのソース電極およびドレイン電極は、電子供給層１４とオーミック接触する、または、接触抵抗が十分に小さい状態で接触する電極である。そのため、上述したＴｉ以外にも、たとえばＴｉ、Ａｌ、Ｓｉ、鉛（Ｐｂ）、クロム（Ｃｒ）、インジウム（Ｉｎ）、Ｔａのうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金よりなる金属膜などのうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いてもよい。
また、上述の実施の形態においては、本発明による半導体装置として、ＳＢＤおよびＨＥＭＴを例に挙げたが、本発明はこれに限定されない。すなわち、本発明は、ＭＥＳＦＥＴ（Metal Semiconductor FET）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）などの、種々の半導体装置に対して適用することができる。そして、本発明をこれらのＦＥＴに適用する場合、ゲート電極とフィールドプレート層との間に酸化膜などの絶縁膜を設けることも可能である。
また、上述の実施の形態においては、カソード電極、ソース電極、およびドレイン電極を電子供給層の表面に形成しているが、必ずしもこれらに限定されるものではなく、電子走行層、電子供給層、およびフィールドプレート層を含み、必要に応じてその他の層を含む半導体積層体のうちの少なくとも１層の上に電極を設けることが可能である。すなわち、半導体積層体を構成するその他の層の上に電極を設けても良い。具体的には、電子供給層の表面に、絶縁層、フィールドプレート層などの窒化物系半導体層、またはこれらの積層膜を介して、カソード電極、ドレイン電極、またはソース電極を設けることも可能である。また、電子供給層の電極の形成領域の一部を電子走行層に達するまでエッチング除去してリセス部を形成し、このリセス部の表面、またはリセス部表面に所定の膜を介して、カソード電極、ドレイン電極、またはソース電極を設けることも可能である。
また、上述の実施の形態１〜４においては、ＳＢＤを、接地される電極とは反対側の電極の下層に、配線容量を低減させるための誘電体層を設けるように構成しているが、これらの実施の形態１〜４を適宜組み合わせて、ＳＢＤにおいて、アノードＡの形成領域とカソードＣの形成領域とにおけるそれぞれの電極の下層に、誘電体層、およびイオン注入またはリセス部によって形成された２ＤＥＧ非発生領域を設けるようにしても良い。この場合、接地された電極と基体との間の容量が低減されるのみならず、アノードＡとカソードＣとの間の容量も低減されるため、ＳＢＤの全容量および容量性電荷の低減が可能になる。
また同様に、上述の実施の形態５〜７においては、ＨＥＭＴを、接地されるオーミック電極とは反対側のオーミック電極の下層に、配線容量を低減させるための誘電体層を設けるように構成しているが、上述の実施の形態５〜７を適宜組み合わせて、ＨＥＭＴにおいて、ドレインＤの形成領域とソースＳの形成領域とにおけるそれぞれの電極の下層に、誘電体層、およびイオン注入またはリセス部によって形成された２ＤＥＧ非発生領域を設けるようにしても良い。そして、この場合において基体を接地させれば、ソース電極およびドレイン電極のいずれの電極と基体とを同電位にしても良いが、寄生容量がより小さくなる電極を選択するのが好ましい。例えば、ソース電極を接地する場合には、基体を接地し、ドレインＤの形成領域とソースＳの形成領域とにおけるそれぞれの電極の下層に、誘電体層、およびイオン注入またはリセス部によって形成された２ＤＥＧ非発生領域を設ければ、ドレインＤとソースＳとの間の容量を低減させることができ、ＨＥＭＴの入力容量および出力容量の低減が可能になる。
また、上述の実施の形態６におけるドレイン電極５４の下層に設けたリセス部１３ｅおよび誘電体層６１と同様の構成を、ソース電極５６の下層に設けても良く、この場合、ＨＥＭＴのドレインＤが基板１１やバッファ層１２と同電位になるように接地される。
また、上述の実施の形態においては、誘電体層２１，２２，２３，２４，５８，６１，６２を誘電体からなる単一層により構成しているが、必ずしもこれに限定されるものではなく、複数の材料の誘電体層を積層させた構成としても良く、複数の誘電体材料を混合させた誘電体層の構成としても良い。
１，２，３，４ ＳＢＤ
５，６，７ ＨＥＭＴ
１１ 基板
１２ バッファ層
１２ａ，１３ｂ，１３ｃ，１３ｅ，１５ａ，５１ａ リセス部
１３ 電子走行層
１３ａ，１３ｄ，１３ｆ ２ＤＥＧ非発生領域
１４ 電子供給層
１５，５１ フィールドプレート層
１６ アノード電極
１７ アノード配線
１７ａ アノードパッド
１８ カソード電極
１９ カソード配線
１９ａ カソードパッド
２０，５９ 絶縁膜
２１，２２，２３，２４，５８，６１，６２ 誘電体層
２１ａ，２２ａ，５８ａ，６１ａ，６２ａ コンタクト部
５２ ゲート電極
５２ａ ゲートパッド
５４ ドレイン電極
５５ ドレイン配線
５５ａ ドレインパッド
５６ ソース電極
５７ ソース配線
５７ａ ソースパッド
ａ ２ＤＥＧ層
Ａ アノード
Ｃ カソード
Ｄ ドレイン
Ｇ ゲート
Ｓ ソース

Claims (15)

  1. 少なくとも一部に導電部分を有する基体と、
    前記基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、
    前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、
    前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と離間して設けられる第２電極と、
    前記第１電極の上層に設けられる第１配線と、
    前記第２電極の上層に設けられる第２配線と、を備え、
    前記第１電極および前記第２電極の少なくとも一方の電極であって前記半導体積層体と電気的に接合した部分以外の電極の部分の下層に、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の誘電体からなる誘電体層が設けられる
    ことを特徴とする窒化物半導体装置。
  2. 前記第１電極および前記第２電極において、下層に前記誘電体層が設けられた電極から所定の１つの電極を選択した場合に、他の電極を前記基体の導電性の部分と同電位にするように構成されていることを特徴とする請求項１に記載の窒化物半導体装置。
  3. 前記半導体積層体が、部分的に２次元電子ガスが発生する構成を有することを特徴とする請求項１または２に記載の窒化物半導体装置。
  4. 前記第１電極および前記第２電極の少なくとも一方の電極の前記半導体積層体と接合した部分以外の電極の部分の下層に、前記誘電体層と前記２次元電子ガスが発生しない２次元電子ガス非発生領域とが前記基体の主面に平行な面内で重なるように配置されていることを特徴とする請求項３に記載の窒化物半導体装置。
  5. 前記電極の幅方向に沿った前記誘電体層の外縁部が、前記半導体積層体における前記２次元電子ガス非発生領域の外縁部より外側になるように構成されていることを特徴とする請求項４に記載の窒化物半導体装置。
  6. 前記電極の幅方向に沿った前記誘電体層の外縁部が、前記２次元電子ガス非発生領域の外縁部より０．５μｍ以上３．０μｍ以下の範囲で外側になるように構成されていることを特徴とする請求項５に記載の窒化物半導体装置。
  7. 前記２次元電子ガス非発生領域が、前記半導体積層体の部分における不純物を含む領域から構成されていることを特徴とする請求項３〜６のいずれか１項に記載の窒化物半導体装置。
  8. 前記２次元電子ガス非発生領域が、前記半導体積層体の部分に設けたリセス部により構成されていることを特徴とする請求項３〜６のいずれか１項に記載の窒化物半導体装置。
  9. 前記誘電体層が、シリコン、酸素、窒素、炭素、フッ素、およびホウ素からなる群より選ばれた少なくとも１種類の元素を含有していることを特徴とする請求項１〜８のいずれか１項に記載の窒化物半導体装置。
  10. 前記第１電極および前記第２電極のうちの下層に前記誘電体層が設けられる電極がオーミック電極であることを特徴とする請求項１〜９のいずれか１項に記載の窒化物半導体装置。
  11. 前記半導体積層体が、窒化物系半導体からなる第１半導体層、および第１半導体層の上に形成され第１半導体層よりも平均的にバンドギャップが広い少なくとも１種類の窒化物系半導体からなる第２半導体層を含んで構成されることを特徴とする請求項１〜１０のいずれか１項に記載の窒化物半導体装置。
  12. 前記半導体積層体は、さらに第２半導体層上に選択的に形成され第２半導体層よりも平均的にバンドギャップが狭い窒化物系半導体からなる第３半導体層を含むことを特徴とする請求項１１に記載の窒化物半導体装置。
  13. 請求項１〜１２のいずれか１項に記載の窒化物半導体装置の構成を有し、
    前記第１電極がアノード電極、および前記第２電極がカソード電極である
    ことを特徴とするダイオード。
  14. 前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と前記第２電極との間において前記第１電極および前記第２電極と離間するように設けられた第３電極を備えることを特徴とする請求項１〜１２のいずれか１項に記載の窒化物半導体装置。
  15. 請求項１４に記載の窒化物半導体装置の構成を有し、
    前記第１電極がソース電極、前記第２電極がドレイン電極、および前記第３電極がゲート電極である
    ことを特徴とする電界効果トランジスタ。
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