WO2015056797A1 - 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ - Google Patents

窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ Download PDF

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和行 梅野
晋哉 大友
高木　啓史
江 李
拓也 古川
亮祐 田村
正之 岩見
秀介 賀屋
宏辰 石井
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古河電気工業株式会社
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    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a nitride semiconductor device, a manufacturing method thereof, a diode, and a field effect transistor.
  • Wide bandgap semiconductors have high dielectric breakdown voltage, good electron transport properties, and good thermal conductivity, so they are very attractive as materials for semiconductor devices for high temperature environments, high power, or high frequency.
  • Typical wide band gap semiconductors include GaN, AlN, InN, BN, or a nitride semiconductor that is a mixed crystal of two or more of these.
  • a semiconductor device having an AlGaN / GaN heterojunction structure two-dimensional electron gas is generated at the heterojunction interface due to piezoelectric polarization and spontaneous polarization. This two-dimensional electron gas has high electron mobility and carrier density.
  • a semiconductor device having such an AlGaN / GaN heterojunction structure for example, a field effect transistor (FET) such as a Schottky Barrier Diode (SBD) or a high electron mobility transistor (HEMT).
  • FET field effect transistor
  • SBD Schottky Barrier Diode
  • HEMT high electron mobility transistor
  • Field Effect Transistor has high withstand voltage, low on-resistance, and fast switching speed, and is very suitable for power switching applications.
  • a high voltage is applied to these semiconductor devices to cause a large current to flow, reduction of parasitic capacitance and on-resistance in those semiconductor devices is required.
  • Patent Document 1 a recess reaching the interface between two semiconductor layers in which a two-dimensional electron gas (2DEG: 2 Dimension Electric Gas) is formed is formed, and the 2DEG is removed to remove the electrode and the 2DEG.
  • 2DEG 2 Dimension Electric Gas
  • Patent Document 2 in a field effect transistor in which a drain ohmic is formed below a drain electrode, a 2DEG layer is removed between each drain ohmic formed below each of a plurality of drain electrodes by an ion implantation method.
  • Patent Document 3 discloses a nitride semiconductor device in which an parasitic region is reduced and generation of a leakage current is suppressed by providing an isolation region including a region formed by ion implantation of an inert element in a lower layer of an electrode. Has been proposed.
  • wiring is provided in each upper layer of the anode electrode which is a Schottky electrode and the cathode electrode which is an ohmic electrode.
  • wiring is provided in an upper layer of a source electrode and a drain electrode that are ohmic electrodes and, for example, an upper layer of a gate electrode that is a Schottky electrode.
  • the structure of the electrode and the wiring in the upper layer is often comb-shaped.
  • the wiring width is a current density based on an electro-migration (EM) countermeasure, specifically a current density of 0.3 MA / cm 2 or less as a typical value in the case of a wiring made of aluminum (Al), for example.
  • EM electro-migration
  • the wiring width is limited. That is, in the nitride semiconductor device, the wiring width is limited by the minimum current density determined by the rated current, so there is a limit to reducing the wiring capacity by making the wiring thicker and thinner. As a result, there is a problem that switching loss occurs due to the entire parasitic capacitance including the wiring capacitance and the on-resistance of the channel portion, particularly in high-speed switching, and the switching characteristics deteriorate.
  • Patent Documents 1, 2, and 3 2DEG is also obtained by forming a concave portion by etching or forming an insulating region or an isolation region by ion implantation in a heterojunction portion of a semiconductor layer.
  • a technique for reducing the capacity by erasing data is described.
  • the present invention has been made in view of the above, and an object of the present invention is to reduce the parasitic capacitance and on-resistance of the wiring while ensuring the wiring width, and to maintain the switching characteristics while maintaining a high breakdown voltage and a large current.
  • An object of the present invention is to provide a nitride semiconductor device and a manufacturing method thereof, and a diode and a field effect transistor that can be improved.
  • a nitride semiconductor device includes a base body having a conductive portion at least partially and a nitride semiconductor provided over the base body.
  • a semiconductor stacked body including a plurality of semiconductor layers, a first electrode provided on at least a part of the semiconductor layers included in the semiconductor stacked body, and a semiconductor layer included in the semiconductor stacked body
  • a second electrode provided at a distance from the first electrode on at least a part of the semiconductor layer, a first wiring provided on the first electrode, and a second wiring provided on the second electrode.
  • a diode includes a base body having a conductive portion at least in part, a semiconductor stacked body including a plurality of semiconductor layers including a nitride semiconductor provided over the base, and a semiconductor stacked body A first electrode provided on at least a part of the semiconductor layer, and at least a part of the semiconductor layer constituting the semiconductor stacked body, separated from the first electrode. A second electrode provided on the upper layer of the first electrode, and a second wiring provided on the upper layer of the second electrode, wherein at least one of the first electrode and the second electrode is provided.
  • a low dielectric constant region comprising a portion having a dielectric constant lower than that of the nitride semiconductor constituting the semiconductor laminate is provided below the electrode portion other than the portion electrically connected to the semiconductor laminate.
  • 1 electrode is annot And wherein the electrodes, and the second electrode is a cathode electrode.
  • a field-effect transistor includes a substrate including at least a conductive portion, a semiconductor stacked body including a plurality of semiconductor layers including a nitride semiconductor provided over the substrate, and a semiconductor stacked body
  • the first electrode provided on at least a part of the semiconductor layers constituting the semiconductor layer and the first electrode separated on the at least part of the semiconductor layers constituting the semiconductor stack
  • the first electrode and the second electrode are spaced apart from each other between the first electrode and the second electrode on the second electrode provided in the semiconductor layer structure and at least a part of the semiconductor layer of the semiconductor layer constituting the semiconductor stacked body.
  • Electrode A low dielectric constant region comprising a portion having a dielectric constant lower than that of the nitride semiconductor constituting the semiconductor laminate is provided below the electrode portion other than the portion electrically joined to the conductor laminate,
  • the electrode is a source electrode
  • the second electrode is a drain electrode
  • the third electrode is a gate electrode.
  • a method of manufacturing a nitride semiconductor device includes a base having at least a conductive portion, a first semiconductor layer made of a nitride semiconductor provided on the base, and at least two different Al compositions.
  • a semiconductor laminated body having a second semiconductor layer having a superlattice structure composed of a plurality of nitride semiconductor layers by laminating a plurality of nitride semiconductor layers having a ratio and an average wider band gap than the first semiconductor layer A first electrode provided on at least a part of the semiconductor layers constituting the semiconductor stack, and on at least a part of the semiconductor layers constituting the semiconductor stack, A second electrode provided apart from the first electrode; a first wiring provided in an upper layer of the first electrode; a second wiring provided in an upper layer of the second electrode; and at least the first electrode and the second electrode
  • a low dielectric constant region consisting of a portion having a dielectric constant lower than the dielectric constant of the nitride semiconductor constituting the semiconductor laminate, below one of the electrode
  • a method of manufacturing a nitride semiconductor device comprising: a plurality of nitride semiconductor layers when forming a plurality of nitride semiconductor layers in the second semiconductor layer by a growth process by metal organic chemical vapor deposition
  • the growth of the nitride semiconductor layer is interrupted for a predetermined time between the respective growth steps of the respective nitride semiconductor layers in the semiconductor layer.
  • the wiring width and the on-resistance are kept low while the wiring width is secured to a predetermined width or more, and a high breakdown voltage and a large capacity are maintained.
  • the switching characteristics can be improved.
  • FIG. 1 is a schematic plan view of the SBD according to the first embodiment of the present invention as seen from above.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II of the SBD shown in FIG.
  • FIG. 3 is a graph showing the reduction rate of the parasitic capacitance with respect to the thickness of the dielectric layer for explaining the effect of the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of the contact portion of the cathode electrode and a peripheral portion thereof and a graph of electric field strength when the dielectric layer is provided so as to cover the 2DEG non-generating region in the first embodiment of the present invention.
  • FIG. 1 is a schematic plan view of the SBD according to the first embodiment of the present invention as seen from above.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II of the SBD shown in FIG.
  • FIG. 3 is a graph showing the reduction rate of the parasitic capacitance with respect to the thickness of the dielectric layer for
  • FIG. 5 shows, as a modification of the first embodiment of the present invention, a cross-sectional view of the contact portion of the cathode electrode and its peripheral portion and a graph of electric field strength when the 2DEG non-generating region is extended to the outside of the dielectric layer.
  • FIG. 6 is a cross-sectional view of a cathode electrode portion and a graph of electric field strength in a conventional configuration in which only a 2DEG removal region is provided without providing a dielectric layer as a comparative example with respect to the first embodiment of the present invention.
  • FIG. 7 is a schematic cross-sectional view showing an SBD according to Embodiment 2 of the present invention.
  • FIG. 8 is a schematic cross-sectional view showing an SBD according to Embodiment 3 of the present invention.
  • FIG. 9 is a schematic cross-sectional view showing an SBD according to Embodiment 4 of the present invention.
  • FIG. 10 is a schematic plan view of the HEMT according to the fifth embodiment of the present invention viewed from above.
  • FIG. 11 is a schematic cross-sectional view along the XI-XI line of the HEMT shown in FIG.
  • FIG. 12 is a schematic cross-sectional view showing a HEMT according to the sixth embodiment of the present invention.
  • FIG. 13 is a schematic cross-sectional view showing a HEMT according to the seventh embodiment of the present invention.
  • FIG. 14 is a schematic sectional view showing an SBD according to the eighth embodiment of the present invention.
  • FIG. 15 is a schematic cross-sectional view showing the structure of a semiconductor multilayer substrate having an electron supply layer made of AlGaN / AlGaN pseudo-mixed crystal according to the ninth embodiment.
  • FIG. 16 is a schematic diagram for explaining each layer structure in the pseudo mixed crystal electron supply layer according to the ninth embodiment and the prior art.
  • FIG. 17 is a sequence chart for illustrating a method for manufacturing a semiconductor laminated substrate in the ninth embodiment.
  • FIG. 18 is a graph showing measured values of the composition ratios of Al, Ga, and N along the depth direction of the semiconductor multilayer substrate in the ninth embodiment.
  • FIG. 19 is a graph showing measured values of the Al composition ratio in group III along the depth direction of the semiconductor multilayer substrate in the ninth embodiment.
  • FIG. 20 is a schematic cross-sectional view of a semiconductor device that is an SBD according to Embodiment 10 of the present invention, and a graph showing electric field strength.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor device that is an SBD according to the eleventh embodiment of the present invention.
  • FIG. 22 is a schematic cross-sectional view of a semiconductor device that is an SBD according to the twelfth embodiment of the present invention.
  • FIG. 23 is a schematic sectional view of a semiconductor device which is an SBD according to the thirteenth embodiment of the present invention.
  • FIG. 24 is a schematic cross-sectional view of a semiconductor device that is a HEMT field effect transistor according to a fourteenth embodiment of the present invention.
  • FIG. 25 is a schematic cross-sectional view of a semiconductor device which is a HEMT type field effect transistor according to the fifteenth embodiment of the present invention.
  • FIG. 26 is a schematic cross-sectional view showing a semiconductor laminated substrate according to Embodiments 16 to 20 of the present invention.
  • FIG. 27 is a cross-sectional view showing an SBD and contact structure according to Embodiment 16 of the present invention.
  • FIG. 28 is a cross-sectional view showing a HEMT and contact structure according to Embodiment 17 of the present invention.
  • FIG. 29 is a sectional view showing an MIS-HEMT according to the eighteenth embodiment of the present invention.
  • FIG. 30 is a sectional view showing a MOS-HEMT according to the nineteenth embodiment of the present invention.
  • FIG. 31 is a schematic diagram showing a nitride semiconductor device and a laser processing apparatus for illustrating a method for forming a buried hole in a sapphire substrate according to the twentieth embodiment of the present invention.
  • FIG. 32 is a schematic diagram showing a nitride semiconductor device and a laser processing apparatus for illustrating a method for forming a heat dissipation portion in a sapphire substrate according to the twentieth embodiment of the present invention.
  • FIG. 33 is a plan view of an example of the pattern of the heat radiating part manufactured in the twentieth embodiment of the present invention, as seen from the sapphire substrate side.
  • FIG. 34 is a plan view of another example of the pattern of the heat radiating part manufactured in the twentieth embodiment of the present invention as seen from the sapphire substrate side.
  • FIG. 35 is a schematic cross-sectional view showing an SBD as a semiconductor device that has been the subject of earnest examination.
  • FIG. 35 is a schematic cross-sectional view showing an SBD as a nitride semiconductor device that is the subject of intensive research by the inventor.
  • a buffer layer 302, an electron transit layer 303, and an electron supply layer 304 are sequentially stacked on a substrate 301.
  • a field plate layer 305 is selectively provided on the electron supply layer 304.
  • a 2DEG layer a ⁇ having a reduced 2DEG concentration as compared with the 2DEG layer a is generated.
  • the field plate layer 305 is formed with a recess 305 a that reaches the lower electron supply layer 304 and the electron transit layer 303.
  • An anode electrode 306 is formed on the recess 305a.
  • the anode electrode 306 is in Schottky contact with the 2DEG layer a ⁇ generated at the interface between the electron transit layer 303 and the electron supply layer 304.
  • the anode electrode 306 has a field plate structure having a plurality of steps so as to run on the step formed on the field plate layer 305 and the insulating film 310.
  • a cathode electrode 308 that is in ohmic contact with the 2DEG layer a is selectively provided on the electron supply layer 304 via the electron supply layer 304.
  • An anode wiring 307 and a cathode wiring 309 that are electrically connected to the electrodes are provided on the anode electrode 306 and the cathode electrode 308, respectively.
  • the anode A is constituted by the anode electrode 306 and the anode wiring 307.
  • the cathode C is constituted by the cathode electrode 308 and the cathode wiring 309.
  • An insulating film 310 is provided so as to protect the electron supply layer 304, the field plate layer 305, the anode electrode 306, the anode wiring 307, the cathode electrode 308, and the cathode wiring 309.
  • the SBD 300 configured as described above is mainly used with the substrate 301 and the anode electrode 306 grounded.
  • a wiring capacitance is generated between the cathode electrode 308 and the upper-layer cathode wiring 309 and the base including the conductive portion composed of the buffer layer 302 and the substrate 301.
  • the wiring capacity can be reduced by reducing the wiring width of the cathode wiring 309, but there is a limit to narrowing the wiring for the EM countermeasure of the cathode wiring 309. .
  • the present inventor has studied a reduction in wiring capacitance by removing the 2DEG layer a and forming a non-generating region in the lower layer of the cathode electrode 308. It was. However, it has been found that the switching characteristics cannot be improved because the sufficient capacity reduction effect cannot be obtained only by removing the 2DEG layer a. Therefore, the present inventor further conceived a method for reducing the wiring capacitance by increasing the thickness of the buffer layer 302 on the substrate 301. However, as the thickness of the buffer layer 302 is increased, problems such as wafer warpage and generation of cracks in the growth layer occur. Therefore, there is a limit to increasing the thickness of the buffer layer 302 from the viewpoint of suppressing such a problem.
  • the present inventor has made extensive studies on the reduction of the wiring capacity based on the above examination. As a result, not only the non-generating region of the 2DEG layer a is formed in the lower layer region of the cathode electrode 308, but also the wiring capacitance is reduced by providing a material having a lower dielectric constant than the semiconductor material constituting the buffer layer 302. I recalled that. In this case, an effect similar to that of increasing the thickness of the lower layer region of the cathode electrode 308 can be obtained. Therefore, in the nitride semiconductor device, the wiring capacity can be reduced and the switching characteristics can be improved while ensuring the necessary and sufficient wiring width for the current capacity.
  • the embodiment of the present invention to be described below has been devised based on the above intensive studies.
  • FIG. 1 is a plan view of a Schottky barrier diode (SBD) 1 as a nitride semiconductor device according to the first embodiment viewed from above.
  • FIG. 2 is a schematic cross-sectional view of the SBD 1 taken along the line II-II in FIG.
  • an anode A and a cathode C are planarly formed in a comb shape on the 2DEG layer a.
  • the main electrodes constituting the anode A and the cathode C have elongated finger shapes and are connected to the anode pad 17a and the cathode pad 19a, respectively, in order to extract current from the outside.
  • the device width W1 of the SBD 1 is 0.1 to 25 mm, for example, about 4 mm
  • the finger electrode wiring length L1, which is the finger-shaped main electrode is 0.5 to 5 mm, for example, about 1 mm (1000 ⁇ m). It is suitably adjusted according to the required current capacity from several A to several hundred A.
  • a 2DEG non-generating region 13a from which 2DEG is removed is formed in the portion of the 2DEG layer a in the cathode C region.
  • an electron transit layer 13 in which a 2DEG non-generating region 13 a is partially formed on the main surface of the substrate 11 via the buffer layer 12 is provided. It has been.
  • An electron supply layer 14 is provided on the electron transit layer 13.
  • the electron transit layer 13 and the electron supply layer 14 constitute a part of the semiconductor stacked body, and a 2DEG layer a is generated at the interface between the electron transit layer 13 and the electron supply layer 14 inside the semiconductor stacked body.
  • a two-dimensional electron gas concentration control layer 15 is selectively provided on the surface of the electron supply layer 14.
  • a recess portion 15 a reaching the lower electron supply layer 14 and the electron transit layer 13 is formed.
  • An anode electrode 16 is provided on the recess portion 15 a so as to cover the recess portion 15 a, and an anode wiring 17 is provided on the anode electrode 16.
  • the anode A of the SBD 1 is configured by the anode electrode 16 and the anode wiring 17.
  • a cathode electrode 18 is selectively provided on the electron supply layer 14, and a cathode wiring 19 is provided on the cathode electrode 18.
  • the cathode C of the SBD 1 is configured by the cathode electrode 18 and the cathode wiring 19.
  • a dielectric layer 21 is provided on the inner side of the cathode electrode 18 along the main surface of the substrate 11 and the region covering the 2DEG non-generating region 13 a between the cathode electrode 18 on the electron supply layer 14. .
  • the substrate 11 is made of a substrate made of a material capable of forming a group III nitride compound semiconductor on the main surface (main surface).
  • the substrate 11 is, for example, a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, a gallium phosphide (GaP) substrate, a gallium nitride (GaN) substrate, an aluminum nitride (AlN) substrate, or a silicon carbide (SiC) substrate.
  • Si silicon
  • Si silicon
  • GaAs gallium arsenide
  • GaP gallium phosphide
  • GaN gallium nitride
  • AlN aluminum nitride
  • SiC silicon carbide
  • a carbon (C) substrate a sapphire substrate, or the like.
  • the buffer layer 12 is a layer for suitably forming a group III nitride compound semiconductor layer on the substrate 11.
  • the buffer layer 12 has a known structure in which, for example, an aluminum nitride (AlN) layer and a gallium nitride (GaN) layer are alternately stacked.
  • AlN aluminum nitride
  • GaN gallium nitride
  • the film thickness of the buffer layer 12 is preferably 2 ⁇ m or more and 6 ⁇ m or less, and in the first embodiment, for example, 4.0 ⁇ m.
  • the buffer layer may be semi-insulated by adding impurities such as C, Fe, and Mg to the buffer layer 12.
  • substrate which has an electroconductive part in at least one part is comprised by the board
  • the conductive portion of the substrate formed of the substrate 11 and the buffer layer 12 is grounded when the SBD 1 is used.
  • a carbon (C) -doped C—GaN layer or the like is further provided between the electron transit layer 13 on the buffer layer 12, and a substrate is formed from the substrate 11, the buffer layer 12, the C—GaN layer, and the like. It may be configured.
  • the electron transit layer 13 as the first semiconductor layer is made of, for example, undoped GaN (u-GaN).
  • the Al composition ratio is preferably 5% or less.
  • the film thickness of the electron transit layer 13 is preferably 0.1 ⁇ m or more and 2.0 ⁇ m or less, and in the first embodiment, for example, 0.7 to 1.0 ⁇ m.
  • the portion of the electron transit layer 13 where the cathode electrode 18 is formed is doped with impurities such as nitrogen (N), hydrogen (H), argon (Ar), etc. in order to suppress the generation of 2DEG.
  • impurities such as nitrogen (N), hydrogen (H), argon (Ar), etc. in order to suppress the generation of 2DEG.
  • a generation region 13a is formed.
  • the film thickness of the electron supply layer 14 is preferably 10 nm or more and 50 nm or less, more preferably 20 nm or more and 25 nm or less, and in the first embodiment, for example, 20 nm.
  • the electron supply layer 14 is not limited to a single layer made of Al x Ga y In z N, and may have a structure in which a plurality of types of group III nitride compound semiconductors having different band gaps are stacked. For example, a pseudo-mixed crystal structure in which a GaN layer and an AlN layer are sequentially and repeatedly stacked may be used.
  • the band gap of the electron supply layer 14 in this case is an average band gap, specifically, a band gap weighted (integrated) by the layer thickness ratio of each semiconductor layer constituting the stacked structure.
  • the electron supply layer 14 is formed by stacking a plurality of types of group III nitride compound semiconductors, it is preferable to form the electron supply layer 14 so that 2DEG is not generated.
  • the two-dimensional electron gas concentration control layer 15 formed of a part of the third semiconductor layer has a band gap of the electron supply layer 14 in order to locally change the 2DEG concentration of the 2DEG layer a generated in the electron transit layer 13.
  • a narrow group III nitride compound semiconductor specifically, GaN, for example.
  • a semiconductor stacked body is constituted by the electron transit layer 13, the electron supply layer 14, and the two-dimensional electron gas concentration control layer 15, and the two-dimensional electron gas concentration control layer 15 as an electric field relaxation layer.
  • the 2DEG layer a inside the semiconductor stacked body is changed.
  • the 2DEG concentration decreases as the thickness of the two-dimensional electron gas concentration control layer 15 increases.
  • the film thickness of the two-dimensional electron gas concentration control layer 15 is preferably 20 nm or more and 200 nm or less, for example, from the viewpoint of easy control of the 2DEG concentration by film thickness control using growth and etching. 20 nm or more and 100 nm or less is more preferable, and 25 nm or more and 80 nm or less is more preferable because it is less affected by variations in 2DEG concentration due to variations in film thickness.
  • the film thickness of the two-dimensional electron gas concentration control layer 15 is set so that the 2DEG concentration is less than 7 ⁇ 10 12 cm ⁇ 2 in the 2DEG layer a ⁇ having a low 2DEG concentration. Is preferably determined. Further, from the viewpoint of reducing the on-resistance of the SBD 1, it is preferable that the 2DEG concentration is 2 ⁇ 10 12 cm ⁇ 2 or more in the 2DEG layer a having a high 2DEG concentration.
  • the anode electrode 16 as the first electrode is, for example, a laminate in which the lower electrode layer is a nickel (Ni) layer and the upper electrode layer is a gold (Au) layer (hereinafter referred to as Ni / Au) so as to cover the recess portion 15a. It is provided with a structure. As a result, the anode electrode 16 comes into Schottky contact with the 2DEG layer a under the two-dimensional electron gas concentration control layer 15 and the electron supply layer 14 from the side surface.
  • the anode electrode 16 may be provided on the surface of the electron supply layer 14 where the recess 15a is not formed, and may be in Schottky contact with the 2DEG layer a generated in the electron transit layer 13 via the electron supply layer 14. good.
  • the anode electrode 16 is grounded and has the same potential as the substrate 11 or the buffer layer 12.
  • the anode electrode 16 rides on the two-dimensional electron gas concentration control layer 15 to form at least one step, and rides on the one step formed from the insulating film 20 and protrudes toward the cathode electrode 18 side. So that it is stretched.
  • the anode electrode 16 is provided in contact with a part of the side surface and the upper surface of the two-dimensional electron gas concentration control layer 15.
  • the anode electrode 16 and the two-dimensional electron gas concentration control layer 15 may be in non-contact with each other via another semiconductor film or a dielectric film.
  • the thickness of the insulating film 20 between the two-dimensional electron gas concentration control layer 15 and the anode electrode 16 increases so as to increase continuously or stepwise from the anode electrode 16 side toward the cathode electrode 18. Yes. Thereby, the electric field dispersion effect by the field plate structure of the anode electrode 16 is obtained.
  • the insulating film 20 is made of, for example, silicon oxide (SiO 2 ).
  • the insulating film 20 mainly protects the surfaces of the two-dimensional electron gas concentration control layer 15, the anode electrode 16, the anode wiring 17, the cathode electrode 18, the cathode wiring 19, and the electron supply layer 14.
  • the insulating film 20 may be made of a material other than SiO 2 , specifically, silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 : alumina), or a combination of a plurality of materials as appropriate. Alternatively, the layers may be sequentially stacked.
  • a dielectric layer 21 as a low dielectric constant region is selected on the electron supply layer 14 over the 2DEG non-generating region 13a formed in the electron transit layer 13 so as to cover the 2DEG non-generating region 13a.
  • the dielectric layer 21 is provided so as to be separated from the insulating film 20 by the contact portion 21a.
  • the dielectric layer 21 may be provided independently of the insulating film 20 or may be constituted by a part of the insulating film 20. That is, the dielectric layer 21 may be made of the same material as the insulating film 20 such as SiO 2 or a different material.
  • the dielectric layer 21 constitutes the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 in order to obtain the same effect as the effect of increasing the thickness of the buffer layer 12 in order to reduce the wiring capacitance. It is preferable that the dielectric constant of the material is lower than that of the material.
  • the relative dielectric constant of GaN is approximately 9.5
  • the relative dielectric constant of Al x Ga y N having an Al composition ratio x of 0.3 or less is substantially the same as that of GaN.
  • the material is a dielectric containing at least one element selected from the group consisting of silicon (Si), oxygen (O), nitrogen (N), carbon (C), fluorine (F), and boron (B). Material is preferred.
  • SiO 2 having a relative dielectric constant of about 4.1 formed by a plasma enhanced chemical vapor deposition (PECVD) method and a relative dielectric constant is used as a material of the dielectric layer 21 .
  • SiO x or SiN x to which about 3 to 3.5 F or C is added, or BCN having a relative dielectric constant of 3 or less may be used as a material of the dielectric layer 21 .
  • the cathode electrode 18 as the second electrode has a laminated structure in which, for example, the lower electrode layer is a Ti layer and the upper electrode layer is an Al layer (hereinafter referred to as Ti / Al).
  • the cathode electrode 18 is provided on the electron supply layer 14 so as to cover the 2DEG non-generating region 13 a and the dielectric layer 21 along a plane parallel to the main surface of the substrate 11. With such a configuration, the cathode electrode 18 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 13 through the electron supply layer 14 through the contact portion 21a. That is, the cathode electrode 18 is provided so as to sandwich the dielectric layer 21 with the electron supply layer 14 while being in ohmic contact on the surface of the electron supply layer 14 at the contact portion 21a.
  • the film thickness of the dielectric layer 21 is preferably 0.2 ⁇ m or more and 1.5 ⁇ m or less, and is 0.5 ⁇ m, for example, in the first embodiment.
  • the film thickness of the insulator film in this specification is based on the SiO 2 film having a relative dielectric constant of 3.9 to 4.1, and the film thickness when other materials are used
  • the film thickness is converted from the film thickness of the SiO 2 film based on the ratio of the dielectric constant to the dielectric constant of SiO 2 . The reason why these ranges are suitable for the film thickness of the dielectric layer 21 will be described below.
  • the present inventor made the film thickness of the dielectric layer 21 according to the first embodiment from 0.2 ⁇ m to 1.5 ⁇ m for the wiring capacitance in which the dielectric layer 21 is not provided in the formation region of the cathode C.
  • the reduction rate (%) of the wiring capacity when changed was measured.
  • the electrode width of the cathode electrode 18 was 15 ⁇ m
  • the applied voltage was 450 V
  • the frequency was 1 MHz
  • the anode A and the substrate were grounded.
  • FIG. 3 is a graph showing the film thickness dependence of the dielectric layer 21 in the capacity reduction rate (%).
  • FIG. 3 shows that when the film thickness of the dielectric layer 21 is 0.2 ⁇ m, the wiring capacity is reduced by about 3.5%. Furthermore, when the film thickness of the dielectric layer 21 is 0.5 ⁇ m, the wiring capacity is reduced as compared with the case where the film thickness is 0.2 ⁇ m, and the wiring capacity is reduced by about 9.1%. . Similarly, it can be seen that when the thickness of the dielectric layer 21 is sequentially increased to 1.0 ⁇ m and 1.5 ⁇ m, the capacitance reduction rate also increases monotonously to 15% and 19%. That is, it can be seen that the wiring capacitance monotonously decreases as the thickness of the dielectric layer 21 is increased.
  • the thickness of the dielectric layer 21 is 0.2 ⁇ m or more in which a reduction rate of 3.5% is secured.
  • the thickness of the dielectric layer 21 should be 2.0 ⁇ m or less. preferable.
  • the distance d between the outer end portions (outer edge portions) on the same side in the width direction of the dielectric layer 21 and the 2DEG non-generating region 13a in the portion where the cathode electrode 18 is formed is preferably 0. 5 ⁇ m or more and 3 ⁇ m or less, more preferably 0.5 ⁇ m or more and 2.0 ⁇ m or less. In the first embodiment, for example, 1.0 ⁇ m.
  • a 2DEG non-generating region 13a along a plane parallel to the main surface of the substrate 11 is provided inside the dielectric layer 21, in other words, the outer edge of the dielectric layer 21 along the width direction of the electrode is 2DEG non-existing. The reason why it is preferable to configure the generation region 13a to be outside the outer edge portion will be described.
  • the inventor of the present invention has a conventional configuration in which the dielectric layer 21 is not provided, and an outer edge portion (outer end) of the 2DEG non-generating region 13a along the width direction of the electrode after the dielectric layer 21 is provided. Part) is located on the inside and outside of the dielectric layer 21, and the electric field strength generated in the semiconductor laminate of SBD1 was measured.
  • the dielectric layer 21 is provided on the electron supply layer 14, and the outer edge portion of the dielectric layer 21 is positioned outside the outer edge portion of the 2DEG non-generating region 13 a with a distance d along the width direction of the electrode.
  • It is typical sectional drawing which shows the contact part 21a of the cathode electrode 18 in that case, and its peripheral part.
  • the lower diagram of FIG. 4 is a graph of the electric field strength corresponding to each position in the cross-sectional view.
  • the upper diagram of FIG. 5 shows a cathode in the SBD 1 as a modification of the first embodiment in the case where the outer edge portion of the 2DEG non-generating region 13a is located outside the dielectric layer 21 along the width direction of the electrode. It is typical sectional drawing which shows the contact part 21a of the electrode 18, and its peripheral part,
  • the lower figure of FIG. 5 is a graph of the electric field strength corresponding to each position of this sectional drawing.
  • FIG. 6 is a schematic cross-sectional view showing an ohmic contact portion of the cathode electrode 18 in the SBD 1 as a comparative example in the conventional configuration in which the dielectric layer 21 is not provided, and the lower view of FIG. 6 is this cross-sectional view. It is a graph of the electric field strength corresponding to each position.
  • symbol in FIG. 6 it was set as the same code
  • the electric field strength in the region where the dielectric layer 21 is provided is higher than in the conventional case. It can also be seen that it has also declined. 4 to 6, it was confirmed that the electric field strength was almost 0 in the region where the 2DEG layer a was generated, and the cathode electrode 18 and the 2DEG layer a were almost at the same potential.
  • the electric field strength is locally at the stepped portion where the cathode electrode 18 rides on the dielectric layer 21. It can be seen that there is a so-called electric field concentration point which becomes stronger. If an electric field concentration point exists in the semiconductor stacked body constituting the nitride semiconductor device, there is a possibility that the breakdown voltage is reduced, the current collapse is increased, and the leakage current is increased. On the other hand, in FIG.
  • the SBD 1 as the nitride semiconductor device according to the first embodiment is configured. And this SBD1 can be manufactured as follows.
  • the buffer layer 12 and the electron transit layer 13 are sequentially grown on the substrate 11 by using a crystal growth method such as a metal organic chemical vapor deposition (MOCVD) method. Subsequently, the electron supply layer 14 is grown on the electron transit layer 13 by a crystal growth method such as MOCVD.
  • a crystal growth method such as a metal organic chemical vapor deposition (MOCVD) method.
  • a semiconductor layer to be the two-dimensional electron gas concentration control layer 15 is grown on the electron supply layer 14.
  • impurities such as C and Mg may be doped during the growth of the semiconductor layer.
  • the growth of the semiconductor layer can be specifically performed as follows. That is, trimethylgallium (TMGa) and ammonia (NH 3 ) are introduced at a predetermined flow rate (for example, 58 ⁇ mol / min and 12 L / min, respectively) by, for example, MOCVD.
  • TMGa trimethylgallium
  • NH 3 ammonia
  • MOCVD trimethylaluminum
  • TMAl trimethylaluminum
  • the semiconductor layer is epitaxially grown at a growth temperature of, for example, 1050 ° C.
  • a 2DEG non-generating region 13a for suppressing the generation of 2DEG is formed by ion-implanting, for example, N, H, Ar, or the like into the formation region of the cathode C.
  • the ion-implanted region of the electron supply layer 14 is also insulated.
  • selective etching is performed to selectively remove the semiconductor layer to form the two-dimensional electron gas concentration control layer 15.
  • the recess 15a is formed by removing part of the electron supply layer 14 and the electron transit layer 13 in the formation region of the anode A by selective etching.
  • a part of the insulating film 20, the dielectric layer 21, and the contact portion 21a are formed by appropriately using conventionally known techniques such as PECVD, photolithography technique, and etching technique.
  • PECVD plasma chemical vapor deposition
  • photolithography technique atomic layer deposition
  • etching technique etching technique.
  • the formation of the dielectric layer 21 and the formation of the insulating film 20 may be performed simultaneously or in different steps.
  • a cathode electrode 18 is formed by using a conventionally known method such as a sputtering method and a lift-off method or an etching method in combination.
  • a part of the insulating film 20 having a stepped portion is formed by appropriately using, for example, a PECVD method, a photolithography technique, and an etching technique in sequence.
  • the anode electrode 16 having a field plate structure is formed in a region covering the recess portion 15a by a sputtering method and a lift-off method.
  • the remainder of the insulating film 20 is formed.
  • anode wiring 17 and cathode wiring 19 it is desirable to use a metal whose main component is any one of aluminum (Al), copper (Cu), or gold (Au).
  • Al is used.
  • the dielectric constant of the buffer layer 12 and the semiconductor stacked body is formed below the cathode electrode 18 in ohmic contact with the 2DEG layer a via the electron supply layer 14 in the contact portion 21a.
  • the dielectric layer 21 made of a material having a low dielectric constant
  • the buffer layer 12 and the electron transit are secured while securing the wiring width of the cathode wiring 19 to a wiring width that is limited based on EM measures for current capacity. Since the wiring capacity in the SBD 1 can be reduced without changing the design film thickness of the layer 13 and the electron supply layer 14, the switching time due to the capacitance component can be improved by reducing the wiring capacity when the off-voltage is applied. Can improve switching characteristics and reduce switching loss when operating at higher frequencies. Possible to become.
  • FIG. 7 is a schematic cross-sectional view showing an SBD 2 that is a nitride semiconductor device according to the second embodiment.
  • a recess portion 13 b is selectively formed in the inner portion of the electron supply layer 14 and the cathode electrode 18 formation region of the electron transit layer 13.
  • the recess portion 13b forms a 2DEG non-occurrence region in which the 2DEG layer a in the electron transit layer 13 is removed.
  • the lower portion of the dielectric layer 22 made of the same material as that of the dielectric layer 21 in the first embodiment is embedded. That is, by forming the recess portion 13b instead of the 2DEG non-occurrence region 13a in the first embodiment, 2DEG is not generated in the region of the recess portion 13b.
  • the upper portion of the dielectric layer 22 protrudes so as to cover the recess portion 13b on the electron supply layer 14 in order to suppress the occurrence of the electric field concentration point described in the first embodiment, and to the insulating film 20.
  • the contact portion 22a is provided so as to be separated.
  • the cathode electrode 18 is provided so as to be in ohmic contact with the 2DEG layer a at the contact portion 22 a on the surface of the electron supply layer 14 so as to cover the dielectric layer 22.
  • the anode electrode 16 that is a pair of electrodes is grounded with respect to the cathode electrode 18 that is the electrode on the side where the dielectric layer 22 is provided.
  • the SBD 2 configured as described above can be manufactured as follows. First, in the same manner as in the first embodiment, the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 are sequentially grown on the substrate 11, and then the two-dimensional electron gas concentration control layer 15 is selectively formed. . Next, a recess portion 13b is selectively formed inside the formation region of the cathode C in the electron supply layer 14 and the electron transit layer 13 by a lithography process and an etching process. Thereafter, the dielectric layer 22 is formed so as to cover the recess 13b while being buried by, for example, PECVD. At the same time, a part of the insulating film 20 may be formed.
  • the dielectric layer 22 is made of the same material as the insulating film 20. Thereafter, similarly to the first embodiment, the anode electrode 16, the cathode electrode 18, the anode wiring 17, the cathode wiring 19, and the remaining part of the insulating film 20 are formed, and the SBD 2 is manufactured. Since other configurations and manufacturing methods are the same as those in the first embodiment, the description thereof is omitted.
  • the recess portion 13b is formed in the electron transit layer 13 in the lower layer portion of the cathode electrode 18, thereby providing a 2DEG non-generating region where 2DEG is not generated, and the recess portion 13b having a dielectric. Since the body layer 22 is embedded, the wiring capacity between the cathode wiring 19 and the cathode electrode 18 and the substrate 11 and the buffer layer 12 can be reduced, so that the same effect as in the first embodiment can be obtained. Can do.
  • FIG. 8 is a schematic cross-sectional view showing an SBD 3 that is a nitride semiconductor device according to the third embodiment.
  • the two-dimensional electron gas concentration control layer 15, the electron supply layer 14, and the electron transit layer 13 in the formation region of the anode A A recess 13c that selectively reaches the buffer layer 12 is formed in the portion.
  • the recess portion 13c forms a 2DEG non-occurrence region.
  • a dielectric layer 23 made of the same material as that of the dielectric layer 21 in the first embodiment is embedded in the recess portion 13c.
  • the dielectric layer 23 has a film thickness of, for example, about 1 ⁇ m, and its upper surface is recessed from the upper surface of the electron transit layer 13.
  • the anode electrode 16 provided on the upper layer of the dielectric layer 23 is shot from the side with respect to the 2DEG layer a below the two-dimensional electron gas concentration control layer 15 and the electron supply layer 14 on the inner wall of the recess 13c. Touch the key.
  • the cathode electrode 18 is provided on the surface of the electron supply layer 14 in the same manner as the SBD 300 shown in FIG. 35, and is in ohmic contact with the 2DEG layer a through the electron supply layer 14.
  • the cathode electrode 18 as a pair of electrodes with respect to the anode electrode 16 which is the electrode on the side where the dielectric layer 23 is provided is grounded.
  • the inventor measured the reduction rate of the wiring capacity of the SBD 3 with respect to the SBD 300 shown in FIG. 35 it was confirmed that the wiring capacity was reduced by about 22% compared to the conventional case.
  • the SBD 3 configured as described above can be manufactured as follows. First, in the same manner as in the first embodiment, the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 are sequentially grown on the substrate 11, and then the two-dimensional electron gas concentration control layer 15 is selectively formed. . Next, a recess portion 13 c is selectively formed in the formation region of the anode A in the two-dimensional electron gas concentration control layer 15, the electron supply layer 14, and the electron transit layer 13 by a lithography process and an etching process. Thereafter, the dielectric layer 23 is formed so as to bury the lower portion of the recess 13c by, for example, PECVD. At the same time, a part of the insulating film 20 may be formed.
  • the dielectric layer 23 is made of the same material as the insulating film 20. Thereafter, in the same manner as in the first embodiment, the anode electrode 16, the cathode electrode 18, the anode wiring 17, the cathode wiring 19, and the remaining part of the insulating film 20 are formed. Other steps are performed in the same manner as in the first embodiment, and the SBD 3 according to the third embodiment is manufactured. Since other configurations and manufacturing methods are the same as those in the first and second embodiments, description thereof will be omitted.
  • the recess 13c is formed in the electron transit layer 13 in the lower layer portion of the anode electrode 16, and the dielectric layer 23 is embedded in the recess 13c.
  • the wiring capacitance between the anode electrode 16 and the substrate 11 or the buffer layer 12 can be reduced, the same effect as in the first and second embodiments can be obtained.
  • FIG. 9 is a schematic cross-sectional view showing an SBD 4 that is a nitride semiconductor device according to the fourth embodiment.
  • the recess portion 12a forms a 2DEG non-occurrence region.
  • a dielectric layer 24 made of the same material as that of the dielectric layer 21 in the first embodiment is embedded in the recess portion 12a.
  • the dielectric layer 24 has a film thickness of, for example, about 5 ⁇ m, and its upper surface is recessed from the upper surface of the electron transit layer 13 as in the third embodiment.
  • the anode electrode 16 provided on the upper layer thereof is in Schottky contact from the side with the two-dimensional electron gas concentration control layer 15 and the 2DEG layer a below the electron supply layer 14 on the inner wall of the recess 12a.
  • the cathode electrode 18 as a pair of electrodes is grounded with respect to the anode electrode 16 as the electrode on the side where the dielectric layer 24 is provided.
  • the inventor measured the reduction rate of the wiring capacity of the SBD 4 with respect to the SBD 300 shown in FIG. 35 it was confirmed that the wiring capacity was reduced by about 58% compared to the conventional case.
  • the SBD 4 configured as described above can be manufactured as follows. First, in the same manner as in the third embodiment, the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 are sequentially grown on the substrate 11, and then the two-dimensional electron gas concentration control layer 15 is selectively formed. . Next, a recess 12a is selectively formed inside the formation region of the anode electrode 16 in the two-dimensional electron gas concentration control layer 15, the electron supply layer 14, the electron transit layer 13, and the buffer layer 12 by a lithography process and an etching process. Form.
  • the dielectric layer 24 is formed by embedding the lower portion of the electron transit layer 13 of the recess portion 12a by, for example, PECVD, while securing a portion where the anode electrode 16 is in Schottky contact with the 2DEG layer a. .
  • a part of the insulating film 20 may be formed.
  • the dielectric layer 24 is made of the same material as the insulating film 20.
  • the anode electrode 16, the cathode electrode 18, the anode wiring 17, the cathode wiring 19, and the remaining part of the insulating film 20 are formed, and the SBD 4 according to the fourth embodiment is manufactured. Since other configurations and manufacturing methods are the same as those in the first, second, and third embodiments, the description thereof is omitted.
  • the recess 12a is formed in the electron transit layer 13 and the buffer layer 12 in the lower layer portion of the anode electrode 16, and the dielectric layer 24 is embedded in the recess 12a. Since the wiring capacity between the anode wiring 17 and the anode electrode 16 and the substrate 11 can be reduced, the same effect as in the first, second, and third embodiments can be obtained.
  • FIG. 10 is a plan view of the HEMT 5 as the nitride semiconductor device as seen from above.
  • FIG. 11 is a schematic cross-sectional view of the HEMT 5 taken along line XI-XI in FIG.
  • the HEMT 5 is provided such that the source S and the drain D are provided in a planar shape on the 2DEG layer a, and the gate G is on the lower layer side with respect to the source S.
  • the main electrodes that become the gate G, the drain D, and the source S have an elongated finger shape, and in order to extract current to the outside, the gate pad 52a, the drain pad 55a, and the source pad 57a that are located on the same plane, respectively. It is connected to the.
  • the device width W2 of the HEMT 5 is 0.1 to 25 mm, for example, about 4.0 mm, and the finger electrode, which is the finger-shaped main electrode, has a wiring length L2 of 0.5 to 5.0 mm, for example, about 1.0 mm. is there.
  • the finger electrode is arranged in the plane of the HEMT 5 such that the gate G is arranged between the source S and the drain D along a direction perpendicular to the longitudinal direction of the finger electrode. Further, in the portion of the 2DEG layer a in the drain D region, a 2DEG non-generating region 13d from which 2DEG is removed is formed.
  • the HEMT 5 includes a substrate 11, a buffer layer 12, an electron transit layer 13, an electron supply layer 14, a two-dimensional electron gas concentration control layer 51, a gate electrode 52, and a drain electrode 54. And a drain wiring 55, a source electrode 56 and a source wiring 57, a dielectric layer 58, and an insulating film 59.
  • a part of the electron transit layer 13 in the formation region of the drain D is provided with a 2DEG non-generating region 13d, and an electron supply layer 14 is provided on the electron transit layer 13.
  • the electron transit layer 13 and the electron supply layer 14 constitute a part of the semiconductor stacked body, and a 2DEG layer a is generated at the interface between the electron transit layer 13 and the electron supply layer 14 inside the semiconductor stacked body.
  • the 2DEG non-generating region 13d of the electron transit layer 13 is a region that is not generated by removing 2DEG due to implantation of impurity ions such as N, for example.
  • a two-dimensional electron gas concentration control layer 51 is selectively provided on the surface of the electron supply layer 14.
  • a recess 51a that reaches the lower electron supply layer 14 is formed.
  • a gate electrode 52 is provided on the recess 51a so as to cover the recess 51a.
  • the gate electrode 52 constitutes the gate G of the HEMT 5.
  • a drain electrode 54 is selectively provided on the electron supply layer 14 so as to be separated from the gate electrode 52.
  • a drain wiring 55 electrically connected to the drain electrode 54 is provided on the drain electrode 54.
  • the drain D of the HEMT 5 is constituted by the drain electrode 54 and the drain wiring 55.
  • a dielectric layer 58 is selectively provided on the electron supply layer 14. The dielectric layer 58 is provided in a region covering the 2DEG non-generating region 13 d inside the drain electrode 54 along the width direction of the electrode between the drain electrode 54 and the electron supply layer 14.
  • a source electrode 56 is selectively provided on the electron supply layer 14 so as to be separated from the drain electrode 54 and the gate electrode 52.
  • a source wiring 57 that is electrically connected to the source electrode 56 is provided on the source electrode 56.
  • the source S 56 and the source wiring 57 constitute a source S of the HEMT 5.
  • a gate electrode 52 is disposed between the source electrode 56 and the drain electrode 54.
  • the source electrode 56 which is an ohmic electrode different from the drain electrode 54, which is the electrode on the side where the dielectric layer 58 is provided, is grounded and has the same potential as the substrate 11 or the buffer layer 12. become.
  • the two-dimensional electron gas concentration control layer 51 formed of a part of the third semiconductor layer has a band gap of the electron supply layer 14 in order to locally change the 2DEG concentration of the 2DEG layer a generated in the electron transit layer 13.
  • a narrow group III nitride compound semiconductor specifically, GaN, for example.
  • a semiconductor stacked body is constituted by the electron transit layer 13, the electron supply layer 14, and the two-dimensional electron gas concentration control layer 51, and the two-dimensional electron gas concentration control layer 51 forms the semiconductor stacked body.
  • the internal 2DEG layer a is changed.
  • the 2DEG concentration decreases as the thickness of the two-dimensional electron gas concentration control layer 51 increases.
  • the film thickness of the two-dimensional electron gas concentration control layer 51 is preferably 20 nm or more and 200 nm or less, for example, and it is easy to control the 2DEG concentration by controlling the film thickness using growth and etching. Is more preferably 20 nm or more and 100 nm or less, and more preferably 25 nm or more and 80 nm or less, which is less susceptible to variations in 2DEG concentration due to variations in film thickness. Furthermore, from the viewpoint of increasing the breakdown voltage of the HEMT 5, the film thickness of the two-dimensional electron gas concentration control layer 51 is determined so that the 2DEG concentration is less than 7 ⁇ 10 12 cm ⁇ 2 in the region where the 2DEG concentration is low. preferable. Further, from the viewpoint of reducing the ON resistance of the HEMT 5, it is preferable that the 2DEG concentration is 7 ⁇ 10 12 cm ⁇ 2 or more in a region where the 2DEG concentration is high.
  • the gate electrode 52 as the third electrode has a laminated structure made of, for example, Ni / Au and is provided so as to cover the recess 51a.
  • the gate electrode 52 is provided on the surface of the electron supply layer 14 where the recess 51a is not formed, and is in Schottky contact with the 2DEG layer a generated in the electron transit layer 13 via the electron supply layer 14. .
  • a gate insulating film may be provided below the gate electrode 52.
  • the gate electrode 52 rides on the two-dimensional electron gas concentration control layer 51 to form at least one step, and rides on the one step formed from the insulating film 59 to form the drain electrode 54 and the source electrode. It extends to 56.
  • the gate electrode 52 is provided in contact with a part of the side surface and the upper surface of the two-dimensional electron gas concentration control layer 51.
  • the gate electrode 52 and the two-dimensional electron gas concentration control layer 51 may be in non-contact with each other via another semiconductor film or dielectric film, and further between the electron transit layer 13 and the electron supply layer 14.
  • a gate insulating film may be provided.
  • the gate electrode 52 may be extended only to one side of the drain electrode 54 and the source electrode 56 side.
  • the film thickness of the insulating film 59 between the two-dimensional electron gas concentration control layer 51 and the gate electrode 52 increases continuously or stepwise from the gate electrode 52 toward the drain electrode 54 and the source electrode 56. It has increased. Thereby, the electric field dispersion effect by the field plate structure of the gate electrode 52 is obtained.
  • the insulating film 59 is made of, for example, SiO 2 .
  • the insulating film 59 mainly protects the surfaces of the two-dimensional electron gas concentration control layer 51, the gate electrode 52, the drain electrode 54, the drain wiring 55, the source electrode 56, the source wiring 57, and the electron supply layer 14.
  • the insulating film 59 may be made of a material other than SiO 2 , specifically, SiN x , Al 2 O 3, etc., and may be formed by appropriately combining or sequentially laminating a plurality of types of materials. Also good.
  • the thickness of the insulating film 59 is converted from the thickness of the SiO 2 film based on the ratio of the dielectric constant of the material constituting the insulating film 59 and the dielectric constant of SiO 2 .
  • the film thickness is converted from the thickness of the SiO 2 film based on the ratio of the dielectric constant of the material constituting the insulating film 59 and the dielectric constant of SiO 2 .
  • a dielectric layer 58 is selectively provided on the electron supply layer 14 above the 2DEG non-generating region 13d formed in the electron transit layer 13 so as to cover the 2DEG non-generating region 13d.
  • the dielectric layer 58 is provided so as to be separated from the insulating film 59 in the contact portion 58a.
  • the dielectric layer 58 may be provided independently of the insulating film 59 or may be constituted by a part of the insulating film 59. That is, the dielectric layer 58 may be made of the same material as the insulating film 59 such as SiO 2 or a different material.
  • the dielectric layer 58 is preferably made of a material having a dielectric constant lower than that of the material constituting the buffer layer 12, the electron transit layer 13, and the electron supply layer 14, Examples of the material include SiO 2 formed by PECVD, SiO 2 or SiN x to which F or C is added, or BCN.
  • the drain electrode 54 as the second electrode has a laminated structure made of, for example, Ti / Al.
  • the 2DEG non-generating region 13d and the drain electrode 54 are formed on the electron supply layer 14 along a plane parallel to the main surface of the substrate 11. It is provided so as to cover the dielectric layer 58.
  • the drain electrode 54 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 13 through the electron supply layer 14 through the contact portion 58a. That is, the drain electrode 54 is provided so as to sandwich the dielectric layer 58 between the drain electrode 54 and the electron supply layer 14 while being in ohmic contact on the surface of the electron supply layer 14 at the contact portion 58a.
  • the thickness of the dielectric layer 58 is preferably 0.2 ⁇ m or more and 1.5 ⁇ m or less for the same reason as in the first embodiment described above. 5 ⁇ m.
  • the distance d between the outer edge portions of the dielectric layer 58 and the 2DEG non-generating region 13d along the plane parallel to the main surface of the substrate 11 is the above-described first embodiment.
  • it is preferably 0.5 ⁇ m or more and 3.0 ⁇ m or less, more preferably 0.5 ⁇ m or more and 2.0 ⁇ m or less.
  • it is 1.0 ⁇ m.
  • the source electrode 56 as the first electrode has a laminated structure made of, for example, Ti / Al, and is selectively provided on the electron supply layer 14. Thereby, the source electrode 56 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 13 via the electron supply layer 14.
  • the HEMT 5 as the nitride semiconductor device according to the fifth embodiment is configured. And this HEMT5 can be manufactured as follows.
  • the buffer layer 12 and the electron transit layer 13 are sequentially grown on the substrate 11 by, for example, the MOCVD method.
  • the electron supply layer 14 is grown on the electron transit layer 13 by a crystal growth method such as MOCVD.
  • a semiconductor layer to be the two-dimensional electron gas concentration control layer 51 is grown on the electron supply layer 14.
  • An impurity such as C may be doped during the growth of the semiconductor layer.
  • TMGa and NH 3 are introduced at a predetermined flow rate (for example, 58 ⁇ mol / min and 12 L / min, respectively), for example, by MOCVD.
  • TMAl is allowed to flow at a constant flow rate of 0.1% or less of the NH 3 flow rate, and the semiconductor layer is epitaxially grown at a growth temperature of, for example, 1050 ° C.
  • a 2DEG non-generation region 13d for suppressing the generation of 2DEG is formed by ion-implanting, for example, N, H, Ar, or the like into the region where the drain D of the electron transit layer 13 is formed.
  • the ion-implanted region of the electron supply layer 14 is also insulated.
  • selective etching is performed to selectively remove the semiconductor layer, thereby forming the two-dimensional electron gas concentration control layer 51 and forming the recess 51 a in the two-dimensional electron gas concentration control layer 51.
  • a part of the insulating film 59, the dielectric layer 58, and the contact portion 58a are formed by appropriately using a conventionally known technique such as a PECVD method, a photolithography technique, and an etching technique.
  • a PECVD method a PECVD method
  • a photolithography technique a photolithography technique
  • an etching technique a conventionally known technique
  • the formation of the dielectric layer 58 and the formation of the insulating film 59 may be performed simultaneously or in different steps.
  • the drain electrode 54 and the source electrode 56 are formed by a conventionally known method such as a sputtering method and a lift-off method or an etching method.
  • a part of the insulating film 59 having a stepped portion is formed by appropriately using, for example, a PECVD method, a photolithography technique, and an etching technique sequentially.
  • a gate electrode 52 having a field plate structure is formed in a region covering the recess 51a by sputtering and lift-off.
  • drain wiring 55 on the drain electrode 54 and the source wiring 57 on the source electrode 56 the remainder of the insulating film 59 is formed.
  • a metal whose main component is any one of Al, Cu, or Au it is desirable to use a metal whose main component is any one of Al, Cu, or Au.
  • Al is used.
  • the HEMT 5 according to the fifth embodiment is manufactured.
  • Other configurations and methods for manufacturing the semiconductor device are the same as those in the first to fourth embodiments, and thus the description thereof is omitted.
  • the dielectric constant of the buffer layer 12 and the semiconductor laminated body are formed below the drain electrode 54 in ohmic contact with the 2DEG layer a via the electron supply layer 14 in the contact portion 58a.
  • the dielectric layer 58 made of a material having a dielectric constant lower than that of the dielectric constant, the buffer layer 12 and the electron traveling are secured while securing the wiring width of the drain wiring 55 to a wiring width determined based on EM countermeasures. Since the wiring capacity in the HEMT 5 can be reduced without changing the film thicknesses of the layer 13 and the electron supply layer 14, the same effects as in the first to fourth embodiments can be obtained.
  • FIG. 12 is a schematic cross-sectional view showing HEMT 6 which is a nitride semiconductor device according to the sixth embodiment.
  • a recess 13e is selectively formed in an inner portion of a region where the electron supply layer 14 and the drain electrode 54 of the electron transit layer 13 are formed.
  • region where the 2DEG layer a in the electron transit layer 13 was removed is comprised.
  • a lower portion of a dielectric layer 61 made of the same material as that of the dielectric layer 58 in the fifth embodiment is embedded. That is, instead of the 2DEG non-occurrence region 13d in the fifth embodiment, a recess 13e is formed so that 2DEG is not generated.
  • the upper portion of the dielectric layer 61 protrudes on the electron supply layer 14 so as to cover the recess portion 13e, and is provided so as to be separated from the insulating film 59 at the portion of the contact portion 61a.
  • the drain electrode 54 is provided on the surface of the electron supply layer 14 so as to be in ohmic contact with the 2DEG layer a at the contact portion 61 a so as to cover the dielectric layer 61.
  • a source electrode 56 that is an electrode other than the drain electrode 54 that is an electrode on the side where the dielectric layer 61 is provided is grounded.
  • the HEMT 6 configured as described above can be manufactured as follows. First, similarly to the fifth embodiment, the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 are sequentially grown on the substrate 11, and then the two-dimensional electron gas concentration control layer 51 is selectively formed. . Next, the recess 13e is selectively formed inside the formation region of the drain electrode 54 in the electron supply layer 14 and the electron transit layer 13 by a lithography process and an etching process. Thereafter, the dielectric layer 61 is formed so as to cover the recess 13e while being buried, for example, by PECVD. At the same time, a part of the insulating film 59 may be formed. In this case, the dielectric layer 61 is made of the same material as the insulating film 59.
  • the drain electrode 54, the source electrode 56, the gate electrode 52, the drain wiring 55, the source wiring 57, and the remaining part of the insulating film 59 are formed, and the HEMT 6 is manufactured.
  • Other configurations and manufacturing methods are the same as those in the fifth embodiment, and thus the description thereof is omitted.
  • the recess portion 13e in the electron transit layer 13 in the lower layer portion of the drain electrode 54, a 2DEG non-occurrence region where 2DEG is not generated is provided, and the recess portion 13e is provided with this recess portion 13e. Since the dielectric layer 61 is embedded, the wiring capacitance between the drain wiring 55 and the drain electrode 54 and the substrate 11 and the buffer layer 12 can be reduced, so that the same effect as in the fifth embodiment can be obtained. .
  • FIG. 13 is a schematic cross-sectional view showing a HEMT 7 which is a nitride semiconductor device according to the seventh embodiment.
  • the HEMT 7 according to the seventh embodiment differs from the fifth embodiment in that a 2DEG non-generating region 13 f is formed in the electron traveling layer 13 in the formation region of the source electrode 56 and the electron traveling layer is formed.
  • a dielectric layer 62 is provided between the electron supply layer 14 and the source electrode 56 in the upper layer of 13. The upper portion of the dielectric layer 62 protrudes on the electron supply layer 14 so as to cover the 2DEG non-generating region 13f, and is provided so as to be separated from the insulating film 59 at the contact portion 62a.
  • the source electrode 56 is provided so as to cover the dielectric layer 62 so as to be in ohmic contact with the 2DEG layer a by the contact portion 62a on the surface of the electron supply layer 14.
  • the drain electrode 54 which is an electrode different from the source electrode 56 on the side where the dielectric layer 62 is provided, is grounded. Since other configurations and manufacturing methods are the same as those in the fifth and sixth embodiments, the description thereof is omitted.
  • the drain electrode 54 and the source electrode 56 are reversed with respect to the HEMT 5 according to the fifth embodiment, the same effect as the fifth embodiment is obtained. be able to.
  • FIG. 14 is a schematic sectional view showing an SBD 8 that is a nitride semiconductor device according to the eighth embodiment.
  • a void 81 is provided instead of the dielectric layer 22 as a low dielectric constant region.
  • the dielectric constant of the void 81 is lower than the dielectric constant of the material constituting at least the buffer layer 12, the electron transit layer 13, and the electron supply layer 14.
  • the SBD 8 configured as described above can be manufactured as follows. First, as in the first embodiment, the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 are sequentially grown on the substrate 11. Thereafter, an etching layer (not shown) made of a material having a high etching selectivity with respect to the electron supply layer 14 and the electron transit layer 13 is formed in the formation region of the void 81. Subsequently, a cathode electrode 18 is formed on the etching layer. Thereafter, the etching layer is removed through, for example, a wet etching method through the portion from which the cathode electrode 18 has been removed. Thereby, the space
  • the anode wiring 17, the cathode wiring 19, and the insulating film 20 are formed, and the SBD 8 is manufactured. Since other configurations and manufacturing methods are the same as those in the first embodiment, the description thereof is omitted.
  • the gap 81 as the low dielectric constant region is formed in the lower layer portion of the cathode electrode 18, so that the cathode wiring 19, the cathode electrode 18, the substrate 11 and the buffer layer are formed. Therefore, the same effect as in the first embodiment can be obtained.
  • FIG. 15 is a cross-sectional view showing a configuration of a semiconductor laminated substrate for manufacturing the nitride semiconductor device according to the ninth embodiment of the present invention. That is, in the semiconductor multilayer substrate 10 according to the ninth embodiment, the buffer layer 12, the electron transit layer 13, the electron supply layer 14, the etching sacrificial layer 91, and the semiconductor layer are formed on the substrate 11 as in the first embodiment. 92 are sequentially laminated.
  • the electron supply layer 14 as the second semiconductor layer is composed of a superlattice layer in which a plurality of at least two types of group III nitride compound semiconductors having different Al composition ratios and different band gaps are stacked.
  • the electron supply layer 14 has, for example, an Al x Ga 1-x N pseudo mixed crystal structure with an average Al composition ratio X.
  • the pseudo-mixed crystal structure has at least two types of Al x Ga 1-x N layers 14-1 to 14-n having various Al composition ratios x1 or minimum Al composition ratios x2 of different Al composition ratios x2.
  • n a natural number
  • the electron supply layer 14 includes at least two, preferably four or more Al x Ga 1-x N layers 14-1 to 14-n, depending on the design of the nitride semiconductor device. That is, the 2DEG concentration Ns is determined by the average Al composition ratio X of the electron supply layer 14 and the number of Al x Ga 1-x N layers 14-1 to 14-n or the number of the two layers as one set. To a desired concentration based on the design. The number of sets is 0.5 set unit. In the ninth embodiment, the average Al composition ratio X and the layers of the Al x Ga 1-x N layers 14-1 to 14-n are set so that the 2DEG concentration Ns is, for example, less than 1 ⁇ 10 13 cm.
  • the number (n) or the number of sets (n / 2) is adjusted.
  • the number of Al x Ga 1-x N layers 14-1 to 14-n is about 5 to 10 sets of 4.5 or more, and about 10 to 20 layers of 9 or more layers. preferable.
  • the Al composition ratio x of each of the Al x Ga 1-x N layers 14-1 to 14-n constituting the electron supply layer 14 satisfies Al and Ga, and therefore satisfies at least 0 ⁇ x ⁇ 1.
  • each of the Al x Ga 1-x N layers 14-1 to 14-n is preferably configured by adjusting the film thickness and the Al composition ratio so that 2DEG is not generated therein.
  • the band gap of the electron supply layer 14 is an average band gap.
  • the electron supply layer 14 is weighted (integrated) by the film thickness ratio of each of the Al x Ga 1-x N layers 14-1 to 14-n constituting the stacked structure. ) Is the band gap value.
  • the electron supply layer 14 is configured such that the average band gap is larger than the band gap of the electron transit layer 13. As a result, the 2DEG layer a is generated at the interface between the electron transit layer 13 and the electron supply layer 14.
  • AlGaN superlattice layer constituting specifically the electron supply layer 14, and Al x1 Ga 1-x1 N layer maximum Al composition ratio x1, and the Al x2 Ga 1-x2 N layer of minimum Al composition ratio x2 They are stacked so that they are arranged alternately.
  • the Al x1 Ga 1-x1 N layer refers to an AlGaN layer having a maximum Al composition ratio x1
  • the Al x2 Ga 1-x2 N layer refers to an AlGaN layer having a minimum Al composition ratio x2.
  • FIG. 16 is a graph showing the relationship between the Al composition ratio x (vertical axis) and the film thickness d (horizontal axis) along the depth direction in each Al x Ga 1-x N layer constituting the electron supply layer 14. It is. The left side of the graph is the etching sacrificial layer 91 or the semiconductor layer 92 side, and the right side is the electron transit layer 13 side.
  • FIG. 16 is a graph showing the relationship between the Al composition ratio x (vertical axis) and the film thickness d (horizontal axis) along the depth direction in each Al x Ga 1-x N layer constituting the electron supply layer 14. It is.
  • the left side of the graph is the etching sacrificial layer 91 or the semiconductor layer 92 side, and the right side is the electron transit layer 13 side.
  • the solid line shows a graph of the Al composition ratio in the electron supply layer 14 of each pseudo-mixed crystal structure according to the ninth embodiment, and the numbers at the bottom indicate the corresponding symbols in FIG.
  • the dotted line shows a graph of the Al composition ratio when the electron supply layer 14 is an AlN / GaN superlattice layer according to the prior art, and the numbers at the bottom indicate the corresponding symbols in FIG.
  • the average Al composition ratio X is the same.
  • the Al composition ratio of the electron supply layer 14 according to the ninth embodiment is continuously increased and decreased along the depth direction.
  • the average Al increases in a mountain shape along the stacking direction which is the direction opposite to the depth direction. It decreases through a maximum Al composition ratio x1 that is higher than the composition ratio X.
  • a minimum Al composition that decreases continuously in a valley shape along the stacking direction and is lower than the average Al composition ratio X It increases through the minimum of the ratio x2.
  • the Al composition ratio x in these Al x Ga 1-x N layers 14-1 to 14-n is between the maximum Al composition ratio x1 and the minimum Al composition ratio x2 across the average Al composition ratio X.
  • the number increases and decreases alternately.
  • the absolute value of the average decrease rate at which the Al composition ratio x becomes the minimum to the maximum is the average increase rate when the Al composition ratio x becomes the minimum to the maximum. It is preferable to make it smaller than the absolute value of.
  • the absolute value of the average increase rate when the Al composition ratio x is from the minimum to the maximum is greater than the absolute value of the average decrease rate when the Al composition ratio is from the maximum to the minimum. It is also preferable to make it smaller.
  • the maximum Al composition ratio x1 is the same Al composition ratio in each of the Al x1 Ga 1-x1 N layers 14-1, 14-3,..., 14-n as the first nitride semiconductor layer. However, the maximum Al composition ratio x1 is at least a part of each Al x1 Ga 1-x1 N layer 14-1, 14-3,. Ratio is also acceptable.
  • the minimum Al composition ratio x2 is the same in each Al x2 Ga 1-x2 N layer 14-2, 14-4,..., 14- (n-1) as the second nitride semiconductor layer. However, even at these minimum Al composition ratios x2, at least a part of each Al x2 Ga 1-x2 N layer 14-2, 14-4,.
  • the Al composition ratio increase / decrease shape along the depth direction of the electron supply layer 14 is a triangular wave shape in which the increase / decrease is slow compared to the rectangular shape (dotted line in FIG. 16) where the increase / decrease is steep.
  • the Al x1 Ga 1-x1 N layers 14-3,..., 14-n as the first nitride semiconductor layers are opposite to the depth direction of the electron supply layer 14.
  • the middle of the thickness from the maximum to the next minimum including the maximum Refers to the area up to the position of the value.
  • the Al x2 Ga 1-x2 N layers 14-2, 14-4,..., 14- (n ⁇ 1) as the second nitride semiconductor layers are formed along the direction of stacking of the electron supply layers 14.
  • the Al x1 Ga 1-x1 N layer 14-1 which is one of the first nitride semiconductor layers closest to the electron transit layer 13 side has a maximum value from the position of the boundary with the lower electron transit layer 13. An area up to the position of the next intermediate value is pointed out.
  • the maximum Al composition ratio x1 is preferably within a range of 0.03 or more and less than 0.3 with respect to the average Al composition ratio X of the electron supply layer 14. Is preferably in the range of 0.06 to less than 0.25, more preferably in the range of 0.1 to less than 0.2. That is, it is desirable that the following expression (1) is satisfied. X + 0.03 ⁇ x1 ⁇ X + 0.3 (1)
  • the maximum Al composition ratio x1 is different in at least a part of each Al x1 Ga 1 -x1 N layer 14-1, 14-3,. It is desirable that the expression (1) represented by the maximum Al composition ratio x1 holds for the maximum Al composition ratio x11, x13,. That, Al x11 Ga 1-x11 N layer 14-1, Al x13 Ga 1-x13 N layer 14-3, ..., in Al x1n Ga 1-x1n N layer 14-n, the following equation (1-1) It is desirable to be established. X + 0.03 ⁇ x11, x13,..., X1n ⁇ X + 0.3 (1-1)
  • the minimum Al composition ratio x2 is within the range of 0.03 or more and less than 0.2, preferably 0.06 or more and less than 0.18, with respect to the average Al composition ratio X of the electron supply layer 14. It is desirable to make it low within the range of 0.1, more preferably within the range of 0.1 or more and less than 0.15. That is, it is desirable that the following expression (2) is satisfied. X ⁇ 0.2 ⁇ x2 ⁇ X ⁇ 0.03 (2)
  • the minimum Al composition ratio x2 is different in at least a part of each Al x2 Ga 1 -x2 N layer 14-2, 14-4,. It is desirable that the expression (2) represented by the minimum Al composition ratio x2 holds for the minimum Al composition ratio x22, x24,... X2 (n ⁇ 1) in each layer. That is, Al x22 Ga 1-x22 N layer 14-2, Al x24 Ga 1-x24 N layer 14-4,..., Al x2 (n-1) Ga 1-x2 (n-1) N layer 14- (n In (-1), it is desirable that the following equation (2-1) is satisfied. X ⁇ 0.2 ⁇ x22, x24,..., X2 (n ⁇ 1) ⁇ X ⁇ 0.03 (2-1)
  • the electron supply layer 14 is formed by laminating the AlGaN layers so that the Al composition ratio x continuously increases or decreases in a triangular wave shape or a sine wave shape along the stacking direction or the depth direction.
  • the 2DEG wave function can be easily oozed out to the surface side of the electron supply layer 14 from the layer 13 side toward the etching sacrificial layer 91 and the semiconductor layer 92 side. Thereby, the contact resistance in the nitride semiconductor device having such an electron supply layer 14 can be reduced, and a good ohmic contact can be obtained.
  • the Al composition ratios x1 (x11 to x1n) and x2 (x22 to x2 (n-1)) are 0 ⁇ x2 ⁇ X ⁇ x1 ⁇ 1, and the 2DEG wave function in the electron supply layer 14 easily leaks out.
  • the maximum Al composition ratio x1 (x11 to x1n) is preferably 20% or more and less than 60% (0.2 ⁇ x1 ⁇ 0.6), which is a relatively low range, preferably 20% or more and 50% or more. % Or less (0.2 ⁇ x1 ⁇ 0.5), more preferably 20% or more and 40% or less (0.2 ⁇ x1 ⁇ 0.4).
  • the minimum Al composition ratio x2 (x22 to x2 (n-1)) is greater than 0% and less than 20% (0 ⁇ x2 ⁇ 0.2), preferably more than 5% and less than 20% (0.05 ⁇ x2 ⁇ 0.20), more preferably 10% or more and less than 20% (0.10 ⁇ x1 ⁇ 0. 20).
  • the average Al composition ratio X in the electron supply layer 14 is set so that the desired 2DEG concentration Ns is obtained.
  • the maximum Al composition ratio X is set to about 15% at which the electron mobility increases. It is necessary to increase the composition ratio x1.
  • increasing the maximum Al composition ratio x1 is not preferable because the wave function of electrons in the 2DEG layer a does not easily ooze and contact resistance increases.
  • the maximum Al composition ratio x1 and the minimum Al composition ratio x2 are set in the above-described ranges.
  • the average Al composition ratio X of the electron supply layer 14 is determined in consideration of obtaining a desired 2DEG concentration in the 2DEG layer a at the interface with the electron transit layer 13 on the premise of 0 ⁇ X ⁇ 1. . Specifically, the average Al composition ratio X of the electron supply layer 14 is 10% to 40% (0.1 ⁇ X ⁇ 0.4), preferably 15% to 35% (0.15 ⁇ X ⁇ 0). .35), and more preferably 20% or more and 30% or less (0.2 ⁇ X ⁇ 0.3).
  • the average Al composition ratio X of the electron supply layer 14 is preferably in the above-mentioned range. .
  • the film thicknesses of the Al x1 Ga 1-x1 N layer having the maximum Al composition ratio x1 and the Al x2 Ga 1-x2 N layer 14-i having the minimum Al composition ratio x2 As for (i 1, 2, 3,..., N), two atomic layers or more which are the minimum film thickness to be layered, and further exuding the electron wave function of the 2DEG layer a by a desired average Al composition ratio.
  • 0.5 nm to 4.0 nm preferably 0.5 nm to 3.5 nm, more preferably 0.5 nm to 3.0 nm.
  • the thickness is about 1.5 nm.
  • the film thickness di of each Al x Ga 1-x N layer 14-i is preferably less than the critical film thickness in order not to cause misfit dislocations.
  • the critical film thickness of the Al x Ga 1-x N layer is about 5 nm when the Al composition ratio x is 0.6 with respect to the lattice constant of the GaN layer, and the Al composition ratio x is 0.1. In some cases, it is about 100 nm.
  • the critical film thickness is not necessarily limited to these film thicknesses because the film thickness differs depending on the adjacent layers in the stacked structure.
  • the film thickness, the number of layers (n) and the number of pairs (n / 2) of each Al x Ga 1-x N layer 14-1 to 14-n are 2DEG of the 2DEG layer a.
  • the optimum value is appropriately selected according to the set concentration of the concentration Ns and the design of the nitride semiconductor device.
  • the thickness is preferably 2 nm or more, and the 2DEG concentration Ns of the 2DEG layer a is increased. Is preferably 5 nm or more, more preferably 10 nm or more.
  • the upper limit of the film thickness of the electron supply layer 14 is preferably a critical film thickness or less at which misfit dislocation does not occur. Considering the limit of ohmic contact, 100 nm or less, preferably 50 nm or less, more preferably 30 nm or less. Is preferred.
  • the etching sacrificial layer 91 shown in FIG. 15 includes an Al Y Ga 1-Y N layer (0 ⁇ Y ⁇ 1) having an average Al composition ratio Y.
  • the average Al composition ratio Y of the etching sacrificial layer 91 is larger than the average Al composition ratio X of the electron supply layer 14 (X ⁇ Y).
  • the semiconductor layer 92 provided on the Al y Ga 1-y N layer is made of a material having an Al composition ratio of 0 or very small such as a GaN layer, the etching rate with the GaN layer is about 100 times that of the AlGaN layer. This is because the AlGaN layer functions extremely effectively as an etching stop for the GaN layer.
  • the local Al composition ratio y of AlGaN constituting the etching sacrificial layer 91 is set to a maximum Al composition ratio x1 or less and a minimum Al composition ratio x2 or more in the AlGaN layer constituting the electron supply layer 14. It is comprised so that it may become.
  • the local Al composition ratio y gradually decreases and increases so as to draw a valley-shaped profile along the stacking direction from the electron supply layer 14 side to the semiconductor layer 92 side of the etching sacrificial layer 91. It is configured.
  • the etching sacrificial layer 91 is configured such that the local Al composition ratio y gradually decreases from the vicinity of the surface of the etching sacrificial layer 91 toward the semiconductor layer 92.
  • the semiconductor layer 92 is etched at the time of etching.
  • the etching rate changes continuously or stepwise from when the etching reaches the etching sacrificial layer 91. Therefore, in the etching of the semiconductor layer 92, the etching rate at the time of overetching the etching sacrificial layer 91 can be controlled.
  • the etching can be stopped with good controllability in the etching sacrificial layer 91 without the etching reaching the electron supply layer 14. Further, by providing the etching sacrificial layer 91, it is possible to prevent the Al x1 Ga 1 -x1 N layer having a relatively high Al composition ratio x1 in the electron supply layer 14 from being exposed to the outermost surface during the etching. Therefore, it is possible to prevent the ON voltage and contact resistance from increasing and current collapse from being deteriorated due to surface oxidation of the electron supply layer 14 and the like.
  • the thickness of the etching sacrificial layer 91 is preferably set to a thickness that allows the etching of the semiconductor layer 92 formed thereon to be precisely controlled by controlling the etching rate during overetching. Specifically, for example, 1 nm or more is preferable.
  • the thickness of the etching sacrificial layer 91 is preferably 12 nm or less in order to reduce the 2DEG concentration Ns of 2DEG generated therein to such an extent that the influence on the nitride semiconductor device can be ignored. Therefore, the thickness of the etching sacrificial layer 91 is 1 nm or more and 12 nm or less, and in this Embodiment 9, for example, it is about 4 nm.
  • a semiconductor layer 92 as a third semiconductor layer is provided on the etching sacrificial layer 91 or the electron supply layer 14 in accordance with the structure of the nitride semiconductor device manufactured from the semiconductor laminated substrate 10.
  • the semiconductor layer 92 is a group III nitride compound semiconductor narrower than the average band gap of the electron supply layer 14 in order to change the 2DEG concentration Ns of the 2DEG layer a generated in the electron transit layer 13 by at least two levels. It consists of an Al z Ga 1-z N layer (0 ⁇ z ⁇ 1) having an Al composition ratio z.
  • the thickness of the semiconductor layer 92 is 20 nm or more and 200 nm or less, preferably 20 nm or more and 100 nm or less, which makes it easy to control the 2DEG concentration by film thickness control using growth and etching, and more preferably the film thickness. It is 25 nm or more and 80 nm or less, which is less susceptible to variations in 2DEG concentration due to variations in the size.
  • the semiconductor layer 92 is made of, for example, a GaN layer having a thickness of 30 nm.
  • the above-described electron transit layer 13, electron supply layer 14, etching sacrificial layer 91, and semiconductor layer 92 constitute the semiconductor stacked body according to the ninth embodiment.
  • the semiconductor multilayer body may be composed of the electron transit layer 13 and the electron supply layer 14.
  • the semiconductor multilayer substrate 10 according to the ninth embodiment for manufacturing the nitride semiconductor device according to the first to eighth embodiments is configured.
  • the anode electrode 16 and the source electrode 56 as the first electrode are provided on at least a part of the semiconductor layer among the electron transit layer 13, the electron supply layer 14, the etching sacrificial layer 91, and the semiconductor layer 92. . Further, on the semiconductor layer 92, the electron supply layer 14, the etching sacrificial layer 91, and the semiconductor layer 92, the second electrode as the second electrode separated from the anode electrode 16 and the source electrode 56 is provided. A cathode electrode 18 and a drain electrode 54 are provided. On the upper layer of the anode electrode 16 and the source electrode 56, an anode wiring 17 and a source wiring 57 as a first wiring are provided, respectively.
  • a cathode wiring 19 and a drain wiring 55 as second wirings are provided, respectively.
  • a low dielectric constant region is provided in a lower layer of a portion of the electrode other than a portion electrically connected to the semiconductor stacked body, which is at least one of the first electrode and the second electrode.
  • the low dielectric constant region is composed of a portion having a dielectric constant lower than that of the nitride semiconductor constituting the semiconductor multilayer body.
  • FIG. 17 is a sequence chart of the supply gas when each layer is grown by the MOCVD method on the substrate 11 and the buffer layer 12 of the semiconductor multilayer substrate 10 according to the ninth embodiment.
  • “RUN” and “VENT” indicate the supply state and supply stop state (exhaust state) of the gas to the reaction furnace (MOCVD reaction furnace) of the MOCVD apparatus, respectively.
  • TMGa Trimethylgallium
  • NH 3 ammonia
  • N 2 nitrogen
  • the atmospheric pressure is set to 200 Torr (26.7 kPa) of a relatively high pressure
  • the group III element The molar ratio (V / III molar ratio) of the group V element (N) to (Ga) is about 10,000, and the flow rate of the carrier gas H 2 gas is, for example, about 85 L / min.
  • the supply of TMGa is stopped while the supply of NH 3 , H 2 and N 2 to the MOCVD reactor is continued.
  • NH 3 , H 2 , and N 2 are always supplied without interruption while the substrate 11 is installed in the MOCVD reactor.
  • the growth conditions are changed by a predetermined operation in the MOCVD apparatus, and the inside of the MOCVD reactor is subsequently stabilized.
  • an interruption time of, for example, about 6 seconds is provided. That is, in the ninth embodiment, the predetermined time T 0 is, for example, about 186 seconds (about 3 minutes).
  • TMGa trimethylaluminum
  • TMGa trimethylaluminum
  • the MOCVD reactor trimethylaluminum (TMAl) as a group III gas is supplied to the MOCVD reactor.
  • TMAl trimethylaluminum
  • the Al x Ga 1-x N layer 14-1 is grown on the electron transit layer 13.
  • H 2 is supplied to the MOCVD reactor in addition to N 2 and NH 3 . Therefore, the surface of the u-GaN layer constituting the grown electron transit layer 13 is etched for a predetermined time T 0 .
  • nitrogen (N) is desorbed, Ga remains.
  • the covalent bond energy of AlN is larger than the covalent bond energy of GaN.
  • TMAl is supplied to the MOCVD reactor, Ga substitutes for Al, AlN-dominant crystal growth is performed on the electron transit layer 13, and an Al x composed of an AlGaN metamorphic layer having a relatively high Al composition ratio x.
  • a Ga 1-x N layer 14-1 is grown.
  • the supply of TMAl is stopped while the supply of NH 3 , H 2 , and N 2 to the MOCVD reactor is continued.
  • the crystal growth is interrupted by interrupting the supply of the growth gas to the MOCVD reactor for, for example, 6 seconds as the interruption time t.
  • H 2 is supplied in addition to N 2 and NH 3 in the MOCVD reactor. Therefore, the surface of the grown Al x Ga 1-x N layer 14-1 is etched for the interruption time t. At this time, on the etching surface of the Al x Ga 1-x N layer 14-1, N is desorbed while Al and Ga remain.
  • TMGa is supplied in a state where the supply of TMAl to the MOCVD reactor is stopped.
  • the vapor pressure of Al is lower than the vapor pressure of Ga, Ga atoms are more easily desorbed than Al atoms. Therefore, Al remains mainly on the etching surface of the Al x Ga 1-x N layer 14-1. This remaining Al is combined with GaN grown by TMGa and N.
  • Ga substitutes for Al for the same reason as described above.
  • GaN-dominated crystal growth is performed on the Al x Ga 1-x N layer 14-1, and the Al x Ga 1-x N layer 14-2 composed of an AlGaN metamorphic layer having a relatively low Al composition ratio x is formed. Grown up.
  • TMGa growth gas
  • the supply of the growth gas (TMGa) is interrupted for an interruption time t of, for example, about 6 seconds to interrupt the crystal growth.
  • H 2 is supplied in addition to N 2 and NH 3 in the MOCVD reactor. Therefore, the surface of the grown Al x Ga 1-x N layer 14-2 is etched during the interruption time t. At this time, on the etched surface of the Al x Ga 1-x N layer 14-2, N is desorbed while Al and Ga remain.
  • TMAl is supplied in a state where the supply of TMGa to the MOCVD reactor is stopped.
  • AlN-dominated crystal growth is performed on the Al x Ga 1-x N layer 14-2 having a relatively low Al composition ratio x.
  • growing the Al x Ga 1-x N layer 14-3 Al composition ratio x becomes relatively high AlGaN metamorphic layer. Thereafter, the supply of TMAl into the MOCVD reactor is stopped.
  • the flow rate of TMAl is, for example, 200 ⁇ mol / min
  • the flow rate of TMGa is, for example, 160 ⁇ mol / min.
  • the V / III molar ratio at the time of TMAl supply is set to 8000, for example, and the V / III molar ratio at the time of TMGa supply is set to 10,000, for example.
  • the flow rate of NH 3 is set to 35 L / min
  • the flow rate of H 2 gas is set to 50 L / min
  • the flow rate of N 2 gas is set to 15 L / min, for example.
  • the growth temperature is set to, for example, 1020 ° C. between 960 ° C. and 1060 ° C.
  • the atmospheric pressure is set to a low value, for example, 50 Torr (6.67 kPa) of 30 Torr (4.0 kPa) to 200 Torr (26.7 kPa).
  • the growth rate when TMAl is supplied for growth is about 7 nm / min
  • the growth rate when TMGa is supplied for growth is about 3 nm / min.
  • the supply time of TMAl or TMGa is calculated from these growth rates and the desired film thicknesses of the respective Al x Ga 1-x N layers 14-1 to 14-n and applied during crystal growth. .
  • the flow rate of TMAl or TMGa is changed with the NH 3 flow rate fixed. Thereby, the respective Al composition ratios in the Al x Ga 1-x N layers 14-1 to 14-n can be controlled to a desired ratio.
  • the supply of TMGa is interrupted while the supply of NH 3 , H 2 and N 2 to the MOCVD reactor is continued.
  • the supply of TMGa is interrupted, the change to the growth condition of the etching sacrificial layer 91 in the MOCVD apparatus, and the stabilization of the MOCVD apparatus are sequentially performed.
  • the interruption is performed for 6 seconds
  • the growth condition is changed for 120 seconds
  • the stabilization is performed for 60 seconds, for example.
  • the predetermined time T 1 is, for example, about 186 seconds. Even during the predetermined time T 1 , NH 3 , H 2 , and N 2 are supplied to the MOCVD reactor. Therefore, the uppermost Al x Ga 1-x N layer formed on the Al x Ga 1-x N layer 14-n is etched away during the predetermined time T 1 .
  • TMGa and TMAl are supplied into the MOCVD reactor after the elapse of the predetermined time T 1 .
  • an etching sacrificial layer 91 is formed on the electron supply layer 14.
  • the growth temperature is 960 to 1060 ° C., for example 1020 ° C.
  • the pressure is 30 to 200 Torr, for example 60 Torr.
  • the V / III molar ratio is about 8000 in TMAl and about 10,000 in TMGa.
  • the flow rate of TMGa is set to 160 ⁇ mol / min, for example, and the flow rate of TMAl is set to 200 ⁇ mol / min, for example.
  • the flow rate of NH 3 is , for example, 35 L / min
  • the flow rate of H 2 as the carrier gas is, for example, 50 L / min
  • the flow rate of N 2 is , for example, 15 L / min.
  • the supply of TMGa and TMAl is interrupted while the supply of NH 3 , H 2 and N 2 to the MOCVD reactor is continued.
  • the change to the growth condition of the semiconductor layer 92 in the MOCVD apparatus and the stabilization in the MOCVD reactor are sequentially performed.
  • the growth condition is changed, for example, for 120 seconds, and the stabilization, for example, for 60 seconds.
  • the predetermined time T 2 is, for example, about 180 seconds.
  • the surface of the AlGaN layer in the etching sacrificial layer 91 is etched, Ga is detached, and a state in which Al remains on the surface can be created.
  • the V / III molar ratio is substantially the same as the growth conditions of the electron transit layer 13 except that the V / III molar ratio is set to about 20000.
  • the semiconductor multilayer substrate 10 shown in FIG. 15 is formed.
  • the result of having analyzed the laminated structure using the three-dimensional atom probe (3DAP) method with respect to the semiconductor laminated substrate 10 manufactured as mentioned above is shown in FIG. 18 and FIG. 18, in the semiconductor laminated substrate 10 shown in FIG. 15, the total composition ratio of Al, Ga, and N is 100%, the N content is 50%, and the composition ratio of Al, Ga, and N is It is the graph analyzed along the depth direction. 19 shows an Al composition ratio x (%) along the depth direction of the semiconductor multilayer substrate 10 shown in FIG. 15 when the group III element (Al, Ga) and the group V element (N) have the same ratio. In FIG. 19, it is an analysis result of group III Al composition ratio (%)), and the numerical value in the upper part of the graph corresponds to the reference numeral shown in FIG.
  • the AlGaN layers in the electron supply layer 14 are alternately stacked with AlGaN layers having a maximum Al composition ratio x1 and AlGaN layers having a minimum Al composition ratio x2.
  • the minimum Al composition ratio x2 is about 15% to 18% (0.15 ⁇ x2 ⁇ 0.18).
  • the contact resistance value was 5 ⁇ 10 ⁇ 6 ⁇ ⁇ It was confirmed to be about cm 2, and it was confirmed that a good ohmic contact with extremely low contact resistance could be obtained.
  • the largest maximum Al composition ratio x1 was 20% or more and less than 60%
  • an Al composition change superlattice structure in which the minimum minimum Al composition ratio x2 is greater than 0% and less than 20% (0 ⁇ x2 ⁇ 0.2) It was confirmed that the semiconductor laminated substrate 10 having the electron supply layer 14 can be manufactured.
  • the local Al composition ratio y of the Al y Ga 1-y N layer constituting the etching sacrificial layer 91 is not more than the maximum Al composition ratio x 1 in the AlGaN layer constituting the electron supply layer 14, and the minimum Al composition ratio It can be seen that the composition ratio is x2 or more.
  • the local Al composition ratio y gradually decreases and increases so as to draw a valley-like profile along the stacking direction from the electron supply layer 14 side to the semiconductor layer 92 side of the etching sacrificial layer 91. It can be seen that there is a gradual decrease from the maximum position in the vicinity of the surface of the sacrificial layer 91 toward the semiconductor layer 92 side.
  • the portion where the Al composition ratio y in the vicinity of the surface of the etching sacrificial layer 91 has a local maximum peak is provided with an interruption period of a predetermined time T 2 after the etching sacrificial layer 91 is grown in the manufacturing method described above. It is thought that it was caused by.
  • the etching rate changes continuously or stepwise according to the Al composition ratio y. Accordingly, the etching rate can be controlled by etching the surface of the etching sacrificial layer 91, and the etching can be stopped in the etching sacrificial layer 91 with good controllability.
  • the SBD 1 in the first embodiment is manufactured using the semiconductor laminated substrate 10 manufactured as described above. That is, after the growth of the semiconductor layer 92, as in the first embodiment, for example, N, H, or Ar is ion-implanted into a portion of the formation region of the cathode C to suppress the generation of 2DEG. A non-generating area 13a (see FIG. 2) is formed. Subsequently, the two-dimensional electron gas concentration control layer 15 is formed by selectively etching the semiconductor layer 92 using the etching sacrificial layer 91 as an etching sacrifice. Here, the etching sacrificial layer 91 remaining in the etching of the semiconductor layer 92 functions as a part of the electron supply layer 14.
  • the recess 15a is formed in the formation region of the anode A.
  • the anode electrode 16 is formed.
  • the SBD 1 similar to that in the first embodiment is manufactured.
  • the nitride semiconductor devices according to the second to eighth embodiments can be manufactured from the semiconductor laminated substrate 10 according to the ninth embodiment.
  • the electron supply layer 14 in the nitride semiconductor device is composed of an Al x1 Ga 1-x1 N layer having a maximum Al composition ratio x1 larger than the average Al composition ratio and an average Al composition ratio.
  • the Al x2 Ga 1-x2 N layer with smaller minimum Al composition ratio x2 by which is a plurality of layers stacked at least two different AlGaN layer, the electron transit layer 13 provided on the lower layer of the electron supply layer 14 While generating 2DEG at a high concentration on the interface side with the electron supply layer 14, the electron mobility can be increased to reduce access resistance, and the wave function of electrons in the 2DEG layer can be easily exuded to the ohmic electrode side.
  • the contact resistance can also be reduced, the on-resistance in the nitride semiconductor device can be reduced. Therefore, while maintaining a high carrier density (2DEG concentration Ns) in the two-dimensional electron gas in the electron transit layer 13, a nitride semiconductor device for power switching that has the same rated current by increasing the electron mobility and reducing the on-resistance. Therefore, the element area of the nitride semiconductor device can be reduced by about 20%, so that the nitride semiconductor device can be miniaturized and miniaturized, and a semiconductor substrate having the same diameter can be obtained. In the case of manufacturing using the semiconductor chip, the number of chips that can be taken as a product per semiconductor substrate can be increased, so that the manufacturing cost can be reduced. Then, it is possible to increase the electron mobility and reduce the on-resistance while maintaining a high carrier density in the two-dimensional electron gas in the electron transit layer 13.
  • Non-Patent Document 2 in order to further increase the breakdown voltage of a semiconductor device, in an element having an AlGaN / GaN heterojunction structure, a stepped shape in which a Schottky electrode rides on a surface protective film made of an insulator formed on the surface of a semiconductor layer And a field plate structure is known (see Non-Patent Document 2).
  • the nitride semiconductor device described in Patent Document 6 is a field effect transistor, and has a configuration in which a field plate structure is formed in multiple stages.
  • the power semiconductor device described in Patent Document 7 has a configuration in which electric field concentration is reduced by providing a field plate structure in the gate electrode portion or a field plate structure in the source electrode portion. Yes.
  • the field concentration structure is only dispersed by forming the field plate structure in multiple stages. Therefore, in this configuration, there is a limit from the viewpoint of suppressing the electric field in the entire portion of the gate electrode, so that there remains a problem that the current collapse cannot be sufficiently lowered and the withstand voltage cannot be sufficiently secured.
  • the power semiconductor device described in Patent Document 7 has a configuration in which electric field strength is dispersed only, and the concentration of the two-dimensional electron gas (2DEG) is uniform. The problem remains that the strength remains strong.
  • SBD Schottky barrier diode
  • a nitride semiconductor device capable of further improving the breakdown voltage, the current collapse, and the leakage current is provided.
  • the present inventor conducted various experiments and studies. Then, the present inventor has proposed that the SBD having the conventional field plate structure as described in Non-Patent Document 2 has an electric field concentration portion where the end portion on the cathode electrode side of the two-dimensional electron gas concentration control layer has an extremely high electric field strength. I found out that If a large electric field is concentrated on the cathode electrode side end of the two-dimensional electron gas concentration control layer, the two-dimensional electron gas concentration control layer is liable to be damaged, resulting in a decrease in breakdown voltage, an increase in leakage current, and the like. It adversely affects the characteristics of the device. Further, there is a problem that the on-current is reduced due to an increase in on-resistance due to current collapse.
  • the present inventor conducted a intensive study again in consideration of the above points. As a result, the present inventor has come to recall that it is preferable to position the end portion on the cathode electrode side of the two-dimensional electron gas concentration control layer in the lower region of the field plate portion. That is, it has been recalled that it is preferable to locate the changing point P where the 2DEG concentration increases from the anode electrode side toward the cathode electrode side in the lower region of the field plate portion.
  • the present inventor further provides a two-dimensional electron gas composed of a two-dimensional electron gas concentration control layer between adjacent electric field concentration portions in the field plate portion.
  • the idea was to locate the electric field concentration part in the concentration control region. That is, the present inventor has conceived that the change point P where the 2DEG concentration increases from the anode electrode side toward the cathode electrode side is located between adjacent electric field concentration portions in the field plate portion.
  • the change point P on the cathode electrode side of the 2DEG concentration is a linear distance along the main surface of the substrate, and is 1 ⁇ m or more, preferably 2 ⁇ m from the end of the field plate portion on the cathode electrode side. It is preferable that they are separated from each other.
  • the electric field concentration portion can be dispersed in the two-dimensional electron gas concentration control region, the current collapse can be suppressed and the on-resistance can be reduced while reducing the leakage current in the nitride semiconductor device.
  • the tenth embodiment described below has been devised based on the above intensive studies.
  • FIG. 20 is a schematic cross-sectional view of a Schottky barrier diode (SBD) 101 which is a semiconductor device according to the tenth embodiment.
  • SBD Schottky barrier diode
  • an electron transit layer 113 in which a 2DEG non-generating region 113a is partially formed on the main surface of the substrate 111 through the buffer layer 112 is provided. Yes.
  • An electron supply layer 114 is provided on the electron transit layer 113.
  • the electron transit layer 113 and the electron supply layer 114 constitute a part of the semiconductor stacked body, and the 2DEG layer a is generated at the interface between the electron transit layer 113 and the electron supply layer 114 inside the semiconductor laminate.
  • a two-dimensional electron gas concentration control layer 115 is selectively provided on the surface of the electron supply layer 114.
  • An anode electrode 116 is provided on the two-dimensional electron gas concentration control layer 115, and an anode wiring 117 is provided on the anode electrode 116.
  • the anode A of the SBD 101 is configured by the anode electrode 116 and the anode wiring 117.
  • a cathode electrode 118 is selectively provided on the electron supply layer 114, and a cathode wiring 119 is provided on the cathode electrode 118.
  • the cathode C of the SBD 101 is configured by the cathode electrode 118 and the cathode wiring 119.
  • a dielectric layer as a low dielectric constant region is formed on the inner side of the cathode electrode 118 along the main surface of the substrate 111 between the cathode electrode 118 on the electron supply layer 114 and in a region covering the 2DEG non-generating region 113a. 118a is provided.
  • the substrate 111 and the buffer layer 112 have the same structure as the substrate 11 and the buffer layer 12 in the first embodiment, respectively.
  • a substrate is constituted by the substrate 111 and the buffer layer 112.
  • the electron transit layer 113, the electron supply layer 114, and the two-dimensional electron gas concentration control layer 115 are also the same as the electron transit layer 13, the electron supply layer 14, and the two-dimensional electron gas concentration control layer 15 in the first embodiment, respectively. It has the composition of.
  • a semiconductor laminate is constituted by the electron transit layer 113, the electron supply layer 114, and the two-dimensional electron gas concentration control layer 115.
  • the semiconductor laminated body is provided with yet another In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1,0 ⁇ x + y ⁇ 1) appropriate necessary part of the semiconductor layer made of It may be configured.
  • the 2DEG concentration of 2DEG inside the semiconductor stacked body is changed by the two-dimensional electron gas concentration control layer 115.
  • the semiconductor stacked body includes a 2DEG layer a ⁇ having a low 2DEG concentration in the lower region of the two-dimensional electron gas concentration control layer 115, and a 2DEG concentration change point P 1 from the 2DEG layer a ⁇ toward the cathode electrode 118.
  • a high-concentration 2DEG layer a is generated at two levels across the surface.
  • the 2DEG layer a ⁇ in the semiconductor stacked body is a two-dimensional electron gas concentration control region.
  • a two-dimensional electron gas concentration control region in the electron transit layer 113 is defined by the two-dimensional electron gas concentration control layer 115.
  • the 2DEG concentration in the two-dimensional electron gas concentration control region is preferably less than 7 ⁇ 10 12 cm ⁇ 2 , and the 2DEG concentration outside the two-dimensional electron gas concentration control region is preferable. Is preferably 7 ⁇ 10 12 cm ⁇ 2 or more. Further, as shown by a thick solid line in the central graph in FIG.
  • the end of the two-dimensional electron gas concentration control layer 115 on the cathode electrode 118 side That is, the vicinity of the position of the change point P 1 along the surface of the electron supply layer 114 (two-dimensional electron gas concentration control layer end D FP ) becomes an electric field concentration portion, and the electric field strength becomes maximum at this portion.
  • the anode electrode 116 as the first electrode has, for example, a Ni / Au laminated structure.
  • the anode electrode 116 comes into Schottky contact with the 2DEG layer a generated in the electron transit layer 113 via the electron supply layer 114.
  • the anode electrode 116 is formed by removing a region where the anode electrode 116 is formed in the electron supply layer 114 by recess etching and forming a 2DEG layer a existing under the two-dimensional electron gas concentration control layer 115. You may make Schottky contact from the side.
  • the anode electrode 116 runs on the two-dimensional electron gas concentration control layer 115 to form at least one step, and extends so as to protrude toward the cathode electrode 118 side.
  • the anode electrode 116 is provided in contact with part of the side surface and the upper surface of the two-dimensional electron gas concentration control layer 115.
  • the anode electrode 116 and the two-dimensional electron gas concentration control layer 115 may not be in contact with each other via another semiconductor film or a dielectric film.
  • the cathode electrode 118 as the second electrode has a laminated structure made of, for example, Ti / Al.
  • the cathode electrode 118 is provided on the electron supply layer 114 so as to cover the 2DEG non-generating region 113a and the dielectric layer 118a along a plane parallel to the main surface of the substrate 111. Thereby, the cathode electrode 118 sandwiches the dielectric layer 118a between the electron supply layer 114 and the 2DEG layer a generated in the electron transit layer 113 at the contact portion (contact portion) with the electron supply layer 114. And ohmic contact.
  • the insulating film 120 is made of, for example, SiO 2 .
  • the insulating film 120 mainly protects the surfaces of the two-dimensional electron gas concentration control layer 115, the anode electrode 116, the cathode electrode 118, and the electron supply layer 114.
  • the insulating film 120 mainly protects the surfaces of the two-dimensional electron gas concentration control layer 115, the anode electrode 116, the anode wiring 117, the cathode electrode 118, the cathode wiring 119, and the electron supply layer 114.
  • the region above the end of the two-dimensional electron gas concentration control layer 115 and the anode electrode 116 are used. It is effective to increase the thickness of the insulating film 120 in the lower region. However, if the thickness of the insulating film 120 is simply increased, the position of the contact end portion (anode end E A ) of the anode electrode 116 with the two-dimensional electron gas concentration control layer 115 shown in the center graph in FIG. The electric field at will become stronger. In this case, leakage current increases or current collapse worsens.
  • field plate portions 116a and 116b are provided on anode electrode 116 in a multi-step shape, for example, two steps. Then, the thickness of the insulating film 120 in the region below the field plate portions 116a and 116b of the anode electrode 116 is increased so as to increase continuously or stepwise from the anode electrode 116 side toward the cathode electrode 118 side. Thereby, the electric field dispersion effect by the field plate portions 116a and 116b can be obtained. On top of that, to the upper region of the two-dimensional electron gas concentration control layer 115, and the field plate portion 116b of the thickness d 10 of the insulating film 120 in the lower region and above 500nm are preferred.
  • the electric field applied to the cathode electrode 118 side end portion of the two-dimensional electron gas concentration control layer 115 while maintaining the electric field dispersion effect. can be relaxed.
  • the insulating film 120 is made of SiO 2, but other materials, specifically SiN, Al 2 O 3 or the like may be used. Further, the insulating film 120 may be configured by appropriately combining a plurality of types of materials or sequentially stacking them.
  • the thickness d 10 of the insulating film 120 on the two-dimensional electron gas concentration control layer 115 in the lower region of the field plate portion 116b is preferably set to more than 500nm in terms of film thickness of the SiO 2.
  • a bent end portion (hereinafter referred to as an electrode edge portion) of the anode electrode 116 on the insulating film 120 side that is, an end portion of a portion where the film thickness changes in the stepped portion of the insulating film 120.
  • the position of the surface of the semiconductor stacked body corresponding to (hereinafter referred to as the film thickness changing portion) becomes the electric field concentration portion.
  • the above-described anode end E A and the bent portion of the field plate portion 116a first field plate end FP.
  • the two-dimensional electron gas concentration control layer end DFP also serves as an electric field concentration portion.
  • E c is the electric field strength at the position of the cathode electrode 118. Since the insulating film 120 is made of a dielectric, it has a high breakdown voltage against electric field concentration, whereas the two-dimensional electron gas concentration control layer 115 is made of a nitride-based semiconductor, so Therefore, the dielectric breakdown electric field strength is low and the withstand voltage against the electric field is low. Therefore, it is necessary to disperse the electric field concentration in the portion of the two-dimensional electron gas concentration control layer 115.
  • the change point P 1 as the first change point on the cathode electrode 118 side in the two-dimensional electron gas concentration control region that is, the end portion on the cathode electrode 118 side of the two-dimensional electron gas concentration control layer 115 where electric field concentration is the most problematic If the electric field concentration portions of the anode electrode 116 and the end portion of the field plate portion 116b on the cathode electrode 118 side do not reach each other, the so-called skirts of the electric field distribution between them can be overlapped.
  • the electric field strength in the region between the change point P 1 and the cathode plate 118 side end portion of the field plate portion 116b is equal to the change point P 1 and the cathode plate 118 side end portion of the field plate portion 116b. It is made smaller than the electric field strength of the electric field concentration part in at least one.
  • two-dimensional electron gas concentration control layer 115 is an In u Al x Ga 1-xu since consisting of N, an In composition ratio u and Al composition ratio x 0 ⁇ x ⁇ 1,0 ⁇ u ⁇ 1,0 ⁇ x + u
  • the relative dielectric constant is 8.5 to 13.5
  • the band gap energy is 1.9 to 6.2 eV. Therefore, in order to realize the above-described state in the high breakdown voltage SBD 101, specifically, for example, the change point P 1 on the cathode electrode 118 side in the two-dimensional electron gas concentration control region and the field plate portion 116 b in the anode electrode 116.
  • the interval l 0 along the main surface of the substrate 111 with the end portion on the cathode electrode 118 side is preferably 1 ⁇ m or more, and more preferably 2 ⁇ m or more.
  • the interval l 1 along the main surface of the substrate 111 between the electric field concentration portions such as the electrode edge portion of the anode electrode 116 and the film thickness changing portion of the insulating film 120 is 0.5 ⁇ m or more.
  • the thickness is 1 ⁇ m or more from the viewpoint that the influence of current collapse due to interference between the electric field concentration portions can be further suppressed.
  • the intervals l 0 and l 1 are preferably applied to a semiconductor device having a breakdown voltage of 600 V or more, but are not necessarily limited to such a semiconductor device.
  • an In composition ratio u and Al composition ratio x 0 ⁇ u ⁇ 0.3,0 ⁇ x ⁇ 1,0 ⁇ x + u In the range of ⁇ 1, the relative dielectric constant is 8.5 to 10.7, and the band gap energy is 2.8 to 6.2 eV.
  • the distance l 0 along the main surface of the substrate 111 between the change point P 1 on the cathode electrode 118 side in the two-dimensional electron gas concentration control region and the end on the cathode electrode 118 side of the field plate portion 116 b in the anode electrode 116. Is more preferably 1 ⁇ m or more, more preferably 2 ⁇ m or more because electric field concentration can be effectively dispersed.
  • the change point P 1 on the cathode electrode 118 side in the two-dimensional electron gas concentration control region is preferably located between the bent end of the portion 116a and preferably in the center in the width direction.
  • two-dimensionally between the end of the field plate portion 116b on the cathode electrode 118 side and the electrode edge portion of the field plate portion 116a preferably in the center in the width direction.
  • the electron gas concentration control layer 115 is configured such that the end portion on the cathode electrode 118 side is located.
  • the end portion of the two-dimensional electron gas concentration control layer 115 on the cathode electrode 118 side is preferably other than the electric field concentration portion, for example, below the thickness changing portion of the insulating film 120 or the electrode edge portion of the anode electrode 116. It is preferable that the adjacent electric field concentration portions are positioned at the center in the width direction. As a result, the electric field dispersion effect in the two-dimensional electron gas concentration control region can be more effectively exhibited.
  • the lower graph in FIG. 20 is a graph showing the electric field distribution in which the central solid line and thick solid line graphs in FIG. 20 are combined.
  • the electric field strength at the end of the two-dimensional electron gas concentration control layer 115 on the cathode electrode 118 side can also be reduced, the current collapse of the SBD 101 can be reduced and the breakdown voltage can be increased.
  • the inclination angle ⁇ in the vicinity of the film thickness changing portion in the stepped portion of the insulating film 120 is preferably less than 90 degrees, and more preferably less than 60 degrees.
  • the angle at the lower portion of the bent portion of the anode electrode 116 provided protruding from the insulating film 120 is greater than 90 degrees, and preferably greater than 120 degrees, so that the electric field strength in the vicinity of the anode electrode 116 is increased. Can be suppressed.
  • L y be the distance along the main surface of the substrate 111 between the end of the field plate 116b on the cathode electrode 118 side and the end of the cathode 118 on the anode electrode 116 side.
  • the interval Ly is the same even when the shape of the cathode electrode 118 is not uniform on the electron supply layer 114, and the shape is not limited.
  • the second end on the anode electrode 116 side which is continuously changed from the end on the cathode electrode 118 side of the field plate portion 116b and the end on the cathode electrode 118 side of the field plate portion 116b among the change points of the 2DEG concentration.
  • L x The distance along the principal surface of the substrate 111 from the change point P 2 as the change point is defined as L x .
  • the cathode electrode of the field plate portion 116b is determined from the electric field distribution when the reverse bias is applied to the SBD 101.
  • L y ⁇ L x is set. Is preferred.
  • the distance L x, 5 [mu] m or more 20 ⁇ m or less, the interval L y is preferably set to 5 [mu] m or more 30 ⁇ m or less.
  • the electric field is further reduced by increasing the step of the insulating film 120 in the lower regions of the field plate portions 116a and 116b stepwise upward. can do. That is, from the viewpoint of relaxing the electric field, the step d 1 of the insulating film 120 in the lower region of the field plate portion 116 b is made larger than the film thickness d 0 of the insulating film 120 in the lower region of the field plate portion 116 a (d 0 ⁇ d 1 ) is preferred.
  • the SBD 101 As described above, the SBD 101 according to the tenth embodiment is configured. And this SBD101 can be manufactured as follows.
  • the buffer layer 112, the electron transit layer 113, and the electron supply layer 114 are sequentially grown on the substrate 111 by using a crystal growth method such as MOCVD.
  • a semiconductor layer to be the two-dimensional electron gas concentration control layer 115 is grown on the electron supply layer 114.
  • An impurity such as carbon may be doped during the growth of the semiconductor layer.
  • the growth of the semiconductor layer can be specifically performed as follows. That is, trimethylgallium (TMGa) and ammonia (NH 3 ) are introduced at a predetermined flow rate (for example, 58 ⁇ mol / min and 12 L / min, respectively) by, for example, MOCVD.
  • trimethylaluminum (TMAl) is allowed to flow at a constant flow rate of 0.1% or less of the NH 3 flow rate, and the semiconductor layer is epitaxially grown at a growth temperature of, for example, 1050 ° C.
  • selective etching is performed by using, for example, a dry etching method such as a reactive ion etching method, and a semiconductor layer other than a region that later becomes a two-dimensional electron gas concentration control region is selectively removed, thereby two-dimensional.
  • An electron gas concentration control layer 115 is formed.
  • the cathode electrode 118 is formed by, for example, a sputtering method and a lift-off method.
  • a part of the insulating film 120 having a stepped portion is formed by using, for example, a plasma enhanced chemical vapor deposition (PECVD) method, a photolithography technique, and an etching technique, as appropriate.
  • PECVD plasma enhanced chemical vapor deposition
  • the anode electrode 116 is formed by a sputtering method and a lift-off method.
  • the remaining part of the insulating film 120 is formed so as to cover at least a part of the anode electrode 116.
  • the anode electrode 116 has the field plate portions 116a and 116b protruding from the insulating film 120 toward the cathode electrode 118, and the field plate portions 116a and 116b
  • the thickness of the insulating film 120 in the lower region is configured so that the cathode electrode 118 side increases continuously or stepwise as compared with the anode electrode 116 side, and in the two-dimensional electron gas concentration control region in the electron transit layer 113.
  • the 2DEG concentration is changed to be lower than the 2DEG concentrations of the other 2DEG layers a across the change points P 1 and P 2 , and the change point P 1 at the position on the cathode electrode 118 side is changed from the field plate portions 116 a and 116 b. together in the lower region towards the substrate 111, the change point P 1 and the field-flop
  • the concentrated portion can be shifted from the other electric field concentrated portions generated by the field plate portion 116b. Therefore, an electric field dispersion effect can be obtained in the portion of the two-dimensional electron gas concentration control layer 115, and the breakdown voltage, current collapse, and leakage current can be further improved in the SBD 101.
  • FIG. 21 is a schematic sectional view showing the SBD 102 according to the eleventh embodiment.
  • an electron supply layer 121 in which a recess 121a is selectively formed is provided on the electron transit layer 113.
  • the recess portion 121a changes the 2DEG concentration in the electron transit layer 113, and includes a two-dimensional layer including a 2DEG layer a ⁇ having a lower 2DEG concentration than the other 2DEG layers a across the change points P 1 and P 2.
  • An electron gas concentration control region is configured.
  • a part of the anode electrode 122 is provided in the recess portion 121a, and the field plate portions 122a and 122b are provided in a region above the recess portion 121a so as to protrude from the insulating film 120.
  • the end portion of the cathode electrode 118 side of the recessed portion 121a i.e. changing point P 1 of the cathode electrode 118 side, the field plate portion 122a, 122b of the lower region
  • the distance l 0 from the end of the field plate 122b on the cathode electrode 118 side is 1 ⁇ m or more, preferably 2 ⁇ m or more along the main surface of the substrate 111.
  • the 2DEG concentration of the 2DEG layer a ⁇ of the electron transit layer 113 changes according to the film thickness of the electron supply layer 121 in the bottom surface portion of the recess portion 121a.
  • the depth of the recess portion 121a be equal to or more than a quarter (1/4) of the film thickness of the electron supply layer 121.
  • the recess 121a provided in the electron supply layer 121 reaches the electron transit layer 113, the 2DEG layer is erased. This makes it difficult to control the 2DEG concentration.
  • the depth of the recess portion 121a is preferably less than the thickness of the electron supply layer 121 in a region other than the recess portion 121a.
  • the film thickness d 20 of the insulating film 120 in the upper region at the cathode electrode 118 side end of the recess portion 121a and in the lower region of the field plate portion 122b is expressed by equation (3).
  • the thickness is preferably 500 nm or more in terms of SiO 2 film.
  • the SBD 102 configured as described above can be manufactured as follows. First, as in the tenth embodiment, a buffer layer 112, an electron transit layer 113, and an electron supply layer 121 are sequentially grown on the substrate 111. Next, a recessed portion 121a is selectively formed in a portion constituting the two-dimensional electron gas concentration control region of the electron supply layer 121 by a lithography process and an etching process. Thereafter, in the same manner as in the tenth embodiment, the cathode electrode 118 and the insulating film 120 are sequentially formed on the electron supply layer 121, and then the upper region of the recess portion 121a is covered with the insulating film 120 therebetween. An anode electrode 122 having stepped field plate portions 122a and 122b is formed. Other steps are performed in the same manner as in the tenth embodiment, and the SBD 102 according to the eleventh embodiment is manufactured.
  • the field plate portions 122a and 122b are provided in the upper region of the two-dimensional electron gas concentration control region, and the cathode electrode 118 side end portion of the recess portion 121a, that is, the two-dimensional electron gas.
  • the distance l 0 between the change point P 1 on the cathode electrode 118 side of the change points defining the concentration control region and the end of the field plate portion 122a on the cathode electrode 118 side is set to 1 ⁇ m or more. 10 can be obtained.
  • FIG. 22 is a schematic sectional view of the SBD 103 according to the twelfth embodiment.
  • the anode electrode 132 is provided on the electron supply layer 114, the two-dimensional electron gas concentration control layer 131, and the stepped portion of the insulating film 120. .
  • the anode electrode 132 is mounted on the two-dimensional electron gas concentration control layer 131 by one step and has three steps of field plate portions 132a, 132b, and 132c on the insulating film 120. That is, the anode electrode 132 has a four-stage field plate structure.
  • the number of steps of the insulating film 120 in the lower region of the anode electrode 132 is not particularly limited. However, considering the cost associated with the increase in the number of manufacturing steps, three steps are preferable.
  • the cathode electrode 118 side end of the uppermost field plate portion 132c and the cathode electrode 118 side end of the two-dimensional electron gas concentration control layer 131 serve as an electric field concentration portion. Therefore, for the same reason as in the tenth embodiment, the end of the field plate 132c on the cathode electrode 118 side and the end of the two-dimensional electron gas concentration control layer 131 on the cathode electrode 118, that is, the 2DEG concentration change point P 1
  • the interval l 0 along the main surface of the substrate 111 is preferably 1 ⁇ m or more, preferably 2 ⁇ m or more.
  • the thickness d 30 of the insulating film 120 in the upper region of the two-dimensional electron gas concentration control layer 131 and the lower region of the uppermost field plate portion 132c is configured to be 500 nm or more in terms of the SiO 2 film.
  • the distance l 1 between the end of the anode electrode 132 in contact with the two-dimensional electron gas concentration control layer 131 on the cathode electrode 118 side and the electrode edge portion of the field plate portion 132a, and the field The interval l 2 between the electrode edge portions of the plate portions 132a and 132b is preferably 0.5 ⁇ m or more.
  • the distances l 1 and l 2 are more preferably set to 1 ⁇ m or more from the viewpoint that the influence of current collapse due to interference between the electric field concentration portions can be further suppressed.
  • the spacing along the main surface of the substrate 111 between the anode electrode 132 side end portion of the field plate portion 132c of the cathode electrode 118 side end and the cathode electrode 118 and L y, the cathode electrode 118 side end of the field plate portion 132c is defined as L x .
  • FIG. 23 is a schematic cross-sectional view showing the SBD 104.
  • anode electrode 142 is provided on stepped portions of electron supply layer 114, two-dimensional electron gas concentration control layer 141, and insulating film 120. .
  • the anode electrode 142 is mounted on the two-dimensional electron gas concentration control layer 141 by one step, and unlike the tenth and twelfth embodiments, the five-step field plate portions 142a, 142b, 142c, 142d, 142e. That is, the anode electrode 142 has a six-stage field plate structure.
  • the cathode electrode 118 side end portion of the uppermost field plate portion 142e and the cathode electrode 118 side end portion of the two-dimensional electron gas concentration control layer 141 become an electric field concentration portion. Therefore, for the same reason as in the tenth embodiment, the cathode electrode 118 side end of the field plate portion 142e and the cathode electrode 118 side end of the two-dimensional electron gas concentration control layer 141, that is, the 2DEG concentration change point P 1 It is preferable that the interval l 0 along the main surface of the substrate 111 is 1 ⁇ m or more, preferably 2 ⁇ m or more.
  • the electrode edge portions of the field plate portions 142a to 142d are also electric field concentration portions.
  • the interval l 1 between the electrode edge portions of the field plate portions 142d and 142c, the interval l 2 between the electrode edge portions of the field plate portions 142c and 142b, and the electrode edge portions of the field plate portions 142b and 142a respectively.
  • the interval l 3 between them is preferably 0.5 ⁇ m or more, and more preferably 1 ⁇ m or more.
  • the electric field strength can be further reduced. That is, if the steps of the insulating film 120 in the lower regions of the field plate portions 142b, 142c, 142d, and 142e are d 0 , d 1 , d 2 , d 3 , and d 4 , the steps are equal. Although it is good, it is more preferable that d 0 ⁇ d 1 ⁇ d 2 ⁇ d 3 ⁇ d 4 .
  • the SiO 2 equivalent film thickness of d 0 + d 1 + d 2 + d 3 + d 4 which is the film thickness of the insulating film 120 in the lower region of the field plate portion 142e, is 500 nm or more. preferable.
  • the same effects as in the tenth to twelfth embodiments can be obtained, and the anode electrode 142 has a multi-stage field plate structure by the field plate portions 142a to 142e.
  • the electric field applied to the two-dimensional electron gas concentration control layer 141 can be further dispersed to further relax the electric field strength in the electric field concentration portion.
  • FIG. 24 is a schematic sectional view showing the HEMT 105 according to the fourteenth embodiment.
  • the HEMT 105 includes a substrate 111, a buffer layer 112, an electron transit layer 113, an electron supply layer 114, a two-dimensional electron gas concentration control layer 151, a gate electrode 153, a drain electrode 154, and a drain.
  • a wiring 156, a source electrode 155 and a source wiring 157, a dielectric layer 158, and an insulating film 159 are provided.
  • the two-dimensional electron gas concentration control layer 151 is selectively provided on the surface of the electron supply layer 114.
  • a gate electrode 153 as a third electrode is provided and constitutes the gate G of the HEMT 105.
  • a drain electrode 154 is selectively provided on the electron supply layer 114 so as to be separated from the gate electrode 153.
  • the drain electrode 154 as the second electrode has a laminated structure made of, for example, Ti / Al.
  • a drain wiring 156 that is electrically connected to the drain electrode 154 is provided over the drain electrode 154.
  • the drain D of the HEMT 105 is configured by the drain electrode 154 and the drain wiring 156.
  • a part of the electron transit layer 113 in the formation region of the drain D is provided with a 2DEG non-generating region 113d.
  • This 2DEG non-generation region 113d is a region where 2DEG is removed and not generated by implantation of impurity ions such as N.
  • the drain electrode 154 is provided on the electron supply layer 114 so as to cover the 2DEG non-generating region 113 d and the dielectric layer 158 along a plane parallel to the main surface of the substrate 111. With such a configuration, the drain electrode 154 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 113 through the electron supply layer 114 through the contact portion 158a.
  • a source electrode 155 is selectively provided on the electron supply layer 114 so as to be separated from the drain electrode 154 and the gate electrode 153.
  • the source electrode 155 as the first electrode has a laminated structure made of, for example, Ti / Al. Thereby, the source electrode 155 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 113 through the electron supply layer 114.
  • a source wiring 157 electrically connected to the source electrode 155 is provided over the source electrode 155.
  • the source S of the HEMT 105 is configured by the source electrode 155 and the source wiring 157.
  • the gate electrode 153 is disposed between the drain electrode 154 and the source electrode 155.
  • the source electrode 155 which is an ohmic electrode different from the drain electrode 154 on the side where the dielectric layer 158 is provided, is grounded and the same as the substrate 111 or the buffer layer 112. Become potential.
  • the two-dimensional electron gas concentration control layer 151 formed of a part of the third semiconductor layer is a group III that is narrower than the band gap of the electron supply layer 114 in order to locally change the concentration of 2DEG generated in the electron transit layer 113.
  • a nitride-based compound semiconductor specifically composed of, for example, GaN.
  • the 2DEG concentration generated in the electron transit layer 113 is changed so as to decrease as the film thickness of the two-dimensional electron gas concentration control layer 151 increases. Therefore, in the fourteenth embodiment, the film thickness of the two-dimensional electron gas concentration control layer 115 is preferably 20 nm or more and 200 nm or less, for example.
  • the film thickness of the two-dimensional electron gas concentration control layer 115 is more preferably 20 nm or more and 100 nm or less from the viewpoint that the 2DEG concentration can be easily controlled by controlling the film thickness using growth and etching. In order to suppress variation in 2DEG concentration due to film thickness variation, the thickness of the two-dimensional electron gas concentration control layer 115 is more preferably 25 nm or more and 80 nm or less.
  • a semiconductor multilayer body is constituted by the electron transit layer 113, the electron supply layer 114, and the two-dimensional electron gas concentration control layer 151.
  • the 2DEG concentration inside the semiconductor stacked body is changed by the two-dimensional electron gas concentration control layer 151.
  • a 2DEG layer a ⁇ having a low 2DEG concentration in a region below the two-dimensional electron gas concentration control layer 151 across the 2DEG concentration change points P 1 and P 2 that is, a two-dimensional electron gas concentration control region is defined.
  • the 2DEG concentration in the low-concentration 2DEG layer a ⁇ is preferably 7 ⁇ 10 12 cm ⁇ 2 or less.
  • the 2DEG concentration of the 2DEG layer a having a high 2DEG concentration is preferably higher than 7 ⁇ 10 12 cm ⁇ 2 .
  • the drain electrode 154 as the first electrode and the source electrode 155 as the second electrode are provided on the electron supply layer 114, and are composed of, for example, a laminated structure of Ti / Al. Accordingly, the drain electrode 154 and the source electrode 155 are in ohmic contact with the 2DEG layer a generated in the electron transit layer 113 through the electron supply layer 114.
  • the gate electrode 153 as the third electrode is disposed between the drain electrode 154 and the source electrode 155 and is provided on the two-dimensional electron gas concentration control layer 151 and the insulating film 159.
  • the gate electrode 153 has a laminated structure of Ni / Au, for example. As a result, the gate electrode 153 comes into Schottky contact with the 2DEG layer a ⁇ whose 2DEG concentration is reduced by the two-dimensional electron gas concentration control layer 151 via the two-dimensional electron gas concentration control layer 151 and the electron supply layer 114.
  • the insulating film 159 is made of, for example, SiO 2 .
  • the insulating film 159 mainly protects the two-dimensional electron gas concentration control layer 151, the gate electrode 153, the drain electrode 154, the source electrode 155, and the surface of the electron supply layer 114. Further, in order to reduce the electric field strength at the end of the two-dimensional electron gas concentration control layer 151 on the drain electrode 154 side, the region above the end of the two-dimensional electron gas concentration control layer 151 and the region below the gate electrode 153 are arranged. It is effective to increase the thickness of the insulating film 159 provided.
  • the thickness d 50 of the insulating film 159 in the upper region of the two-dimensional electron gas concentration control layer 151 and the lower region of the field plate portion 153c is preferably 500 nm or more.
  • the electric field at the gate end portion of the two-dimensional electron gas concentration control layer 151 can be relaxed while maintaining the electric field dispersion effect.
  • the film thickness d 50 is set as follows: It is preferable that the value converted into the SiO 2 equivalent film thickness d based on the above-described formula (3) is 500 nm or more.
  • an electrode edge portion in the gate electrode 153 that is, a film thickness changing portion of the insulating film 159 becomes an electric field concentration portion.
  • the end of the two-dimensional electron gas concentration control layer 151 on the drain electrode 154 side is also an electric field concentration portion. If the distance between the electric field concentration portions is small, the electric fields interfere with each other, and the electric field dispersion effect by the field plate portions 153a to 153c is weakened.
  • the drain electrode 154 side end of the two-dimensional electron gas concentration control layer 151 where the electric field concentration is the most problematic and the drain electrode 154 side end of the field plate portion 153c in the gate electrode 153
  • the distance l 0 along the plane parallel to the main surface of the substrate 111 is preferably 1 ⁇ m or more, and more preferably 2 ⁇ m or more.
  • the distance l 1 between the electrode edge portions of the field plate portions 153b and 153a and the two-dimensional electron gas concentration control layer 151 are in contact with each other along the plane parallel to the main surface of the substrate 111.
  • the distance l 2 between the end of the gate electrode 153 on the drain electrode 154 side and the electrode edge of the field plate portion 153a is preferably 0.5 ⁇ m or more, further affecting the influence of current collapse due to interference between the electric field concentration portions. From the point that can be suppressed, the thickness is more preferably 1 ⁇ m or more.
  • the intervals l 0 , l 1 , and l 2 are preferably applied to a semiconductor device having a withstand voltage of 600 V, but are not necessarily limited to such a semiconductor device.
  • the change point P 1 on the drain electrode 154 side in the two-dimensional electron gas control region is preferably located between the end portions and preferably in the center in the width direction.
  • two-dimensionally between the drain electrode 154 side end portion of the field plate portion 153b and the electrode edge portion of the field plate portion 153b preferably in the center in the width direction.
  • the electron gas concentration control layer 151 is configured so that the end on the drain electrode 154 side is located.
  • the end of the two-dimensional electron gas concentration control layer 151 on the drain electrode 154 side is preferably other than the other electric field concentration portions, for example, below the thickness changing portion of the insulating film 159 and the electrode edge portion of the gate electrode 153. It is preferable that the adjacent electric field concentration portions are positioned at the center in the width direction. As a result, the electric field dispersion effect in the two-dimensional electron gas control region can be more effectively exhibited.
  • the inclination angle ⁇ in the vicinity of the film thickness changing portion in the stepped portion of the insulating film 159 is preferably less than 90 °, and more preferably less than 60 °.
  • the interval L y is the same even when the shape of the drain electrode 154 is not uniform on the electron supply layer 114, and the shape is not limited.
  • the source electrode 155 side which is continuously changed from the change point P 1 below the end of the field plate 153c on the drain electrode 154 side and the end of the two-dimensional electron gas concentration control layer 151 on the drain electrode 154 side.
  • An interval between the change point P 2 and the principal surface direction of the substrate 111 is L x .
  • the electric field strength increases at the portion in the plane direction parallel to the main surface of the substrate 111 immediately below the drain electrode 154 side end portion of the field plate portion 153c, and current collapse deteriorates.
  • the distance L x, 5 [mu] m or more 20 ⁇ m or less, the interval L y is preferably set to 5 [mu] m or more 30 ⁇ m or less.
  • the step of the insulating film 159 in the lower region of the field plate portions 153a to 153c formed in a step shape is increased stepwise in an upward direction, whereby the electric field can be further relaxed. That is, if the steps of the insulating film 159 in the lower regions of the field plate portions 153a, 153b, and 153c are d 0 , d 1 , and d 2 , the steps may be equal, but d 0 ⁇ d 1 ⁇ it is more preferable to the d 2.
  • Other configurations and semiconductor device manufacturing methods are the same as those in the tenth to thirteenth embodiments, and a description thereof will be omitted.
  • the electric field concentration portion at the end of the two-dimensional electron gas concentration control layer 151 on the drain electrode 154 side is positioned at the electrode edge portions of the field plate portions 153a to 153c.
  • the position can be shifted from other electric field concentration portions. Therefore, the electric field in the two-dimensional electron gas concentration control layer 151 can be dispersed, and the HEMT 105 can further increase the breakdown voltage, reduce the current collapse, and reduce the leakage current, and is the same as in the tenth to thirteenth embodiments. The effect of can be obtained.
  • FIG. 25 is a schematic sectional view of the HEMT 106 according to the fifteenth embodiment.
  • the HEMT 106 according to the fifteenth embodiment differs from the fourteenth embodiment in that a recess 161a is formed in the two-dimensional electron gas concentration control layer 161.
  • the recess 161a is formed on the two-dimensional electron gas concentration control layer 161 by a conventionally known lithography process and etching process.
  • the gate electrode 162 obtained by extending the field plate portions 162a, 162b, and 162c to the insulating film 159 toward the drain electrode 154 side is extended on the two-dimensional electron gas concentration control layer 161 through the recess portion 161a.
  • 114 is provided so as to be in direct contact with 114.
  • a 2DEG layer a ⁇ having a low 2DEG concentration is generated in the electron transit layer 113 below the two-dimensional electron gas concentration control layer 161.
  • the end closest to the drain electrode 154 side of the two-dimensional electron gas concentration control layer 161 where electric field concentration is most problematic that is, the position of the change point P 1 , and the gate electrode
  • the interval l 0 along the main surface of the substrate 111 with the end of the field plate 162c on the drain electrode 154 side in 162 is preferably 1 ⁇ m or more, and more preferably 2 ⁇ m or more.
  • the distance along the principal surface direction of the substrate 111 from the other change point P 2 on the source electrode 155 side is L x . In this case, it is preferable that L y ⁇ L x for the same reason as in the fourteenth embodiment.
  • the distance L x, 5 [mu] m or more 20 ⁇ m or less, the interval L y is preferably set to 5 [mu] m or more 30 ⁇ m or less.
  • Other configurations and manufacturing methods are the same as those in the fourteenth embodiment, and thus the description thereof is omitted.
  • the nitride semiconductor devices according to the tenth to fifteenth embodiments described above it is possible to further improve the breakdown voltage, the current collapse, and the leakage current.
  • Patent Documents 8 and 9 describe a configuration in which an equipotential surface is provided in an epitaxial layer of a field effect transistor.
  • Patent Document 8 uses n-type AlGaN in which the Al composition is gradually reduced toward the surface and donor-doped in order to suppress a decrease in the operational efficiency of the amplifier.
  • GaN-HEMT using a SiC substrate as the substrate is described.
  • Patent Document 9 describes a configuration in which part or all of the buffer layer formed on the sapphire substrate is formed of an n-type conductive GaN layer in order to suppress current collapse.
  • Patent Document 9 describes a GaN-based heterojunction field effect transistor in which the potential of a conductive semiconductor layer is controlled to be the same as that of a source electrode.
  • the electric field applied to the semiconductor layer constituting the nitride semiconductor device can be relaxed by grounding the conductive substrate.
  • an insulating substrate such as a sapphire substrate
  • the insulating substrate cannot be grounded. Therefore, the electric field generated in the nitride semiconductor device is concentrated on the semiconductor layer side where the electrodes and the like are provided, and the electric field cannot be relaxed.
  • the structure of the gate electrode, the source electrode, or the anode electrode, that is, the field plate structure on the surface side needs to be complicated.
  • a larger electric field is applied to the portion of the field plate structure provided on the surface side of the nitride semiconductor device than when a conductive substrate is used as the substrate.
  • Patent Document 9 the applicant of the present invention performs current collapse by a method in which a part or all of the buffer layer on the substrate is formed of an n-type conductive layer, specifically, an n-GaN layer. A method to suppress was proposed. The inventor conducted various experiments on the nitride semiconductor device described in Patent Document 9 again in order to further advance the technique proposed in Patent Document 9.
  • the inventor recalled that even if a nitride semiconductor device using an insulating substrate is used, the current collapse can be suppressed if the same configuration as that of a nitride semiconductor device using a grounded conductive substrate can be realized. . That is, a back surface field plate structure provided on a so-called substrate side, similar to the front surface field plate structure in a nitride semiconductor device using a conductive substrate, was examined. The inventor has conceived a method of providing a back surface field plate structure using an n-type conductive layer or 2DEG on the substrate side which is the back surface side when an insulating substrate is used as the substrate of the nitride semiconductor device.
  • the electric field applied to the semiconductor layer is the same as when using a conductive substrate. I recalled that it could alleviate and suppress current collapse. Thereby, a nitride semiconductor device such as SBD, HEMT, or FET having a high switching characteristic at low cost can be realized.
  • the present inventor conducted experiments and studies on such a nitride semiconductor device, it was found that a phenomenon occurs in which the n-type conductive layer and 2DEG electrons diffuse in the surface direction in this nitride semiconductor device. Then, the inventor has the possibility that the entire buffer layer and electron transit layer of the nitride semiconductor device may be n-type, making it difficult to fully deplete at the time of reverse bias, and the leakage current may increase. I found the problem that there is. Therefore, the present inventor has advanced experiments and studies on a specific configuration based on the above-described studies, and has studied a method for suppressing leakage current while suppressing current collapse.
  • the inventor examines a method for suppressing the carrier diffusion. went.
  • the present inventor recalled that in order to suppress carrier diffusion, an offset of 300 meV or more should exist as an energy barrier when the carrier is an electron.
  • the present inventor has studied a configuration in which this offset is provided, and has devised a plurality of methods for preventing the carriers of the conductive layer from diffusing to the surface side.
  • the present inventor has conceived a method of providing another semiconductor layer heterojunction to the conductive layer and utilizing the band offset between the conduction band and the valence band at the heterojunction.
  • the other semiconductor layer heterojunction to the conductive layer on the surface side has a larger band gap than the conductive layer.
  • the present inventor has conceived a method of providing an offset to carriers from the conductive layer by providing another semiconductor layer that is homo-pn-junction to the conductive layer.
  • the conductive layer is an n-GaN layer
  • the other semiconductor layer is a p-GaN layer.
  • the other semiconductor layers are p-AlGaN layers having the same Al composition ratio.
  • the present inventor when the conductive layer is an n-type semiconductor layer, the present inventor provides an offset with respect to carriers from the conductive layer by providing another p-type semiconductor layer that forms a hetero pn junction with the conductive layer. Recalled how to set up. Specifically, the present inventor has examined the cases where the band gap of another p-type semiconductor layer is larger and smaller than the band gap of an n-type semiconductor layer which is a conductive layer.
  • the p-type semiconductor layer is replaced with an Al x Ga 1-x N layer (0 ⁇ X ⁇ 1) is desirable.
  • the Mg concentration is preferably 1.0 ⁇ 10 16 cm ⁇ 3 or more and less than 5.0 ⁇ 10 19 cm ⁇ 3 . If the Al composition ratio x in the Al x Ga 1-x N layer is 0, the configuration is the same as that in the case of providing another semiconductor layer that is homo-pn-junction to the conductive layer described above.
  • the semiconductor layer (nucleation layer) below the conductive layer is an AlN layer
  • the conductive layer is an n-AlGaN layer doped with an n-type impurity
  • the p-type semiconductor layer above the conductive layer is a p-AlGaN layer, preferably a p-GaN layer, having a smaller band gap than the conductive layer. Configuration is desirable.
  • the present inventor has also studied a method for fixing the potential of the conductive layer.
  • the potential of the conductive layer is not electrically connected to an external pad or electrode fixed or grounded to a predetermined potential (hereinafter referred to as “the potential of the conductive layer”). It is necessary to avoid becoming a float).
  • a contact structure is required for conducting the n-type conductive layer including the 2DEG layer to the outside. In this contact structure, contact is made from the surface (upper surface) side where a semiconductor layer including a conductive layer is laminated on the insulating substrate, and from the back surface (lower surface) side opposite to the surface with respect to the insulating substrate. It may be possible to make contact.
  • the present inventor needs an etching sacrificial layer when forming a contact hole in the contact structure. Therefore, the inventor also conceived that the Al x Ga 1-x N layer having a relatively large Al composition ratio x is also used as an etching sacrificial layer in the various configurations for providing the offset described above.
  • the present invention has been devised by the above various studies.
  • FIG. 26 is a cross-sectional view showing a configuration of a semiconductor laminated substrate for manufacturing a nitride semiconductor device according to the sixteenth to twentieth embodiments described below. That is, the semiconductor multilayer substrate 210 includes a nucleation layer 212, an n-type conductive layer 213, a diffusion prevention layer 214, a high resistance buffer layer 215, an electron transit layer 216, an electron supply layer 217, and a semiconductor layer 218 on the sapphire substrate 211. Are sequentially stacked.
  • the electron transit layer 216 and the electron supply layer 217 constitute an active layer AL
  • the active layer AL and the high resistance buffer layer 215 constitute a device layer DL.
  • the sapphire substrate 211 constitutes an insulating substrate.
  • the nucleation layer 212 is made of, for example, a GaN layer or an AlN layer grown at a low temperature. Note that the nucleation layer 212 may not be provided, and the nucleation layer 212 may be part of the n-type conductive layer 213 that is an upper layer.
  • the n-type conductive layer 213 is provided on an upper layer of the nucleation layer 212 and is composed of an Al y Ga 1-y N layer (0 ⁇ y ⁇ 1) having an Al composition ratio y doped with an n-type impurity. Is an n-GaN layer.
  • Al y Ga 1-y N is grown while doping, for example, Si, tellurium (Te), oxygen (O), or sulfur (S) as an n-type impurity by MOCVD, for example.
  • MOCVD for example.
  • the doping amount of the n-type impurity is set to 5.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less. Is preferred.
  • oxygen (O) is diffused from the sapphire (Al 2 O 3 ) of the sapphire substrate 211 to form an n-Al y Ga 1 -yN layer. .
  • the diffusion prevention layer 214 is a layer for preventing electrons from diffusing from the n-type conductive layer 213 to the upper layer side, and is made of, for example, an Al x Ga 1-x N layer having an Al composition ratio x.
  • the film thickness d 60 of the diffusion preventing layer 214 is preferably 10 nm or more (d 60 ⁇ 10 nm) in order to suppress the diffusion of electrons to the upper layer side by the tunnel effect.
  • the diffusion prevention layer 214 has a band gap larger than that of the n-type conductive layer 213. Is preferred. That is, as described above, if an offset of 300 meV or more can be secured between the n-type conductive layer 213 and the diffusion prevention layer 214, electron diffusion can be suppressed.
  • the Al composition ratio x of the diffusion prevention layer 214 is larger than the Al composition ratio y of the n-type conductive layer 213 by 0.2 or more (0 ⁇ y + 0.2 ⁇ x ⁇ 1).
  • the diffusion prevention layer 214 is an Al x Ga 1-x N layer (0.2 ⁇ x ⁇ 1). Thereby, it is possible to suppress the diffusion of electrons from the n-type conductive layer 213 to the upper high resistance buffer layer 215 side by using the band offset at the heterojunction.
  • the diffusion preventing layer 214 p-type impurity to n-type conductive layer 213 and a pn homojunction doped
  • the p-Al z Ga 1 -z N layer (0 ⁇ z ⁇ 1) may be used.
  • the diffusion prevention layer 214 is preferably a p-GaN layer.
  • the p-type impurity doped in the diffusion preventing layer 214 for example, Mg or the like is used.
  • the Mg concentration is 1.0 ⁇ 10 16 cm ⁇ 3 or more.
  • an offset of 3 eV or more which is larger than 300 meV, can be secured with respect to electrons by the diffusion potential of the pn junction.
  • the Mg concentration is less than 5.0 ⁇ 10 19 cm ⁇ 3 .
  • the diffusion prevention layer 214 has a band gap larger than that of the n-type conductive layer 213. It is also possible to form a p-Al x Ga 1-x N layer (0 ⁇ y ⁇ x ⁇ 1) doped with a p-type impurity. In this way, by forming a single hetero pn junction, a larger offset can be secured for electrons between the n-type conductive layer 213 and the diffusion prevention layer 214. Also in this case, when Mg is used as the p-type impurity, the Mg element concentration is preferably 1.0 ⁇ 10 16 cm ⁇ 3 or more and less than 5.0 ⁇ 10 19 cm ⁇ 3 for the same reason as described above.
  • the n-type conductive layer 213 is an n-Al y Ga 1-y N layer (0 ⁇ y ⁇ 1)
  • the diffusion prevention layer 214 is a band gap of the n-type conductive layer 213.
  • a p-Al x Ga 1-x N layer (0 ⁇ x ⁇ y ⁇ 1) having a smaller band gap may be used.
  • the junction between the n-type conductive layer 213 and the diffusion prevention layer 214 is a pn junction, diffusion of electrons from the n-type conductive layer 213 to the upper layer side can be suppressed.
  • High-resistance buffer layer 215 provided on more diffusion preventing layer 214 is a high-resistance buffer layer of a predetermined thickness d 62, for example, C, Fe, impurities such as ruthenium (Ru) is added AlGaN Layer, preferably a GaN layer.
  • the impurity concentration added to the high-resistance buffer layer 215 is preferably 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • various semiconductor layers necessary for the configuration of the nitride semiconductor device may be provided as necessary.
  • the electron transit layer 216 is composed of an undoped GaN layer (u-GaN layer) having a predetermined film thickness d 61 .
  • u-GaN layer undoped GaN layer
  • d 61 predetermined film thickness
  • the Al composition ratio shall be 5% or less.
  • the electron supply layer 217 has, for example, an Al X Ga 1-X N pseudo mixed crystal structure with an average Al composition ratio X.
  • the electron supply layer 217 is composed of a superlattice layer in which a plurality of, preferably four or more layers, of at least two types of Group III nitride compound semiconductors having different Al composition ratios and different band gaps are stacked.
  • the band gap of the electron supply layer 217 is configured to be larger than the band gap of the electron transit layer 216.
  • 2DEG two-dimensional electron gas
  • the film thickness of the device layer DL constituted by the high-resistance buffer layer 215, the electron transit layer 216, and the electron supply layer 217 is a data sheet required for various nitride semiconductor devices manufactured from the semiconductor multilayer substrate 210. It is determined by the upper breakdown voltage Vr. Specifically, the film thicknesses d 61 and d 62 of the electron transit layer 216 and the high resistance buffer layer 215 constituting the device layer DL are determined by the following equation (4). (4) represents an electrode to which a high voltage of an element having a withstand voltage Vr is applied when the electric field distribution is uniform at the film thicknesses d 61 and d 62 of the electron transit layer 216 and the high resistance buffer layer 215, respectively. The magnitude
  • substrates is shown.
  • the film thickness d 61 of the electron transit layer 216 is preferably 200 nm or more (d 1 ⁇ 200 nm) from the viewpoint of suppressing current collapse.
  • the electric field strength Er is preferably 3.3 MV / cm or less (Er ⁇ 3.3 MV / cm), and from the viewpoint of suppressing dynamic current collapse, 2.0 MV / cm.
  • the following (Er ⁇ 2.0 MV / cm) is more preferable, and 1.5 MV / cm (Er ⁇ 1.5 MV / cm) or less is more preferable.
  • the film thickness d 62 of the high-resistance buffer layer 215 is determined based on the restrictions on the film thickness d 61 and the electric field strength Er.
  • the film thickness of the electron supply layer 217 is extremely smaller than the film thickness (d 61 + d 62 ) of the electron transit layer 216 and the high resistance buffer layer 215, so the film thickness of the device layer DL is d 61 + d 62.
  • the film thickness is preferably 3 ⁇ m or more (d 61 + d 62 ⁇ 3 ⁇ m).
  • the film thickness of the device layer DL is preferably 4 ⁇ m or more (d 61 + d 62 ⁇ 4 ⁇ m).
  • the electric field strength Er applied to the semiconductor layer constituting the device layer DL can be made 1.5 MV / cm or less.
  • a semiconductor layer 218 as a third semiconductor layer is provided on the electron supply layer 217 according to the structure of the nitride semiconductor device manufactured from the semiconductor laminated substrate 210.
  • the semiconductor layer 218 changes the 2DEG concentration of the 2DEG layer a generated in the electron transit layer 216. Therefore, the semiconductor layer 218 is a group III nitride compound semiconductor whose band gap is smaller than the average band gap of the electron supply layer 217, specifically, an Al w Ga 1-w N layer (0 ⁇ w) having an Al composition ratio w. ⁇ 1)
  • a GaN layer is used.
  • the semiconductor multilayer substrate 210 is configured.
  • a nitride semiconductor device manufactured from the above-described semiconductor multilayer substrate 210 will be described below.
  • FIG. 27 is a schematic sectional view showing the SBD 201 according to the sixteenth embodiment.
  • the SBD 201 has the same two-dimensional electron gas concentration control layer 218a, anode electrode 219, An anode wiring 220, a cathode electrode 221, a cathode wiring 222, an insulating film 223, and a dielectric layer 224 are configured.
  • a 2DEG non-occurrence region 216a where 2DEG is not generated is formed in the electron transit layer 216.
  • the dielectric layer 224 is provided in a region covering the 2DEG non-generating region 216a, and is separated from the insulating film 223 by the contact portion 224a.
  • the anode electrode 219 is provided so as to cover the recess 216 b reaching the lower electron supply layer 217 and the electron transit layer 216.
  • the anode electrode 219 is generated at the interface between the electron transit layer 216 and the electron supply layer 217 and is in Schottky contact with the 2DEG layer a ⁇ having a reduced 2DEG concentration from the side.
  • the cathode electrode 221 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 216 via the electron supply layer 217 through the contact portion 224a.
  • 2DEG layer a used in the operation of SBD201 - is 2DEG concentration, 2DEG layer a - lower than 2DEG concentration in other 2DEG layer a It is concentration.
  • the electric field concentration is relaxed in the portion where the two-dimensional electron gas concentration control layer 218a is provided, and the electric field strength Er is reduced.
  • the thickness of the two-dimensional electron gas concentration control layer 218a that is, the thickness of the semiconductor layer 218 in the semiconductor multilayer substrate 210 is preferably 20 nm or more and 200 nm or less, for example, 20 nm or more and 100 nm. The following is more preferable, and more preferably 25 nm or more and 80 nm or less.
  • the two-dimensional electron gas concentration control layer 218a is formed by etching the semiconductor layer 218 in the semiconductor multilayer substrate 210 using the electron supply layer 217 as an etching stop layer to be over-etched. Note that an etching sacrificial layer having an extremely low etching selectivity with respect to the semiconductor layer 218 may be provided over the electron supply layer 217.
  • the semiconductor stacked body includes an electron transit layer 216, an electron supply layer 217, a two-dimensional electron gas concentration control layer 218a, and an etching sacrificial layer (not shown) as necessary. Composed.
  • a contact hole 201a that penetrates the electron supply layer 217, the electron transit layer 216, and the high-resistance buffer layer 215 and reaches the diffusion prevention layer 214 is formed.
  • the diffusion prevention layer 214 is made of a material having an etching selectivity lower than that of the high resistance buffer layer 215, the diffusion prevention layer 214 is used as an etching sacrificial layer. The etching depth of the contact hole 201a can be controlled.
  • the etching selectivity of the GaN layer to the AlGaN layer is about 50 times.
  • the prevention layer 214 can be suitably used as an etching sacrificial layer.
  • the contact hole 201a may be formed so as to penetrate the diffusion prevention layer 214 and reach the lower n-type conductive layer 213 according to the material constituting the diffusion prevention layer 214.
  • a contact insulating film 208a made of, for example, SiO 2 or Al 2 O 3 is provided on the inner wall of the contact hole 201a.
  • a contact electrode 208 made of, for example, Ti / Al is provided inside the contact hole 201a through a contact insulating film 208a. That is, the contact electrode 208 is insulated from the device layer DL including the electron supply layer 217, the electron transit layer 216, and the high resistance buffer layer 215 by the contact insulating film 208a.
  • the contact electrode 208 is in ohmic contact with the 2DEG layer a 0 through the diffusion prevention layer 214. Electrically connected.
  • an electron wave function oozes out from the n-type conductive layer 213 and is electrically connected in a portion where the thickness of the diffusion prevention layer 214 is partially etched to be reduced.
  • the contact electrode 208 and the n-type conductive layer 213 or 2DEG layer a 0 is electrically connected .
  • Contact electrode 208 is electrically connected to, for example, anode electrode 219.
  • an outline of a method for connecting the contact electrode 208 and the anode electrode 219 will be described below.
  • a semiconductor device including a large number of SBDs 201 includes an SBD element region, a cathode pad connected to the cathode electrode 221 and an anode pad connected to the anode electrode 219 and grounded on the same substrate ( (See FIG. 1). Therefore, a contact electrode 208 connected to the anode pad is provided in the anode pad formation region. Thereby, the contact electrode 208 and the anode electrode 219 are electrically connected. In this way, since at least one of n-type conductive layer 213 and 2DEG layer a 0 shown in FIG. 27 is electrically connected to anode electrode 219, n-type conductive layer 213 and 2DEG layer a 0 are floated. Can be avoided.
  • the electric field concentration at the end of the anode electrode 219 can be reduced by dispersing the electric field applied in the stacking direction. Since the electric field applied to the electron supply layer 217 and the electron transit layer 216 immediately below the end of 219 can be reduced, current collapse in the SBD 201 can be suppressed.
  • the n-type conductive layer 213 on the lower layer side of the high resistance buffer layer 215 of the device layer DL, the effect of electric field relaxation by the back surface field plate structure is exhibited. That is, even when an insulating substrate is used as the substrate of the nitride semiconductor device, current collapse can be reduced. Further, when the diffusion prevention layer 214 is composed of an AlGaN layer, the diffusion prevention layer 214 can be used as an etching sacrificial layer when the contact electrode 208 is formed, and the high resistance buffer layer 215 or the electron provided on the upper layer can be used. Dislocations in the traveling layer 216 can be reduced.
  • the sapphire substrate 211 as the substrate of the nitride semiconductor device, the following advantageous effects can be obtained as compared with the case where the Si substrate is used as the substrate. That is, there is no need to form an AlN layer that prevents reaction between Si, which is a substrate material, and Ga constituting the semiconductor layer, and a thick buffer layer containing Al, so a large amount of Al material is used in the growth of the semiconductor layer. There is no need to do. Therefore, the generation of particles can be reduced, the maintenance cost of the manufacturing apparatus can be reduced, and the manufacturing yield can be improved. Further, since the sapphire substrate 211 is harder than the Si substrate, process defects such as cracks during the manufacturing process can be reduced.
  • the thickness of the Al wiring in the high breakdown voltage nitride semiconductor device is limited to about 3 ⁇ m when using a Si substrate due to the influence of wafer warpage, but 3 ⁇ m when using a sapphire substrate 211. Can be bigger.
  • the wiring width can be reduced because the wiring thickness can be made relatively large compared to the case where the Si substrate is used. Therefore, the drain-source capacitance Cds can be reduced, and the switching loss can be improved.
  • the GaN layer is grown on the Si substrate, the film thickness is limited to about 4 ⁇ m. However, when the GaN layer is grown on the sapphire substrate 211, the film thickness can be increased to 5 ⁇ m or more.
  • the contact electrode 208 by providing the contact electrode 208, leakage current can be reduced even when the n-type conductive layer 213 is provided as a part of the buffer layer constituting the nitride semiconductor device.
  • FIG. 28 is a schematic sectional view showing the HEMT 202 according to the seventeenth embodiment.
  • the HEMT 202 has the structure of the semiconductor multilayer substrate 210 according to the above-described embodiment. Then, the two-dimensional electron gas concentration control layer 218b made of a part of the semiconductor layer 218, the gate electrode 252, the drain electrode 254, the drain wiring 255, and the source electrode 256 are formed on the upper layer of the semiconductor multilayer substrate 210 as in the fifth embodiment. And a source wiring 257, a dielectric layer 258, and an insulating film 259. In addition, a 2DEG non-generating region 216d where 2DEG is not generated is formed in the electron transit layer 216. The dielectric layer 258 is provided in a region covering the 2DEG non-generating region 216d, and is separated from the insulating film 259 by the contact portion 258a.
  • a contact hole 202a similar to the contact hole 201a in the sixteenth embodiment is formed in the upper layer portion of the same sapphire substrate 211 as the HEMT 202 configured as described above.
  • a contact insulating film 209a is provided on the inner wall of the contact hole 202a, and a contact electrode 209 is provided on the inner side thereof. Note that the configurations of the contact hole 202a, the contact electrode 209, and the contact insulating film 209a are the same as those in Embodiment 16, and thus description thereof is omitted.
  • the contact electrode 209 is electrically connected to the source electrode 256, for example.
  • a method for connecting the contact electrode 209 and the source electrode 256 will be described below.
  • the contact electrode 209 connected to the source pad in the source pad formation region the contact electrode 209 and the source electrode 256 are electrically connected via the source pad.
  • at least one of n-type conductive layer 213 and 2DEG layer a 0 and source electrode 256 are electrically connected through contact electrode 209. Therefore, the n-type conductive layer 213 and the 2DEG layer a 0 can be prevented from being floated by grounding the source electrode 256 and the source pad. Therefore, current collapse in the HEMT 202 can be suppressed.
  • the same effects as those of the sixteenth embodiment can be obtained, and the sapphire substrate 211 is used for the substrate.
  • the dislocation density of the layer or the AlGaN layer is about an order of magnitude lower than when a GaN layer or an AlGaN layer is grown on the Si substrate. Thereby, the mobility of electrons in the 2DEG layers a and a ⁇ can be increased, and the switching characteristics of the HEMT 202 can be improved.
  • FIG. 29 is a schematic sectional view showing a MIS-HEMT 203 as the nitride semiconductor device according to the eighteenth embodiment.
  • the p-type channel layer 233, the electron transit layer 234, and the electron supply layer 235 are formed on the high resistance buffer layer 215 of the semiconductor multilayer substrate 210 according to the eighteenth embodiment.
  • a two-dimensional electron gas concentration control layer 236 are sequentially stacked.
  • the electron transit layer 234, the electron supply layer 235, and the two-dimensional electron gas concentration control layer 236 have the same configurations as the electron transit layer 216, the electron supply layer 217, and the two-dimensional electron gas concentration control layer 218b in Embodiment 17, respectively.
  • the two-dimensional electron gas concentration control layer 236 functions as an electric field relaxation layer that relaxes electric field concentration of each semiconductor layer constituting the MIS-HEMT 203. Further, a 2DEG non-occurrence region 233a where 2DEG is not generated is formed in the electron transit layer 233.
  • the dielectric layer 258 is provided in a region covering the 2DEG non-generating region 233a, and is separated from the insulating film 259 by the contact portion 258a.
  • the p-type channel layer 233 is composed of a p-GaN layer which is a GaN layer doped with a p-type impurity such as Mg. Note that the p-type channel layer 233 may be composed of a p-AlGaN layer doped with p-type impurities and having an Al composition ratio of 5% or less.
  • the thickness of the p-type channel layer 233 is preferably 200 nm or more. Accordingly, the distance between the high-resistance buffer layer 215 containing an impurity such as carbon (C) and the gate electrode 237 can be secured to 200 nm or more.
  • the p-type channel layer 233, the electron transit layer 234, and the electron supply layer 235 constitute a device layer DL.
  • the film thickness of the device layer DL is preferably 4 ⁇ m or more for the same reason as described above.
  • the source S composed of the source electrode 256 and the source wiring 257 and the drain D composed of the drain electrode 254 and the drain wiring 255 have the same configurations as the source S and the drain D in Embodiment 17, respectively.
  • a recess 234 a formed to a depth reaching the p-type channel layer 233 is provided in a gate formation region between the source electrode 256 and the drain electrode 254.
  • the gate electrode 237 as the third electrode is provided on the recess portion 234a via the gate insulating film 237a.
  • the gate electrode 237 runs on the two-dimensional electron gas concentration control layer 236 toward both sides of the source electrode 256 and the drain electrode 254, and extends to the insulating film 259 in a multi-step shape, for example, a two-step shape. It has a field plate part.
  • the gate electrode 237 is made of a metal material having a work function of 4.5 eV or more, and specifically made of, for example, titanium nitride (TiN).
  • the gate insulating film 237a under the gate electrode 237 is composed of an insulating film made of at least one layer, preferably a plurality of oxide films.
  • the lowermost layer of the plurality of insulating films constituting the gate insulating film 237a is made of an insulating material containing Al, specifically, for example, an Al 2 O 3 layer or an AlN layer.
  • the insulating film above the lowermost layer is made of an insulating material containing Si, specifically, for example, an SiO 2 layer or an SiN layer.
  • the insulating film containing Al at the lowest layer serves as a reaction barrier between Si contained in the upper insulating film and Ga contained in the p-type channel layer 233, and Si and Reaction with Ga is prevented and the occurrence of defects is suppressed.
  • a contact hole, a contact insulating film, and a source electrode 256 or a source wiring similar to those in the seventeenth embodiment are formed in the upper layer portion of the same sapphire substrate 211 as the MIS-HEMT 203 configured as described above.
  • a contact electrode connected to 257 is provided.
  • the electron supply layer 235 is not provided in a region immediately below the gate electrode 237 in the p-type channel layer 233. Therefore, the interface to the 2DEG layer a of the electron supply layer 235 of the electron transit layer 234, a - although that is generated, 2DEG layer a is just below the gate electrode 237, a - is not generated.
  • an inversion layer (not shown) serving as an electron layer is formed in the p-type channel layer 233 immediately below the gate electrode 237.
  • This inversion layer is connected to the 2DEG layer a ⁇ generated around the recess 234a of the gate electrode 237, and a drain current flows.
  • a normally-off MIS field effect transistor operates while using 2DEG.
  • the concentration of Mg as a p-type impurity in the portion of the 2DEG layer a in the electron transit layer 234 is greater than 1.0 ⁇ 10 17 cm ⁇ 3 , 2DEG A phenomenon occurs in which the 2DEG concentration in the layer a is greatly reduced. Therefore, the Mg element concentration in the region of the 2DEG layer a is preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less as a concentration at which the 2DEG concentration does not decrease. In order to realize this Mg element concentration, it is desirable that the Mg element concentration in the p-type channel layer 233 below that is 1.0 ⁇ 10 18 cm ⁇ 3 or less. Details of the experiment conducted by the inventor will be described later.
  • the present inventor has intensively studied the gate electrode 237, the gate insulating film 237a, and the p-type channel layer 233 in the MIS-HEMT 203. This earnest study will be described below.
  • the inventor has at least two layers of the gate insulating film 237a, with an insulating film containing Al such as Al 2 O 3 as a lowermost layer and an insulating film containing Si such as SiO 2 as an upper layer.
  • the threshold voltage Vth of the gate electrode 237 was measured while changing the thickness of the lowermost layer. As a result, it was found that the threshold voltage Vth increases as the thickness of the lowermost layer of the gate insulating film 237a increases. Further, it has also been found that the threshold voltage Vth of the gate electrode 237 can be made positive by setting the upper layer thickness of the gate insulating film 237a to a predetermined thickness or more and the lowermost insulating film to 3 nm or more.
  • the threshold voltage Vth depends on the total thickness of the gate insulating film 237a.
  • the threshold voltage Vth of the gate electrode 237 can be made positive by setting the thickness of the gate insulating film 237a to a predetermined thickness or more, a normally-off operation can be realized in the MIS-HEMT 203. That is, when the thickness of the insulating film containing Al in the lowermost layer of the gate insulating film 237a is small, or when there is no insulating film containing Al, stable normally-off operation cannot be realized in the MIS-HEMT 203.
  • the thickness of the gate insulating film 237a is converted to SiO 2 film.
  • the thickness is preferably 30 nm or more.
  • the film thickness of the gate insulating film 237a in terms of SiO 2 film is the film thickness of the gate insulating film 237a ⁇ (dielectric constant of SiO 2 film / dielectric constant of the gate insulating film 237a).
  • the present inventor further examined the threshold voltage Vth of the gate electrode 237 on the premise that the gate insulating film 237a is not less than a predetermined film thickness capable of normally-off operation. That is, the present inventor changes the threshold voltage Vth at the gate electrode 237 when the p-type channel layer 233 is made of GaN or Si and the acceptor concentration Na of the activated acceptor (hole) is changed. Was measured.
  • the threshold voltage Vth monotonously increases as the acceptor concentration Na increases. That is, if the acceptor concentration Na is 1.0 ⁇ 10 15 cm ⁇ 3 or more, the threshold voltage Vth can be controlled by changing the acceptor concentration Na. Note that, as described above, the threshold voltage Vth also increases and decreases as the thickness of the gate insulating film 237a, particularly the thickness of the insulating film containing Al, which is the lowermost layer, increases and decreases.
  • the threshold voltage Vth of the gate electrode 237 is higher when the p-type channel layer 233 is made of GaN than when the p-type channel layer 233 is made of Si. Specifically, when the p-type channel layer 233 is made of Si, the acceptor concentration needs to be about 7.0 ⁇ 10 17 cm ⁇ 3 in order to make the threshold voltage Vth about 3V. On the other hand, if the p-type channel layer 233 is made of GaN, the threshold voltage Vth can be reduced to about 3 V even if the acceptor concentration is about 1.0 ⁇ 10 15 cm ⁇ 3 .
  • the acceptor concentration Na may be 1.0 ⁇ 10 15 cm ⁇ 3 or more that can be realized in manufacturing.
  • the element concentration of Mg as the p-type impurity is 3.0 ⁇ 10 15 cm ⁇ 3 or more.
  • the present inventor has made various studies on the case where the p-type channel layer 233 is composed of a p-GaN layer and Mg is used as a p-type impurity to be doped. As a result, it was found that the effective acceptor concentration monotonously increases as the Mg doping amount (Mg element concentration) is increased. When the Mg element concentration is 1.0 ⁇ 10 17 cm ⁇ 3 , the activation rate is about 30%, whereas when the Mg element concentration is increased to 1.0 ⁇ 10 19 cm ⁇ 3 , It was also found that the activation rate decreased to about 1%. This is presumably because Mg elements doped in the GaN layer create defects.
  • the inventor further examined the case where Mg was doped as a p-type impurity in the GaN layer.
  • the acceptor concentration Na Mg element concentration
  • the acceptor concentration Na Mg element concentration
  • the MIS-HEMT 203 according to the eighteenth embodiment configured as described above it is possible to obtain the same effects as in the sixteenth and seventeenth embodiments, and a normally-off type field effect transistor that stably performs a normally-off operation. Can be obtained.
  • FIG. 30 is a schematic sectional view showing a MOS-HEMT 204 as the nitride semiconductor device according to the nineteenth embodiment.
  • the electron transit layer 241, the electron supply layer 242, and the two-dimensional electron gas concentration control are provided on the high resistance buffer layer 215 in the semiconductor multilayer substrate 210 described above.
  • Layers 243 are sequentially stacked.
  • the electron transit layer 241, the electron supply layer 242, and the two-dimensional electron gas concentration control layer 243 have the same configurations as the electron transit layer 216, the electron supply layer 217, and the two-dimensional electron gas concentration control layer 218b in Embodiment 17, respectively.
  • Have The two-dimensional electron gas concentration control layer 243 functions as an electric field relaxation layer that relaxes electric field strength in each semiconductor layer constituting the MOS-HEMT 204.
  • a semiconductor laminate is constituted by the electron transit layer 241, the electron supply layer 242, and the two-dimensional electron gas concentration control layer 243.
  • drain D composed of the drain electrode 244 and the drain wiring 248 has the same configuration as the drain D in the seventeenth embodiment.
  • dielectric layer 245 and 2DEG non-generating region 241a have the same configuration as dielectric layer 258 and 2DEG non-generating region 216a in the seventeenth embodiment, respectively.
  • the source electrode 246 is selectively provided on the electron supply layer 242 while being separated from the drain electrode 244.
  • the source electrode 246 as the first electrode has a laminated structure made of, for example, Ti / Al. As a result, the source electrode 246 is in ohmic contact with the 2DEG layer a generated in the electron transit layer 241 through the electron supply layer 242.
  • a source wiring 249 that is electrically connected to the source electrode 246 is provided over the source electrode 246, and the source electrode 246 and the source wiring 249 constitute a source S of the MOS-HEMT 204.
  • a recess portion 241 b formed at a depth reaching the electron transit layer 241 is provided in a gate formation region between the source electrode 246 and the drain electrode 244.
  • the gate electrode 247 is provided on the recess 241b via a gate insulating film 247a such as a gate oxide film.
  • the gate electrode 247 has a step-shaped field plate portion (GFP portion) extending on both sides of the source electrode 246 side and the drain electrode 244 side while climbing on the insulating film 250 in a step shape.
  • the gate electrode 247 is made of, for example, TiN.
  • the lower gate insulating film 247a is made of, for example, an oxide film such as a SiO 2 film or an Al 2 O 3 film, or an Al 2 O 3 / SiO 2 laminated film.
  • the gate electrode 247 is configured to be able to control the 2DEG layer a generated in the electron transit layer 241 via the gate insulating film 247a and the electron supply layer 242.
  • the end of the two-dimensional electron gas concentration control layer 243 on the gate electrode 247 side is located below the GFP portion of the gate electrode 247 through the insulating film 250.
  • the GFP portion of the gate electrode 247 may run so that the gate insulating film 247a is in contact with the two-dimensional electron gas concentration control layer 243, but from the viewpoint of suppressing fluctuations in the threshold voltage of the gate electrode 247,
  • An insulating film 250 is preferably interposed between the gate electrode 247 and the two-dimensional electron gas concentration control layer 243.
  • first source field plate layer (first SFP layer) 249a is formed in a flat plate shape parallel to the upper layer of the two-dimensional electron gas concentration control layer 243 with an insulating film 250 interposed therebetween.
  • the first SFP layer 249a is electrically connected to have the same potential as the source electrode 246 or the gate electrode 247.
  • the source wiring 249 further includes a second source field plate layer (second SFP layer) 249b.
  • the second SFP layer 249b is provided above the first SFP layer 249a and the gate electrode 247 with an insulating film 250 interposed therebetween.
  • the end of the two-dimensional electron gas concentration control layer 243 on the drain electrode 244 side is located below the second SFP layer 249b with the insulating film 250 interposed therebetween.
  • a contact hole, a contact insulating film, and a contact electrode similar to those in the seventeenth embodiment are provided in the upper layer portion of the same sapphire substrate 211 as the MOS-HEMT 204 configured as described above. Yes. This contact electrode is electrically connected to the source electrode 246 or the source wiring 249.
  • MOS-HEMT 204 According to the MOS-HEMT 204 according to the nineteenth embodiment configured as described above, the same effects as in the sixteenth to eighteenth embodiments can be obtained.
  • FIG. 31 is a schematic diagram for explaining the method for manufacturing the nitride semiconductor device
  • FIG. 32 is a cross-sectional view showing the nitride semiconductor device manufactured by the manufacturing method.
  • 33 and 34 are plan views seen from the substrate side of the nitride semiconductor device.
  • the sapphire substrate 211 In order to improve the heat dissipation problem of the sapphire substrate 211, it is conceivable to make the sapphire substrate 211 thinner. Specifically, in order to obtain heat dissipation equivalent to that of a Si substrate having a wafer thickness of 100 ⁇ m, a method of setting the wafer thickness of the sapphire substrate 211 to about 30 ⁇ m, which is about 1/3 of the Si substrate, can be considered. However, if the thickness of the wafer is reduced, the handling property deteriorates in the manufacturing process of the semiconductor device, and there is a possibility that problems such as chipping occur in the subsequent process.
  • the present inventor has intensively studied in order to achieve both improvement in heat dissipation and maintenance of handling properties in the sapphire substrate 211. Then, the inventor forms a buried hole in the back surface opposite to the side on which the semiconductor is laminated by ablation with respect to the polished sapphire substrate 211, and high heat conduction of metal or the like in the buried hole. Recalling the method of embedding rate material.
  • a nucleation layer 212, an n-type conductive layer 213, and a diffusion prevention layer 214 are sequentially stacked on a sapphire substrate 211, and a device layer 261, a source electrode 263S, and a gate electrode are further formed thereon.
  • a nitride semiconductor device 205 in which 263G, a drain electrode 263D, and an insulating film 262 are sequentially provided.
  • laser ablation is performed by irradiating a laser beam 266 from a laser processing device on the back surface side of the sapphire substrate 211 in the nitride semiconductor device 205.
  • an apparatus capable of emitting an ultrashort pulse laser having a pulse width of sub picoseconds to several tens of femtoseconds such as a femtosecond laser oscillator, can be used.
  • laser ablation can be performed at high speed for the sapphire substrate 211 and the stacked semiconductor layers, and the buried hole 205a as a substrate contact hole can be formed with good controllability.
  • the embedded through hole 205a with a controlled depth can be formed, so that the device layer 261 on the surface side is not damaged.
  • the buried hole 205a can be formed.
  • a metal film such as Cu is deposited on the formed buried hole 205a by, for example, sputtering, and then a metal such as Cu is buried in the buried hole 205a by, for example, plating. .
  • a heat dissipation portion 264 made of metal is formed in the portion of the embedded hole 205a of the sapphire substrate 211.
  • the heat dissipating part 264 is made of metal and thus has electrical conductivity and high thermal conductivity.
  • heat conducted from the semiconductor layer stacked on the sapphire substrate 211 is released to the outside mainly through the heat dissipation portion 264, so that the heat dissipation of the sapphire substrate 211 can be improved. Further, by fixing the back surface of the sapphire substrate 211 to a conductive plate 265 made of, for example, a copper plate by using solder or the like, heat generated during operation of the nitride semiconductor device 205 is transferred to the conductive plate 265 side through the heat radiating portion 264. Conducted by heat and released to the outside.
  • the embedded hole 205a reaching the diffusion prevention layer 214 can be formed as shown in FIG. H.264 can be electrically connected to the n-type conductive layer 213 and the diffusion prevention layer 214. Even if the condensing hole diameter reaching the n-type conductive layer 213 is formed by adjusting the condensing point diameter of the laser beam 266 emitted from the laser processing apparatus, the heat radiation portion 264 is electrically connected to the n-type conductive layer 213. Can be connected.
  • the back surface of the sapphire substrate 211 is fixed to the conductive plate 265, the n-type conductive layer 213 or 2DEG layer (not shown in FIG.
  • planar shape pattern of the embedded hole 205a and the heat radiation portion 264 formed by laser ablation according to the twentieth embodiment can be an array as shown in FIG. 33 or a parallel line as shown in FIG. Furthermore, a lattice shape may be used.
  • the embedded hole 205a is formed in the back surface portion of the sapphire substrate 211 and filled with metal so as to provide the heat radiation portion 264.
  • heat can be easily released through the metal having higher thermal conductivity, so that the heat dissipation in the nitride semiconductor device 205 can be improved.
  • the heat radiation part 264 can be used as a back surface contact electrode.
  • the n-type conductive layer 213 can be grounded or connected to an external electrode.
  • nitride semiconductor devices according to the above sixteenth to twentieth embodiments, even when an insulating substrate is used as a substrate, it is possible to suppress current collapse and suppress leakage current.
  • the layer is composed of GaN.
  • the constituent materials of these layers are not limited to those described above. That is, the electron supply layer only needs to be made of a group III nitride compound semiconductor having a wider band gap than the electron transit layer.
  • the two-dimensional electron gas concentration control layer only needs to be made of a group III nitride compound semiconductor having a narrower band gap than the electron supply layer.
  • III nitride compound semiconductor has the formula Al x In y Ga 1-xy As u P v N 1-uv (where, 0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, x + y ⁇ 1,0 ⁇ u ⁇ 1, 0 ⁇ v ⁇ 1, 0 ⁇ u + v ⁇ 1).
  • the configuration in which the etching sacrificial layer 91 is provided above the electron supply layer 14 is described. It can be used as an etching sacrificial layer consisting of a larger Al x Ga 1-x N layer.
  • This uppermost Al x Ga 1-x N layer functions as an etching sacrificial layer for preventing the electron supply layer 14 from being over-etched during etching of a field plate layer or the like formed further thereon.
  • the film thickness of the uppermost Al x Ga 1-x N layer of the electron supply layer 14 be 1 nm or more.
  • the film thickness is preferably 10 nm or less.
  • the Al composition ratio x is preferably set to 0 ⁇ x ⁇ 0.35.
  • the lower electrode layer of the anode electrode of the diode and the gate electrode of the transistor is an electrode that is in Schottky contact with the electron supply layer 14. Therefore, besides Ti described above, for example, nickel (Ni), platinum (Pt), palladium (Pd), tungsten (W), Au, silver (Ag), copper (Cu), tantalum (Ta), aluminum ( At least one of a metal film containing at least one of Al) or an alloy containing at least one of Ti, Ni, Pt, Pd, W, Au, Ag, Cu, Ta, and Al.
  • metal materials may be used as long as the metal material satisfies the above conditions, such as a metal film including one or a metal film made of a nitride alloy including at least one of Ti, W, and Ta.
  • the upper electrode layer of the anode electrode of the diode and the gate electrode of the transistor is made of a metal having a work function smaller than that of the lower electrode layer, and various materials may be used as long as the metal material satisfies this condition.
  • the cathode electrode of the diode and the source electrode and drain electrode of the transistor are electrodes that are in ohmic contact with the electron supply layer 14 or in a state where the contact resistance is sufficiently small. Therefore, in addition to Ti described above, for example, a metal film containing at least one of Ti, Al, Si, lead (Pb), chromium (Cr), indium (In), Ta, Ti, Al, Si, Pb, Metal film made of an alloy containing at least one of Cr, In, Ta, or metal film made of a silicide alloy containing at least one of Ti, Al, Si, Ta, or of Ti, W, Ta Any metal material satisfying the above conditions, such as a metal film including at least one of metal films made of a nitride alloy including at least one, may be used.
  • SBD SBD
  • HEMT High Efficiency Multimedia Sub-Teller
  • the present invention is not limited to this, and can be applied to various semiconductor devices.
  • an insulating film such as an oxide film can be provided between the gate electrode and the field plate layer.
  • the cathode electrode, the source electrode, and the drain electrode are formed on the surface of the electron supply layer.
  • the present invention is not necessarily limited thereto, and the electron transit layer, the electron supply layer,
  • an electrode can be provided on at least one of the semiconductor laminates including the field plate layer and other layers as necessary. That is, an electrode may be provided on another layer constituting the semiconductor stacked body.
  • a cathode electrode, a drain electrode, or a source electrode can be provided on the surface of the electron supply layer through a nitride semiconductor layer such as an insulating layer or a field plate layer, or a laminated film thereof. is there.
  • a part of the electrode formation region of the electron supply layer is removed by etching until reaching the electron transit layer to form a recess portion, and the surface of the recess portion or the surface of the recess portion via a predetermined film is a cathode electrode It is also possible to provide a drain electrode or a source electrode.
  • the SBD is configured to provide a dielectric layer for reducing the wiring capacitance in the lower layer of the electrode opposite to the grounded electrode.
  • the SBD is formed under the respective electrodes in the formation region of the anode A and the formation region of the cathode C by a dielectric layer and an ion implantation or recess portion.
  • a 2DEG non-occurrence area may be provided. In this case, not only the capacity between the grounded electrode and the substrate is reduced, but also the capacity between the anode A and the cathode C is reduced, so that the total capacity and capacitive charge of the SBD can be reduced. become.
  • the HEMT is configured such that a dielectric layer for reducing the wiring capacitance is provided below the ohmic electrode on the side opposite to the grounded ohmic electrode.
  • a dielectric layer and an ion implantation or recess portion are formed under the respective electrodes in the drain D formation region and the source S formation region by appropriately combining the above-described fifth to seventh embodiments.
  • a 2DEG non-occurrence region formed by the above may be provided.
  • either the source electrode or the drain electrode and the substrate may be set to the same potential, but it is preferable to select an electrode with a smaller parasitic capacitance.
  • the source electrode when the source electrode is grounded, the base is grounded, and the dielectric layer and the ion implantation or recess are formed below the respective electrodes in the drain D formation region and the source S formation region. If the 2DEG non-generating region is provided, the capacitance between the drain D and the source S can be reduced, and the input capacitance and output capacitance of the HEMT can be reduced.
  • the same configuration as the recess 13e and the dielectric layer 61 provided in the lower layer of the drain electrode 54 in the above-described sixth embodiment may be provided in the lower layer of the source electrode 56.
  • the drain D of the HEMT is provided.
  • the substrate 11 and the buffer layer 12 are grounded so as to have the same potential.
  • the dielectric layers 21, 22, 23, 24, 58, 61, 62 are constituted by a single layer made of a dielectric, but are not necessarily limited thereto.
  • a configuration in which dielectric layers of a plurality of materials are stacked may be employed, or a configuration of a dielectric layer in which a plurality of dielectric materials are mixed may be employed.
  • a multi-step staircase structure is adopted in which the end portion of the gate electrode runs on the insulating film 159 toward the drain electrode side and the source electrode side.
  • the present invention is not necessarily limited to such a structure, and at least only the side to which a high voltage is applied among the ends of the gate electrode, specifically, for example, only the end of the gate electrode on the drain electrode side is insulated.
  • a multi-step staircase structure protruding on the film 159 may be used.
  • the field plate structure in the field effect transistor is not necessarily limited to the form provided on the gate electrode.
  • the present invention can be suitably applied to a form in which a field plate structure is provided on a source electrode as described in Patent Document 7.
  • the drain electrode side end of the field plate structure of the source electrode is one of the electric field concentration portions.
  • the change point P on the drain electrode side of 2DEG concentration is along the main surface of the substrate. It is preferable that the distance is 1 ⁇ m or more, preferably 2 ⁇ m or more from the end of the field electrode structure of the source electrode on the drain electrode side at a linear distance.
  • the two-dimensional electron gas concentration control region is configured by appropriately combining the tenth and eleventh embodiments and providing the two-dimensional electron gas concentration control layer 115 and the recess 121a adjacent to each other. You may make it do.
  • the 2DEG concentration is changed to three levels.
  • the two-dimensional electron gas concentration control region is configured to be accommodated in the lower region of the field plate portion in order to reduce the electric field strength by dispersing the electric field concentration portion.
  • the distance l 0 along the plane parallel to the main surface of the substrate 111 between the anode electrode side end of the first electrode and the cathode electrode side end of the uppermost field plate is set to 1 ⁇ m or more, preferably 2 ⁇ m or more.
  • a similar configuration can also be adopted in the HEMT type FET.
  • the first SFP layer 249a is formed in a flat plate shape.
  • the first SFP layer 249a is not necessarily limited to this configuration, and the first SFP layer 249a is formed in a plurality of directions toward the drain electrode 244 side. You may comprise in the shape of a level
  • the sapphire substrate is used as the insulating substrate.
  • the sapphire substrate is not necessarily limited to the sapphire substrate.
  • a substrate provided with an insulating film such as a SiO 2 film may be used.

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Abstract

　窒化物半導体装置は、少なくとも一部に導電部分を有する基体と、前記基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と離間して設けられる第２電極と、前記第１電極の上層に設けられる第１配線と、前記第２電極の上層に設けられる第２配線と、を備え、前記第１電極および前記第２電極の少なくとも一方の電極であって前記半導体積層体と電気的に接合した部分以外の電極の部分の下層に、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域を有する。

Description

窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ
　本発明は、窒化物半導体装置、およびその製造方法、ならびにダイオードおよび電界効果トランジスタに関する。
　ワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物系半導体がある。ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有している。
　そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置、たとえばショットキーバリアダイオード（ＳＢＤ：Schottky　Barrier　Diode）や高電子移動度トランジスタ（ＨＥＭＴ：High　Electron　Mobility　Transistor）などの電界効果トランジスタ（ＦＥＴ：Field　Effect　Transistor）は、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。その一方、これらの半導体装置に対しては高電圧を印加して大電流を流すことから、それらの半導体装置における寄生容量およびオン抵抗の低減が要求されている。
　そこで、特許文献１には、２次元電子ガス（２ＤＥＧ：2　Dimension　Electric　Gas）が形成される２つの半導体層の界面に到達する凹部を形成して２ＤＥＧを除去することで、電極と２ＤＥＧとの間の半導体層内の内部抵抗を小さくして順方向電圧を低くしつつ、寄生容量を低減した半導体装置が提案されている。また、特許文献２には、ドレイン電極の下方にドレインオーミックが形成された電界効果トランジスタにおいて、複数のドレイン電極の下方に各々形成されたドレインオーミック間に、イオン注入法によって２ＤＥＧ層を除去して絶縁領域を形成することで、基板との間の寄生容量を低減して高温での高効率な動作が可能なＦＥＴが提案されている。また、特許文献３には、電極の下層に、不活性元素をイオン注入して形成した領域からなるアイソレーション領域を設けることによって、寄生容量を低減し漏洩電流の発生を抑制した窒化物半導体素子が提案されている。
特許第４３８９９３５号公報 特開２０１１－２０４９８４号公報 特開２０１３－１２３０２３号公報 特許第４５１７０７７号公報 特許第４０７２８５８号公報 特許第４８８８１１５号公報 特許第４４１７６７７号公報 特許第４５８４２９３号公報 特許第４６９１０６０号公報
APPLIED　PHYSICS　LETTERS　90,242112　[2007] N.　Zhang,　U.K.　Mishra,　"High　Breakdown　GaN　HEMT　with　Overlapping　Gate　Structure",　IEEE　Electron　Device　Letters,　vol.21,　no.9,　2000
　ところで、窒化物半導体装置としてのＳＢＤにおいては、ショットキー電極であるアノード電極およびオーミック電極であるカソード電極のそれぞれの上層に配線が設けられる。同様に、窒化物半導体装置としてのＨＥＭＴなどの電界効果トランジスタにおいては、オーミック電極であるソース電極およびドレイン電極の上層、およびたとえばショットキー電極であるゲート電極の上層に、配線が設けられる。そして、大電流を流す横型の窒化物半導体装置においては、素子面積を有効に利用するために、多くの場合、電極およびその上層の配線の構造をくし形としている。
　また、これらの窒化物半導体装置を基板の裏面を接地させて使用する場合、基板と配線との間に寄生容量（配線容量）が生じる。この配線容量は、配線幅を小さくすることによって低減できる。ところが、配線幅は、エレクトロマイグレーション（ＥＭ：Electro-Migration）対策に基づく電流密度、具体的にアルミニウム（Ａｌ）からなる配線の場合には典型値としてたとえば０．３ＭＡ／ｃｍ2以下の電流密度になるような配線幅に制限される。すなわち、窒化物半導体装置において、配線幅は定格電流で決まる最小の電流密度によって制約されるため、配線を厚くかつ細くして配線容量を低減させるには限界がある。これにより、配線容量も含めた全体の寄生容量およびチャネル部のオン抵抗によって、特に高速なスイッチングにおいてスイッチング損失が生じ、スイッチング特性が悪化するという問題があった。
　また、上述したように、特許文献１，２，３においても、半導体層のヘテロ接合部分に、エッチングにより凹部を形成したりイオン注入により絶縁領域やアイソレーション領域を形成したりすることによって、２ＤＥＧを消去して容量を低減する技術が記載されている。しかしながら、本発明者の知見によれば、上述した特許文献１，２，３の技術では、カソード電極やドレイン電極などの電極の部分での基板との間の寄生容量を低減することが困難であり、ＳＢＤやＨＥＭＴを高耐圧かつ大電流に維持しつつスイッチング特性までも向上させることは、より困難であった。
　本発明は、上記に鑑みてなされたものであって、その目的は、配線幅を確保しつつ配線による寄生容量およびオン抵抗が低く抑えられて、高耐圧かつ大電流を維持しつつスイッチング特性を向上させることができる窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスを提供することにある。
　上述した課題を解決し、上記目的を達成するために、本発明の一態様に係る窒化物半導体装置は、少なくとも一部に導電部分を有する基体と、基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と離間して設けられる第２電極と、第１電極の上層に設けられる第１配線と、第２電極の上層に設けられる第２配線と、を備え、第１電極および第２電極の少なくとも一方の電極であって半導体積層体と電気的に接合した部分以外の電極の部分の下層に、半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域が設けられることを特徴とする。
　本発明の一態様に係るダイオードは、少なくとも一部に導電部分を有する基体と、基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と離間して設けられる第２電極と、第１電極の上層に設けられる第１配線と、第２電極の上層に設けられる第２配線と、を備え、第１電極および第２電極の少なくとも一方の電極であって半導体積層体と電気的に接合した部分以外の電極の部分の下層に、半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域が設けられ、第１電極がアノード電極、および第２電極がカソード電極であることを特徴とする。
　本発明の一態様に係る電界効果トランジスタは、少なくとも一部に導電部分を有する基体と、基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と離間して設けられる第２電極と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と第２電極との間において第１電極および第２電極と離間するように設けられた第３電極と、第１電極の上層に設けられる第１配線と、第２電極の上層に設けられる第２配線と、を備え、第１電極および第２電極の少なくとも一方の電極であって半導体積層体と電気的に接合した部分以外の電極の部分の下層に、半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域が設けられ、第１電極がソース電極、第２電極がドレイン電極、および第３電極がゲート電極であることを特徴とする。
　本発明の一態様に係る窒化物半導体装置の製造方法は、少なくとも一部に導電部分を有する基体と、基体上に設けられた窒化物半導体からなる第１半導体層、および少なくとも２つの異なるＡｌ組成比からなる窒化物半導体層を複数回積層して複数層の窒化物半導体層からなる超格子構造を有するとともに第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極と離間して設けられる第２電極と、第１電極の上層に設けられる第１配線と、第２電極の上層に設けられる第２配線と、第１電極および第２電極の少なくとも一方の電極であって半導体積層体と電気的に接合した部分以外の電極の部分の下層に、半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域と、を備える窒化物半導体装置の製造方法であって、第２半導体層における複数層の窒化物半導体層を、有機金属化学気相成長法による成長工程によって形成する際に、複数層の窒化物半導体層における各窒化物半導体層のそれぞれの成長工程の間において、所定時間、窒化物半導体層の成長を中断させることを特徴とする。
　本発明に係る窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタによれば、配線幅を所定幅以上に確保しつつ配線容量およびオン抵抗を低く抑えるとともに、高耐圧かつ大容量を維持しつつスイッチング特性を向上させることが可能となる。
図１は、本発明の実施の形態１によるＳＢＤを上方から俯瞰した模式的な平面図である。 図２は、図１に示すＳＢＤのＩＩ－ＩＩ線に沿った模式的な断面図である。 図３は、本発明の実施の形態１による効果を説明するための、誘電体層の膜厚に対する寄生容量の低減率を示すグラフである。 図４は、本発明の実施の形態１において、２ＤＥＧ非発生領域に被せるように誘電体層を設けた場合における、カソード電極のコンタクト部およびその周辺部分の断面図および電界強度のグラフである。 図５は、本発明の実施の形態１における変形例として、誘電体層の外側にまで２ＤＥＧ非発生領域を広げた場合における、カソード電極のコンタクト部およびその周辺部分の断面図および電界強度のグラフである。 図６は、本発明の実施の形態１に対する比較例として、誘電体層を設けずに２ＤＥＧ除去領域のみを設けた従来構成における、カソード電極部分の断面図および電界強度のグラフである。 図７は、本発明の実施の形態２によるＳＢＤを示す模式的な断面図である。 図８は、本発明の実施の形態３によるＳＢＤを示す模式的な断面図である。 図９は、本発明の実施の形態４によるＳＢＤを示す模式的な断面図である。 図１０は、本発明の実施の形態５によるＨＥＭＴを上方から俯瞰した模式的な平面図である。 図１１は、図１０に示すＨＥＭＴのＸＩ－ＸＩ線に沿った模式的な断面図である。 図１２は、本発明の実施の形態６によるＨＥＭＴを示す模式的な断面図である。 図１３は、本発明の実施の形態７によるＨＥＭＴを示す模式的な断面図である。 図１４は、本発明の実施の形態８によるＳＢＤを示す模式的な断面図である。 図１５は、実施の形態９によるＡｌＧａＮ／ＡｌＧａＮ擬似混晶からなる電子供給層を有する半導体積層基板の構造を示す模式的な断面図である。 図１６は、実施の形態９および従来の技術による擬似混晶の電子供給層内の各層構造を説明するための略線図である。 図１７は、実施の形態９における半導体積層基板の製造方法を説明するためのシーケンスチャートである。 図１８は、実施の形態９における半導体積層基板の深さ方向に沿った、Ａｌ、Ｇａ、およびＮの組成比の測定値を示すグラフである。 図１９は、実施の形態９における半導体積層基板の深さ方向に沿ったＩＩＩ族中のＡｌ組成比の測定値を示すグラフである。 図２０は、本発明の実施の形態１０によるＳＢＤである半導体装置の模式的な断面図および電界強度を示すグラフである。 図２１は、本発明の実施の形態１１によるＳＢＤである半導体装置の模式的な断面図である。 図２２は、本発明の実施の形態１２によるＳＢＤである半導体装置の模式的な断面図である。 図２３は、本発明の実施の形態１３によるＳＢＤである半導体装置の模式的な断面図である。 図２４は、本発明の実施の形態１４によるＨＥＭＴ型電界効果トランジスタである半導体装置の模式的な断面図である。 図２５は、本発明の実施の形態１５によるＨＥＭＴ型電界効果トランジスタである半導体装置の模式的な断面図である。 図２６は、本発明の実施の形態１６～２０による半導体積層基板を示す模式的な断面図である。 図２７は、本発明の実施の形態１６によるＳＢＤおよびコンタクト構造を示す断面図である。 図２８は、本発明の実施の形態１７によるＨＥＭＴおよびコンタクト構造を示す断面図である。 図２９は、本発明の実施の形態１８によるＭＩＳ－ＨＥＭＴを示す断面図である。 図３０は、本発明の実施の形態１９によるＭＯＳ－ＨＥＭＴを示す断面図である。 図３１は、本発明の実施の形態２０によるサファイア基板に対する埋込孔の形成方法を説明するための窒化物半導体装置およびレーザ加工装置を示す略線図である。 図３２は、本発明の実施の形態２０によるサファイア基板における放熱部の形成方法を説明するための窒化物半導体装置およびレーザ加工装置を示す略線図である。 図３３は、本発明の実施の形態２０において製造された放熱部のパターンの例をサファイア基板側から俯瞰した平面図である。 図３４は、本発明の実施の形態２０において製造された放熱部のパターンの他の例をサファイア基板側から俯瞰した平面図である。 図３５は、鋭意検討の対象となった半導体装置としてのＳＢＤを示す模式的な断面図である。
　以下、本発明の実施の形態について図面を参照しつつ説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下の実施の形態の説明に用いる「上」、「上層」、「上方」、および「上部」、ならびに「下」、「下層」、「下方」、および「下部」はそれぞれ、半導体装置の基板の主面に対して直角に遠ざかる向き、ならびに基板の主面に近づく向きを示し、半導体装置の実装状態における上下方向と必ずしも一致しない点にも留意する必要がある。
　まず、本発明の実施の形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。まず、本発明者が鋭意検討を行う対象となった窒化物半導体装置、およびその問題点について説明する。図３５は、本発明者が鋭意研究を行う対象とした窒化物半導体装置としてのＳＢＤを示す模式的な断面図である。
　すなわち、図３５に示すように、窒化物半導体装置の一例としてのＳＢＤ３００は、基板３０１上に、バッファ層３０２、電子走行層３０３、および電子供給層３０４が順次積層されている。また、電子供給層３０４上に選択的に、フィールドプレート層３０５が設けられている。フィールドプレート層３０５の下層は２ＤＥＧ層ａに比して２ＤＥＧ濃度が低減された２ＤＥＧ層ａ-が生じている。また、フィールドプレート層３０５には、下層の電子供給層３０４および電子走行層３０３まで到達するリセス部３０５ａが形成されている。リセス部３０５ａ上には、アノード電極３０６が形成されている。アノード電極３０６は、電子走行層３０３と電子供給層３０４との界面に生じる２ＤＥＧ層ａ-とショットキー接触する。アノード電極３０６は、フィールドプレート層３０５上、および絶縁膜３１０により形成された段差の上に乗り上げるようにして、複数段の段差を有するフィールドプレート構造を有する。一方、電子供給層３０４上には選択的に、電子供給層３０４を介して２ＤＥＧ層ａとオーミック接触するカソード電極３０８が設けられている。アノード電極３０６およびカソード電極３０８上にはそれぞれ、電極と電気的に接続するアノード配線３０７およびカソード配線３０９が設けられている。アノード電極３０６およびアノード配線３０７によりアノードＡが構成されている。また、カソード電極３０８およびカソード配線３０９によりカソードＣが構成されている。これらの電子供給層３０４、フィールドプレート層３０５、アノード電極３０６、アノード配線３０７、カソード電極３０８、およびカソード配線３０９を保護するように、絶縁膜３１０が設けられている。
　以上のように構成されたＳＢＤ３００は、主に基板３０１およびアノード電極３０６を接地して利用される。この場合、カソード電極３０８および上層のカソード配線３０９と、バッファ層３０２および基板３０１から構成される導電部分を含む基体との間に配線容量が生じる。本発明者の知見によれば、上述したように、カソード配線３０９の配線幅を小さくすることにより配線容量を低減できるが、カソード配線３０９のＥＭ対策のために配線の狭小化には限界がある。
　そこで、本発明者は、特許文献１～３に記載されているように、カソード電極３０８の下層において、２ＤＥＧ層ａを除去して非発生領域を形成することによる配線容量の低減について検討を行った。ところが、２ＤＥＧ層ａを除去するのみでは、十分な容量低減の効果が得られないため、スイッチング特性については向上しないことが判明した。そこで、本発明者はさらに、基板３０１上のバッファ層３０２の膜厚を増加させることによって配線容量を低減させる方法を想起した。ところが、バッファ層３０２の膜厚を増加させるのに伴って、ウエハの反りや成長層へのクラックの発生などの問題が生じてしまう。そのため、このような問題を抑制する観点からはバッファ層３０２の厚膜化にも限界があった。
　本発明者は、以上の検討に基づいて、さらに配線容量の低減について鋭意検討を重ねた。その結果、カソード電極３０８の下層の領域において、２ＤＥＧ層ａの非発生領域を形成するのみならず、バッファ層３０２を構成する半導体材料よりも誘電率が低い材料を設けることで、配線容量を低減させることを想起した。この場合、カソード電極３０８の下層の領域を厚膜化させることと同様の効果が得られる。そのため、窒化物半導体装置において、電流容量に対して必要な配線の配線幅を必要十分な大きさに確保しつつ、配線容量を低減でき、さらにはスイッチング特性を向上させることができる。以下に説明する本発明の実施の形態は、以上の鋭意検討に基づいて案出されたものである。
　次に、本発明の実施の形態１による窒化物半導体装置について説明する。図１は、この実施の形態１による窒化物半導体装置としてのショットキーバリアダイオード（ＳＢＤ）１を上方から俯瞰した平面図である。また、図２は、図１のＩＩ－ＩＩ線に沿ったＳＢＤ１の模式的な断面図である。
　図１に示すように、ＳＢＤ１は、２ＤＥＧ層ａの上にアノードＡとカソードＣとが、互いに櫛状に平面的に形成される。そして、アノードＡとカソードＣとを構成する主電極は、細長いフィンガー形状を成し、外部に電流を取り出すために、それぞれアノードパッド１７ａとカソードパッド１９ａとに接続される。ここで、ＳＢＤ１の装置幅Ｗ１は、０．１～２５ｍｍのたとえば４ｍｍ程度、フィンガー形状の主電極であるフィンガー電極の配線長Ｌ１は、０．５～５ｍｍのたとえば１ｍｍ（１０００μｍ）程度であり、数Ａから数１００Ａまでの要求される電流容量に応じて適宜調整される。また、カソードＣの領域における２ＤＥＧ層ａの部分においては、２ＤＥＧが除去された２ＤＥＧ非発生領域１３ａが形成されている。
　また、図２に示すように、実施の形態１によるＳＢＤ１においては、基板１１の主面上に、バッファ層１２を介して一部に２ＤＥＧ非発生領域１３ａが形成された電子走行層１３が設けられている。電子走行層１３上には電子供給層１４が設けられている。これらの電子走行層１３および電子供給層１４によって半導体積層体の一部が構成され、半導体積層体の内部における電子走行層１３の電子供給層１４との界面に２ＤＥＧ層ａが生じる。
　さらに、電子供給層１４の表面上に、選択的に２次元電子ガス濃度制御層１５が設けられている。２次元電子ガス濃度制御層１５のアノードＡの形成領域には、下層の電子供給層１４および電子走行層１３まで到達するリセス部１５ａが形成されている。そして、リセス部１５ａ上には、このリセス部１５ａを覆うようにしてアノード電極１６が設けられ、アノード電極１６上にはアノード配線１７が設けられている。アノード電極１６およびアノード配線１７によって、ＳＢＤ１のアノードＡが構成される。
　また、電子供給層１４上に選択的にカソード電極１８が設けられ、カソード電極１８上にはカソード配線１９が設けられている。カソード電極１８およびカソード配線１９によって、ＳＢＤ１のカソードＣが構成される。また、電子供給層１４上のカソード電極１８との間における、基板１１の主面に沿ったカソード電極１８の内側、かつ２ＤＥＧ非発生領域１３ａを覆う領域に、誘電体層２１が設けられている。
　基板１１は、主面（主表面）上にＩＩＩ族窒化物系化合物半導体を形成できる材料からなる基板からなる。具体的に、基板１１は、たとえば、シリコン（Ｓｉ）基板、ガリウム砒素（ＧａＡｓ）基板、ガリウムリン（ＧａＰ）基板、窒化ガリウム（ＧａＮ）基板、窒化アルミニウム（ＡｌＮ）基板、炭化ケイ素（ＳｉＣ）基板、炭素（Ｃ）基板、またはサファイア基板などからなる。
　バッファ層１２は、基板１１上にＩＩＩ族窒化物系化合物半導体層を好適に形成するための層である。バッファ層１２は、たとえば窒化アルミニウム（ＡｌＮ）層と窒化ガリウム（ＧａＮ）層とが交互に積層された公知の構造を有する。ここで、バッファ層１２の膜厚は、好適には、２μｍ以上６μｍ以下、この実施の形態１においては、たとえば４．０μｍである。なお、バッファ層１２にＣ、Ｆｅ、Ｍｇなどの不純物を添加することによって、バッファ層を半絶縁化させても良い。また、必要に応じて、窒化物半導体装置の構成に必要な種々の層を設けても良い。そして、基板１１およびバッファ層１２と、必要に応じたその他の層とによって、少なくとも一部に導電性の部分を有する基体を構成している。この基板１１およびバッファ層１２からなる基体の導電性部分は、ＳＢＤ１の使用時に接地される。なお、バッファ層１２上の電子走行層１３との間に、炭素（Ｃ）がドープされたＣ－ＧａＮ層などをさらに設けて、基板１１、バッファ層１２、およびＣ－ＧａＮ層などから基体を構成しても良い。
　第１半導体層としての電子走行層１３は、たとえばアンドープのＧａＮ（ｕ－ＧａＮ）からなる。なお、電子走行層１３を構成する材料としては、ＧａＮ以外のＩＩＩ族窒化物系化合物半導体としてのＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）からなる材料を用いても良い。電子走行層１３を構成する材料としてＡｌＧａＮを用いる場合、そのＡｌ組成比は５％以下とするのが好ましい。ここで、電子走行層１３の膜厚は、好適には、０．１μｍ以上２．０μｍ以下、この実施の形態１においては、たとえば０．７～１．０μｍである。また、電子走行層１３のカソード電極１８の形成領域の部分には、２ＤＥＧの発生を抑制するためにたとえば窒素（Ｎ）、水素（Ｈ）、アルゴン（Ａｒ）などの不純物をドープした、２ＤＥＧ非発生領域１３ａが形成されている。
　また、第２半導体層としての電子供給層１４は、電子走行層１３よりもバンドギャップが広いＩＩＩ族窒化物系化合物半導体である、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。ＡｌｘＧａｙＩｎｚＮのＡｌ組成比ｘは、目標になるキャリア密度である２次元電子ガス濃度（２ＤＥＧ濃度）に応じて設定し、ｚ＝０の場合に、好適には０．１５以上０．３５以下、より好適には０．２０以上０．３０以下、具体的にはたとえば０．２５である。また、電子供給層１４の膜厚は、好適には１０ｎｍ以上５０ｎｍ以下、より好適には２０ｎｍ以上２５ｎｍ以下、この実施の形態１においては、たとえば２０ｎｍである。
　なお、電子供給層１４は、ＡｌｘＧａｙＩｎｚＮからなる単層に限定されず、バンドギャップが異なる複数種類のＩＩＩ族窒化物系化合物半導体を積層した構造にしても良く、具体的にたとえば、ＧａＮ層とＡｌＮ層とを順次複数回繰り返して積層した擬似混晶構造でも良い。この場合の電子供給層１４のバンドギャップは平均バンドギャップであり、具体的には積層構造を構成する各半導体層の層厚比によって重み付け（積分）をしたバンドギャップである。なお、複数種類のＩＩＩ族窒化物系化合物半導体を積層して電子供給層１４を構成する場合、電子供給層１４内に２ＤＥＧが発生しないように形成するのが好ましい。
　また、第３半導体層の一部からなる２次元電子ガス濃度制御層１５は、電子走行層１３に生じる２ＤＥＧ層ａの２ＤＥＧ濃度を局所的に変化させるために、電子供給層１４のバンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはたとえばＧａＮからなる。そして、この実施の形態１においては、電子走行層１３、電子供給層１４、および２次元電子ガス濃度制御層１５によって半導体積層体が構成され、電界緩和層としての２次元電子ガス濃度制御層１５により半導体積層体の内部の２ＤＥＧ層ａが変化される。また、２ＤＥＧ濃度は、２次元電子ガス濃度制御層１５の膜厚が大きいほど低下する。そのため、この実施の形態１において２次元電子ガス濃度制御層１５の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましく、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる観点からは、２０ｎｍ以上１００ｎｍ以下がより好ましく、膜厚のばらつきによって２ＤＥＧ濃度のばらつきの影響を受けにくくなる２５ｎｍ以上８０ｎｍ以下がさらに好ましい。また、ＳＢＤ１を高耐圧化するための観点からは、２ＤＥＧ濃度の低い２ＤＥＧ層ａ-において、２ＤＥＧ濃度が７×１０12ｃｍ-2未満になるように２次元電子ガス濃度制御層１５の膜厚を決定するのが好ましい。さらに、ＳＢＤ１のオン抵抗を低減する観点からは、２ＤＥＧ濃度の高い２ＤＥＧ層ａにおいては、２ＤＥＧ濃度が７×１０12ｃｍ-2以上にするのが好ましい。
　また、第１電極としてのアノード電極１６は、リセス部１５ａを覆うように、たとえば下部電極層がニッケル（Ｎｉ）層で上部電極層が金（Ａｕ）層（以下、Ｎｉ／Ａｕ）からなる積層構造を有して設けられている。これにより、アノード電極１６は、２次元電子ガス濃度制御層１５および電子供給層１４の下層の２ＤＥＧ層ａに対して側面からショットキー接触する。なお、アノード電極１６は、リセス部１５ａが形成されていない電子供給層１４の表面上に設けて、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層ａとショットキー接触させても良い。また、この実施の形態１においては、アノード電極１６が接地されて、基板１１またはバッファ層１２と同電位となる。
　このアノード電極１６は、２次元電子ガス濃度制御層１５上に乗り上げて少なくとも１段の段差を形成しているとともに、絶縁膜２０から形成された１段の段差に乗り上げてカソード電極１８側にせり出すように延伸している。この実施の形態１において、アノード電極１６は、２次元電子ガス濃度制御層１５の側面および上面の一部に接触して設けられている。なお、アノード電極１６と２次元電子ガス濃度制御層１５との間に他の半導体膜や誘電体膜を介して互いに非接触としても良い。また、２次元電子ガス濃度制御層１５とアノード電極１６との間の絶縁膜２０の膜厚は、アノード電極１６側からカソード電極１８に向かって連続的または段階的に大きくなるように増加している。これによって、アノード電極１６のフィールドプレート構造による電界分散効果が得られる。
　また、絶縁膜２０は、たとえば酸化シリコン（ＳｉＯ2）から構成される。絶縁膜２０は、主に、２次元電子ガス濃度制御層１５、アノード電極１６、アノード配線１７、カソード電極１８、カソード配線１９、および電子供給層１４の表面を保護する。なお、絶縁膜２０は、ＳｉＯ2以外の材料、具体的には窒化シリコン（ＳｉＮx）や酸化アルミニウム（Ａｌ2Ｏ3：アルミナ）などから構成しても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。
　また、電子走行層１３の部分に形成された２ＤＥＧ非発生領域１３ａの上層で電子供給層１４上には、２ＤＥＧ非発生領域１３ａを覆うように、低誘電率領域としての誘電体層２１が選択的に設けられている。ここで、この誘電体層２１は、コンタクト部２１ａによって絶縁膜２０と離間するようにして設けられる。なお、誘電体層２１は、絶縁膜２０から独立させて設けても良く、絶縁膜２０の一部から構成しても良い。すなわち、誘電体層２１は、たとえばＳｉＯ2などの絶縁膜２０と同じ材料から構成しても、異なる材料から構成しても良い。そして、配線容量を低減するためにバッファ層１２を厚膜化する効果と同様の効果を得るために、誘電体層２１は、バッファ層１２、電子走行層１３、および電子供給層１４を構成する材料の誘電率より低い誘電率の材料から構成するのが好ましい。ここで、ＧａＮの比誘電率が９．５程度であり、Ａｌ組成比ｘが０．３以下のＡｌｘＧａｙＮの比誘電率もＧａＮとほぼ同様であることから、誘電体層２１の材料としては、シリコン（Ｓｉ）、酸素（Ｏ）、窒素（Ｎ）、炭素（Ｃ）、フッ素（Ｆ）、およびホウ素（Ｂ）からなる群より選ばれた少なくとも１種類の元素を含有した誘電材料が好ましい。具体的には、誘電体層２１の材料としては、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ：Plasma　Enhanced　Chemical　Vapor　Deposition）法により形成された比誘電率が４．１程度のＳｉＯ2、比誘電率が３～３．５程度のＦやＣが添加されたＳｉＯx、もしくはＳｉＮｘ、または比誘電率が３以下のＢＣＮなどを用いても良い。
　また、第２電極としてのカソード電極１８は、たとえば、下部電極層がＴｉ層で上部電極層がＡｌ層（以下、Ｔｉ／Ａｌ）からなる積層構造を有する。カソード電極１８は、電子供給層１４上に、基板１１の主面に平行な面に沿って２ＤＥＧ非発生領域１３ａおよび誘電体層２１を覆うようにして設けられる。このような構成によって、カソード電極１８は、コンタクト部２１ａを通じて電子供給層１４を介し、電子走行層１３に発生した２ＤＥＧ層ａとオーミック接触する。すなわち、カソード電極１８は、コンタクト部２１ａにおいて電子供給層１４の表面上でオーミック接触しつつ、電子供給層１４との間で誘電体層２１を挟むように設けられる。
　また、誘電体層２１の膜厚は、好適には、０．２μｍ以上１．５μｍ以下、この実施の形態１においては、たとえば０．５μｍである。なお、本明細書中における絶縁体からなる膜の膜厚に関しては、比誘電率が３．９～４．１のＳｉＯ2膜を基準とし、その他の材料を用いる場合の膜厚は、当該材料の誘電率とＳｉＯ2の誘電率との比に基づいてＳｉＯ2膜の膜厚から換算した膜厚とする。以下に、誘電体層２１の膜厚に関して、これらの範囲が好適である理由について説明する。
　すなわち、本発明者は、カソードＣの形成領域において誘電体層２１を設けない構成の配線容量に対して、実施の形態１による誘電体層２１の膜厚を、０．２μｍから１．５μｍまで変化させた場合の配線容量の低減率（％）を計測した。なお、カソード電極１８の電極幅は１５μｍ、印加電圧は４５０Ｖ、周波数は１ＭＨｚとし、アノードＡと基体を接地した。図３は、この容量低減率（％）における誘電体層２１の膜厚依存性を示すグラフである。
　図３から、誘電体層２１の膜厚を０．２μｍとした場合に、配線容量が３．５％程度低下していることが分かる。さらに、誘電体層２１の膜厚を０．５μｍとした場合には、膜厚が０．２μｍの場合より配線容量が低減されて、配線容量が９．１％程度低下していることが分かる。同様に、誘電体層２１の膜厚を１．０μｍおよび１．５μｍと順次増加させた場合には、容量低減率も１５％および１９％と、単調増加することが分かる。すなわち、誘電体層２１の膜厚を増加させるに従って、配線容量は単調減少することが分かる。一方、この実施の形態１によるＳＢＤ１のような、いわゆる横型の窒化物半導体装置においては、配線容量の低減が困難であることから、配線容量を数％低減させることが極めて重要である。そのため、誘電体層２１の膜厚としては、３．５％の低減率が確保されている０．２μｍ以上とするのが好ましい。他方、誘電体層２１上に、電子供給層１４などとオーミック接触するようにカソード電極１８およびカソード配線１９を設けることを考慮すると、誘電体層２１の膜厚は２.０μｍ以下とするのが好ましい。
　また、カソード電極１８の形成部分における、誘電体層２１と２ＤＥＧ非発生領域１３ａとの電極の幅方向に沿った同じ側の外端部（外縁部）どうしの間隔ｄは、好適には０．５μｍ以上３μｍ以下、より好適には、０．５μｍ以上２．０μｍ以下、この実施の形態１においては、たとえば１．０μｍである。以下に、基板１１の主面に平行な面に沿った２ＤＥＧ非発生領域１３ａを誘電体層２１の内側に設ける、換言すると、電極の幅方向に沿った誘電体層２１の外縁部が２ＤＥＧ非発生領域１３ａの外縁部より外側になるように構成するのが好ましい理由について説明する。
　すなわち、本発明者は、誘電体層２１を設けていない従来の構成の場合と、誘電体層２１を設けた上で、電極の幅方向に沿って２ＤＥＧ非発生領域１３ａの外縁部（外端部）が誘電体層２１の内側および外側に位置する場合とにおいて、ＳＢＤ１の半導体積層体に生じる電界強度を測定した。図４の上図は、電子供給層１４上に誘電体層２１を設け、電極の幅方向に沿って誘電体層２１の外縁部が２ＤＥＧ非発生領域１３ａの外縁部の外側に間隔ｄで位置した場合の、カソード電極１８のコンタクト部２１ａとその周辺部分を示す模式的な断面図である。図４の下図は、この断面図の各位置に対応した電界強度のグラフである。また、図５の上図は、電極の幅方向に沿って２ＤＥＧ非発生領域１３ａの外縁部が、誘電体層２１の外側に位置した場合の、実施の形態１の変形例としてのＳＢＤ１におけるカソード電極１８のコンタクト部２１ａとその周辺部分を示す模式的な断面図であり、図５の下図は、この断面図の各位置に対応した電界強度のグラフである。図６の上図は、誘電体層２１を設けない従来構成における、比較例としてのＳＢＤ１におけるカソード電極１８のオーミック接触部分を示す模式的な断面図であり、図６の下図は、この断面図の各位置に対応した電界強度のグラフである。なお、図６における符号については、実施の形態１におけるＳＢＤ１に対応した同符号とした。また、それぞれの図４，５，６における電界強度のグラフの縦軸は、互いに同一の目盛り幅である。
　この実施の形態１によるＳＢＤ１における測定結果である図４および図５と、比較例によるＳＢＤ１における測定結果である図６とを比較すると、誘電体層２１が設けられた領域における電界強度が従来よりも低下していることが分かる。また、図４～図６から、２ＤＥＧ層ａが発生している領域において電界強度がほとんど０であり、カソード電極１８と２ＤＥＧ層ａとがほぼ同電位であることが確認された。
　また、図５から、誘電体層２１を電極の幅方向に沿って２ＤＥＧ非発生領域１３ａの内側に形成したＳＢＤ１においては、カソード電極１８が誘電体層２１上に乗り上げる段差部分において電界強度が局所的に強くなる、いわゆる電界集中点が存在することが分かる。窒化物半導体装置を構成する半導体積層体に電界集中点が存在すると、耐圧の低下、電流コラプスおよびリーク電流の増加などが生じる可能性がある。これに対し、図４から、誘電体層２１を２ＤＥＧ非発生領域１３ａに被せるように形成して、２ＤＥＧ非発生領域１３ａの外縁部が誘電体層２１の内側に間隔ｄで位置したＳＢＤ１においては、電界集中点が存在しないことが分かる。したがって、誘電体層２１を２ＤＥＧ非発生領域１３ａに被せるように形成することによって、高耐圧化、電流コラプスの低減、およびリーク電流の低減などの効果を併せて奏することができる。そこで、本発明者がさらに種々実験を行った結果、間隔ｄを上述の範囲にすることによって、電界集中点の発生を抑制する電界分散効果が得られることが確認された。
　以上のようにして、この実施の形態１による窒化物半導体装置としてのＳＢＤ１が構成されている。そして、このＳＢＤ１は、次のように製造することができる。
　すなわち、まず、基板１１上に、たとえば有機金属化学気相成長（ＭＯＣＶＤ：Metal　Organic　Chemical　Vapor　Deposition）法等の結晶成長法を用いて、バッファ層１２、および電子走行層１３を順次成長させる。続いて、ＭＯＣＶＤ法などの結晶成長法により電子走行層１３上に、電子供給層１４を成長させる。
　次に、電子供給層１４上に、２次元電子ガス濃度制御層１５となるべき半導体層を成長させる。なお、この半導体層の成長時にたとえばＣやＭｇなどの不純物をドーピングしても良い。ここで、この半導体層の成長は、具体的に次のように行うことができる。すなわち、たとえばＭＯＣＶＤ法により、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ3）とを、それぞれ所定の流量（それぞれたとえば５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎ）で導入する。これと同時に、トリメチルアルミニウム（ＴＭＡｌ）を、ＮＨ3の流量の０．１％以下の一定の流量で流すとともに、成長温度をたとえば１０５０℃として、半導体層をエピタキシャル成長させる。次に、カソードＣの形成領域の部分に、たとえばＮ、Ｈ、またはＡｒなどをイオン注入することにより、２ＤＥＧの発生を抑制するための２ＤＥＧ非発生領域１３ａを形成する。ここで、電子供給層１４のイオン注入された領域も併せて絶縁化される。その後、選択エッチングを行って半導体層を選択的に除去して、２次元電子ガス濃度制御層１５を形成する。次に、アノードＡの形成領域における電子供給層１４および電子走行層１３の一部を選択エッチングによって除去することにより、リセス部１５ａを形成する。
　その後、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術などの従来公知の技術を適宜用いることにより、絶縁膜２０の一部、誘電体層２１、およびコンタクト部２１ａを形成する。ここで、誘電体層２１の形成と絶縁膜２０の形成とは同時に行っても、別の工程で行っても良い。その後、たとえばスパッタリング法とリフトオフ法またはエッチング法などとの従来公知の方法を組み合わせて用いることにより、カソード電極１８を形成する。
　次に、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術を順次適宜用いることにより、階段状部分を有する絶縁膜２０の一部を形成する。次に、スパッタリング法およびリフトオフ法により、リセス部１５ａを覆う領域にフィールドプレート構造を有するアノード電極１６を形成する。
　次に、アノード電極１６上にアノード配線１７、およびカソード電極１８上にカソード配線１９をそれぞれ形成した後、絶縁膜２０の残部を形成する。なお、アノード配線１７およびカソード配線１９としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、もしくは金（Ａｕ）のいずれか１つを主成分とする金属を用いるのが望ましく、この実施の形態１においては、たとえばＡｌを用いる。以上の工程により、この実施の形態１によるＳＢＤ１が製造される。
　以上説明した本発明の実施の形態１によれば、コンタクト部２１ａにおいて電子供給層１４を介して２ＤＥＧ層ａとオーミック接触するカソード電極１８の下層に、バッファ層１２や半導体積層体の誘電率よりも低い誘電率の材料からなる誘電体層２１を設けていることにより、カソード配線１９の配線幅を電流容量に対するＥＭ対策に基づいて制限される配線幅に確保しつつ、バッファ層１２、電子走行層１３および電子供給層１４の設計膜厚なども変更することなく、ＳＢＤ１における配線容量を低減できるので、オフ電圧印加時における配線容量の低減により、容量成分に起因したスイッチング時間を向上することができ、スイッチング特性を向上させたり、より高周波で動作させた場合のスイッチング損失を低減させたりすることが可能になる。
　次に、本発明の実施の形態２による窒化物半導体装置について説明する。図７は、この実施の形態２による窒化物半導体装置であるＳＢＤ２を示す模式的な断面図である。
　図７に示すように、実施の形態２によるＳＢＤ２においては、電子供給層１４および電子走行層１３のカソード電極１８の形成領域の内側部分に、選択的にリセス部１３ｂが形成されている。このリセス部１３ｂにより、電子走行層１３における２ＤＥＧ層ａが除去された２ＤＥＧ非発生領域が構成されている。そして、リセス部１３ｂには、実施の形態１における誘電体層２１と同様の材料からなる誘電体層２２の下部が埋め込まれている。すなわち、実施の形態１における２ＤＥＧ非発生領域１３ａの代わりにリセス部１３ｂを形成することによって、このリセス部１３ｂの領域に２ＤＥＧが発生しないように構成している。
　また、誘電体層２２の上部は、実施の形態１において説明した電界集中点の発生を抑制するために、電子供給層１４上にリセス部１３ｂを覆うようにせり出しているとともに、絶縁膜２０に対してコンタクト部２２ａの部分で離間するように設けられている。カソード電極１８は、誘電体層２２を覆うように、電子供給層１４表面でコンタクト部２２ａにおいて２ＤＥＧ層ａとオーミック接触するように設けられている。このＳＢＤ２においては、誘電体層２２を設けた側の電極であるカソード電極１８に対して対の電極であるアノード電極１６が接地される。
　このように構成されたＳＢＤ２は、次のように製造することができる。まず、実施の形態１と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、２次元電子ガス濃度制御層１５を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、電子供給層１４および電子走行層１３におけるカソードＣの形成領域の内側に、選択的にリセス部１３ｂを形成する。その後、たとえばＰＥＣＶＤ法によりリセス部１３ｂに埋め込みつつ覆うようにして誘電体層２２を形成する。なお、これと同時に絶縁膜２０の一部を形成しても良く、この場合、誘電体層２２は絶縁膜２０と同じ材料からなる。その後、実施の形態１と同様にして、アノード電極１６、カソード電極１８、アノード配線１７、カソード配線１９、および絶縁膜２０の残部を形成して、ＳＢＤ２を製造する。その他の構成および製造方法については実施の形態１と同様であるので、説明を省略する。
　以上説明した実施の形態２によれば、カソード電極１８の下層の部分における電子走行層１３にリセス部１３ｂを形成することにより２ＤＥＧが発生しない２ＤＥＧ非発生領域を設けるとともに、このリセス部１３ｂに誘電体層２２を埋め込んでいることにより、カソード配線１９およびカソード電極１８と、基板１１やバッファ層１２との間の配線容量を低減することができるので、実施の形態１と同様の効果を得ることができる。
　次に、本発明の実施の形態３による窒化物半導体装置について説明する。図８は、この実施の形態３による窒化物半導体装置であるＳＢＤ３を示す模式的な断面図である。
　図８に示すように、実施の形態３によるＳＢＤ３においては、実施の形態１，２と異なり、アノードＡの形成領域における２次元電子ガス濃度制御層１５、電子供給層１４および電子走行層１３の部分に、選択的にバッファ層１２まで到達したリセス部１３ｃが形成されている。このリセス部１３ｃによって２ＤＥＧ非発生領域が構成される。リセス部１３ｃの内部には、実施の形態１における誘電体層２１と同様の材料からなる誘電体層２３が埋め込まれている。なお、この誘電体層２３の膜厚はたとえば１μｍ程度であって、その上面は、電子走行層１３の上面からはくぼんだ形状をなしている。そして、誘電体層２３の上層に設けられるアノード電極１６は、リセス部１３ｃの内壁の上部において、２次元電子ガス濃度制御層１５および電子供給層１４の下層の２ＤＥＧ層ａに対して側面からショットキー接触する。
　また、カソード電極１８は図３５に示すＳＢＤ３００と同様にして、電子供給層１４の表面上に設けられており、電子供給層１４を介して２ＤＥＧ層ａとオーミック接触している。また、図８に示すＳＢＤ３においては、誘電体層２３を設けた側の電極であるアノード電極１６に対する対の電極としてのカソード電極１８が接地される。ここで、本発明者が、図３５に示すＳＢＤ３００に対するＳＢＤ３の配線容量の低減率を測定したところ、配線容量は従来に比して２２％程度低減することが確認された。
　このように構成されたＳＢＤ３は、次のように製造することができる。まず、実施の形態１と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、２次元電子ガス濃度制御層１５を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、２次元電子ガス濃度制御層１５、電子供給層１４および電子走行層１３におけるアノードＡの形成領域に、選択的にリセス部１３ｃを形成する。その後、たとえばＰＥＣＶＤ法によりリセス部１３ｃの下部を埋め込むようにして誘電体層２３を形成する。なお、これと同時に絶縁膜２０の一部を形成しても良く、この場合、誘電体層２３は絶縁膜２０と同じ材料から構成される。その後、実施の形態１と同様にして、アノード電極１６、カソード電極１８、アノード配線１７、カソード配線１９、および絶縁膜２０の残部を形成する。その他の工程については実施の形態１と同様に行い、実施の形態３によるＳＢＤ３を製造する。その他の構成および製造方法については実施の形態１，２と同様であるので、説明を省略する。
　以上説明した実施の形態３によれば、アノード電極１６の下層の部分における電子走行層１３にリセス部１３ｃを形成し、このリセス部１３ｃに誘電体層２３を埋め込んでいることにより、アノード配線１７およびアノード電極１６と、基板１１やバッファ層１２との間の配線容量を低減することができるので、実施の形態１，２と同様の効果を得ることができる。
　次に、本発明の実施の形態４による窒化物半導体装置について説明する。図９は、この実施の形態４による窒化物半導体装置であるＳＢＤ４を示す模式的な断面図である。
　図９に示すように、実施の形態４によるＳＢＤ４においては、実施の形態３と異なり、アノード電極１６の形成領域の内側部分における２次元電子ガス濃度制御層１５、電子供給層１４、電子走行層１３、およびバッファ層１２の部分に、基板１１にまで到達したリセス部１２ａが形成されている。このリセス部１２ａによって、２ＤＥＧ非発生領域が構成される。リセス部１２ａの内部には、実施の形態１における誘電体層２１と同様の材料からなる誘電体層２４が埋め込まれている。なお、この誘電体層２４は、その膜厚がたとえば５μｍ程度であって、実施の形態３と同様に、その上面は電子走行層１３の上面よりもくぼんだ形状をなしている。これにより、その上層に設けられるアノード電極１６は、リセス部１２ａの内壁の上部において、２次元電子ガス濃度制御層１５および電子供給層１４の下層の２ＤＥＧ層ａに対して側面からショットキー接触する。
　また、このＳＢＤ４においては、誘電体層２４を設けた側の電極であるアノード電極１６に対して対の電極であるカソード電極１８が接地される。ここで、本発明者が、図３５に示すＳＢＤ３００に対するＳＢＤ４の配線容量の低減率を測定したところ、配線容量は従来に比して５８％程度低減することが確認された。
　このように構成されたＳＢＤ４は、次のように製造することができる。まず、実施の形態３と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、２次元電子ガス濃度制御層１５を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、２次元電子ガス濃度制御層１５、電子供給層１４、電子走行層１３、およびバッファ層１２におけるアノード電極１６の形成領域の内側に、選択的にリセス部１２ａを形成する。その後、たとえばＰＥＣＶＤ法により、リセス部１２ａの電子走行層１３の上部においてアノード電極１６が２ＤＥＧ層ａとショットキー接触する部分を確保しつつ、その下部を埋め込むようにして誘電体層２４を形成する。なお、これと同時に絶縁膜２０の一部を形成しても良く、この場合、誘電体層２４は絶縁膜２０と同じ材料から構成される。その後、実施の形態３と同様にして、アノード電極１６、カソード電極１８、アノード配線１７、カソード配線１９、および絶縁膜２０の残部を形成して、実施の形態４によるＳＢＤ４を製造する。その他の構成および製造方法については実施の形態１，２，３と同様であるので、説明を省略する。
　以上説明した本発明の実施の形態４によれば、アノード電極１６の下層の部分における電子走行層１３、およびバッファ層１２にリセス部１２ａを形成し、このリセス部１２ａに誘電体層２４を埋め込んでいることにより、アノード配線１７およびアノード電極１６と基板１１との間の配線容量を低減することができるので、実施の形態１，２，３と同様の効果を得ることができる。
　次に、本発明の実施の形態５による窒化物半導体装置としての高電子移動度トランジスタ（ＨＥＭＴ）について説明する。図１０は、この窒化物半導体装置であるＨＥＭＴ５を上方から俯瞰した平面図である。また、図１１は、図１０のＸＩ－ＸＩ線に沿ったＨＥＭＴ５の模式的な断面図である。
　図１０に示すように、ＨＥＭＴ５は、２ＤＥＧ層ａ上にソースＳとドレインＤとが平面状に設けられ、ゲートＧがソースＳに対して下層側になるように設けられている。そして、ゲートＧとドレインＤとソースＳとなる主電極は、細長いフィンガー形状となり、外部へ電流を取り出すために、それぞれ、互いに同一平面上に位置するゲートパッド５２ａとドレインパッド５５ａとソースパッド５７ａとに接続されている。また、ＨＥＭＴ５の装置幅Ｗ２は、０．１～２５ｍｍのたとえば４．０ｍｍ程度、フィンガー形状の主電極であるフィンガー電極の配線長Ｌ２は、０．５～５．０ｍｍのたとえば１．０ｍｍ程度である。そして、ＨＥＭＴ５の平面内におけるフィンガー電極の配置は、フィンガー電極の長手方向に直角な方向に沿って、ソースＳとドレインＤとの間にゲートＧが配置されている。また、ドレインＤの領域における２ＤＥＧ層ａの部分においては、２ＤＥＧが除去された２ＤＥＧ非発生領域１３ｄが形成されている。
　また、図１１に示すように、実施の形態５によるＨＥＭＴ５は、基板１１、バッファ層１２、電子走行層１３、電子供給層１４、２次元電子ガス濃度制御層５１、ゲート電極５２、ドレイン電極５４およびドレイン配線５５、ソース電極５６およびソース配線５７、誘電体層５８、ならびに絶縁膜５９を備える。
　ドレインＤの形成領域における電子走行層１３の一部には、２ＤＥＧ非発生領域１３ｄが設けられ、電子走行層１３上には電子供給層１４が設けられている。これらの電子走行層１３および電子供給層１４によって半導体積層体の一部が構成され、半導体積層体の内部における電子走行層１３の電子供給層１４との界面に２ＤＥＧ層ａが生じる。また、電子走行層１３の２ＤＥＧ非発生領域１３ｄは、たとえばＮなどの不純物イオンが注入されていることにより、２ＤＥＧが除去されて発生しない領域である。
　さらに、電子供給層１４の表面上に、選択的に２次元電子ガス濃度制御層５１が設けられている。２次元電子ガス濃度制御層５１のゲートＧの形成領域には、下層の電子供給層１４まで到達するリセス部５１ａが形成されている。そして、リセス部５１ａ上には、このリセス部５１ａを覆うようにしてゲート電極５２が設けられている。このゲート電極５２によって、ＨＥＭＴ５のゲートＧが構成されている。
　また、ゲート電極５２と離間して電子供給層１４上に選択的にドレイン電極５４が設けられている。ドレイン電極５４上にはドレイン電極５４と電気的に接続するドレイン配線５５が設けられている。ドレイン電極５４およびドレイン配線５５によって、ＨＥＭＴ５のドレインＤが構成されている。また、電子供給層１４上に選択的に誘電体層５８が設けられている。誘電体層５８は、ドレイン電極５４と電子供給層１４との間における電極の幅方向に沿ったドレイン電極５４の内側で、２ＤＥＧ非発生領域１３ｄを覆う領域に設けられている。
　また、ドレイン電極５４およびゲート電極５２と離間して、電子供給層１４上に選択的にソース電極５６が設けられている。ソース電極５６上にはソース電極５６と電気的に接続するソース配線５７が設けられている。ソース電極５６およびソース配線５７によって、ＨＥＭＴ５のソースＳが構成されている。そして、ソース電極５６とドレイン電極５４との間にゲート電極５２が配置されている。また、この実施の形態５においては、誘電体層５８が設けられた側の電極であるドレイン電極５４とは異なるオーミック電極であるソース電極５６が接地されて、基板１１またはバッファ層１２と同電位になる。
　また、第３半導体層の一部からなる２次元電子ガス濃度制御層５１は、電子走行層１３に生じる２ＤＥＧ層ａの２ＤＥＧ濃度を局所的に変化させるために、電子供給層１４のバンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはたとえばＧａＮからなる。そして、この実施の形態５においては、電子走行層１３、電子供給層１４、および２次元電子ガス濃度制御層５１によって半導体積層体が構成され、２次元電子ガス濃度制御層５１により半導体積層体の内部の２ＤＥＧ層ａが変化される。また、２ＤＥＧ濃度は、２次元電子ガス濃度制御層５１の膜厚が大きいほど低下する。そのため、この実施の形態５においては、２次元電子ガス濃度制御層５１の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましく、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる観点からは、２０ｎｍ以上１００ｎｍ以下がより好ましく、膜厚のばらつきによって２ＤＥＧ濃度のばらつきの影響を受けにくくなる２５ｎｍ以上８０ｎｍ以下がさらに好ましい。さらに、ＨＥＭＴ５の高耐圧化の観点からは、２ＤＥＧ濃度の低い領域において、２ＤＥＧ濃度が７×１０12ｃｍ-2未満になるように２次元電子ガス濃度制御層５１の膜厚を決定するのが好ましい。また、ＨＥＭＴ５のオン抵抗を低減する観点からは、２ＤＥＧ濃度の高い領域においては、２ＤＥＧ濃度が７×１０12ｃｍ-2以上にするのが好ましい。
　また、第３電極としてのゲート電極５２は、たとえばＮｉ／Ａｕからなる積層構造を有し、リセス部５１ａを覆うように設けられる。これにより、ゲート電極５２は、リセス部５１ａが形成されていない電子供給層１４の表面上に設けられて、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層ａとショットキー接触する。なお、ゲート電極５２の下層にゲート絶縁膜を設けても良い。
　このゲート電極５２は、２次元電子ガス濃度制御層５１上に乗り上げて少なくとも１段の段差を形成しているとともに、絶縁膜５９から形成された１段の段差に乗り上げてドレイン電極５４およびソース電極５６に向けてせり出すように延伸している。この実施の形態５において、ゲート電極５２は、２次元電子ガス濃度制御層５１の側面および上面の一部に接触して設けられている。なお、ゲート電極５２と２次元電子ガス濃度制御層５１との間に他の半導体膜や誘電体膜を介して互いに非接触としても良く、さらに電子走行層１３および電子供給層１４との間にゲート絶縁膜を設けても良い。また、ゲート電極５２をドレイン電極５４およびソース電極５６側の一方の側にのみせり出して延伸させるようにしても良い。
　また、２次元電子ガス濃度制御層５１とゲート電極５２との間の絶縁膜５９の膜厚は、ゲート電極５２からドレイン電極５４およびソース電極５６に向かって連続的または段階的に大きくなるように増加している。これによって、ゲート電極５２のフィールドプレート構造による電界分散効果が得られる。
　また、絶縁膜５９は、たとえばＳｉＯ2から構成される。絶縁膜５９は、主に、２次元電子ガス濃度制御層５１、ゲート電極５２、ドレイン電極５４、ドレイン配線５５、ソース電極５６、ソース配線５７、および電子供給層１４の表面を保護する。なお、絶縁膜５９は、ＳｉＯ2以外の材料、具体的にはＳｉＮxやＡｌ2Ｏ3などから構成しても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。なお、この実施の形態５においても、絶縁膜５９の膜厚に関しては、絶縁膜５９を構成する材料の誘電率とＳｉＯ2の誘電率との比に基づいてＳｉＯ2膜の膜厚から換算した膜厚とする。
　また、電子走行層１３の部分に形成された２ＤＥＧ非発生領域１３ｄの上層で電子供給層１４上には選択的に、誘電体層５８が２ＤＥＧ非発生領域１３ｄを覆うように設けられている。ここで、この誘電体層５８は、コンタクト部５８ａにおいて絶縁膜５９と離間するようにして設けられる。なお、誘電体層５８は、絶縁膜５９から独立させて設けても良く、絶縁膜５９の一部から構成しても良い。すなわち、誘電体層５８は、たとえばＳｉＯ2などの絶縁膜５９と同じ材料から構成しても、異なる材料から構成しても良い。また、実施の形態１と同様に、誘電体層５８は、バッファ層１２、電子走行層１３、および電子供給層１４を構成する材料の誘電率より低い誘電率の材料から構成するのが好ましく、その材料としては、ＰＥＣＶＤ法により形成されたＳｉＯ2や、ＦやＣが添加されたＳｉＯ2もしくはＳｉＮｘ、またはＢＣＮなどを挙げることができる。
　また、第２電極としてのドレイン電極５４は、たとえばＴｉ／Ａｌからなる積層構造を有し、電子供給層１４上に、基板１１の主面に平行な面に沿って、２ＤＥＧ非発生領域１３ｄおよび誘電体層５８を覆うようにして設けられる。このような構成によって、ドレイン電極５４は、コンタクト部５８ａを通じて電子供給層１４を介し、電子走行層１３に発生した２ＤＥＧ層ａとオーミック接触する。すなわち、ドレイン電極５４は、コンタクト部５８ａにおいて電子供給層１４の表面上でオーミック接触しつつ、電子供給層１４との間で誘電体層５８を挟むように設けられる。
　ここで、誘電体層５８の膜厚は、上述した実施の形態１における理由と同様の理由から、好適には、０．２μｍ以上１．５μｍ以下、この実施の形態５においては、たとえば０．５μｍである。また、ドレインＤの形成領域における、誘電体層５８と２ＤＥＧ非発生領域１３ｄとの外縁部どうしの間の、基板１１の主面に平行な面に沿った間隔ｄは、上述した実施の形態１における理由と同様の理由から、好適には０．５μｍ以上３．０μｍ以下、より好適には、０．５μｍ以上２．０μｍ以下、この実施の形態５においては、たとえば１．０μｍである。
　また、第１電極としてのソース電極５６は、たとえばＴｉ／Ａｌからなる積層構造を有し、電子供給層１４上に選択的に設けられる。これにより、ソース電極５６は、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層ａとオーミック接触する。
　以上のようにして、この実施の形態５による窒化物半導体装置としてのＨＥＭＴ５が構成されている。そして、このＨＥＭＴ５は、次のように製造することができる。
　すなわち、まず、基板１１上に、たとえばＭＯＣＶＤ法などにより、バッファ層１２、および電子走行層１３を順次成長させる。続いて、ＭＯＣＶＤ法などの結晶成長法により電子走行層１３上に、電子供給層１４を成長させる。
　次に、電子供給層１４上に、２次元電子ガス濃度制御層５１となるべき半導体層を成長させる。なお、この半導体層の成長時にたとえばＣなどの不純物をドーピングしても良い。ここで、この半導体層の成長は、たとえばＭＯＣＶＤ法により、ＴＭＧａとＮＨ3とを、それぞれ所定の流量（それぞれたとえば５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎ）で導入する。これと同時に、ＴＭＡｌを、ＮＨ3の流量の０．１％以下の一定の流量で流すとともに、成長温度をたとえば１０５０℃として、半導体層をエピタキシャル成長させる。次に、電子走行層１３のドレインＤの形成領域の部分に、たとえばＮ、Ｈ、またはＡｒなどをイオン注入することにより、２ＤＥＧの発生を抑制するための２ＤＥＧ非発生領域１３ｄを形成する。ここで、電子供給層１４のイオン注入された領域も絶縁化される。その後、選択エッチングを行って半導体層を選択的に除去することにより、２次元電子ガス濃度制御層５１を形成するとともに、２次元電子ガス濃度制御層５１の部分にリセス部５１ａを形成する。
　その後、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術などの従来公知の技術を適宜用いることにより、絶縁膜５９の一部、誘電体層５８、およびコンタクト部５８ａを形成する。ここで、誘電体層５８の形成と絶縁膜５９の形成とは同時に行っても、別の工程で行っても良い。その後、たとえばスパッタリング法およびリフトオフ法またはエッチング法などの従来公知の方法により、ドレイン電極５４およびソース電極５６を形成する。
　次に、たとえばＰＥＣＶＤ法、フォトリソグラフィ技術、およびエッチング技術を順次適宜用いることにより、階段状部分を有する絶縁膜５９の一部を形成する。次に、スパッタリング法およびリフトオフ法により、リセス部５１ａを覆う領域にフィールドプレート構造を有するゲート電極５２を形成する。
　次に、ドレイン電極５４上にドレイン配線５５、およびソース電極５６上にソース配線５７をそれぞれ形成した後、絶縁膜５９の残部を形成する。なお、ドレイン配線５５およびソース配線５７には、Ａｌ、Ｃｕ、またはＡｕのいずれか１つを主成分とする金属を用いるのが望ましく、この実施の形態５においては、たとえばＡｌを用いる。以上の工程により、この実施の形態５によるＨＥＭＴ５が製造される。その他の構成および半導体装置の製造方法については、実施の形態１～４と同様であるので、その説明を省略する。
　以上説明した本発明の実施の形態５によれば、コンタクト部５８ａにおいて電子供給層１４を介して２ＤＥＧ層ａとオーミック接触するドレイン電極５４の下層に、バッファ層１２の誘電率および半導体積層体の誘電率よりも低い誘電率の材料からなる誘電体層５８を設けていることにより、ドレイン配線５５の配線幅をＥＭ対策に基づいて決定される配線幅に確保しつつ、バッファ層１２、電子走行層１３および電子供給層１４の膜厚なども変更することなく、ＨＥＭＴ５における配線容量を低減できるので、実施の形態１～４と同様の効果を得ることができる。
　次に、本発明の実施の形態６による窒化物半導体装置について説明する。図１２は、この実施の形態６による窒化物半導体装置であるＨＥＭＴ６を示す模式的な断面図である。
　図１２に示すように、実施の形態６によるＨＥＭＴ６においては、電子供給層１４および電子走行層１３のドレイン電極５４の形成領域の内側部分に、選択的にリセス部１３ｅが形成されている。これにより、電子走行層１３における２ＤＥＧ層ａが除去された２ＤＥＧ非発生領域が構成されている。このリセス部１３ｅには、実施の形態５における誘電体層５８と同様の材料からなる誘電体層６１の下部が埋め込まれている。すなわち、実施の形態５における２ＤＥＧ非発生領域１３ｄの代わりに、リセス部１３ｅを形成していることによって、２ＤＥＧが発生しないように構成している。
　また、誘電体層６１の上部は、電子供給層１４上にリセス部１３ｅを覆うようにせり出しているとともに、絶縁膜５９に対してコンタクト部６１ａの部分で離間するように設けられている。ドレイン電極５４は、誘電体層６１を覆うように、電子供給層１４表面でコンタクト部６１ａにおいて２ＤＥＧ層ａとオーミック接触するように設けられている。このＨＥＭＴ６においては、誘電体層６１を設けた側の電極であるドレイン電極５４以外の電極であるソース電極５６が接地される。
　このように構成されたＨＥＭＴ６は、次のように製造することができる。まず、実施の形態５と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させた後、２次元電子ガス濃度制御層５１を選択的に形成する。次に、リソグラフィ工程およびエッチング工程により、電子供給層１４および電子走行層１３におけるドレイン電極５４の形成領域の内側に、選択的にリセス部１３ｅを形成する。その後、たとえばＰＥＣＶＤ法によりリセス部１３ｅに埋め込みつつ覆うようにして誘電体層６１を形成する。なお、これと同時に絶縁膜５９の一部を形成しても良く、この場合、誘電体層６１は、絶縁膜５９と同じ材料から構成される。その後、実施の形態５と同様にして、ドレイン電極５４、ソース電極５６、ゲート電極５２、ドレイン配線５５、ソース配線５７、および絶縁膜５９の残部を形成して、ＨＥＭＴ６を製造する。その他の構成および製造方法については実施の形態５と同様であるので、説明を省略する。
　以上説明した実施の形態６によれば、ドレイン電極５４の下層の部分における電子走行層１３にリセス部１３ｅを形成することで、２ＤＥＧが発生しない２ＤＥＧ非発生領域を設けるとともに、このリセス部１３ｅに誘電体層６１を埋め込んでいることにより、ドレイン配線５５およびドレイン電極５４と、基板１１やバッファ層１２との間の配線容量を低減できるので、実施の形態５と同様の効果を得ることができる。
　次に、本発明の実施の形態７による窒化物半導体装置について説明する。図１３は、この実施の形態７による窒化物半導体装置であるＨＥＭＴ７を示す模式的な断面図である。
　図１３に示すように、実施の形態７によるＨＥＭＴ７は、実施の形態５と異なり、ソース電極５６の形成領域における電子走行層１３に、２ＤＥＧ非発生領域１３ｆが形成されているとともに、電子走行層１３の上層で電子供給層１４と、ソース電極５６との間に、誘電体層６２が設けられている。誘電体層６２の上部は、電子供給層１４上に２ＤＥＧ非発生領域１３ｆを覆うようにせり出しているとともに、絶縁膜５９に対してコンタクト部６２ａの部分で離間するように設けられている。ソース電極５６は、誘電体層６２を覆うように、電子供給層１４表面でコンタクト部６２ａによって２ＤＥＧ層ａとオーミック接触するように設けられている。そして、このＨＥＭＴ７は、誘電体層６２が設けられた側のソース電極５６とは異なる電極であるドレイン電極５４が接地される。その他の構成および製造方法は、実施の形態５，６と同様であるので、説明を省略する。
　この実施の形態７によれば、実施の形態５によるＨＥＭＴ５に対して、ドレイン電極５４とソース電極５６との関係が逆になった構成であることから、実施の形態５と同様の効果を得ることができる。
　次に、本発明の実施の形態８による窒化物半導体装置について説明する。図１４は、この実施の形態８による窒化物半導体装置であるＳＢＤ８を示す模式的な断面図である。
　図１４に示すように、実施の形態８によるＳＢＤ８においては、実施の形態１と異なり、低誘電率領域として、誘電体層２２の代わりに空隙８１が設けられている。そして、この空隙８１の誘電率は、少なくともバッファ層１２、電子走行層１３、および電子供給層１４を構成する材料の誘電率より低くなる。
　このように構成されたＳＢＤ８は、次のように製造することができる。まず、実施の形態１と同様にして、基板１１上にバッファ層１２、電子走行層１３、および電子供給層１４を順次成長させる。その後、空隙８１の形成領域に、電子供給層１４や電子走行層１３に対してエッチング選択比が高い材料からなるエッチング層（図示せず）を形成する。続いて、このエッチング層上にカソード電極１８を形成する。その後、カソード電極１８が除去された部分を通じて、たとえばウェットエッチング法によりエッチング層を除去する。これにより、空隙８１が形成される。その後、実施の形態１と同様にして、アノード配線１７、カソード配線１９、および絶縁膜２０を形成して、ＳＢＤ８を製造する。その他の構成および製造方法については実施の形態１と同様であるので、説明を省略する。
　以上説明した実施の形態８によれば、カソード電極１８の下層の部分に、低誘電率領域としての空隙８１を形成していることにより、カソード配線１９およびカソード電極１８と、基板１１やバッファ層１２との間の配線容量を低減することができるので、実施の形態１と同様の効果を得ることができる。
　次に、本発明の実施の形態９による窒化物半導体装置について説明する。図１５は、本発明の実施の形態９による窒化物半導体装置を製造するための半導体積層基板の構成を示す断面図である。すなわち、この実施の形態９における半導体積層基板１０においては、実施の形態１と同様に、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４、エッチング犠牲層９１、および半導体層９２が順次積層されて構成されている。
　第２半導体層としての電子供給層１４は、Ａｌ組成比が異なりバンドギャップが異なる少なくとも２種類のＩＩＩ族窒化物系化合物半導体を複数積層した超格子層から構成される。この実施の形態９において電子供給層１４は、たとえば平均Ａｌ組成比ＸのＡｌXＧａ1-XＮの擬似混晶構造を有する。擬似混晶構造は、少なくとも２種類の互いに異なる極大Ａｌ組成比ｘ１または極小Ａｌ組成比ｘ２の種々の値をとるＡｌ組成比ｘのＡｌxＧａ1-xＮ層１４－１～１４－ｎ（ｎ：自然数）が複数積層されたＡｌＧａＮ超格子層からなる。そして、電子供給層１４は、窒化物半導体装置の設計に応じて、少なくとも２層、好適には４層以上のＡｌxＧａ1-xＮ層１４－１～１４－ｎから構成される。すなわち、電子供給層１４の平均Ａｌ組成比Ｘと、ＡｌxＧａ1-xＮ層１４－１～１４－ｎの層数または２層を１組とした場合の組数とによって、２ＤＥＧ濃度Ｎｓを設計に基づく所望の濃度に制御する。なお、組数は０．５組単位である。そして、この実施の形態９においては、２ＤＥＧ濃度Ｎｓがたとえば１×１０13ｃｍ未満になるように、平均Ａｌ組成比Ｘと各ＡｌxＧａ1-xＮ層１４－１～１４－ｎの層数（ｎ）または組数（ｎ／２）とが調整される。ここで、ＡｌxＧａ1-xＮ層１４－１～１４－ｎの組数としては、４．５組以上の５～１０組程度、層数としては９層以上の１０～２０層程度が好ましい。なお、電子供給層１４を構成するそれぞれのＡｌxＧａ1-xＮ層１４－１～１４－ｎのＡｌ組成比ｘは、ＡｌおよびＧａを含むことから、少なくとも０＜ｘ＜１を満たす。
　また、各ＡｌxＧａ1-xＮ層１４－１～１４－ｎはいずれも、それらの内部に２ＤＥＧが発生しないように膜厚やＡｌ組成比を調整して構成するのが好ましい。また、電子供給層１４のバンドギャップは平均のバンドギャップであり、具体的には積層構造を構成する各ＡｌxＧａ1-xＮ層１４－１～１４－ｎの膜厚比によって重み付け（積分）をしたバンドギャップの値である。そして、電子供給層１４は、その平均バンドギャップが、電子走行層１３のバンドギャップよりも大きくなるように構成されている。これにより、電子走行層１３と電子供給層１４との界面に、２ＤＥＧ層ａが発生する。
　そして、具体的に電子供給層１４を構成するＡｌＧａＮ超格子層は、極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層と、極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層とが交互に配置されるように積層されている。なお、Ａｌx1Ｇａ1-x1Ｎ層は極大Ａｌ組成比ｘ１のＡｌＧａＮ層を指し、Ａｌx2Ｇａ1-x2Ｎ層は極小Ａｌ組成比ｘ２のＡｌＧａＮ層を指す。
　また、ＡｌＧａＮ超格子層のＡｌ組成比は、深さ方向（積層方向）に沿って連続的に、たとえば三角波状や正弦波状に増減変化している。図１６は、電子供給層１４を構成する各ＡｌxＧａ1-xＮ層における、Ａｌ組成比ｘ（縦軸）と深さ方向に沿った膜厚ｄ（横軸）との関係を示すグラフである。なお、グラフの左側がエッチング犠牲層９１または半導体層９２側、右側が電子走行層１３側である。また、図１６中、実線がこの実施の形態９による各擬似混晶構造の電子供給層１４におけるＡｌ組成比のグラフを示し、下部の数字は図１５中の対応する符号を示す。また、図１６中、点線が電子供給層１４を従来技術によるＡｌＮ／ＧａＮ超格子層とした場合におけるＡｌ組成比のグラフを示し、下部の数字は図１５中の対応する符号を示す。そして、これらの実施の形態９および従来の電子供給層１４のいずれにおいても、平均Ａｌ組成比Ｘは同じである。
　図１６に示すように、この実施の形態９による電子供給層１４のＡｌ組成比は、深さ方向に沿って連続的に増減を繰り返している。具体的には、第１窒化物半導体層としてのＡｌx1Ｇａ1-x1Ｎ層１４－１において深さ方向とは逆向きの方向である積層方向に沿って山状に増加して、平均Ａｌ組成比Ｘより高い極大Ａｌ組成比ｘ１の極大を経て減少する。また、その上層の第２窒化物半導体層としてのＡｌx2Ｇａ1-x2Ｎ層１４－２において、積層方向に沿って連続的に谷状に減少し、平均Ａｌ組成比Ｘより低い極小Ａｌ組成比ｘ２の極小を経て増加する。そして、これらの増減が繰り返されて、Ａｌ組成比ｘが、Ａｌx1Ｇａ1-x1Ｎ層１４－１からＡｌx1Ｇａ1-x1Ｎ層１４－ｎまで連続的に増減する。そして、これらのＡｌx1Ｇａ1-x1Ｎ層１４－１からＡｌx1Ｇａ1-x1Ｎ層１４－ｎまで積層されて、電子供給層１４が構成されている。
　また、これらのＡｌxＧａ1-xＮ層１４－１～１４－ｎにおけるＡｌ組成比ｘは、平均Ａｌ組成比Ｘを挟んで極大のＡｌ組成比ｘ１と極小のＡｌ組成比ｘ２との間で交互に増減している。ここで、電子供給層１４の深さ方向に沿って、Ａｌ組成比ｘが極大から極小になる平均の減少率の絶対値は、Ａｌ組成比ｘが極小から極大になる場合の平均の増加率の絶対値よりも小さくするのが好ましい。換言すると、電子供給層１４の積層方向に沿って、Ａｌ組成比ｘが極小から極大になる場合の平均の増加率の絶対値は、極大から極小になる場合の平均の減少率の絶対値よりも小さくするのが好ましい。
　また、図１６においては、極大Ａｌ組成比ｘ１を、第１窒化物半導体層としての各Ａｌx1Ｇａ1-x1Ｎ層１４－１,１４－３，…，１４－ｎにおいて、同じＡｌ組成比にしているが、これらの極大Ａｌ組成比ｘ１は各Ａｌx1Ｇａ1-x1Ｎ層１４－１,１４－３，…，１４－ｎにおける少なくとも一部、場合によっては各層ごとに相違するＡｌ組成比でも良い。同様に、極小Ａｌ組成比ｘ２を、第２窒化物半導体層としての各Ａｌx2Ｇａ1-x2Ｎ層１４－２，１４－４，…，１４－（ｎ－１）において、同じＡｌ組成比にしているが、これらの極小Ａｌ組成比ｘ２においても各Ａｌx2Ｇａ1-x2Ｎ層１４－２，１４－４，…，１４－（ｎ－１）における少なくとも一部、場合によっては各層ごとに相違するＡｌ組成比でも良い。さらに、図１６においては、電子供給層１４の深さ方向に沿ったＡｌ組成比の増減形状を、増減が急峻な矩形状（図１６中点線）に比して増減が緩やかな、三角波形状としているが、同様に増減が緩やかな正弦波状や台形状とすることも可能である。
　ここで、図１６に示すように、第１窒化物半導体層としてのＡｌx1Ｇａ1-x1Ｎ層１４－３，…，１４－ｎは、電子供給層１４の深さ方向とは逆向きの方向（積層の向き）に沿って、Ａｌ組成比ｘの極小から極大に至るまでの厚さ分の中間値の位置から、極大を含み、極大から次の極小に至るまでの厚さ分の中間値の位置までの領域を指す。また、第２窒化物半導体層としてのＡｌx2Ｇａ1-x2Ｎ層１４－２，１４－４，…，１４－（ｎ－１）は、電子供給層１４の積層の向きに沿って、Ａｌ組成比ｘの極大から極小に至るまでの厚さ分の中間値の位置から、極小を含み、極小から次の極大に至るまでの厚さ分の中間値の位置までの領域を指す。ただし、もっとも電子走行層１３側に位置する、第１窒化物半導体層の１つであるＡｌx1Ｇａ1-x1Ｎ層１４－１は、下層の電子走行層１３との境界の位置から極大値を挟んで、次の中間値の位置までの領域を指すものとする。
　さて、極大Ａｌ組成比ｘ１が大きいと、極大となる部分で電子の波動関数がしみ出しにくくなって電子走行層１３における２ＤＥＧ濃度Ｎｓを増加できる反面、コンタクト抵抗が増加する。そこで、２ＤＥＧ濃度Ｎｓの増加およびコンタクト抵抗の低減を考慮すると、極大Ａｌ組成比ｘ１は、電子供給層１４の平均Ａｌ組成比Ｘに対して、０．０３以上０．３未満の範囲内、好適には０．０６以上０．２５未満の範囲内、より好適には０．１以上０．２未満の範囲内で高くするのが望ましい。すなわち、以下の（１）式が成立するのが望ましい。
　Ｘ＋０．０３≦ｘ１＜Ｘ＋０．３……（１）
　また、極大Ａｌ組成比ｘ１が、各Ａｌx1Ｇａ1-x1Ｎ層１４－１,１４－３，…，１４－ｎにおける少なくとも一部、場合によって各層ごとで相違する場合には、それぞれの層における極大Ａｌ組成比ｘ１１，ｘ１３，…，ｘ１ｎに対して、極大Ａｌ組成比ｘ１に代表された（１）式が成立するのが望ましい。すなわち、Ａｌx11Ｇａ1-x11Ｎ層１４－１，Ａｌx13Ｇａ1-x13Ｎ層１４－３，…，Ａｌx1nＧａ1-x1nＮ層１４－ｎにおいて、以下の（１－１）式が成立するのが望ましい。
　Ｘ＋０．０３≦ｘ１１，ｘ１３，…，ｘ１ｎ＜Ｘ＋０．３……（１－１）
　さらに、極小Ａｌ組成比ｘ２が小さいと、所望の２ＤＥＧ濃度Ｎｓを確保するために平均Ａｌ組成比Ｘを所定の組成比以上に確保するために、極大Ａｌ組成比ｘ１を大きくする必要が生じる。この点を考慮すると、極小Ａｌ組成比ｘ２は、電子供給層１４の平均Ａｌ組成比Ｘに対して、０．０３以上０．２未満の範囲内、好適には０．０６以上０．１８未満の範囲内、より好適には０．１以上０．１５未満の範囲内で低くするのが望ましい。すなわち、以下の（２）式が成立するのが望ましい。
　Ｘ－０．２＜ｘ２≦Ｘ－０．０３……（２）
　また、極小Ａｌ組成比ｘ２が、各Ａｌx2Ｇａ1-x2Ｎ層１４－２，１４－４，…，１４－（ｎ－１）における少なくとも一部、場合によっては各層ごとで相違する場合には、それぞれの層における極小Ａｌ組成比ｘ２２，ｘ２４，…ｘ２（ｎ－１）に対して、極小Ａｌ組成比ｘ２に代表された（２）式が成立するのが望ましい。すなわち、Ａｌx22Ｇａ1-x22Ｎ層１４－２，Ａｌx24Ｇａ1-x24Ｎ層１４－４，…，Ａｌx2(n-1)Ｇａ1-x2(n-1)Ｎ層１４－（ｎ－１）において、以下の（２－１）式が成立するのが望ましい。
　Ｘ－０．２≦ｘ２２，ｘ２４，…，ｘ２（ｎ－１）＜Ｘ－０．０３……（２－１）
　以上のように、Ａｌ組成比ｘが積層方向や深さ方向に沿って三角波状または正弦波状に連続的に増減するようにＡｌＧａＮ層を積層させて電子供給層１４を構成することにより、電子走行層１３側からエッチング犠牲層９１や半導体層９２の側に向かって２ＤＥＧの波動関数を電子供給層１４の表面側にしみ出しやすくできる。これにより、このような電子供給層１４を有する窒化物半導体装置におけるコンタクト抵抗を低減できて、良好なオーミックコンタクトを得ることができる。さらに、Ａｌ組成比ｘ１（ｘ１１～ｘ１ｎ），ｘ２（ｘ２２～ｘ２（ｎ－１））は、０＜ｘ２＜Ｘ＜ｘ１≦１であり、電子供給層１４における２ＤＥＧの波動関数のしみ出しやすさを考慮すると、極大Ａｌ組成比ｘ１（ｘ１１～ｘ１ｎ）は、比較的低い範囲である２０％以上６０％未満（０．２≦ｘ１＜０．６）が好ましく、好適には２０％以上５０％以下（０．２≦ｘ１≦０．５）、より好適には２０％以上４０％以下（０．２≦ｘ１≦０．４）である。また、所望の２ＤＥＧ濃度Ｎｓを得ることができる平均Ａｌ組成比Ｘを確保する観点から、極小Ａｌ組成比ｘ２（ｘ２２～ｘ２（ｎ－１））は、０％より大きく２０％未満（０＜ｘ２＜０．２）が好ましく、好適には５％より大きく２０％未満（０．０５＜ｘ２＜０．２０）、より好適には１０％以上２０％未満（０．１０≦ｘ１＜０．２０）である。ここで、所望の２ＤＥＧ濃度Ｎｓとなるように、電子供給層１４における平均Ａｌ組成比Ｘを設定することを考慮する。たとえば、極小Ａｌ組成比ｘ２を０に減少させると、電子供給層１４に擬似混晶構造を採用した場合、平均Ａｌ組成比Ｘを電子移動度が大きくなる１５％程度にするには、極大Ａｌ組成比ｘ１を増加させる必要がある。他方、極大Ａｌ組成比ｘ１を増加させると、２ＤＥＧ層ａの電子の波動関数がしみ出しにくくなってコンタクト抵抗が増加するので好ましくない。さらに、これらのＡｌＧａＮ層、とりわけ５０％を超える高いＡｌ組成を有するＡｌＧａＮ層をたとえばＭＯＣＶＤ法によって結晶成長させる際に、良好な結晶品質を確保するのは困難である。このような観点からも、極大Ａｌ組成比ｘ１および極小Ａｌ組成比ｘ２は、上述した範囲に設定するのが好ましい。
　また、電子供給層１４の平均Ａｌ組成比Ｘは、０＜Ｘ＜１を前提として、電子走行層１３との界面での２ＤＥＧ層ａにおいて所望の２ＤＥＧ濃度を得ることを考慮して決定される。具体的に電子供給層１４の平均Ａｌ組成比Ｘは、１０％以上４０％以下（０．１≦Ｘ≦０．４）、好適には１５％以上３５％以下（０．１５≦Ｘ≦０．３５）、より好適には２０％以上３０％以下（０．２≦Ｘ≦０．３）である。また、ＡｌxＧａ1-xＮ超格子層におけるシート抵抗の観点、さらにひずみに対して自由に積層できる格子緩和の観点からも、電子供給層１４の平均Ａｌ組成比Ｘは上述した範囲が好ましい。
　また、電子供給層１４を構成するＡｌＧａＮ層のうち、極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層および極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層１４－ｉの膜厚ｄｉ（ｉ＝１，２，３，…，ｎ）としては、層状になる最低膜厚である２原子層以上、さらには、所望の平均Ａｌ組成比によって２ＤＥＧ層ａの電子の波動関数をしみ出させる必要がある観点から、具体的にはたとえば０．５ｎｍ以上４．０ｎｍ以下、好適には０．５ｎｍ以上３．５ｎｍ以下、より好適には０．５ｎｍ以上３．０ｎｍ以下とし、この実施の形態９においては、たとえばそれぞれ１．５ｎｍ程度にする。また、各ＡｌxＧａ1-xＮ層１４－ｉの膜厚ｄｉは、ミスフィット転位を生じさせないために臨界膜厚以下にするのが好ましい。ＡｌxＧａ1-xＮ層の臨界膜厚は、具体的には、ＧａＮ層の格子定数に対してＡｌ組成比ｘが０．６の場合に５ｎｍ程度、Ａｌ組成比ｘが０．１の場合に１００ｎｍ程度である。なお、臨界膜厚は、積層構造において隣接する層に応じて異なる膜厚になることから、必ずしもこれらの膜厚に限定されない。そして、上述の条件に基づいて、各ＡｌxＧａ1-xＮ層１４－１～１４－ｎの膜厚、ならびに層数（ｎ）および組数（ｎ／２）は、２ＤＥＧ層ａの２ＤＥＧ濃度Ｎｓの設定濃度や窒化物半導体装置の設計に応じて適宜最適な値が選択される。
　また、電子供給層１４の膜厚の下限としては、電子供給層１４を極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層と極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層とが１組積層されたＡｌx1Ｇａ1-x1Ｎ／Ａｌx2Ｇａ1-x2Ｎ超格子層から構成することを考慮すると、２ｎｍ以上にするのが好ましく、２ＤＥＧ層ａの２ＤＥＧ濃度Ｎｓを増加させることを考慮すると、好適には５ｎｍ以上、より好適には１０ｎｍ以上が好ましい。また、電子供給層１４の膜厚の上限としては、ミスフィット転位が生じない臨界膜厚以下が好ましく、オーミック接触の限界を考慮すると、１００ｎｍ以下、好適には５０ｎｍ以下、より好適には３０ｎｍ以下が好ましい。
　また、図１５に示すエッチング犠牲層９１は、平均Ａｌ組成比ＹのＡｌYＧａ1-YＮ層（０＜Ｙ＜１）からなる。ここで、エッチング犠牲層９１の平均Ａｌ組成比Ｙは、電子供給層１４の平均Ａｌ組成比Ｘより大きい（Ｘ＜Ｙ）。これは、ＡｌyＧａ1-yＮ層上に設けられた半導体層９２がたとえばＧａＮ層などのＡｌ組成比が０または極めて小さい材料からなる場合、ＧａＮ層とのエッチングレートがＡｌＧａＮ層の約１００倍程度と極めて大きく、ＡｌＧａＮ層がＧａＮ層に対するエッチングストップとして極めて有効に作用するためである。また、詳細は後述するが、エッチング犠牲層９１を構成するＡｌＧａＮの局所的なＡｌ組成比ｙは、電子供給層１４を構成するＡｌＧａＮ層における極大Ａｌ組成比ｘ１以下、極小Ａｌ組成比ｘ２以上になるように構成される。その上で、局所的なＡｌ組成比ｙは、エッチング犠牲層９１の電子供給層１４側から半導体層９２側に向かう積層方向に沿って、谷状のプロファイルを描くように順次減少増加するように構成されている。
　また、エッチング犠牲層９１は、その局所的なＡｌ組成比ｙがエッチング犠牲層９１の表面近傍から半導体層９２内に向かって、なだらかに減少するように構成されている。このようにＡｌＧａＮ層からなるエッチング犠牲層９１からＧａＮ層からなる半導体層９２に向かって、局所的なＡｌ組成比ｙを連続的または段階的に変化させることにより、半導体層９２のエッチング時において、エッチングがエッチング犠牲層９１に到達した時点からエッチング速度が連続的または段階的に変化する。そのため、半導体層９２のエッチングにおいて、エッチング犠牲層９１へのオーバーエッチング時におけるエッチング速度が制御できる。これにより、エッチングが電子供給層１４にまで到達することなく、エッチング犠牲層９１においてエッチングを制御性良く止めることが可能になる。また、エッチング犠牲層９１を設けることによって、エッチング時に、電子供給層１４における比較的高いＡｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層が最表面に露出するのを防止できる。そのため、電子供給層１４の表面酸化などによって、オン電圧やコンタクト抵抗が増加したり電流コラプスが悪化したりすることを防止できる。
　ここで、エッチング犠牲層９１の膜厚は、オーバーエッチング時におけるエッチング速度を制御することによって、その上層に形成される半導体層９２のエッチングを精密に制御できる膜厚以上にするのが好ましく、具体的には、たとえば１ｎｍ以上が好ましい。また、エッチング犠牲層９１の膜厚は、内部に発生する２ＤＥＧの２ＤＥＧ濃度Ｎｓを、窒化物半導体装置に対する影響が無視できる程度に低くするために、１２ｎｍ以下にするのが好ましい。したがって、エッチング犠牲層９１の膜厚は、１ｎｍ以上１２ｎｍ以下、この実施の形態９においては、たとえば４ｎｍ程度とする。
　また、半導体積層基板１０から製造する窒化物半導体装置の構造に応じて、エッチング犠牲層９１または電子供給層１４の上層には、第３半導体層としての半導体層９２が設けられる。半導体層９２は、電子走行層１３に生じる２ＤＥＧ層ａの２ＤＥＧ濃度Ｎｓを少なくとも２水準で変化させるために、電子供給層１４の平均バンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはＡｌ組成比ｚのＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなる。また、この半導体層９２の膜厚は、２０ｎｍ以上２００ｎｍ以下、好適には、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる２０ｎｍ以上１００ｎｍ以下、より好適には、膜厚のばらつきによる２ＤＥＧ濃度のばらつきを受けにくくなる２５ｎｍ以上８０ｎｍ以下である。ここで、この実施の形態９において半導体層９２は、たとえば膜厚が３０ｎｍのＧａＮ層からなる。
　そして、上述した電子走行層１３、電子供給層１４、エッチング犠牲層９１、および半導体層９２により、この実施の形態９における半導体積層体が構成される。なお、半導体積層基板１０から製造される窒化物半導体装置の構成によって、半導体積層体を電子走行層１３および電子供給層１４から構成しても良い。また、エッチング犠牲層９１を設けることなく、電子供給層１４の最上層をエッチング犠牲層として用いる場合には、電子走行層１３、電子供給層１４、および半導体層９２により半導体積層体を構成しても良い。以上により、上述した実施の形態１～８における窒化物半導体装置を製造するための、実施の形態９による半導体積層基板１０が構成されている。
　すなわち、電子走行層１３、電子供給層１４、エッチング犠牲層９１、および半導体層９２のうちの少なくとも一部の半導体層の上に第１電極としてのアノード電極１６やソース電極５６が設けられている。また、電子走行層１３、電子供給層１４、エッチング犠牲層９１、および半導体層９２のうちの少なくとも一部の半導体層の上に、アノード電極１６やソース電極５６と離間した、第２電極としてのカソード電極１８やドレイン電極５４が設けられている。アノード電極１６やソース電極５６の上層にはそれぞれ、第１配線としてのアノード配線１７やソース配線５７が設けられている。カソード電極１８やドレイン電極５４の上層にはそれぞれ、第２配線としてのカソード配線１９やドレイン配線５５が設けられている。そして、第１電極および第２電極の少なくとも一方の電極であって半導体積層体と電気的に接合した部分以外の電極の部分の下層に、低誘電率領域が設けられている。なお、低誘電率領域は、半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分から構成される。これにより、実施の形態９による半導体積層基板１０を用いた実施の形態１～８による窒化物半導体装置が構成される。
　次に、この実施の形態９による半導体積層基板１０の製造方法について説明する。図１７は、この実施の形態９における半導体積層基板１０の基板１１およびバッファ層１２上に、ＭＯＣＶＤ法により各層を成長させる際の供給ガスのシーケンスチャートである。なお、図１７において、「ＲＵＮ」および「ＶＥＮＴ」はそれぞれ、ＭＯＣＶＤ装置の反応炉（ＭＯＣＶＤ反応炉）へのガスの供給状態および供給停止状態（排気状態）を示す。
　図１５および図１７に示すように、この実施の形態９における半導体積層基板１０の製造方法においては、まず、バッファ層１２を有する基板１１を設置したＭＯＣＶＤ反応炉（図示せず）内に、たとえばＩＩＩ族ガスとしてのトリメチルガリウム（ＴＭＧａ）と、Ｖ族ガスとしてのアンモニア（ＮＨ3）と、キャリアガスとしての水素（Ｈ2）および窒素（Ｎ2）とをそれぞれ供給する。これにより、バッファ層１２上にＧａＮを成長させてｕ－ＧａＮ層からなる電子走行層１３を形成する。ここで、ｕ－ＧａＮからなる電子走行層１３の成長条件の一例を挙げると、不純物濃度を低下させる点を考慮して、雰囲気圧力を比較的高圧の２００Ｔｏｒｒ（２６．７ｋＰａ）とし、ＩＩＩ族元素（Ｇａ）に対するＶ族元素（Ｎ）のモル比（Ｖ／ＩＩＩモル比）を１００００程度、キャリアガスのＨ2ガスの流量をたとえば８５Ｌ／ｍｉｎ程度にする。
　続けて、ＭＯＣＶＤ反応炉への、ＮＨ3、Ｈ2およびＮ2の供給を継続しつつＴＭＧａの供給を停止する。なお、ＮＨ3、Ｈ2、およびＮ2は、ＭＯＣＶＤ反応炉内に基板１１を設置している間、中断することなく常時供給される。そして、所定時間Ｔ0の間に、ＭＯＣＶＤ装置における所定の操作によって成長条件を変更し、続けてＭＯＣＶＤ反応炉内を安定化させる。ここで、この実施の形態９においては、成長条件の変更をたとえば１２０秒間、安定化をたとえば６０秒間行った後、さらにたとえば６秒間程度の中断時間を設ける。すなわち、この実施の形態９において所定時間Ｔ0は、たとえば１８６秒間程度（約３分間）である。
　その後、ＴＭＧａのＭＯＣＶＤ反応炉への供給を停止した状態で、ＭＯＣＶＤ反応炉に、たとえばＩＩＩ族ガスとしてのトリメチルアルミニウム（ＴＭＡｌ）を供給する。これにより、電子走行層１３上にＡｌxＧａ1-xＮ層１４－１を成長させる。ここで、上述した所定時間Ｔ0の間においては、ＭＯＣＶＤ反応炉にＮ2およびＮＨ3に加えてＨ2が供給されている。そのため、成長させた電子走行層１３を構成するｕ－ＧａＮ層の表面は、所定時間Ｔ0の間エッチングされる。このとき、ｕ－ＧａＮ層のエッチング表面においては、窒素（Ｎ）が脱離する一方でＧａが残留する。他方、ＡｌＮの共有結合エネルギーはＧａＮの共有結合エネルギーより大きい。これにより、ＭＯＣＶＤ反応炉にＴＭＡｌを供給すると、ＧａがＡｌと置換して、電子走行層１３上にＡｌＮ優位の結晶成長が行われ、Ａｌ組成比ｘが比較的高いＡｌＧａＮ変成層からなるＡｌxＧａ1-xＮ層１４－１が成長される。
　続けて、ＭＯＣＶＤ反応炉への、ＮＨ3、Ｈ2、およびＮ2の供給を継続しつつ、ＴＭＡｌの供給を停止する。そして、中断時間ｔとしてたとえば６秒間、成長ガスのＭＯＣＶＤ反応炉への供給を中断することで結晶成長を中断させる。この中断の間、ＭＯＣＶＤ反応炉内においては、Ｎ2およびＮＨ3に加えてＨ2が供給されている。そのため、成長させたＡｌxＧａ1-xＮ層１４－１の表面は、中断時間ｔの間エッチングされる。このとき、ＡｌxＧａ1-xＮ層１４－１のエッチング表面においては、Ｎが脱離する一方でＡｌおよびＧａが残留する。
　続けて、ＭＯＣＶＤ反応炉へのＴＭＡｌの供給を停止した状態でＴＭＧａを供給する。ここで、同じ温度条件下においてはＧａの蒸気圧に比してＡｌの蒸気圧が低いため、Ａｌ原子に比してＧａ原子が脱離しやすい。そのため、ＡｌxＧａ1-xＮ層１４－１のエッチング表面には主にＡｌが残留している。この残留したＡｌは、ＴＭＧａおよびＮによって成長されるＧａＮと結合する。また、上述と同様の理由からＧａがＡｌと置換する。これによって、ＡｌxＧａ1-xＮ層１４－１上にＧａＮ優位の結晶成長が行われ、Ａｌ組成比ｘが比較的低いＡｌＧａＮ変成層からなるＡｌxＧａ1-xＮ層１４－２が成長される。
　その後、ＭＯＣＶＤ反応炉への、ＮＨ3、Ｈ2、およびＮ2の供給を継続しつつ、ＴＭＧａの供給を停止する。具体的には成長ガス（ＴＭＧａ）の供給を、たとえば６秒間程度の中断時間ｔの間、中断して、結晶成長を中断させる。この結晶成長の中断の間、ＭＯＣＶＤ反応炉内においては、Ｎ2およびＮＨ3に加えてＨ2が供給されている。そのため、成長されたＡｌxＧａ1-xＮ層１４－２の表面は、中断時間ｔの間にエッチングされる。このとき、ＡｌxＧａ1-xＮ層１４－２のエッチングされた表面においては、Ｎが脱離する一方でＡｌおよびＧａが残留する。
　そして、中断時間ｔが経過した後、ＭＯＣＶＤ反応炉への、ＴＭＧａの供給を停止した状態でＴＭＡｌを供給する。これにより、Ａｌ組成比ｘが比較的低いＡｌxＧａ1-xＮ層１４－２上にＡｌＮ優位の結晶成長が行われる。そして、上述したＡｌxＧａ1-xＮ層１４－１の成長と同様にして、Ａｌ組成比ｘが比較的高いＡｌＧａＮ変成層からなるＡｌxＧａ1-xＮ層１４－３を成長させる。その後、ＭＯＣＶＤ反応炉内へのＴＭＡｌの供給を停止する。
　以上のＴＭＡｌの供給および中断、ならびにＴＭＧａの供給および中断を、所望とするＡｌxＧａ1-xＮ層１４－１～１４－ｎを形成するまで順次交互に繰り返し行う。そして、ＡｌxＧａ1-xＮ層１４－ｎを成長させてから中断時間ｔだけ結晶成長を中断した後、ＭＯＣＶＤ反応炉へのＴＭＡｌの供給を停止させた状態でＴＭＧａを供給する。これにより、ＡｌxＧａ1-xＮ層１４－ｎ上にＡｌ組成比ｘが比較的低いＡｌxＧａ1-xＮ層（図示せず）が成長される。以上のように、中断時間ｔを挟んで結晶成長を交互に繰り返すことによって、電子走行層１３上に擬似混晶構造のＡｌＧａＮ超格子層からなる電子供給層１４が形成される。
　ここで、これらのＡｌxＧａ1-xＮ層１４－１～１４－ｎの成長条件の一例を挙げる。すなわち、ＴＭＡｌの流量をたとえば２００μｍｏｌ／ｍｉｎとし、ＴＭＧａの流量をたとえば１６０μｍｏｌ／ｍｉｎとする。また、ＴＭＡｌの供給時におけるＶ／ＩＩＩモル比をたとえば８０００、ＴＭＧａの供給時におけるＶ／ＩＩＩモル比をたとえば１００００とする。さらに、ＮＨ3の流量をたとえば３５Ｌ／ｍｉｎ、Ｈ2ガスの流量をたとえば５０Ｌ／ｍｉｎ、Ｎ2ガスの流量をたとえば１５Ｌ／ｍｉｎとする。
　また、ＭＯＣＶＤ反応炉内の雰囲気条件の一例を挙げる。すなわち、成長温度を９６０℃以上１０６０℃以下のたとえば１０２０℃とする。また、ＴＭＡｌとＮＨ3との気相反応を抑制するために、雰囲気圧力を低めに設定して、３０Ｔｏｒｒ（４．０ｋＰａ）以上２００Ｔｏｒｒ（２６．７ｋＰａ）以下のたとえば５０Ｔｏｒｒ（６．６７ｋＰａ）とする。このような条件において、ＴＭＡｌを供給して成長させる場合における成長速度は７ｎｍ／ｍｉｎ程度であり、ＴＭＧａを供給して成長させる場合における成長速度は３ｎｍ／ｍｉｎ程度である。そして、これらの成長速度と、各ＡｌxＧａ1-xＮ層１４－１～１４－ｎにおけるそれぞれの所望の膜厚とから、ＴＭＡｌやＴＭＧａの供給時間が算出されて結晶成長時に適用される。なお、Ａｌ組成比を変化させる場合には、ＮＨ3流量を固定してＴＭＡｌまたはＴＭＧａの流量を変化させる。これによって、ＡｌxＧａ1-xＮ層１４－１～１４－ｎにおけるそれぞれのＡｌ組成比が、所望の比率に制御できる。
　次に、ＭＯＣＶＤ反応炉への、ＮＨ3、Ｈ2およびＮ2の供給を継続しつつ、ＴＭＧａの供給を中断する。そして、所定時間Ｔ1の間に、ＴＭＧａの供給の中断、ＭＯＣＶＤ装置におけるエッチング犠牲層９１の成長条件への変更、およびＭＯＣＶＤ装置の安定化を順次行う。ここで、この実施の形態９においては、中断をたとえば６秒間、成長条件の変更をたとえば１２０秒間、安定化をたとえば６０秒間行う。すなわち、この実施の形態９において所定時間Ｔ1は、たとえば１８６秒間程度である。この所定時間Ｔ1の間においても、ＭＯＣＶＤ反応炉にはＮＨ3、Ｈ2、およびＮ2が供給されている。そのため、この所定時間Ｔ1の間に、ＡｌxＧａ1-xＮ層１４－ｎ上に形成された最上層のＡｌxＧａ1-xＮ層はエッチング除去される。
　そして、所定時間Ｔ1の経過後、ＭＯＣＶＤ反応炉内にＴＭＧａおよびＴＭＡｌを供給する。これにより、電子供給層１４上にエッチング犠牲層９１を形成する。ここで、エッチング犠牲層９１の成長条件の一例を挙げる。すなわち、成長温度を９６０～１０６０℃のたとえば１０２０℃とし、圧力を３０～２００Ｔｏｒｒのたとえば６０Ｔｏｒｒとする。また、Ｖ／ＩＩＩモル比を、ＴＭＡｌにおいて８０００程度、ＴＭＧａにおいて１００００程度とする。さらに、それぞれのガスの流量の一例を挙げると、ＴＭＧａの流量をたとえば１６０μｍｏｌ／ｍｉｎ、ＴＭＡｌの流量をたとえば２００μｍｏｌ／ｍｉｎとする。そして、ＮＨ3の流量をたとえば３５Ｌ／ｍｉｎ、キャリアガスとしてのＨ2の流量をたとえば５０Ｌ／ｍｉｎ、Ｎ2の流量をたとえば１５Ｌ／ｍｉｎとする。エッチング犠牲層９１が所望の膜厚に形成された後、ＭＯＣＶＤ反応炉内へのＴＭＧａおよびＴＭＡｌの供給を停止する。
　次に、ＭＯＣＶＤ反応炉への、ＮＨ3、Ｈ2およびＮ2の供給を継続しつつ、ＴＭＧａおよびＴＭＡｌの供給を中断する。そして、所定時間Ｔ2の間に、ＭＯＣＶＤ装置における半導体層９２の成長条件への変更、およびＭＯＣＶＤ反応炉内の安定化を順次行う。ここで、この実施の形態９においては、成長条件の変更をたとえば１２０秒間、安定化をたとえば６０秒間とする。すなわち、この実施の形態９において所定時間Ｔ2は、たとえば１８０秒間程度である。このとき、エッチング犠牲層９１におけるＡｌＧａＮ層の表面がエッチングされてＧａが脱離し、表面にＡｌが残留した状態を作ることができる。
　そして、所定時間Ｔ2の経過後、ＭＯＣＶＤ反応炉内にＴＭＧａを供給することによって、エッチング犠牲層９１上に半導体層９２を形成する。これにより、そのエッチング犠牲層９１における局所的なＡｌ組成比ｙを、エッチング犠牲層９１の表面近傍から半導体層９２内に向かって、なだらかに減少させることができる。ここで、半導体層９２の成長条件の一例を挙げると、Ｖ／ＩＩＩモル比についてはやや高い２００００程度にする点以外は、上述した電子走行層１３の成長条件とほぼ同様である。
　以上により、図１５に示す半導体積層基板１０が形成される。そして、以上のようにして製造された半導体積層基板１０に対して、３次元アトムプローブ（３ＤＡＰ）法を用いて積層構造を分析した結果を図１８および図１９に示す。図１８は、図１５に示す半導体積層基板１０において、Ａｌ、Ｇａ、およびＮの合計の組成比率を１００％とし、Ｎの含有率を５０％として、Ａｌ、Ｇａ、およびＮの組成比を、深さ方向に沿って分析したグラフである。図１９は、ＩＩＩ族元素（Ａｌ、Ｇａ）とＶ族元素（Ｎ）とを同じ比率にした場合における図１５に示す半導体積層基板１０の深さ方向に沿ったＡｌ組成比ｘ（％）（図１９中、ＩＩＩ族Ａｌ組成比（％））の分析結果であり、グラフの上部の数値は図１５中で示す符号に対応している。
　図１８および図１９から、電子供給層１４における各ＡｌＧａＮ層が、極大Ａｌ組成比ｘ１のＡｌＧａＮ層と極小Ａｌ組成比ｘ２のＡｌＧａＮ層とで交互に積層されていることが分かる。また、平均Ａｌ組成比Ｘが２４％（Ｘ＝０．２４）程度であるのに対して、極大Ａｌ組成比ｘ１が２７％から３５％程度（０．２７≦ｘ１≦０．３５）であり、極小Ａｌ組成比ｘ２が１５％から１８％程度（０．１５≦ｘ２≦０．１８）であることが分かる。また、本発明者が、この半導体積層基板１０を用いてＳＢＤ製造工程を実施し、ＴＬＭ法によってオーミック電極の部分におけるオーミック接触の特性を測定したところ、接触抵抗値が５×１０-6Ω・ｃｍ2程度になることが確認され、コンタクト抵抗が極めて低い良好なオーミック接触を得られることが確認された。また、本発明者が、上述した半導体積層基板１０の製造方法に基づいて種々の半導体積層基板１０を製造し、３ＤＡＰ法により分析したところ、最大の極大Ａｌ組成比ｘ１を２０％以上６０％未満（０．２≦ｘ１＜０．６）とすることによって、最小の極小Ａｌ組成比ｘ２が０％より大きく２０％未満の（０＜ｘ２＜０．２）の、Ａｌ組成変化超格子構造の電子供給層１４を有する半導体積層基板１０を製造できることが確認された。
　また、図１９から、エッチング犠牲層９１を構成するＡｌyＧａ1-yＮ層の局所的なＡｌ組成比ｙは、電子供給層１４を構成するＡｌＧａＮ層における極大Ａｌ組成比ｘ１以下、極小Ａｌ組成比ｘ２以上になっていることが分かる。その上で、局所的なＡｌ組成比ｙは、エッチング犠牲層９１の電子供給層１４側から半導体層９２側に向かう積層方向に沿って、谷状のプロファイルを描くように順次減少増加し、エッチング犠牲層９１の表面近傍において最大となった位置から半導体層９２側に向かって、なだらかに減少していることが分かる。このエッチング犠牲層９１の表面近傍におけるＡｌ組成比ｙが局所的に最大ピークとなっている部分は、上述した製造方法において、エッチング犠牲層９１の成長後に所定時間Ｔ2の中断期間を設けたことによって生じたものと考えられる。このようにエッチング犠牲層９１から半導体層９２に向かってＡｌ組成比ｙが連続的または段階的に変化していることにより、半導体層９２のエッチング時において、エッチングがエッチング犠牲層９１の上面まで到達した時点から、エッチング速度がＡｌ組成比ｙに応じて連続的または段階的に変化する。これにより、エッチング犠牲層９１の表面をエッチングすることでエッチング速度が制御でき、エッチング犠牲層９１においてエッチングを制御性良く止めることが可能になる。
　次に、以上のようにして製造された半導体積層基板１０を用いて、実施の形態１におけるＳＢＤ１を製造する。すなわち、半導体層９２の成長後に、実施の形態１と同様に、カソードＣの形成領域の部分に、たとえばＮ、Ｈ、またはＡｒなどをイオン注入することにより、２ＤＥＧの発生を抑制するための２ＤＥＧ非発生領域１３ａ（図２参照）を形成する。続いて、エッチング犠牲層９１をエッチング犠牲として半導体層９２を選択的にエッチングすることにより、２次元電子ガス濃度制御層１５を形成する。ここで、半導体層９２のエッチングにおいて残存したエッチング犠牲層９１は、電子供給層１４の一部として機能する。次に、アノードＡの形成領域にリセス部１５ａを形成する。そして、実施の形態１と同様にして、絶縁膜２０の一部、誘電体層２１、およびコンタクト部２１ａを形成した後、カソード電極１８、階段状部分を有する絶縁膜２０の一部、アノード電極１６を形成する。次に、アノード電極１６上にアノード配線１７、およびカソード電極１８上にカソード配線１９をそれぞれ形成した後、絶縁膜２０の残部を形成する。以上の工程により、実施の形態１と同様のＳＢＤ１が製造される。なお、実施の形態２～８による窒化物半導体装置についても同様に、実施の形態９による半導体積層基板１０から製造することができる。
　以上説明した実施の形態９によれば、窒化物半導体装置における電子供給層１４を、平均Ａｌ組成比よりも大きい極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層と、平均Ａｌ組成比より小さい極小Ａｌ組成比ｘ２とのＡｌx2Ｇａ1-x2Ｎ層との、少なくとも２種類の互いに異なるＡｌＧａＮ層を複数層積層させていることにより、電子供給層１４の下層に設けられる電子走行層１３の電子供給層１４との界面側に２ＤＥＧを高濃度で発生させつつ、電子移動度を増加させてアクセス抵抗を低減できるとともに、２ＤＥＧ層における電子の波動関数をオーミック電極側にしみ出しやすくしてコンタクト抵抗も低減できるので、窒化物半導体装置におけるオン抵抗を低減することができる。そのため、電子走行層１３における２次元電子ガスにおいて高いキャリア密度（２ＤＥＧ濃度Ｎｓ）を維持しつつ、電子移動度を増加させてオン抵抗を低減し、定格電流が同じパワースイッチング用途の窒化物半導体装置を実現しようとした場合に、窒化物半導体装置における素子面積を約２０％程度低減することができるので、窒化物半導体装置の小型化および微細化を実現することができ、同一直径の半導体基板を用いて製造する場合において、半導体基板当たりに製品として取ることができるチップ数を増加できるので、製造コストを削減できる。そして、電子走行層１３における２次元電子ガスにおいて高いキャリア密度を維持しつつ、電子の移動度を増加させてオン抵抗を低減することが可能になる。
　次に、本発明の実施の形態１０による窒化物半導体装置について説明する。この実施の形態１０について説明するにあたり、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。
　まず、半導体装置の耐圧をより高くするために、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する素子において、ショットキー電極が、半導体層の表面に形成された絶縁体からなる表面保護膜上に乗り上げた階段形状を成し、フィールドプレート構造を形成しているものが知られている（非特許文献２参照）。
　さらに、特許文献６に記載された窒化物半導体装置は、電界効果トランジスタであって、フィールドプレート構造を多段状に形成する構成を有している。また、特許文献７に記載された電力用半導体装置は、ゲート電極部にフィールドプレート構造を設けたり、ソース電極部にフィールドプレート構造を設けたりすることによって、電界集中を緩和させる構成を有している。
　しかしながら、特許文献６に記載された電界効果トランジスタにおいては、フィールドプレート構造を多段状に形成することによって、電界集中部を分散させているのみである。そのため、この構成では、ゲート電極の部分全体における電界抑制の観点からは限界があるので、電流コラプスを十分に低下させることができず、耐圧も十分に確保できないという問題が残存している。また、特許文献７に記載された電力用半導体装置においては、電界強度を分散させる構成を有するのみで、２次元電子ガス（２ＤＥＧ）の濃度が一様であるため、ゲート電極の端部における電界強度が強いままであるという問題が残存している。そして、これらの問題は、アノード電極がフィールドプレート構造を有するショットキーバリアダイオード（ＳＢＤ）においても同様に残存する問題である。そこで、以下の実施の形態１０においては、高耐圧化、電流コラプスの低減、およびリーク電流の低減をより一層向上させることができる窒化物半導体装置を提供する。
　そこで、本発明者は種々実験および検討を行った。そして、本発明者は、非特許文献２に記載されたような従来のフィールドプレート構造を有するＳＢＤにおいて、２次元電子ガス濃度制御層のカソード電極側端部が、電界強度の極めて高い電界集中部になっていることを知見した。２次元電子ガス濃度制御層のカソード電極側端部に大きな電界が集中すると、２次元電子ガス濃度制御層に損傷が生じやすくなるため、耐圧の低下やリーク電流の増加などが生じて窒化物半導体装置の特性に悪影響を及ぼす。さらに、電流コラプスによるオン抵抗の増加によって、オン電流が減少するという問題も生じる。
　そこで、本発明者は、以上の点を考慮して改めて鋭意検討を行った。その結果、本発明者は、２次元電子ガス濃度制御層のカソード電極側端部を、フィールドプレート部の下方領域に位置させるのが好ましいことを想起するに至った。すなわち、アノード電極側からカソード電極側に向けて２ＤＥＧ濃度が増える変化点Ｐを、フィールドプレート部の下方領域に位置させるのが好ましいことを想起するに至った。
　また、本発明者の知見によれば、フィールドプレート部のカソード電極側の屈曲部や端部も電界集中部になりやすい。そこで、本発明者はさらに、電界集中を分散させる電界分散効果を得るためには、フィールドプレート部において隣り合う電界集中部の間に、２次元電子ガス濃度制御層により構成される２次元電子ガス濃度制御領域の電界集中部を位置させることを想到した。すなわち、本発明者は、アノード電極側からカソード電極側に向けて２ＤＥＧ濃度が増える変化点Ｐを、フィールドプレート部において隣り合う電界集中部の間に位置させることを想到した。この構成を実現するためには、２ＤＥＧ濃度のカソード電極側の変化点Ｐが、基板の主面に沿った直線距離で、フィールドプレート部のカソード電極側の端部から１μｍ以上、好適には２μｍ以上離れているのが好ましい。
　以上により、２次元電子ガス濃度制御領域において電界集中部を分散できるので、窒化物半導体装置において、リーク電流を低減させつつ、電流コラプスを抑制できるとともに、オン抵抗を低減できる。以下に説明する実施の形態１０は、以上の鋭意検討に基づいて案出されたものである。
　本発明の実施の形態１０による窒化物半導体装置について説明する。図２０は、実施の形態１０による半導体装置であるショットキーバリアダイオード（ＳＢＤ）１０１の模式的な断面図である。
　図２０に示すように、実施の形態１０によるＳＢＤ１０１においては、基板１１１の主面上に、バッファ層１１２を介して一部に２ＤＥＧ非発生領域１１３ａが形成された電子走行層１１３が設けられている。電子走行層１１３上には電子供給層１１４が設けられている。これらの電子走行層１１３および電子供給層１１４によって半導体積層体の一部が構成され、半導体積層体の内部における電子走行層１１３の電子供給層１１４との界面に２ＤＥＧ層ａが生じる。
　また、電子供給層１１４の表面上に、選択的に、２次元電子ガス濃度制御層１１５が設けられている。２次元電子ガス濃度制御層１１５上には、アノード電極１１６が乗り上げて設けられ、アノード電極１１６上にアノード配線１１７が設けられている。アノード電極１１６およびアノード配線１１７によって、ＳＢＤ１０１のアノードＡが構成される。
　また、電子供給層１１４上に選択的にカソード電極１１８が設けられ、カソード電極１１８上にはカソード配線１１９が設けられている。カソード電極１１８およびカソード配線１１９によって、ＳＢＤ１０１のカソードＣが構成される。また、電子供給層１１４上のカソード電極１１８との間における、基板１１１の主面に沿ったカソード電極１１８の内側、かつ２ＤＥＧ非発生領域１１３ａを覆う領域に、低誘電率領域としての誘電体層１１８ａが設けられている。
　基板１１１およびバッファ層１１２はそれぞれ、実施の形態１における基板１１およびバッファ層１２と同様の構造を有する。そして、基板１１１およびバッファ層１１２から基体が構成されている。
　また、電子走行層１１３、電子供給層１１４、および２次元電子ガス濃度制御層１１５もそれぞれ、実施の形態１における電子走行層１３、電子供給層１４、および２次元電子ガス濃度制御層１５と同様の構成を有する。そして、この実施の形態１０においては、電子走行層１１３、電子供給層１１４、および２次元電子ガス濃度制御層１１５によって半導体積層体が構成される。なお、半導体積層体は、さらに他のＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）からなる半導体層を適宜必要な部分に設けて構成しても良い。
　また、２次元電子ガス濃度制御層１１５により半導体積層体の内部の２ＤＥＧの２ＤＥＧ濃度が変化される。これにより、半導体積層体には、２次元電子ガス濃度制御層１１５の下方領域において２ＤＥＧ濃度が低い２ＤＥＧ層ａ-と、この２ＤＥＧ層ａ-からカソード電極１１８に向かって２ＤＥＧ濃度の変化点Ｐ1を挟んで高濃度の２ＤＥＧ層ａとが２水準で生じる。このような２ＤＥＧ濃度を低濃度化させる領域、ここでは半導体積層体における２ＤＥＧ層ａ-が２次元電子ガス濃度制御領域となる。すなわち、この実施の形態１０においては、２次元電子ガス濃度制御層１１５によって電子走行層１１３における２次元電子ガス濃度制御領域が規定される。そして、実施の形態１と同様の理由から、２次元電子ガス濃度制御領域内の２ＤＥＧ濃度は、７×１０12ｃｍ-2未満にするのが好ましく、２次元電子ガス濃度制御領域以外の２ＤＥＧ濃度は、７×１０12ｃｍ-2以上にするのが好ましい。また、図２０中の中央のグラフにおいて太実線で示すように、２次元電子ガス濃度制御層１１５を単独で設けた場合には、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部、すなわち変化点Ｐ1の電子供給層１１４表面に沿った位置近傍（２次元電子ガス濃度制御層端ＤFP）が電界集中部となり、この部分で電界強度が極大となる。
　また、第１電極としてのアノード電極１１６は、たとえばＮｉ／Ａｕの積層構造を有する。これにより、アノード電極１１６は、電子供給層１１４を介して電子走行層１１３に発生した２ＤＥＧ層ａとショットキー接触する。なお、アノード電極１１６は、実施の形態１と同様に、電子供給層１１４におけるアノード電極１１６の形成領域をリセスエッチングによって除去し、２次元電子ガス濃度制御層１１５の下層に存在する２ＤＥＧ層ａに側面からショットキー接触させても良い。
　また、アノード電極１１６は、２次元電子ガス濃度制御層１１５上に乗り上げて少なくとも１段の段差を形成しているとともに、カソード電極１１８側に向かってせり出すように延伸している。この実施の形態１０においては、たとえば、アノード電極１１６は、２次元電子ガス濃度制御層１１５の側面および上面の一部に接触して設けられている。なお、アノード電極１１６と２次元電子ガス濃度制御層１１５との間に他の半導体膜や誘電体膜を介して互いに非接触としても良い。
　第２電極としてのカソード電極１１８は、たとえばＴｉ／Ａｌからなる積層構造を有する。また、カソード電極１１８は、電子供給層１１４上に、基板１１１の主面に平行な面に沿って２ＤＥＧ非発生領域１１３ａおよび誘電体層１１８ａを覆うようにして設けられる。これにより、カソード電極１１８は、電子供給層１１４との間で誘電体層１１８ａを挟むようにしつつ、電子供給層１１４との接触部分（コンタクト部）において、電子走行層１１３に発生した２ＤＥＧ層ａとオーミック接触する。
　また、絶縁膜１２０は、たとえばＳｉＯ2から構成される。絶縁膜１２０は、主に、２次元電子ガス濃度制御層１１５、アノード電極１１６、カソード電極１１８、および電子供給層１１４の表面を保護する。絶縁膜１２０は、主に、２次元電子ガス濃度制御層１１５、アノード電極１１６、アノード配線１１７、カソード電極１１８、カソード配線１１９、および電子供給層１１４の表面を保護する。
　ここで、上述した２次元電子ガス濃度制御層１１５のカソード電極１１８側端部の電界強度を低減するためには、この２次元電子ガス濃度制御層１１５の端部の上方領域、かつアノード電極１１６の下方領域における絶縁膜１２０の膜厚を増加させるのが有効である。しかしながら、絶縁膜１２０の膜厚を単に増加させるだけでは、図２０中の中央のグラフに示す、アノード電極１１６の２次元電子ガス濃度制御層１１５との接触端部（アノード端ＥA）の位置における電界が強まってしまう。この場合、リーク電流が増加したり電流コラプスが悪化したりする。そのため、電界分散の観点からは、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部とアノード電極１１６の端部との間の絶縁膜１２０の膜厚を単に増加させるのは好ましくない。
　そこで、この実施の形態１０においては、アノード電極１１６に多段の階段状、たとえば２段の階段状にフィールドプレート部１１６ａ，１１６ｂを設ける。そして、アノード電極１１６のフィールドプレート部１１６ａ，１１６ｂの下方領域における絶縁膜１２０の膜厚を、アノード電極１１６側からカソード電極１１８側に向かって連続的または段階的に大きくなるように増加させる。これによって、フィールドプレート部１１６ａ，１１６ｂによる電界分散効果を得ることができる。その上で、２次元電子ガス濃度制御層１１５の上方領域、かつフィールドプレート部１１６ｂの下方領域の絶縁膜１２０の膜厚ｄ10を５００ｎｍ以上とするのが好ましい。フィールドプレート部１１６ａ，１１６ｂとその下方領域の絶縁膜１２０とを上述のように形成することにより、電界分散効果を維持しつつ２次元電子ガス濃度制御層１１５のカソード電極１１８側端部にかかる電界を緩和させることができる。
　なお、この実施の形態１０においては、絶縁膜１２０をＳｉＯ2から構成しているが、その他の材料、具体的にはＳｉＮやＡｌ2Ｏ3などを用いても良い。また、絶縁膜１２０を、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。この場合においても、フィールドプレート部１１６ｂの下方領域における２次元電子ガス濃度制御層１１５上の絶縁膜１２０の膜厚ｄ10は、ＳｉＯ2の膜厚に換算して５００ｎｍ以上とするのが好ましい。ここで、ＳｉＯ2以外の、比誘電率εrxの誘電体の膜厚ｄｒから、ＳｉＯ2換算膜厚ｄに換算する場合には、以下の（３）式に従って算出することができる。なお、εrSiO2＝３．９～４．１である。
　ｄ＝（εrSiO2／εrx）ｄｒ……（３）
　また、アノード電極１１６を多段状に構成すると、アノード電極１１６の絶縁膜１２０側の屈曲端部（以下、電極エッジ部）、すなわち絶縁膜１２０の階段状部分における膜厚が変化する部分の端部（以下、膜厚変化部）に対応する半導体積層体の表面の位置が電界集中部になる。具体的に、図２０の中央のグラフにおいて実線で示すように、基板１１１の主面に平行な面方向において、上述したアノード端ＥA、フィールドプレート部１１６ａの屈曲部（第１フィールドプレート端ＦＰ1）、およびフィールドプレート部１１６ｂのカソード電極１１８側端部（第２フィールドプレート端ＦＰ2）が、電界強度が極大になる電界集中部となる。また、上述したように、２次元電子ガス濃度制御層端ＤFPも電界集中部となる。なお、Ｅcは、カソード電極１１８の位置における電界強度である。そして、絶縁膜１２０が誘電体から構成されるため電界集中に対しては高耐圧である一方、２次元電子ガス濃度制御層１１５は窒化物系半導体から構成されるため、絶縁膜１２０に比して絶縁破壊電界強度が低く電界に対する耐圧が低い。そこで、この２次元電子ガス濃度制御層１１５の部分において電界集中を分散させる必要がある。
　また、基板１１１の主面に沿って、これらの電界集中部間の間隔が小さいと、それぞれの電界集中部における電界が互いに干渉しあい、フィールドプレート部１１６ａ，１１６ｂによる電界分散効果を弱めてしまう。そのため、電界集中が最も問題となる２次元電子ガス濃度制御層１１５のカソード電極１１８側端部、すなわち２次元電子ガス濃度制御領域におけるカソード電極１１８側の第１変化点としての変化点Ｐ1と、アノード電極１１６におけるフィールドプレート部１１６ｂのカソード電極１１８側端部との電界集中部どうしにおいて、互いの電界が相互に及ばないようにすれば、それぞれの間における電界分布のいわゆる裾どうしの重畳に由来する電界の極大点が存在しなくなるため好ましい。具体的には、変化点Ｐ1とフィールドプレート部１１６ｂのカソード電極１１８側端部との間の領域における電界強度が、変化点Ｐ1およびフィールドプレート部１１６ｂのカソード電極１１８側端部のうちの少なくとも一方における電界集中部の電界強度よりも小さくする。
　そして、このような構成を実現するためには、たとえば、変化点Ｐ1とフィールドプレート部１１６ｂのカソード電極１１８側端部との間の基板１１１の主面に沿った電界強度分布において、変化点Ｐ1の周辺とフィールドプレート部１１６ｂのカソード電極１１８側端部の周辺との電界強度分布におけるそれぞれの半値幅の和が、変化点Ｐ1とフィールドプレート部１１６ｂのカソード電極１１８側端部との間の距離よりも小さくするのがより好ましい。
　さらに、２次元電子ガス濃度制御層１１５がＩｎuＡｌxＧａ1-x-uＮからなることから、Ｉｎ組成比ｕおよびＡｌ組成比ｘが０≦ｘ≦１、０≦ｕ≦１、０≦ｘ＋ｕ≦１の範囲において、その比誘電率は８．５～１３．５、バンドギャップエネルギーは１．９～６．２ｅＶとなる。そこで、高耐圧のＳＢＤ１０１において上述の状態を実現するためには、具体的にたとえば、２次元電子ガス濃度制御領域におけるカソード電極１１８側の変化点Ｐ1と、アノード電極１１６におけるフィールドプレート部１１６ｂのカソード電極１１８側端部との基板１１１の主面に沿った間隔ｌ0を、１μｍ以上、好適には、２μｍ以上とするのが好ましい。また、同様の理由から、アノード電極１１６における電極エッジ部や絶縁膜１２０の膜厚変化部などの電界集中部の間の、基板１１１の主面に沿った間隔ｌ1は、０．５μｍ以上とするのが好ましく、各電界集中部間の干渉による電流コラプスの影響をさらに抑えることができる点から、１μｍ以上とするのがより好ましい。以上の間隔ｌ0，ｌ1は、６００Ｖ以上の耐圧を有する半導体装置に適用するのが好ましいが、必ずしもこのような半導体装置のみに限定されるものではない。また、ＩｎuＡｌxＧａ1-x-uＮからなる２次元電子ガス濃度制御層１１５において、Ｉｎ組成比ｕおよびＡｌ組成比ｘが０≦ｕ≦０．３、０≦ｘ≦１、０≦ｘ＋ｕ≦１の範囲では、その比誘電率は８．５～１０．７、バンドギャップエネルギーは２．８～６．２ｅＶとなる。このとき、２次元電子ガス濃度制御領域におけるカソード電極１１８側の変化点Ｐ1と、アノード電極１１６におけるフィールドプレート部１１６ｂのカソード電極１１８側端部との基板１１１の主面に沿った間隔ｌ0は、１μｍ以上、より好適には２μｍ以上とすることで、電界集中を効果的に分散できるため、より好ましい。
　さらに、基板１１１の主面に平行な面に沿って、アノード電極１１６におけるフィールドプレート構造のうちの最上段のフィールドプレート部１１６ｂのカソード電極１１８側端部と、最上段から１段下がったフィールドプレート部１１６ａの屈曲端部との間、好適には幅方向中央部に、２次元電子ガス濃度制御領域におけるカソード電極１１８側の変化点Ｐ1が位置するように構成する。具体的には、基板１１１の主面に沿って、フィールドプレート部１１６ｂのカソード電極１１８側端部と、フィールドプレート部１１６ａの電極エッジ部との間、好適には幅方向中央部に、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部が位置するように構成する。換言すると、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部は、その他の電界集中部、たとえば絶縁膜１２０の膜厚変化部やアノード電極１１６の電極エッジ部の下方以外、好適には、隣り合う電界集中部の幅方向中央部に位置させるのが好ましい。これにより、２次元電子ガス濃度制御領域における電界分散効果をより一層効果的に奏することが可能になる。
　ここで、図２０の下部のグラフは、図２０の中央の実線および太実線のグラフが組み合わされた電界分布を示すグラフである。この下部のグラフに示すように、基板１１１の主面に沿って、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部を、アノード電極１１６およびフィールドプレート部１１６ａ，１１６ｂにより分散された電界集中部の間に位置させることにより、フィールドプレート部１１６ａ，１１６ｂによる電界分散効果を維持しつつ、これらの電界集中部の電界強度を低減できる。さらに、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部における電界強度も低減できるので、ＳＢＤ１０１の電流コラプスの低減および高耐圧化を実現できる。
　また、本発明者の知見によれば、アノード電極１１６の屈曲部において、その屈曲角度が９０度以下の鋭角になると、この屈曲部に電荷が集中して電界が強くなる。そのため、アノード電極１１６における電界強度を抑制するためには、絶縁膜１２０の階段状部分における膜厚変化部近傍の傾斜角度θを９０度未満にするのが好ましく、６０度未満がより好ましい。これにより、絶縁膜１２０にせり出して設けられるアノード電極１１６の屈曲部の下方部分における角度が、９０度より大きく、好適には１２０度より大きくなるため、アノード電極１１６の近傍における電界強度の増加を抑制できる。
　さらに、フィールドプレート部１１６ｂのカソード電極１１８側端部と、カソード電極１１８のアノード電極１１６側端部との基板１１１の主面に沿った間隔をＬyとする。なお、間隔Ｌyは、カソード電極１１８の形状が電子供給層１１４上で一様でない場合においても同様であり、その形状は限定されない。また、フィールドプレート部１１６ｂのカソード電極１１８側端部と、２ＤＥＧ濃度の変化点のうちの、フィールドプレート部１１６ｂのカソード電極１１８側端部から連続して変化されているアノード電極１１６側の第２変化点としての変化点Ｐ2との基板１１１の主面に沿った間隔をＬxとする。そして、逆バイアス印加時において、低電圧が印加されるアノード電極１１６と基板１１１とが同電位の、いわゆるアノード接地の場合、ＳＢＤ１０１に対する逆バイアス印加時の電界分布から、フィールドプレート部１１６ｂのカソード電極１１８側端部直下で、基板１１１の主面に平行な面方向の部分において電界強度が強まって電流コラプスが悪化することによるオン抵抗の増加を防止するためには、Ｌy≧Ｌxとするのが好ましい。ここで、この実施の形態１０によるＳＢＤ１０１において６００Ｖ以上の耐圧を実現するためには、間隔Ｌxは、５μｍ以上２０μｍ以下、間隔Ｌyは、５μｍ以上３０μｍ以下とするのが好ましい。
　また、本発明者が実験から得た知見によれば、フィールドプレート部１１６ａ，１１６ｂの下方領域における絶縁膜１２０の段差をそれぞれ、上方に向かって段階的に大きくすることによって、電界をより一層緩和することができる。すなわち、電界を緩和する観点からは、フィールドプレート部１１６ｂの下方領域における絶縁膜１２０の段差ｄ1を、フィールドプレート部１１６ａの下方領域における絶縁膜１２０の膜厚ｄ0より大きくする（ｄ0＜ｄ1）のが好ましい。
　以上のようにして、この実施の形態１０によるＳＢＤ１０１が構成されている。そして、このＳＢＤ１０１は、次のように製造することができる。
　すなわち、まず、基板１１１上に、たとえばＭＯＣＶＤ法等の結晶成長法を用いて、バッファ層１１２、電子走行層１１３、および電子供給層１１４を順次成長させる。次に、電子供給層１１４上に、２次元電子ガス濃度制御層１１５となるべき半導体層を成長させる。なお、この半導体層の成長時にたとえば炭素などの不純物をドーピングしても良い。ここで、この半導体層の成長は、具体的に次のようにして行うことができる。すなわち、たとえばＭＯＣＶＤ法により、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ3）とを、それぞれ所定の流量（それぞれたとえば５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎ）で導入する。これと同時に、トリメチルアルミニウム（ＴＭＡｌ）を、ＮＨ3の流量の０．１％以下の一定の流量で流すとともに、成長温度をたとえば１０５０℃として、半導体層をエピタキシャル成長させる。その後、たとえば反応性イオンエッチング法などのドライエッチング法を用いることにより、選択エッチングを行って、後に２次元電子ガス濃度制御領域となる領域以外の半導体層を選択的に除去することにより、２次元電子ガス濃度制御層１１５を形成する。
　その後、たとえばスパッタリング法およびリフトオフ法によりカソード電極１１８を形成する。次に、たとえばプラズマエンハンスト化学気相成長（ＰＥＣＶＤ：Plasma　Enhanced　ＣＶＤ）法とフォトリソグラフィ技術とエッチング技術とを順次適宜用いることにより、階段状部分を有する絶縁膜１２０の一部を形成する。次に、スパッタリング法およびリフトオフ法によりアノード電極１１６を形成する。その後、アノード電極１１６の少なくとも一部を覆うように絶縁膜１２０の残部を形成する。以上の工程により、この実施の形態１０によるＳＢＤ１０１が製造される。
　以上説明した本発明の実施の形態１０によれば、ＳＢＤ１０１において、アノード電極１１６がカソード電極１１８に向かって絶縁膜１２０にせり出したフィールドプレート部１１６ａ，１１６ｂを有し、フィールドプレート部１１６ａ，１１６ｂの下方領域における絶縁膜１２０の膜厚が、アノード電極１１６側に比してカソード電極１１８側が連続的または段階的に大きくなるように構成され、電子走行層１１３内の２次元電子ガス濃度制御領域における２ＤＥＧ濃度が、変化点Ｐ1，Ｐ2を挟んでその他の２ＤＥＧ層ａの２ＤＥＧ濃度より低くなるように変化され、カソード電極１１８側の位置にある変化点Ｐ1がフィールドプレート部１１６ａ，１１６ｂから基板１１１に向かう下方領域内にあるとともに、変化点Ｐ1とフィールドプレート部１１６ｂのカソード電極１１８側端部との間隔ｌ0を、基板１１１の主面に沿って１μｍ以上としていることにより、２次元電子ガス濃度制御層１１５のカソード電極１１８側端部の電界集中部を、フィールドプレート部１１６ｂにより生じる他の電界集中部からずれた位置にすることができる。したがって、２次元電子ガス濃度制御層１１５の部分において電界分散効果を得ることができ、ＳＢＤ１０１において、高耐圧化、電流コラプスの低減、およびリーク電流の低減をより一層向上できる。
　次に、本発明の実施の形態１１による半導体装置であるＳＢＤ１０２について説明する。図２１は、この実施の形態１１によるＳＢＤ１０２を示す模式的な断面図である。
　図２１に示すように、実施の形態１１によるＳＢＤ１０２においては、電子走行層１１３上に、選択的にリセス部１２１ａが形成された電子供給層１２１が設けられている。このリセス部１２１ａによって、電子走行層１１３内において２ＤＥＧ濃度が変化され、変化点Ｐ1，Ｐ2を挟んで、他の２ＤＥＧ層ａに比して２ＤＥＧ濃度が低い２ＤＥＧ層ａ-を含む２次元電子ガス濃度制御領域が構成される。また、アノード電極１２２は、一部がリセス部１２１ａ内に設けられつつ、リセス部１２１ａの上方領域に絶縁膜１２０にせり出してフィールドプレート部１２２ａ，１２２ｂが設けられている。そして、実施の形態１０と同様の理由から、具体的には、リセス部１２１ａのカソード電極１１８側の端部、すなわちカソード電極１１８側の変化点Ｐ1が、フィールドプレート部１２２ａ，１２２ｂの下方領域に位置するとともに、フィールドプレート部１２２ｂのカソード電極１１８側端部からの間隔ｌ0が基板１１１の主面に沿って１μｍ以上、好適には２μｍ以上になるように構成される。
　また、電子走行層１１３の２ＤＥＧ層ａ-の２ＤＥＧ濃度は、リセス部１２１ａの底面部分における電子供給層１２１の膜厚に応じて変化する。ここで、２ＤＥＧ濃度を十分な量だけ変化させることができる点から、リセス部１２１ａの深さは電子供給層１２１の膜厚の４分の１（１／４）以上にするのが、好ましい。しかしながら、電子供給層１２１に設けられたリセス部１２１ａが電子走行層１１３にまで達すると、２ＤＥＧ層が消去されてしまう。これにより、２ＤＥＧ濃度の制御が困難になるため、リセス部１２１ａの深さは、リセス部１２１ａ以外の領域における電子供給層１２１の膜厚未満とするのが好ましい。さらに、実施の形態１０と同様の理由により、リセス部１２１ａのカソード電極１１８側端部の上方領域、かつフィールドプレート部１２２ｂの下方領域の絶縁膜１２０の膜厚ｄ20を、（３）式によるＳｉＯ2膜の換算で５００ｎｍ以上にするのが好ましい。これによって、電界分散効果を維持しつつリセス部１２１ａのカソード電極１１８側端部における電界を緩和できる。その他の構成については、実施の形態１０と同様であるので、説明を省略する。
　以上のように構成されたＳＢＤ１０２は、次のように製造することができる。まず、実施の形態１０と同様にして、基板１１１上にバッファ層１１２、電子走行層１１３、および電子供給層１２１を順次成長させる。次に、リソグラフィ工程およびエッチング工程により、電子供給層１２１の２次元電子ガス濃度制御領域を構成する部分に、選択的にリセス部１２１ａを形成する。その後、実施の形態１０と同様にして、電子供給層１２１上に、カソード電極１１８、および絶縁膜１２０を順次形成した後、リセス部１２１ａの上方領域を、絶縁膜１２０を介して覆うように２段のフィールドプレート部１２２ａ，１２２ｂを有するアノード電極１２２を形成する。その他の工程については実施の形態１０と同様に行い、実施の形態１１によるＳＢＤ１０２を製造する。
　以上説明した本発明の実施の形態１１によれば、２次元電子ガス濃度制御領域の上方領域にフィールドプレート部１２２ａ，１２２ｂを設け、リセス部１２１ａのカソード電極１１８側端部、すなわち２次元電子ガス濃度制御領域を規定する変化点のうちのカソード電極１１８側の変化点Ｐ1と、フィールドプレート部１２２ａのカソード電極１１８側端部との間隔ｌ0を１μｍ以上にしていることにより、実施の形態１０と同様の効果を得ることが可能となる。
　次に、本発明の実施の形態１２による半導体装置であるＳＢＤ１０３について説明する。図２２は、実施の形態１２によるＳＢＤ１０３の模式的な断面図である。
　図２２に示すように、実施の形態１２によるＳＢＤ１０３においては、電子供給層１１４と２次元電子ガス濃度制御層１３１と絶縁膜１２０の階段状部分との上に、アノード電極１３２が設けられている。そして、実施の形態１０と異なり、アノード電極１３２は、２次元電子ガス濃度制御層１３１上に１段乗り上げているとともに、絶縁膜１２０上に３段のフィールドプレート部１３２ａ，１３２ｂ，１３２ｃを有する。すなわちアノード電極１３２は、４段のフィールドプレート構造を有する。なお、アノード電極１３２の下方領域における絶縁膜１２０の段数については、特に限定するものではないが、製造工程数の増加に伴うコストを考慮すると、３段が好ましい。
　また、最上段のフィールドプレート部１３２ｃのカソード電極１１８側端部、および２次元電子ガス濃度制御層１３１のカソード電極１１８側端部は電界集中部になる。そこで、実施の形態１０と同様の理由から、フィールドプレート部１３２ｃのカソード電極１１８側端部と、２次元電子ガス濃度制御層１３１のカソード電極１１８側端部、すなわち２ＤＥＧ濃度の変化点Ｐ1との、基板１１１の主面に沿った間隔ｌ0は、１μｍ以上、好適には２μｍ以上になるように構成するのが好ましい。さらに、２次元電子ガス濃度制御層１３１の上方領域、かつ最上段のフィールドプレート部１３２ｃの下方領域における絶縁膜１２０の膜厚ｄ30は、ＳｉＯ2膜に換算して５００ｎｍ以上になるように構成されている。また、基板１１１の主面に沿って、２次元電子ガス濃度制御層１３１上に接したアノード電極１３２のカソード電極１１８側端部とフィールドプレート部１３２ａの電極エッジ部との間隔ｌ1、およびフィールドプレート部１３２ａ，１３２ｂのそれぞれの電極エッジ部間の間隔ｌ2はいずれも、０．５μｍ以上が好ましい。さらに、各電界集中部間の干渉による電流コラプスの影響をさらに抑制できる点から、間隔ｌ1，ｌ2はいずれも、１μｍ以上とするのがより好ましい。
　また、フィールドプレート部１３２ｃのカソード電極１１８側端部とカソード電極１１８のアノード電極１３２側端部との基板１１１の主面に沿った間隔をＬyとし、フィールドプレート部１３２ｃのカソード電極１１８側端部と、フィールドプレート部１３２ｃのカソード電極１１８側端部から連続して変化されているアノード電極１３２側の変化点Ｐ2との基板１１１の主面に沿った間隔をＬxとする。この場合、ＳＢＤ１０３に対する逆バイアス印加時においてアノード接地の場合、実施の形態１０と同様の理由から、Ｌy≧Ｌxとするのが好ましい。その他の構成および製造方法については実施の形態１０と同様であるので、説明を省略する。
　以上説明した本発明の実施の形態１２によれば、実施の形態１０，１１と同様の効果を得ることができる。
　次に、本発明の実施の形態１３による半導体装置であるＳＢＤ１０４について説明する。図２３は、ＳＢＤ１０４を示す模式的な断面図である。
　図２３に示すように、実施の形態１３によるＳＢＤ１０４においては、電子供給層１１４、２次元電子ガス濃度制御層１４１、および絶縁膜１２０の階段状部分の上に、アノード電極１４２が設けられている。そして、アノード電極１４２は、２次元電子ガス濃度制御層１４１上に１段乗り上げているとともに、実施の形態１０，１２と異なり、絶縁膜１２０上に５段のフィールドプレート部１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅを有する。すなわちアノード電極１４２は、６段のフィールドプレート構造を有する。
　また、最上段のフィールドプレート部１４２ｅのカソード電極１１８側端部、および２次元電子ガス濃度制御層１４１のカソード電極１１８側端部は電界集中部になる。そこで、実施の形態１０と同様の理由から、フィールドプレート部１４２ｅのカソード電極１１８側端部と、２次元電子ガス濃度制御層１４１のカソード電極１１８側端部、すなわち２ＤＥＧ濃度の変化点Ｐ1との、基板１１１の主面に沿った間隔ｌ0は、１μｍ以上、好適には２μｍ以上になるように構成するのが好ましい。
　また、フィールドプレート部１４２ａ～１４２ｄの電極エッジ部もそれぞれ電界集中部になる。電界集中部間の距離が近いと電界が互いに干渉しあい、フィールドプレート構造による電界分散効果を弱めることになる。そこで、フィールドプレート部１４２ｄ，１４２ｃのそれぞれの電極エッジ部間の間隔ｌ1、フィールドプレート部１４２ｃ，１４２ｂのそれぞれの電極エッジ部間の間隔ｌ2、フィールドプレート部１４２ｂ，１４２ａのそれぞれの電極エッジ部間の間隔ｌ3はいずれも、０．５μｍ以上が好ましく、１μｍ以上がより好ましい。
　また、階段状に形成されたフィールドプレート部１４２ａ～１４２ｅの下方領域における絶縁膜１２０の段差をそれぞれ、上方に向かって段階的に大きくすることによって、電界の強度をより一層緩和することができる。すなわち、それぞれのフィールドプレート部１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅの下方領域における絶縁膜１２０の段差をそれぞれ、ｄ0，ｄ1，ｄ2，ｄ3，ｄ4とすると、それぞれの段差は等しくても良いが、ｄ0＜ｄ1＜ｄ2＜ｄ3＜ｄ4とするのがより好ましい。なお、実施の形態１０におけると同様の理由から、フィールドプレート部１４２ｅの下方領域における絶縁膜１２０の膜厚であるｄ0＋ｄ1＋ｄ2＋ｄ3＋ｄ4のＳｉＯ2換算膜厚は、５００ｎｍ以上が好ましい。
　さらに、フィールドプレート部１４２ｅのカソード電極１１８側端部と、カソード電極１１８のアノード電極１４２側端部との、基板１１１の主面に沿った間隔をＬｙとする。また、フィールドプレート部１４２ｅのカソード電極１１８側端部と、２次元電子ガス濃度制御層１４１のカソード電極１１８側端部から連続して変化しているアノード電極１４２側の変化点Ｐ2との、基板１１１の主面に沿った間隔をＬｘとする。そして、逆バイアス印加時においてアノード接地の場合、実施の形態１０，１１，１２と同様の理由から、Ｌy≧Ｌxとするのが好ましい。その他の構成および製造方法については実施の形態１０，１２と同様であるので、説明を省略する。
　以上説明した本発明の実施の形態１３によれば、実施の形態１０～１２と同様の効果を得ることができるとともに、アノード電極１４２をフィールドプレート部１４２ａ～１４２ｅによって多段状のフィールドプレート構造としていることにより、２次元電子ガス濃度制御層１４１に印加される電界をさらに分散させて、電界集中部における電界強度をより一層緩和することが可能になる。
　次に、本発明の実施の形態１４による半導体装置であるＨＥＭＴ型電界効果トランジスタについて説明する。図２４は、この実施の形態１４によるＨＥＭＴ１０５を示す模式的な断面図である。
　図２４に示すように、実施の形態１４によるＨＥＭＴ１０５は、基板１１１、バッファ層１１２、電子走行層１１３、電子供給層１１４、２次元電子ガス濃度制御層１５１、ゲート電極１５３、ドレイン電極１５４およびドレイン配線１５６、ソース電極１５５およびソース配線１５７、誘電体層１５８、ならびに絶縁膜１５９を備える。
　２次元電子ガス濃度制御層１５１は、電子供給層１１４の表面上に選択的に設けられている。２次元電子ガス濃度制御層１５１の上層には、第３電極としてのゲート電極１５３が設けられ、ＨＥＭＴ１０５のゲートＧを構成している。
　また、ゲート電極１５３と離間して電子供給層１１４上に選択的にドレイン電極１５４が設けられている。第２電極としてのドレイン電極１５４は、たとえばＴｉ／Ａｌからなる積層構造を有する。ドレイン電極１５４上にはドレイン電極１５４と電気的に接続するドレイン配線１５６が設けられている。ドレイン電極１５４およびドレイン配線１５６によって、ＨＥＭＴ１０５のドレインＤが構成されている。
　ドレインＤの形成領域における電子走行層１１３の一部には、２ＤＥＧ非発生領域１１３ｄが設けられている。この２ＤＥＧ非発生領域１１３ｄは、たとえばＮなどの不純物イオンが注入されることによって、２ＤＥＧが除去されて発生しない領域である。そして、ドレイン電極１５４は、電子供給層１１４上に、基板１１１の主面に平行な面に沿って、２ＤＥＧ非発生領域１１３ｄおよび誘電体層１５８を覆うようにして設けられる。このような構成によって、ドレイン電極１５４は、コンタクト部１５８ａを通じて電子供給層１１４を介し、電子走行層１１３に発生した２ＤＥＧ層ａとオーミック接触する。
　また、ドレイン電極１５４およびゲート電極１５３と離間して、電子供給層１１４上に選択的にソース電極１５５が設けられている。第１電極としてのソース電極１５５は、たとえばＴｉ／Ａｌからなる積層構造を有する。これにより、ソース電極１５５は、電子供給層１１４を介して電子走行層１１３に発生した２ＤＥＧ層ａとオーミック接触する。ソース電極１５５上にはソース電極１５５と電気的に接続するソース配線１５７が設けられている。ソース電極１５５およびソース配線１５７によって、ＨＥＭＴ１０５のソースＳが構成されている。そして、ゲート電極１５３は、ドレイン電極１５４とソース電極１５５との間に配置される。また、この実施の形態１４においては、誘電体層１５８が設けられた側の電極であるドレイン電極１５４とは異なるオーミック電極である、ソース電極１５５が接地されて、基板１１１またはバッファ層１１２と同電位になる。
　また、第３半導体層の一部からなる２次元電子ガス濃度制御層１５１は、電子走行層１１３に生じる２ＤＥＧの濃度を局所的に変化させるために、電子供給層１１４のバンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはたとえばＧａＮから構成される。ここで、電子走行層１１３に生じる２ＤＥＧ濃度は、２次元電子ガス濃度制御層１５１の膜厚が大きいほど低下するように変化される。そのため、この実施の形態１４において、２次元電子ガス濃度制御層１１５の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましい。また、２次元電子ガス濃度制御層１１５の膜厚は、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる点からは、２０ｎｍ以上１００ｎｍ以下がより好ましい。また、膜厚ばらつきによる２ＤＥＧ濃度のばらつきを抑制するため、２次元電子ガス濃度制御層１１５の膜厚は、２５ｎｍ以上８０ｎｍ以下がさらに好ましい。
　また、この実施の形態１４においては、電子走行層１１３、電子供給層１１４、および２次元電子ガス濃度制御層１５１によって半導体積層体が構成される。そして、２次元電子ガス濃度制御層１５１により半導体積層体の内部の２ＤＥＧ濃度が変化される。これにより、２ＤＥＧ濃度の変化点Ｐ1，Ｐ2を挟んで２次元電子ガス濃度制御層１５１の下方領域における２ＤＥＧ濃度が低い２ＤＥＧ層ａ-、すなわち２次元電子ガス濃度制御領域が規定される。そして、ＨＥＭＴ１０５を高耐圧化するための電界強度の観点からは、低濃度の２ＤＥＧ層ａ-における２ＤＥＧ濃度は、７×１０12ｃｍ-2以下にするのが好ましい。また、ＨＥＭＴ１０５のオン抵抗を低減する観点から、２ＤＥＧ濃度が高い２ＤＥＧ層ａの２ＤＥＧ濃度は、７×１０12ｃｍ-2よりも高くするのが好ましい。
　第１電極としてのドレイン電極１５４および第２電極としてのソース電極１５５は、電子供給層１１４上に設けられ、たとえばＴｉ／Ａｌの積層構造から構成される。これにより、ドレイン電極１５４およびソース電極１５５は、電子供給層１１４を介して電子走行層１１３に発生した２ＤＥＧ層ａとオーミック接触する。
　また、第３電極としてのゲート電極１５３は、ドレイン電極１５４とソース電極１５５との間に配置され、２次元電子ガス濃度制御層１５１上、および絶縁膜１５９にせり出して設けられている。このゲート電極１５３は、たとえばＮｉ／Ａｕの積層構造から構成される。これによって、ゲート電極１５３は、２次元電子ガス濃度制御層１５１および電子供給層１１４を介して、２次元電子ガス濃度制御層１５１によって２ＤＥＧ濃度が低減された２ＤＥＧ層ａ-とショットキー接触する。
　また、絶縁膜１５９は、たとえばＳｉＯ2から構成される。絶縁膜１５９は、主に、２次元電子ガス濃度制御層１５１と、ゲート電極１５３と、ドレイン電極１５４と、ソース電極１５５と、電子供給層１１４の表面とを保護する。また、２次元電子ガス濃度制御層１５１のドレイン電極１５４側端部の電界強度を低減するためには、この２次元電子ガス濃度制御層１５１の端部の上方領域かつゲート電極１５３の下方領域に配置される絶縁膜１５９の膜厚を増加させるのが有効である。しかしながら、この部分の絶縁膜１５９の膜厚を単に増加させるのみでは、ゲート電極１５３の２次元電子ガス濃度制御層１５１との接触端部（ゲート端）の位置での電界が強くなる。そこで、この実施の形態１４においては、ゲート電極１５３に多段の階段状、たとえばドレイン電極１５４に向かって３段の階段状にフィールドプレート部１５３ａ，１５３ｂ，１５３ｃがせり出すように延伸して設けられている。その上で、２次元電子ガス濃度制御層１５１の上方領域かつフィールドプレート部１５３ｃの下方領域の絶縁膜１５９の膜厚ｄ50を５００ｎｍ以上とするのが好ましい。これによって、電界分散効果を維持しつつ２次元電子ガス濃度制御層１５１のゲート端の部分における電界を緩和させることができる。なお、絶縁膜１５９を、ＳｉＮやＡｌ2Ｏ3などのＳｉＯ2以外の誘電体材料、または複数種類の材料を適宜組合せたり順次積層させたりして構成する場合には、膜厚ｄ50として、上述した（３）式に基づいてＳｉＯ2換算膜厚ｄに換算した値が５００ｎｍ以上とするのが好ましい。
　また、ゲート電極１５３を多段状に構成する場合、ゲート電極１５３における電極エッジ部、すなわち絶縁膜１５９の膜厚変化部が電界集中部になる。さらに、上述したように、２次元電子ガス濃度制御層１５１におけるドレイン電極１５４側端部も電界集中部となる。そして、これらの電界集中部間の間隔が小さいと電界が互いに干渉しあい、フィールドプレート部１５３ａ～１５３ｃによる電界分散効果を弱めてしまう。そのため、実施の形態１０と同様の理由から、電界集中が最も問題となる２次元電子ガス濃度制御層１５１のドレイン電極１５４側端部と、ゲート電極１５３におけるフィールドプレート部１５３ｃのドレイン電極１５４側端部との、基板１１１の主面に平行な面に沿った間隔ｌ0は、１μｍ以上が好ましく、２μｍ以上がより好ましい。また、同様の理由から、基板１１１の主面に平行な面に沿って、フィールドプレート部１５３ｂ，１５３ａのそれぞれの電極エッジ部間の間隔ｌ1、および２次元電子ガス濃度制御層１５１上に接したゲート電極１５３のドレイン電極１５４側端部とフィールドプレート部１５３ａの電極エッジ部との間隔ｌ2はいずれも、０．５μｍ以上が好ましく、各電界集中部間の干渉による電流コラプスの影響をさらに抑えることができる点から、１μｍ以上とするのがより好ましい。なお、これらの間隔ｌ0，ｌ1，ｌ2は、６００Ｖの耐圧を有する半導体装置に適用するのが好ましいが、必ずしもこのような半導体装置のみに限定されるものではない。
　さらに、基板１１１の主面に沿って、ゲート電極１５３におけるフィールドプレート構造のうちの最上段のフィールドプレート部１５３ｃのドレイン電極１５４側端部と、最上段から１段下がったフィールドプレート部１５３ｂの屈曲端部との間、好適には幅方向中央部に、２次元電子ガス制御領域におけるドレイン電極１５４側の変化点Ｐ1が位置するように構成する。具体的には、基板１１１の主面に沿って、フィールドプレート部１５３ｂのドレイン電極１５４側端部と、フィールドプレート部１５３ｂの電極エッジ部との間、好適には幅方向中央部に、２次元電子ガス濃度制御層１５１のドレイン電極１５４側端部が位置するように構成する。換言すると、２次元電子ガス濃度制御層１５１のドレイン電極１５４側端部は、その他の電界集中部、たとえば絶縁膜１５９の膜厚変化部やゲート電極１５３の電極エッジ部の下方以外、好適には、隣り合う電界集中部の幅方向中央部に位置させるのが好ましい。これにより、２次元電子ガス制御領域における電界分散効果をより一層効果的に奏することが可能になる。
　また、ゲート電極１５３の電極エッジ部における角度が９０°以下の鋭角になると、この屈曲部に電荷が集中して電界が強くなる。そのため、ゲート電極１５３における電界強度を抑制するためには、絶縁膜１５９の階段状部分における膜厚変化部近傍の傾斜角度θを９０°未満にするのが好ましく、６０°未満がより好ましい。これにより、絶縁膜１５９にせり出して設けられるゲート電極１５３のフィールドプレート部１５３ａ～１５３ｃの電極エッジ部の角度が、鈍角、すなわち９０°より大きくなり、好適には１２０°より大きくなるため、ゲート電極１５３における電界強度の増加を抑制できる。
　ここで、フィールドプレート部１５３ｃのドレイン電極１５４側端部とこのドレイン電極１５４のゲート電極１５３側端部との、基板１１１の主面方向に沿った間隔をＬyとする。なお、間隔Ｌyは、ドレイン電極１５４の形状が電子供給層１１４上で一様でない場合においても同様であり、その形状は限定されない。また、フィールドプレート部１５３ｃのドレイン電極１５４側端部と、２次元電子ガス濃度制御層１５１のドレイン電極１５４側端部の下方の変化点Ｐ1から連続して変化されているソース電極１５５側の変化点Ｐ2との、基板１１１の主面方向に沿った間隔をＬxとする。この場合、ＨＥＭＴ１０５の電源オフ時の電界分布から、フィールドプレート部１５３ｃのドレイン電極１５４側端部直下で、基板１１１の主面に平行な面方向の部分において電界強度が強まり電流コラプスが悪化することによるオン抵抗の増加を防止するためには、Ｌy≧Ｌxとするのが好ましい。ここで、この実施の形態１４によるＨＥＭＴ１０５において６００Ｖ以上の耐圧を実現するためには、間隔Ｌxは、５μｍ以上２０μｍ以下、間隔Ｌyは、５μｍ以上３０μｍ以下とするのが好ましい。
　さらに、階段状に形成されたフィールドプレート部１５３ａ～１５３ｃの下方領域における絶縁膜１５９の段差をそれぞれ、上方に向かって段階的に大きくすることによって、電界をより一層緩和することができる。すなわち、それぞれのフィールドプレート部１５３ａ，１５３ｂ，１５３ｃの下方領域における絶縁膜１５９の段差をそれぞれ、ｄ0，ｄ1，ｄ2とすると、それぞれの段差は等しくても良いが、ｄ0＜ｄ1＜ｄ2にするのがより好ましい。その他の構成および半導体装置の製造方法については、実施の形態１０～１３と同様であるので、その説明を省略する。
　以上説明した本発明の実施の形態１４によれば、ＨＥＭＴ１０５において、２次元電子ガス濃度制御層１５１のドレイン電極１５４側端部の電界集中部を、フィールドプレート部１５３ａ～１５３ｃの電極エッジ部に位置する他の電界集中部からずれた位置にすることができる。したがって、２次元電子ガス濃度制御層１５１における電界を分散させることができ、ＨＥＭＴ１０５において、高耐圧化、電流コラプスの低減、およびリーク電流の低減をより一層向上でき、実施の形態１０～１３と同様の効果を得ることができる。
　次に、実施の形態１５による半導体装置であるＨＥＭＴ１０６について説明する。図２５は、この実施の形態１５によるＨＥＭＴ１０６の模式的な断面図である。
　図２５に示すように、実施の形態１５によるＨＥＭＴ１０６は、実施の形態１４と異なり、２次元電子ガス濃度制御層１６１にリセス部１６１ａが形成されている。なお、リセス部１６１ａは、２次元電子ガス濃度制御層１６１に対して従来公知のリソグラフィ工程およびエッチング工程により形成される。
　また、フィールドプレート部１６２ａ，１６２ｂ，１６２ｃをドレイン電極１５４側に向けて絶縁膜１５９にせり出して延伸させたゲート電極１６２が、２次元電子ガス濃度制御層１６１上に、リセス部１６１ａを通じて電子供給層１１４に直接接するように設けられている。これにより、２次元電子ガス濃度制御層１６１の下方領域の電子走行層１１３内において、２ＤＥＧ濃度が低い２ＤＥＧ層ａ-が生じる。この場合、電子走行層１１３内において、ドレイン電極１５４側から変化点Ｐ1，Ｐ2，Ｐ3，Ｐ4の４箇所存在し、変化点Ｐ1，Ｐ2の間の連続した領域と、変化点Ｐ3，Ｐ4の間の連続した領域とが、２ＤＥＧ濃度の低い２ＤＥＧ層ａ-からなる２次元電子ガス濃度制御領域を構成している。そして、実施の形態１０におけると同様の理由から、電界集中が最も問題となる２次元電子ガス濃度制御層１６１の最もドレイン電極１５４側に近い端部、すなわち変化点Ｐ1の位置と、ゲート電極１６２におけるフィールドプレート部１６２ｃのドレイン電極１５４側端部との、基板１１１の主面に沿った間隔ｌ0は、１μｍ以上が好ましく、２μｍ以上がより好ましい。
　また、ゲート電極１６２のフィールドプレート部１６２ｃのドレイン電極１５４側端部とドレイン電極１５４のゲート電極１６２側端部との、基板１１１の主面方向に沿った間隔をＬyとする。また、フィールドプレート部１６２ｃのドレイン電極１５４側端部と、２次元電子ガス濃度制御層１６１のドレイン電極１５４側端部の下方の変化点Ｐ1から連続して変化されている２ＤＥＧ層ａ-のソース電極１５５側の他方の変化点Ｐ2との、基板１１１の主面方向に沿った間隔をＬxとする。この場合、実施の形態１４におけると同様の理由から、Ｌy≧Ｌxとするのが好ましい。ここで、この実施の形態１５によるＨＥＭＴ１０６において６００Ｖ以上の耐圧を実現するためには、間隔Ｌxは、５μｍ以上２０μｍ以下、間隔Ｌyは、５μｍ以上３０μｍ以下とするのが好ましい。その他の構成および製造方法は、実施の形態１４と同様であるので、説明を省略する。
　この実施の形態１５によれば、実施の形態１４と同様の効果を得ることができる。
　以上説明した実施の形態１０～１５による窒化物半導体装置によれば、高耐圧化、電流コラプスの低減、およびリーク電流の低減をより一層向上させることが可能となる。
　次に、本発明の実施の形態１６～２０による窒化物半導体装置について説明する。まず、従来の窒化物半導体装置における問題点について説明する。すなわち、特許文献８，９には、電界効果トランジスタのエピタキシャル層中に等電位面を設ける構成が記載されている。具体的に、特許文献８には、増幅器の動作効率の低下を抑制するために、電子供給層として、表面にむけて段階的にＡｌ組成が減少し、かつドナードーピングしたｎ型のＡｌＧａＮを用いるとともに、基板にＳｉＣ基板を用いた、ＧａＮ－ＨＥＭＴが記載されている。また、特許文献９には、電流コラプスを抑制するために、サファイア基板上に形成されたバッファ層の一部または全部がｎ型導電性のＧａＮ層で形成された構成が記載されている。この特許文献９には、導電性の半導体層の電位をソース電極と同電位となるように制御したＧａＮ系ヘテロ接合電界効果トランジスタが記載されている。
　しかしながら、本発明者が種々実験を行ったところ、特許文献９に記載された半導体装置においては、ｎ型ＧａＮバッファ層における電子が表面方向に拡散して、エピタキシャル層の全体がｎ－ＧａＮ層になってしまう。そのため、特許文献９に記載された半導体装置においては、電流コラプスの抑制ができる一方、リーク電流の抑制が困難になることが明らかになった。そこで、以下の実施の形態においては、基板として絶縁基板を用いた場合であっても、電流コラプスを抑制するとともにリーク電流を抑制できる窒化物半導体装置、ダイオードおよび電界効果トランジスタを提供する。
　ここで、実施の形態１６～２０について説明するにあたり、上述した問題点を解決すべく本発明者が行った鋭意検討について説明する。まず、本発明者は、絶縁基板を用いた窒化物半導体装置において、電界を緩和させる方法について検討を行った。そもそも、絶縁基板を用いた半導体装置においては、以下の理由から電界緩和は困難である。
　すなわち、窒化物半導体装置の基板としてＳｉ基板などの導電性基板を用いる場合、この導電性基板を接地することによって窒化物半導体装置を構成する半導体層にかかる電界を緩和できる。他方、窒化物半導体装置の基板としてサファイア基板などの絶縁基板を用いると、この絶縁基板を接地することはできない。そのため、窒化物半導体装置内に生じる電界は電極等が設けられた半導体層側に集中し、電界を緩和させることができない。この場合、半導体層にかかる電界を緩和させるには、ゲート電極、ソース電極、またはアノード電極などの構造、すなわち表面側のフィールドプレート構造を複雑にする必要があった。換言すると、基板として絶縁基板を用いると、基板として導電性基板を用いた場合に比して、窒化物半導体装置の表面側に設けられるフィールドプレート構造の部分に大きな電界が加わる。
　そこで本出願人は、特許文献９に記載されているように、基板上のバッファ層の一部または全部をｎ型導電層、具体的にはｎ－ＧａＮ層から構成する方法によって、電流コラプスを抑制する方法を提案した。また、本発明者は、特許文献９において提案した技術をさらに進めるために、特許文献９に記載された窒化物半導体装置に対して改めて種々実験を行った。
　そして、本発明者は、絶縁基板を用いた窒化物半導体装置であっても、接地させた導電性基板を用いた窒化物半導体装置と同様の構成を実現できれば、電流コラプスを抑制できることを想起した。すなわち、導電性基板を用いた窒化物半導体装置における表面側のフィールドプレート構造と同様の、いわゆる基板側に設けられる裏面フィールドプレート構造について検討を行った。そして、本発明者は、窒化物半導体装置の基板として絶縁基板を用いた場合に、裏面側である基板側にｎ型導電層や２ＤＥＧを用いた裏面フィールドプレート構造を設ける方法を想起した。さらに、ｎ型導電層や２ＤＥＧを電気的に外部と接続させれば、絶縁基板を用いた窒化物半導体装置であっても、導電性基板を用いた場合と同様にして半導体層にかかる電界を緩和でき、電流コラプスを抑制できることを想起した。これにより、低コストで高いスイッチング特性を有する、ＳＢＤ、ＨＥＭＴ、またはＦＥＴなどの窒化物半導体装置を実現できる。
　ところが、本発明者がこのような窒化物半導体装置について実験および検討を行ったところ、この窒化物半導体装置においてｎ型導電層や２ＤＥＧの電子が表面方向に拡散する現象が生じることを見出した。そして、本発明者は、窒化物半導体装置のバッファ層および電子走行層の全体がｎ型になる可能性が生じ、逆バイアス時での全空乏化が困難になって、リーク電流が大きくなる可能性があるという課題を見出した。そこで、本発明者は、上述した検討に基づいて具体的構成について実験および検討を進め、電流コラプスを抑制しつつリーク電流を抑制する方法について検討を行った。
　まず本発明者は、上述したように、裏面フィールドプレート構造において、絶縁基板の上層に導電層が存在すると、キャリアが表面側に拡散してしまうため、このキャリアの拡散を抑制する方法について検討を行った。検討の結果、本発明者は、キャリアの拡散を抑制するためには、キャリアが電子である場合には３００ｍｅＶ以上のオフセットがエネルギー障壁として存在すれば良いことを想起した。そこで、本発明者は、このオフセットを設ける構成について検討を行い、導電層のキャリアを表面側に拡散させないための方法を複数案出した。
　第１に、本発明者は、導電層に対してヘテロ接合する他の半導体層を設け、ヘテロ接合における伝導帯と価電子帯とのバンドオフセットを利用する方法を想起した。この場合、導電層のキャリアを表面側に拡散させないためには、導電層に対して表面側でヘテロ接合する他の半導体層は、導電層に比してバンドギャップが大きいことが望ましい。
　第２に、本発明者は、導電層に対してホモｐｎ接合する他の半導体層を設けることによって、導電層からのキャリアに対してオフセットを設ける方法を想起した。具体的には、導電層がｎ－ＧａＮ層である場合、他の半導体層をｐ－ＧａＮ層とする。同様に、導電層がｎ－ＡｌＧａＮ層からなる場合、他の半導体層を同じＡｌ組成比のｐ－ＡｌＧａＮ層とする。これにより、導電層と表面側の他の半導体層との間において、電子に対して３００ｍｅＶ以上のオフセットが確保できる。
　第３に、本発明者は、導電層がｎ型半導体層である場合、導電層に対してヘテロｐｎ接合する他のｐ型半導体層を設けることで、導電層からのキャリアに対してオフセットを設ける方法を想起した。具体的に本発明者は、他のｐ型半導体層のバンドギャップが、導電層であるｎ型半導体層のバンドギャップに比して、大きい場合と小さい場合とについて検討した。
　そして、ｐ型半導体層のバンドギャップが大きい場合の構成としては、導電層がｎ－ＧａＮ層の場合、ｐ型半導体層を、ｐ型不純物がドープされたＡｌxＧａ1-xＮ層（０＜ｘ≦１）とするのが望ましい。ここでｐ型不純物としてＭｇを用いる場合には、そのＭｇ濃度は、１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満が好ましい。なお、ＡｌxＧａ1-xＮ層におけるＡｌ組成比ｘを０とすると、上述した導電層に対してホモｐｎ接合する他の半導体層を設ける場合と同様の構成になる。一方、ｐ型半導体層のバンドギャップが小さい場合の構成としては、導電層の下層の半導体層（核形成層）がＡｌＮ層である場合が考えられる。この場合、導電層をｎ型不純物がドープされたｎ－ＡｌＧａＮ層とし、導電層の上層のｐ型半導体層を導電層よりバンドギャップが小さいｐ－ＡｌＧａＮ層、好適にはｐ－ＧａＮ層とする構成が望ましい。
　さらに、基板として絶縁基板を用いた場合において、ｎ型導電層や２ＤＥＧを用いた裏面フィールドプレート構造を設けるためには、ｎ型導電層や生成された２ＤＥＧ層の電位を固定する必要がある。そこで、本発明者は、導電層の電位を固定する方法についても検討を行った。
　まず、導電層の電位を固定するためには、ｎ型導電層および２ＤＥＧ層の少なくとも一方が、所定の電位に固定または接地された外部のパッドや電極と電気的に接続していない状態（以下、フロート）になることを回避する必要がある。そのためには、２ＤＥＧ層を含むｎ型導電層を外部に導通させるコンタクト構造が必要になる。このコンタクト構造としては、絶縁基板に対して導電層を含む半導体層が積層される表面（上面）側からコンタクトを取る場合と、絶縁基板に対して表面とは反対側の裏面（下面）側からコンタクトを取る場合とが考えられる。さらに、本発明者は、表面側からコンタクトを取るコンタクト構造を形成するためには、コンタクト構造におけるコンタクトホールを形成する際にエッチング犠牲層が必要である。そこで、本発明者は、上述したオフセットを設けるための種々の構成において、Ａｌ組成比ｘが比較的大きいＡｌxＧａ1-xＮ層をエッチング犠牲層として兼用することも併せて想起した。本発明は、以上の種々の検討により案出されたものである。
　図２６は、以下に説明する実施の形態１６～２０による窒化物半導体装置を製造するための半導体積層基板の構成を示す断面図である。すなわち、半導体積層基板２１０は、サファイア基板２１１上に、核形成層２１２、ｎ型導電層２１３、拡散防止層２１４、高抵抗バッファ層２１５、電子走行層２１６、電子供給層２１７、および半導体層２１８が順次積層されて構成されている。電子走行層２１６および電子供給層２１７によって活性層ＡＬが構成され、活性層ＡＬおよび高抵抗バッファ層２１５によってデバイス層ＤＬが構成される。
　サファイア基板２１１は、絶縁基板を構成する。核形成層２１２は、たとえば低温成長させたＧａＮ層やＡｌＮ層などからなる。なお、核形成層２１２を設けない構成としても良く、核形成層２１２が、その上層のｎ型導電層２１３の一部になる場合もある。
　ｎ型導電層２１３は、核形成層２１２の上層に設けられ、ｎ型不純物がドープされたＡｌ組成比ｙのＡｌｙＧａ1-ｙＮ層（０≦ｙ≦１）からなり、典型的には、ｎ－ＧａＮ層である。ここで、このｎ型導電層２１３の製造方法としては、たとえば、以下の３通りの方法が可能である。すなわち、第１に、たとえばＭＯＣＶＤ法により、ｎ型不純物として、たとえばＳｉ、テルル（Ｔｅ）、酸素（Ｏ）、または硫黄（Ｓ）をドープしつつ、ＡｌｙＧａ1-ｙＮを成長させることによりｎ－ＡｌｙＧａ1-ｙＮ層を形成する。ここで、ｎ型導電層２１３を裏面フィールドプレート構造として作用させるためには、ｎ型不純物のドープ量は、５．０×１０16ｃｍ-3以上１．０×１０20ｃｍ-3以下にするのが好ましい。第２に、ＡｌｙＧａ1-ｙＮの成長時に、サファイア基板２１１のサファイア（Ａｌ2Ｏ3）から酸素（Ｏ）を拡散させることにより、ｎ－ＡｌｙＧａ1-ｙＮ層を形成する。この場合、酸素濃度が５．０×１０16ｃｍ-3以上になるように成長温度を１０００℃以上１５００℃以下の高温に制御するのが好ましい。第３に、ＡｌｙＧａ1-ｙＮを成長させた後、雰囲気温度を上昇させることによって、ＡｌｙＧａ1-ｙＮ層内に窒素空孔を作り、ｎ－ＡｌｙＧａ1-ｙＮ層を形成する。
　拡散防止層２１４は、ｎ型導電層２１３から上層側に電子を拡散させないための層であり、たとえばＡｌ組成比ｘのＡｌxＧａ1-xＮ層からなる。拡散防止層２１４の膜厚ｄ60は、電子がトンネル効果によって上層側に拡散するのを抑制するために、１０ｎｍ以上（ｄ60≧１０ｎｍ）が好ましい。
　ここで、ｎ型導電層２１３がｎ－ＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）からなる場合、拡散防止層２１４は、ｎ型導電層２１３のバンドギャップより大きいバンドギャップを有するのが好ましい。すなわち、上述したように、ｎ型導電層２１３と拡散防止層２１４との間において３００ｍｅＶ以上のオフセットを確保することができれば、電子の拡散を抑制できる。そのためには、拡散防止層２１４のＡｌ組成比ｘは、ｎ型導電層２１３のＡｌ組成比ｙより０．２以上大きく（０＜ｙ＋０．２≦ｘ≦１）するのが好ましい。たとえば、ｎ型導電層２１３がｎ－ＧａＮ層からなる場合、拡散防止層２１４はＡｌxＧａ1-xＮ層（０．２≦ｘ≦１）とする。これにより、ヘテロ接合におけるバンドオフセットを利用して、ｎ型導電層２１３から上層側の高抵抗バッファ層２１５側に電子が拡散するのを抑制できる。
　また、ｎ型導電層２１３がｎ－ＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなる場合、拡散防止層２１４は、ｎ型導電層２１３とホモｐｎ接合するｐ型不純物がドープされたｐ－ＡｌzＧａ1-zＮ層（０≦ｚ≦１）から構成しても良い。典型的に、ｎ型導電層２１３がｎ－ＧａＮ層からなる場合、拡散防止層２１４はｐ－ＧａＮ層とするのが好ましい。ここで、拡散防止層２１４にドープされるｐ型不純物としては、たとえばＭｇなどが用いられる。また、Ｍｇを拡散防止層２１４にドープする場合、Ｍｇ濃度を１．０×１０16ｃｍ-3以上にするのが好ましい。これにより、ｎ型導電層２１３と拡散防止層２１４との間において、ｐｎ接合の拡散電位により電子に対して３００ｍｅＶより大きい３ｅＶ以上のオフセットが確保できる。さらに、拡散防止層２１４にクラスター欠陥を作らないために、Ｍｇ濃度を５．０×１０19ｃｍ-3未満にするのが好ましい。このように、ｎ型導電層２１３に対してｐ型の拡散防止層２１４をホモｐｎ接合させることによって、高抵抗バッファ層２１５側への電子の拡散を抑制できる。
　さらに、ｎ型導電層２１３がｎ－ＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）からなる場合、拡散防止層２１４を、ｎ型導電層２１３のバンドギャップより大きいバンドギャップを有するとともに、ｐ型不純物がドープされたｐ－ＡｌxＧａ1-xＮ層（０≦ｙ＜ｘ＜１）から構成することも可能である。このように、シングルへテロｐｎ接合を形成することによって、ｎ型導電層２１３と拡散防止層２１４との間において、電子に対してより大きいオフセットが確保できる。なお、この場合においても、ｐ型不純物としてＭｇを用いる場合、上述と同様の理由から、Ｍｇ元素濃度を１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満が好ましい。
　一方、核形成層２１２がＡｌＮ層からなる場合、ｎ型導電層２１３をｎ－ＡｌｙＧａ1-ｙＮ層（０＜ｙ＜１）、拡散防止層２１４をｎ型導電層２１３のバンドギャップより小さいバンドギャップのｐ－ＡｌxＧａ1-xＮ層（０≦ｘ＜ｙ＜１）から構成することも可能である。この場合、ｎ型導電層２１３と拡散防止層２１４との接合がｐｎ接合になることから、ｎ型導電層２１３から上層側への電子の拡散を抑制できる。
　以上の拡散防止層２１４上に設けられる高抵抗バッファ層２１５は、所定の膜厚ｄ62の高抵抗のバッファ層であり、たとえば、Ｃ、Ｆｅ、ルテニウム（Ｒｕ）などの不純物が添加されたＡｌＧａＮ層、好適にはＧａＮ層からなる。ここで、高抵抗バッファ層２１５に添加される不純物濃度は、１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下が好ましい。なお、この高抵抗バッファ層２１５中に、必要に応じて、窒化物半導体装置の構成に必要な種々の半導体層を設けても良い。
　電子走行層２１６は、所定の膜厚ｄ61のアンドープＧａＮ層（ｕ－ＧａＮ層）からなる。なお、電子走行層２１６を構成する材料としては、ＧａＮ以外の材料を用いても良く、ＡｌＧａＮを用いる場合、そのＡｌ組成比は５％以下とするのが好ましい。
　電子供給層２１７は、たとえば平均Ａｌ組成比ＸのＡｌXＧａ1-XＮの擬似混晶構造を有する。具体的には、電子供給層２１７は、Ａｌ組成比が異なりバンドギャップが異なる少なくとも２種類のＩＩＩ族窒化物系化合物半導体を複数、好適には４層以上積層した超格子層から構成される。また、電子供給層２１７のバンドギャップは、電子走行層２１６のバンドギャップより大きくなるように構成される。これにより、電子走行層２１６の電子供給層２１７との界面、すなわちデバイス層ＤＬ中の活性層ＡＬの内部に、電流経路として用いられる２次元電子ガス（２ＤＥＧ）層ａ-が生成される。
　また、高抵抗バッファ層２１５、電子走行層２１６および電子供給層２１７によって構成されたデバイス層ＤＬの膜厚は、半導体積層基板２１０から製造される種々の窒化物半導体装置に対して求められるデータシート上の耐圧Ｖｒによって決定される。具体的に、デバイス層ＤＬを構成する電子走行層２１６および高抵抗バッファ層２１５のそれぞれの膜厚ｄ61，ｄ62は、以下の（４）式によって決定される。なお、（４）式は、電子走行層２１６および高抵抗バッファ層２１５のそれぞれの膜厚ｄ61，ｄ62において、電界分布が一様である場合に耐圧Ｖｒの素子の高電圧が加わる電極と基板間の電界強度Ｅｒの大きさを示している。
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　なお、（４）式において、εGaNはＧａＮの誘電率（εGaN＝９．５）、εAlGaNはＡｌ組成比ｖのＡｌvＧａ1-vＮの誘電率（εAlGaN＝９．５－０．７ｖ）である。
　ここで、（４）式において、電流コラプスを抑制する観点から電子走行層２１６の膜厚ｄ61は、２００ｎｍ以上（ｄ1≧２００ｎｍ）が好ましい。また、耐圧Ｖｒを確保する観点から、電界強度Ｅｒは、３．３ＭＶ／ｃｍ以下（Ｅｒ≦３．３ＭＶ／ｃｍ）が好ましく、動的な電流コラプスを抑制する観点からは、２．０ＭＶ／ｃｍ以下（Ｅｒ≦２．０ＭＶ／ｃｍ）がより好ましく、１．５ＭＶ／ｃｍ（Ｅｒ≦１．５ＭＶ／ｃｍ）以下がさらに好ましい。そして、これらの膜厚ｄ61および電界強度Ｅｒの制限に基づいて、高抵抗バッファ層２１５の膜厚ｄ62が決定される。なお、電子供給層２１７の膜厚は、電子走行層２１６および高抵抗バッファ層２１５の膜厚（ｄ61＋ｄ62）に比して極めて小さいため、デバイス層ＤＬの膜厚は、ｄ61＋ｄ62で近似できる。そして、デバイス層ＤＬの転位を低減する必要性の観点からは、膜厚は３μｍ以上（ｄ61＋ｄ62≧３μｍ）が好ましい。さらに、窒化物半導体装置に求められる耐圧Ｖｒが６００Ｖ以上（Ｖｒ≧６００Ｖ）の場合、デバイス層ＤＬの膜厚は４μｍ以上（ｄ61＋ｄ62≧４μｍ）が好ましい。これにより、デバイス層ＤＬを構成する半導体層にかかる電界強度Ｅｒを１．５ＭＶ／ｃｍ以下にできる。
　また、半導体積層基板２１０から製造する窒化物半導体装置の構造に応じて、電子供給層２１７の上層に第３半導体層としての半導体層２１８が設けられる。半導体層２１８は、電子走行層２１６に生じる２ＤＥＧ層ａの２ＤＥＧ濃度を変化させる。そのため、半導体層２１８は、そのバンドギャップが電子供給層２１７の平均バンドギャップより小さいＩＩＩ族窒化物系化合物半導体、具体的にはＡｌ組成比ｗのＡｌwＧａ1-wＮ層（０≦ｗ＜１）、典型的にはたとえばＧａＮ層から構成される。
　以上により、本発明の実施の形態による半導体積層基板２１０が構成されている。以下に、上述した半導体積層基板２１０から製造される窒化物半導体装置について説明する。
　まず、実施の形態１６による窒化物半導体装置としてのＳＢＤ２０１について説明する。図２７は、この実施の形態１６によるＳＢＤ２０１を示す模式的な断面図である。
　図２７に示すように、この実施の形態１６によるＳＢＤ２０１は、上述した半導体積層基板２１０の構造に加えて、実施の形態１におけると同様の、２次元電子ガス濃度制御層２１８ａ、アノード電極２１９、アノード配線２２０、カソード電極２２１、カソード配線２２２、絶縁膜２２３，および誘電体層２２４を有して構成されている。また、電子走行層２１６の部分には、２ＤＥＧが発生しない２ＤＥＧ非発生領域２１６ａが形成されている。誘電体層２２４は、２ＤＥＧ非発生領域２１６ａを覆う領域に設けられているとともに、コンタクト部２２４ａによって絶縁膜２２３と離間されている。アノード電極２１９は、下層の電子供給層２１７および電子走行層２１６まで到達するリセス部２１６ｂ上を覆うように設けられている。アノード電極２１９は、電子走行層２１６と電子供給層２１７との界面に生じ、２ＤＥＧ濃度が低減された２ＤＥＧ層ａ-に対して、側面からショットキー接触している。また、カソード電極２２１は、コンタクト部２２４ａを通じて電子供給層２１７を介し、電子走行層２１６に発生した２ＤＥＧ層ａとオーミック接触している。
　このＳＢＤ２０１においては、２次元電子ガス濃度制御層２１８ａが設けられていることにより、ＳＢＤ２０１の動作に用いられる２ＤＥＧ層ａ-の２ＤＥＧ濃度が、２ＤＥＧ層ａ-以外の２ＤＥＧ層ａにおける２ＤＥＧ濃度より低濃度になっている。これにより、２次元電子ガス濃度制御層２１８ａが設けられた部分において電界集中が緩和されて電界強度Ｅｒが低減される。また、実施の形態１におけると同様の理由から、２次元電子ガス濃度制御層２１８ａの膜厚、すなわち半導体積層基板２１０における半導体層２１８の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましく、２０ｎｍ以上１００ｎｍ以下がより好ましく、２５ｎｍ以上８０ｎｍ以下がさらに好ましい。
　この２次元電子ガス濃度制御層２１８ａは、電子供給層２１７をオーバーエッチングされるエッチングストップ層として用いて、半導体積層基板２１０における半導体層２１８をエッチングすることにより形成される。なお、電子供給層２１７上に、半導体層２１８に対して極めて低いエッチング選択比のエッチング犠牲層を設けても良い。そして、この実施の形態１６においては、電子走行層２１６、電子供給層２１７、および２次元電子ガス濃度制御層２１８ａ、さらに必要に応じてエッチング犠牲層（図示せず）を含めて半導体積層体が構成される。
　また、以上のように構成されたＳＢＤ２０１と同一のサファイア基板２１１の上層において、電子供給層２１７、電子走行層２１６、高抵抗バッファ層２１５を貫通し、拡散防止層２１４に至るコンタクトホール２０１ａが形成されている。ここで、コンタクトホール２０１ａの形成においては、拡散防止層２１４が高抵抗バッファ層２１５に対してエッチング選択比が低い材料から構成されている場合、この拡散防止層２１４をエッチング犠牲層として用いることで、コンタクトホール２０１ａのエッチング深さを制御できる。具体的には、電子走行層２１６および高抵抗バッファ層２１５がＧａＮ層からなり、拡散防止層２１４がＡｌＧａＮ層からなる場合、ＡｌＧａＮ層に対するＧａＮ層のエッチング選択比が５０倍程度であるため、拡散防止層２１４をエッチング犠牲層として好適に用いることができる。なお、コンタクトホール２０１ａは、拡散防止層２１４を構成する材料に応じて、拡散防止層２１４を貫通させてさらに下層のｎ型導電層２１３に達するように形成しても良い。
　また、コンタクトホール２０１ａの内壁には、たとえばＳｉＯ2またはＡｌ2Ｏ3からなるコンタクト絶縁膜２０８ａが設けられている。そして、コンタクトホール２０１ａの内側に、コンタクト絶縁膜２０８ａを介して、たとえばＴｉ／Ａｌなどからなるコンタクト電極２０８が設けられている。すなわち、コンタクト電極２０８は、コンタクト絶縁膜２０８ａによって電子供給層２１７、電子走行層２１６および高抵抗バッファ層２１５からなるデバイス層ＤＬと絶縁されている。そして、ｎ型導電層２１３の拡散防止層２１４との界面に２ＤＥＧ層ａ0が形成されている場合には、コンタクト電極２０８は、拡散防止層２１４を介して２ＤＥＧ層ａ0にオーミック接触して電気的に接続される。すなわち、拡散防止層２１４の一部が部分的にエッチングされて膜厚が小さくなった部分において、ｎ型導電層２１３から電子の波動関数がしみ出して電気的に接続される。他方、コンタクトホール２０１ａをｎ型導電層２１３に達するまで形成した場合、２ＤＥＧ層ａ0の生成に関わらず、コンタクト電極２０８とｎ型導電層２１３または２ＤＥＧ層ａ0とが電気的に接続される。また、コンタクト電極２０８は、たとえばアノード電極２１９と電気的に接続される。ここで、コンタクト電極２０８とアノード電極２１９との接続方法について以下に概略を説明する。
　すなわち、多数のＳＢＤ２０１を備えた半導体装置においては、同一基板上に、ＳＢＤ素子領域と、カソード電極２２１に接続されたカソードパッドと、アノード電極２１９に接続されて接地されたアノードパッドとを備える（図１参照）。そこで、アノードパッドの形成領域内に、アノードパッドと接続させたコンタクト電極２０８を設ける。これにより、コンタクト電極２０８とアノード電極２１９とが電気的に接続される。このように、図２７に示すｎ型導電層２１３および２ＤＥＧ層ａ0の少なくとも一方と、アノード電極２１９とが電気的に接続されるため、ｎ型導電層２１３および２ＤＥＧ層ａ0がフロートになるのを回避できる。そして、ｎ型導電層２１３によってデバイス層ＤＬに対する裏面フィールドプレート構造が形成されるので、積層方向に加わる電界を分散させることで、アノード電極２１９端部における電界集中を緩和することができ、アノード電極２１９の端部直下における電子供給層２１７および電子走行層２１６に加わる電界を低減できるため、ＳＢＤ２０１における電流コラプスを抑制できる。
　以上説明した実施の形態１６によれば、デバイス層ＤＬの高抵抗バッファ層２１５の下層側にｎ型導電層２１３を設けていることにより、裏面フィールドプレート構造による電界緩和の効果を奏する。すなわち、窒化物半導体装置の基板として絶縁基板を用いた場合であっても、電流コラプスを低減することができる。また、拡散防止層２１４をＡｌＧａＮ層から構成した場合、コンタクト電極２０８を形成する際に拡散防止層２１４をエッチング犠牲層として用いることができるとともに、その上層に設けられた高抵抗バッファ層２１５や電子走行層２１６における転位を低減できる。
　また、窒化物半導体装置の基板としてサファイア基板２１１を用いることにより、基板としてＳｉ基板を用いる場合に比して、次のような有利な効果が得られる。すなわち、基板材料であるＳｉと半導体層を構成するＧａとの反応を防止するＡｌＮ層や、Ａｌを含む厚いバッファ層を形成する必要がないことから、半導体層の成長においてＡｌ原料を多量に使用する必要がない。そのため、パーティクルの発生を低減できるとともに、製造装置のメンテンナンスコストを低減でき、製造歩留まりが向上する。また、サファイア基板２１１はＳｉ基板に比して硬いため、製造プロセス中の割れなどのプロセス不良を低減できる。さらに、高耐圧の窒化物半導体装置におけるＡｌ配線の膜厚は、ウエハの反りによる影響からＳｉ基板を用いた場合に３μｍ程度が限界であるのに対し、サファイア基板２１１を用いた場合には３μｍより大きくできる。このように、サファイア基板を用いた窒化物半導体装置においては、Ｓｉ基板を用いた場合に比して配線厚を比較的大きくできることから配線幅を小さくできる。そのため、ドレインソース間容量Ｃdsを低減でき、スイッチング損失の改善を図ることができる。また、Ｓｉ基板上にＧａＮ層を成長させる場合、その膜厚は４μｍ程度が限界であるが、サファイア基板２１１上にＧａＮ層を成長させる場合、その膜厚を５μｍ以上にできる。
　さらに、コンタクト電極２０８を設けていることにより、窒化物半導体装置を構成するバッファ層の一部としてｎ型導電層２１３を設けた場合であっても、リーク電流を低減することができる。
　次に、本発明の実施の形態１７による窒化物半導体装置としてのＨＥＭＴ型電界効果トランジスタについて説明する。図２８は、この実施の形態１７によるＨＥＭＴ２０２を示す模式的な断面図である。
　図２８に示すように、実施の形態１７によるＨＥＭＴ２０２は、上述した実施の形態による半導体積層基板２１０の構造を有する。そして、半導体積層基板２１０の上層に、実施の形態５と同様の、半導体層２１８の一部からなる２次元電子ガス濃度制御層２１８ｂ、ゲート電極２５２、ドレイン電極２５４およびドレイン配線２５５、ソース電極２５６およびソース配線２５７、誘電体層２５８、ならびに絶縁膜２５９を備える。また、電子走行層２１６の部分には、２ＤＥＧが発生しない２ＤＥＧ非発生領域２１６ｄが形成されている。誘電体層２５８は、２ＤＥＧ非発生領域２１６ｄを覆う領域に設けられているとともに、コンタクト部２５８ａによって絶縁膜２５９と離間されている。
　また、以上のように構成されたＨＥＭＴ２０２と同一のサファイア基板２１１の上層の部分に、実施の形態１６におけるコンタクトホール２０１ａと同様のコンタクトホール２０２ａが形成されている。コンタクトホール２０２ａの内壁にはコンタクト絶縁膜２０９ａが設けられ、その内側にコンタクト電極２０９が設けられる。なお、コンタクトホール２０２ａ、コンタクト電極２０９、およびコンタクト絶縁膜２０９ａの構成については、実施の形態１６と同様であるので、その説明を省略する。
　また、コンタクト電極２０９は、たとえばソース電極２５６と電気的に接続される。ここで、コンタクト電極２０９とソース電極２５６との接続方法について以下に説明する。
　すなわち、多数のＨＥＭＴ２０２を備えた半導体装置においては、同一基板上に、ＨＥＭＴ２０２が配置されたＦＥＴ素子領域と、ドレイン電極２５４に接続されたドレインパッドと、ソース電極２５６に接続されたソースパッドと、ゲート電極２５２に接続されたゲートパッドとを備える（図１０参照）。これらのうちのソースパッドの形成領域内にソースパッドと接続されたコンタクト電極２０９を設けることにより、コンタクト電極２０９とソース電極２５６とがソースパッドを介して電気的に接続される。これにより、図２８に示すように、ｎ型導電層２１３および２ＤＥＧ層ａ0の少なくとも一方とソース電極２５６とがコンタクト電極２０９を通じて電気的に接続される。そのため、ソース電極２５６やソースパッドを接地させることによって、ｎ型導電層２１３および２ＤＥＧ層ａ0がフロートになるのを回避できる。したがって、ＨＥＭＴ２０２における電流コラプスを抑制できる。
　以上説明した実施の形態１７においては、実施の形態１６と同様の効果を得ることができるとともに、基板にサファイア基板２１１を用いているため、電子走行層２１６や高抵抗バッファ層２１５を構成するＧａＮ層またはＡｌＧａＮ層の転位密度が、Ｓｉ基板上にＧａＮ層やＡｌＧａＮ層を成長させる場合に比して１桁程度低くなる。これにより、２ＤＥＧ層ａ，ａ-における電子の移動度を高くすることができ、ＨＥＭＴ２０２のスイッチング特性を向上できる。
　次に、本発明の実施の形態１８による窒化物半導体装置としてのＭＩＳ－ＨＥＭＴ（Metal　Insulator　Semiconductor　HEMT）について説明する。図２９は、この実施の形態１８による窒化物半導体装置としてのＭＩＳ－ＨＥＭＴ２０３を示す模式的な断面図である。
　図２９に示すように、実施の形態１８によるＭＩＳ－ＨＥＭＴ２０３においては、実施の形態による半導体積層基板２１０の高抵抗バッファ層２１５上に、ｐ型チャネル層２３３、電子走行層２３４、電子供給層２３５、および２次元電子ガス濃度制御層２３６が順次積層されて設けられている。電子走行層２３４、電子供給層２３５、および２次元電子ガス濃度制御層２３６はそれぞれ、実施の形態１７における電子走行層２１６、電子供給層２１７、および２次元電子ガス濃度制御層２１８ｂと同様の構成を有する。２次元電子ガス濃度制御層２３６は、ＭＩＳ－ＨＥＭＴ２０３を構成する各半導体層の電界集中を緩和する、電界緩和層として機能する。また、電子走行層２３３の部分には、２ＤＥＧが発生しない２ＤＥＧ非発生領域２３３ａが形成されている。誘電体層２５８は、２ＤＥＧ非発生領域２３３ａを覆う領域に設けられているとともに、コンタクト部２５８ａによって絶縁膜２５９と離間されている。
　また、ｐ型チャネル層２３３は、たとえばＭｇなどのｐ型不純物がドープされたＧａＮ層であるｐ－ＧａＮ層から構成される。なお、ｐ型チャネル層２３３を、ｐ型不純物がドープされたＡｌ組成比が５％以下のｐ－ＡｌＧａＮ層から構成しても良い。このｐ型チャネル層２３３の膜厚は２００ｎｍ以上が好ましい。これにより、炭素（Ｃ）などの不純物を含む高抵抗バッファ層２１５とゲート電極２３７との距離を２００ｎｍ以上に確保できる。そして、このｐ型チャネル層２３３、電子走行層２３４、および電子供給層２３５によってデバイス層ＤＬが構成される。このデバイス層ＤＬの膜厚は、上述した理由と同様の理由から、４μｍ以上が好ましい。そして、これらのデバイス層ＤＬおよび２次元電子ガス濃度制御層２３６によって、実施の形態１８における半導体積層体が構成される。
　また、ソース電極２５６およびソース配線２５７から構成されるソースＳ、ならびにドレイン電極２５４およびドレイン配線２５５から構成されるドレインＤはそれぞれ、実施の形態１７におけるソースＳおよびドレインＤと同様の構成を有する。そして、ソース電極２５６とドレイン電極２５４との間におけるゲートの形成領域に、ｐ型チャネル層２３３に達する深さに形成されたリセス部２３４ａが設けられている。第３電極としてのゲート電極２３７は、このリセス部２３４ａ上にゲート絶縁膜２３７ａを介して設けられている。また、ゲート電極２３７は、ソース電極２５６およびドレイン電極２５４の両側に向かって２次元電子ガス濃度制御層２３６上に乗り上げて、絶縁膜２５９に多段の段差状、たとえば２段の段差状に延伸したフィールドプレート部を有する。
　ここで、ゲート電極２３７は、仕事関数が４．５ｅＶ以上の金属材料から構成され、具体的にはたとえば窒化チタン（ＴｉＮ）からなる。ゲート電極２３７の下層のゲート絶縁膜２３７ａは、少なくとも１層、好適には複数層の酸化膜などからなる絶縁膜から構成される。ゲート絶縁膜２３７ａを構成する複数層の絶縁膜のうちの最下層は、Ａｌを含む絶縁材料から構成され、具体的にはたとえばＡｌ2Ｏ3層またはＡｌＮ層からなる。また、最下層より上層の絶縁膜はＳｉを含む絶縁材料から構成され、具体的にはたとえばＳｉＯ2層またはＳｉＮ層からなる。これにより、ゲート絶縁膜２３７ａにおいて、最下層のＡｌを含む絶縁膜が、上層側の絶縁膜に含まれるＳｉとｐ型チャネル層２３３に含まれるＧａとの間の反応障壁となって、ＳｉとＧａとの反応が防止され、欠陥の発生が抑制される。
　なお、図示省略したが、以上のように構成されたＭＩＳ－ＨＥＭＴ２０３と同一のサファイア基板２１１の上層の部分に、実施の形態１７と同様のコンタクトホール、コンタクト絶縁膜、およびソース電極２５６またはソース配線２５７と接続されたコンタクト電極が設けられる。
　以上のように構成されたＭＩＳ－ＨＥＭＴ２０３においては、ｐ型チャネル層２３３におけるゲート電極２３７の直下方の領域に電子供給層２３５が設けられていない。そのため、電子走行層２３４の電子供給層２３５との界面に２ＤＥＧ層ａ，ａ-が生成される反面、ゲート電極２３７の直下には２ＤＥＧ層ａ，ａ-が生成されない。この状態で、ゲート電極２３７にしきい値電圧Ｖth以上の正電圧を印加すると、ゲート電極２３７の直下のｐ型チャネル層２３３に電子層となる反転層（図示せず）が形成される。この反転層が、ゲート電極２３７のリセス部２３４ａの周辺に生成された２ＤＥＧ層ａ-と連結されてドレイン電流が流れる。これにより、２ＤＥＧを利用しつつノーマリオフ型のＭＩＳ型電界効果トランジスタが動作する。
　ここで、本発明者の実験から得た知見によれば、電子走行層２３４における２ＤＥＧ層ａの部分においてｐ型不純物としてのＭｇの濃度が１．０×１０17ｃｍ-3より大きいと、２ＤＥＧ層ａでの２ＤＥＧ濃度が大きく低下する現象が生じる。そこで、２ＤＥＧ層ａの領域におけるＭｇ元素濃度は、２ＤＥＧ濃度が低下しない濃度として、１．０×１０17ｃｍ-3以下が好ましい。このＭｇ元素濃度を実現するためには、その下層のｐ型チャネル層２３３におけるＭｇ元素濃度を、１．０×１０18ｃｍ-3以下にするのが望ましい。なお、この本発明者が行った実験の詳細については後述する。
　さらに、本発明者は、ＭＩＳ－ＨＥＭＴ２０３におけるゲート電極２３７、ゲート絶縁膜２３７ａ、およびｐ型チャネル層２３３に関して、鋭意検討を行った。この鋭意検討について以下に説明する。
　まず、本発明者は、ゲート絶縁膜２３７ａを、たとえばＡｌ2Ｏ3などのＡｌを含む絶縁膜を最下層とし、たとえばＳｉＯ2などのＳｉを含む絶縁膜を上層側にして、少なくとも２層の絶縁膜から構成した場合において、最下層の膜厚を変化させてゲート電極２３７のしきい値電圧Ｖthを測定した。その結果、ゲート絶縁膜２３７ａの最下層の膜厚の増加に伴って、しきい値電圧Ｖthが増加することが判明した。さらに、ゲート絶縁膜２３７ａの上層側の膜厚を所定膜厚以上にして最下層の絶縁膜の膜厚を３ｎｍ以上にすると、ゲート電極２３７のしきい値電圧Ｖthを正電圧にできることも判明した。換言すると、ゲート絶縁膜２３７ａを少なくとも２層の絶縁膜から構成することで、しきい値電圧Ｖthはゲート絶縁膜２３７ａの総膜厚に依存する。その上で、ゲート絶縁膜２３７ａの膜厚を所定膜厚以上にすることによって、ゲート電極２３７のしきい値電圧Ｖthを正電圧にできるので、ＭＩＳ－ＨＥＭＴ２０３においてノーマリオフ動作が実現できる。すなわち、ゲート絶縁膜２３７ａの最下層のＡｌを含む絶縁膜の膜厚が小さい場合、またはＡｌを含む絶縁膜が存在しない場合、ＭＩＳ－ＨＥＭＴ２０３において安定したノーマリオフ動作が実現できない。
　また、ゲート絶縁膜２３７ａの膜厚を所定膜厚未満にすると、ゲート電圧が増加した場合にゲート絶縁膜２３７ａにかかる電界が大きくなるのみならず、ノーマリオフ動作が実現できなくなる。そのため、安定してノーマリオフ動作を行うことができるゲート電極２３７のしきい値電圧Ｖthとして、しきい値電圧Ｖthを２Ｖ以上に制御するためには、ゲート絶縁膜２３７ａの膜厚をＳｉＯ2膜換算で３０ｎｍ以上にするのが好ましい。ここで、ゲート絶縁膜２３７ａのＳｉＯ2膜換算での膜厚とは、ゲート絶縁膜２３７ａの膜厚×（ＳｉＯ2膜の誘電率／ゲート絶縁膜２３７ａの誘電率）とする。
　以上の検討に基づいて本発明者は、ゲート絶縁膜２３７ａをノーマリオフ動作可能な所定膜厚以上とすることを前提として、ゲート電極２３７のしきい値電圧Ｖthについてさらなる検討を行った。すなわち、本発明者は、ｐ型チャネル層２３３をＧａＮまたはＳｉから構成し、活性化したアクセプタ（正孔）のアクセプタ濃度Ｎａを変化させた場合において、ゲート電極２３７におけるしきい値電圧Ｖthの変化を測定した。
　その結果、アクセプタ濃度Ｎａが増加するのに伴って、しきい値電圧Ｖthが単調増加することが判明した。すなわち、アクセプタ濃度Ｎａが１．０×１０15ｃｍ-3以上であれば、アクセプタ濃度Ｎａを変化させることによって、しきい値電圧Ｖthを制御できる。なお、上述したように、ゲート絶縁膜２３７ａの膜厚、特に最下層のＡｌを含む絶縁膜の膜厚の増減に伴ってしきい値電圧Ｖthも増減する。
　また、ｐ型チャネル層２３３をＳｉから構成した場合に比してＧａＮから構成した場合の方が、ゲート電極２３７のしきい値電圧Ｖthが大きくなることも判明した。具体的に、ｐ型チャネル層２３３をＳｉから構成すると、しきい値電圧Ｖthを３Ｖ程度にするには、アクセプタ濃度を７．０×１０17ｃｍ-3程度にする必要である。一方、ｐ型チャネル層２３３をＧａＮから構成すれば、アクセプタ濃度が１．０×１０15ｃｍ-3程度であっても、しきい値電圧Ｖthを３Ｖ程度にできる。すなわち、Ｓｉに比してバンドギャップが大きいＧａＮにおいては、上述したゲート電極２３７の直下の反転層のしきい値電圧Ｖthを大きくしやすい。なお、本発明者の知見によれば、半導体層の製造において、アクセプタ濃度を１．０×１０15ｃｍ-3未満にするのは極めて困難である。したがって、ｐ型チャネル層２３３をｐ－ＧａＮ層から構成した場合においては、アクセプタ濃度Ｎａは製造上実現可能な１．０×１０15ｃｍ-3以上であれば良い。この場合、ｐ型不純物としてのＭｇの元素濃度は３．０×１０15ｃｍ-3以上となる。
　さらに、本発明者は、ｐ型チャネル層２３３をｐ－ＧａＮ層から構成し、ドープするｐ型不純物としてＭｇを用いた場合について種々検討を行った。その結果、Ｍｇのドープ量（Ｍｇ元素濃度）を増加させるのに伴って、実効的なアクセプタ濃度が単調増加することが判明した。また、Ｍｇ元素濃度が１．０×１０17ｃｍ-3の場合には活性化率が３０％程度であるのに対し、Ｍｇ元素濃度を１．０×１０19ｃｍ-3に増加させると、活性化率が１％程度にまで減少することも判明した。これは、ＧａＮ層にドープしたＭｇ元素が欠陥を作るためであると考えられる。
　そこで、本発明者はさらに、ＧａＮ層にｐ型不純物としてＭｇをドープした場合について検討を行った。そして、ｐ型チャネル層２３３上にアンドープＧａＮ層からなる電子走行層２３４を成長させた場合、ｐ型チャネル層２３３から電子走行層２３４の表面に向かって、アクセプタ濃度Ｎａ（Ｍｇ元素濃度）が徐々に減少するプロファイルになることが判明した。また、Ｍｇ元素の特性として半導体層の表面に偏析しやすい傾向があり、ｐ型チャネル層２３３のＭｇ元素濃度を増加させると、連動して電子走行層２３４におけるＭｇ元素濃度も増加する。一方、アンドープＧａＮ層からなる電子走行層２３４の２ＤＥＧ層ａ，ａ-の形成領域に、１．０×１０17ｃｍ-3より大きい高濃度のＭｇ元素が存在すると、２ＤＥＧ層ａ，ａ-の２ＤＥＧ濃度が低下する現象が生じる。したがって、ｐ型チャネル層２３３のＭｇ元素濃度を１．０×１０18ｃｍ-3以下にすることで、電子走行層２３４のＭｇ元素濃度を１．０×１０17ｃｍ-3以下に制御して、２ＤＥＧ層ａ，ａ-における２ＤＥＧ濃度の低下を抑制する。これにより、ＭＩＳ－ＨＥＭＴ２０３におけるスイッチング特性の低下を抑制することができる。
　以上のようにして構成された実施の形態１８によるＭＩＳ－ＨＥＭＴ２０３によれば、実施の形態１６，１７と同様の効果を得ることができるとともに、安定してノーマリオフ動作を行うノーマリオフ型の電界効果トランジスタを得ることができる。
　次に、本発明の実施の形態１９による窒化物半導体装置としてのＭＯＳ－ＨＥＭＴについて説明する。図３０は、この実施の形態１９による窒化物半導体装置としてのＭＯＳ－ＨＥＭＴ２０４を示す模式的な断面図である。
　図３０に示すように、実施の形態１９によるＭＯＳ－ＨＥＭＴ２０４においては、上述した半導体積層基板２１０における高抵抗バッファ層２１５上に、電子走行層２４１、電子供給層２４２、および２次元電子ガス濃度制御層２４３が順次積層されている。電子走行層２４１、電子供給層２４２、および２次元電子ガス濃度制御層２４３はそれぞれ、実施の形態１７における電子走行層２１６、電子供給層２１７、および２次元電子ガス濃度制御層２１８ｂと同様の構成を有する。２次元電子ガス濃度制御層２４３は、ＭＯＳ－ＨＥＭＴ２０４を構成する各半導体層における電界強度を緩和する電界緩和層として機能する。この実施の形態１９においては、これらの電子走行層２４１、電子供給層２４２、および２次元電子ガス濃度制御層２４３によって半導体積層体が構成される。
　また、ドレイン電極２４４およびドレイン配線２４８から構成されるドレインＤは、実施の形態１７におけるドレインＤと同様の構成を有する。同様に、誘電体層２４５および２ＤＥＧ非発生領域２４１ａもそれぞれ、実施の形態１７における誘電体層２５８および２ＤＥＧ非発生領域２１６ａと同様の構成を有する。
　ソース電極２４６は、ドレイン電極２４４と離間して電子供給層２４２上に選択的に設けられている。第１電極としてのソース電極２４６は、たとえばＴｉ／Ａｌからなる積層構造を有する。これにより、ソース電極２４６は、電子供給層２４２を介して電子走行層２４１に生成される２ＤＥＧ層ａとオーミック接触する。ソース電極２４６上にはソース電極２４６と電気的に接続するソース配線２４９が設けられ、ソース電極２４６およびソース配線２４９によって、ＭＯＳ－ＨＥＭＴ２０４のソースＳを構成している。
　また、ソース電極２４６とドレイン電極２４４との間のゲートの形成領域に、電子走行層２４１に達する深さに形成された、リセス部２４１ｂが設けられている。ゲート電極２４７は、このリセス部２４１ｂ上にたとえばゲート酸化膜などのゲート絶縁膜２４７ａを介して設けられている。また、ゲート電極２４７は、絶縁膜２５０に段差状に乗り上げつつソース電極２４６側およびドレイン電極２４４側の両側に延伸した、段差状のフィールドプレート部（ＧＦＰ部）を有する。ゲート電極２４７は、たとえばＴｉＮからなる。下層のゲート絶縁膜２４７ａは、たとえばＳｉＯ2膜やＡｌ2Ｏ3膜などの酸化膜、またはＡｌ2Ｏ3／ＳｉＯ2積層膜からなる。これにより、ゲート電極２４７は、ゲート絶縁膜２４７ａおよび電子供給層２４２を介して、電子走行層２４１に生成された２ＤＥＧ層ａを制御可能に構成されている。
　２次元電子ガス濃度制御層２４３のゲート電極２４７側端部は、絶縁膜２５０の部分を介してゲート電極２４７のＧＦＰ部の下層に位置している。なお、ゲート電極２４７のＧＦＰ部は、ゲート絶縁膜２４７ａが２次元電子ガス濃度制御層２４３に接するように乗り上げても良いが、ゲート電極２４７のしきい値電圧の変動を抑制する観点からは、ゲート電極２４７と２次元電子ガス濃度制御層２４３との間は絶縁膜２５０を介するのが好ましい。
　また、第１ソースフィールドプレート層（第１ＳＦＰ層）２４９ａは、２次元電子ガス濃度制御層２４３の上層に絶縁膜２５０を介して平行な平面平板状に形成されている。第１ＳＦＰ層２４９ａは、ソース電極２４６またはゲート電極２４７と同電位になるように導通されている。また、ソース配線２４９は、第２ソースフィールドプレート層（第２ＳＦＰ層）２４９ｂをさらに備える。この第２ＳＦＰ層２４９ｂは、第１ＳＦＰ層２４９ａおよびゲート電極２４７の上層に絶縁膜２５０を介して設けられている。そして、第２ＳＦＰ層２４９ｂの下層に、絶縁膜２５０を介して２次元電子ガス濃度制御層２４３のドレイン電極２４４側端部が位置している。
　なお、図示省略したが、以上のように構成されたＭＯＳ－ＨＥＭＴ２０４と同一のサファイア基板２１１の上層の部分に、実施の形態１７と同様のコンタクトホール、コンタクト絶縁膜、およびコンタクト電極が設けられている。そして、このコンタクト電極は、ソース電極２４６またはソース配線２４９に電気的に接続されている。
　以上のようにして構成された実施の形態１９によるＭＯＳ－ＨＥＭＴ２０４によれば、実施の形態１６～１８と同様の効果を得ることができる。
　次に、本発明の実施の形態２０による窒化物半導体装置の製造方法について説明する。図３１は、この窒化物半導体装置の製造方法を説明するための略線図であり、図３２は、この製造方法により製造された窒化物半導体装置を示す断面図である。また、図３３および図３４は、窒化物半導体装置の基板側から俯瞰した平面図である。
　まず、本発明者が知見したサファイア基板などの基板を用いた窒化物半導体装置における問題点について説明する。すなわち、サファイア基板２１１などの基板を用いて窒化物半導体素子を製造した場合、Ｓｉ基板に比してサファイア基板２１１の放熱性が低いという問題があった。これは、サファイアの熱伝導率がＳｉの熱伝導率に比して、１／３であることに起因する。
　このようなサファイア基板２１１の放熱性の問題を改善するために、サファイア基板２１１を薄くすることが考えられる。具体的には、ウエハの厚さが１００μｍのＳｉ基板と同等の放熱性を得るために、サファイア基板２１１のウエハの厚さをＳｉ基板の１／３程度の３０μｍ程度にする方法が考えられる。ところが、ウエハの厚さを小さくすると、半導体装置の製造工程においてハンドリング性が悪くなってしまい、後の工程でチッピングが発生するなどの問題が生じる可能性があった。
　そこで、本発明者は、サファイア基板２１１における放熱性の向上とハンドリング性の維持とを両立させるために鋭意検討を行った。そして、本発明者は、研磨したサファイア基板２１１に対して、アブレーションにより半導体を積層する側とは反対側の裏面に、埋込孔を形成して、この埋込孔に金属等の高い熱伝導率の材料を埋め込む方法を想起した。
　すなわち、図３１に示すように、サファイア基板２１１上に核形成層２１２、ｎ型導電層２１３、および拡散防止層２１４が順次積層され、この上層にさらにデバイス層２６１と、ソース電極２６３Ｓ、ゲート電極２６３Ｇおよびドレイン電極２６３Ｄと、絶縁膜２６２とが順次設けられた窒化物半導体装置２０５を想定する。そして、この窒化物半導体装置２０５におけるサファイア基板２１１の裏面側に対して、レーザ加工装置からレーザ光２６６を照射してレーザアブレーションを行う。なお、レーザ加工装置としては、たとえばフェムト秒レーザ発振器などの、パルス幅がサブピコ秒から数１０フェムト秒の超短パルスレーザを出射可能な装置を使用できる。これにより、サファイア基板２１１および積層された各半導体層に対して、レーザアブレーションが高速にできるとともに、制御性良く基板コンタクトホールとしての埋込孔２０５ａを形成できる。さらに、レーザ加工装置におけるレーザ光２６６の集光点径を調整することによって、深さを制御した非貫通孔の埋込孔２０５ａを形成できるので、表面側のデバイス層２６１に損傷を与えることなく、埋込孔２０５ａを形成できる。
　その後、図３２に示すように、形成した埋込孔２０５ａに対して、たとえばスパッタリング法によってＣｕなどの金属膜を蒸着した後、たとえばメッキ法により埋込孔２０５ａの内部にＣｕなどの金属を埋め込む。これにより、サファイア基板２１１の埋込孔２０５ａの部分に、金属からなる放熱部２６４が形成される。放熱部２６４は、金属から構成されていることによって導電性を有するとともに熱伝導率が高い。そのため、サファイア基板２１１上に積層された半導体層から伝導された熱は、主として放熱部２６４を通じて外部に放出されるため、サファイア基板２１１の放熱性を向上できる。また、このサファイア基板２１１の裏面を、たとえば半田などによってたとえば銅板などからなる導電板２６５に固着させることにより、窒化物半導体装置２０５の稼働時に生じた熱は、放熱部２６４を通じて導電板２６５側に熱伝導されて外部に放出できる。
　さらに、レーザ加工装置から出射されるレーザ光２６６の集光点径を調節することによって、図３２に示すように、拡散防止層２１４に達する埋込孔２０５ａを形成することができるので、放熱部２６４をｎ型導電層２１３および拡散防止層２１４と電気的に接続できる。なお、レーザ加工装置から出射されるレーザ光２６６の集光点径を調節してｎ型導電層２１３にまで達する埋込孔２０５ａを形成しても、放熱部２６４をｎ型導電層２１３と電気的に接続できる。そして、このサファイア基板２１１の裏面を導電板２６５に固着させた場合には、この導電板２６５を通じて、ｎ型導電層２１３または２ＤＥＧ層（図３２中、図示せず）を外部と電気的に接続できるので、実施の形態１６～１９におけるコンタクト電極と同様の機能を有する、いわゆる裏面コンタクトを実現できる。これにより、ｎ型導電層２１３または２ＤＥＧ層のフロートを回避することができ、実施の形態１６～１９と同様の電流コラプスの抑制およびリーク電流の低減を実現できる。
　また、この実施の形態２０によるレーザアブレーションによって形成する埋込孔２０５ａおよび放熱部２６４の平面形状パターンは、図３３に示すようなアレイ状や図３４に示すような平行線状が可能であり、さらには格子状としても良い。
　以上説明した実施の形態２０による半導体装置の製造方法によれば、サファイア基板２１１の裏面の部分に埋込孔２０５ａを形成して金属で埋めて放熱部２６４を設けていることにより、絶縁基板に比して熱伝導率が高い金属を通じて熱が放出しやすくなるため、窒化物半導体装置２０５における放熱性を向上できる。また、埋込孔２０５ａをｎ型導電層２１３まで到達させて、放熱部２６４と電気的に接続していることにより、この放熱部２６４を裏面コンタクト電極として利用できるので、サファイア基板２１１を介してｎ型導電層２１３を接地させたり外部の電極に接続させたりすることができる。
　以上の実施の形態１６～２０による窒化物半導体装置によれば、基板として絶縁基板を用いた場合であっても、電流コラプスを抑制するとともにリーク電流を抑制することが可能になる。
　以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。また、上述の実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。
　また、上述の実施の形態においては、電子供給層がＡｌｘＧａｙＩｎｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）から構成され、電子走行層および２次元電子ガス濃度制御層がＧａＮから構成されている。しかしながら、これらの層の構成材料は上記のものに限定されない。すなわち、電子供給層は、電子走行層よりもバンドギャップが広いＩＩＩ族窒化物系化合物半導体から構成されていれば良い。また、２次元電子ガス濃度制御層は、電子供給層よりもバンドギャップが狭いＩＩＩ族窒化物系化合物半導体から構成されていれば良い。ここで、ＩＩＩ族窒化物系化合物半導体は、化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（但し、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、０≦ｕ＋ｖ＜１）で表されるものである。
　たとえば、上述の実施の形態においては、電子供給層１４の上層にエッチング犠牲層９１を設ける構成について説明しているが、電子供給層１４の最上層を、Ａｌ組成比ｘが平均Ａｌ組成比Ｘより大きいＡｌxＧａ1-xＮ層からなるエッチング犠牲層として用いることが可能である。この最上層のＡｌxＧａ1-xＮ層は、さらに上層に形成されるフィールドプレート層などのエッチング時に、電子供給層１４がオーバーエッチングされないためのエッチング犠牲層として機能する。このように機能させるためは、電子供給層１４の最上層のＡｌxＧａ1-xＮ層の膜厚は１ｎｍ以上にするのが好ましい。また、ＡｌxＧａ1-xＮ層をＡｌＧａＮ超格子層の電子供給層１４の一部とするには、その膜厚は１０ｎｍ以下にするのが好ましい。さらに、エッチング犠牲層としてエッチング時に最表層に露出した場合に酸化が問題にならないようにするには、Ａｌ組成比ｘを０＜ｘ≦０．３５とするのが好ましい。
　また、上述の実施の形態において説明した以外にも、半導体装置における所望の特性に基づいた構造設計に応じて、電子供給層に本発明の範囲に属する種々の擬似混晶構造を採用することが可能である。
　また、ダイオードのアノード電極およびトランジスタのゲート電極の下部電極層は、電子供給層１４とショットキー接触する電極である。そのため、上述したＴｉ以外にも、たとえば、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、Ａｕ、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金からなる金属膜など、上記条件を満たす金属材料であれば種々のものを用いても良い。また、ダイオードのアノード電極およびトランジスタのゲート電極の上部電極層は、下部電極層より仕事関数の小さい金属からなり、この条件を満たす金属材料であれば種々のものを用いても良い。
　また、ダイオードのカソード電極およびトランジスタのソース電極およびドレイン電極は、電子供給層１４とオーミック接触する、または、接触抵抗が十分に小さい状態で接触する電極である。そのため、上述したＴｉ以外にも、たとえばＴｉ、Ａｌ、Ｓｉ、鉛（Ｐｂ）、クロム（Ｃｒ）、インジウム（Ｉｎ）、Ｔａのうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金よりなる金属膜などのうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いても良い。
　また、上述の実施の形態においては、本発明による半導体装置として、ＳＢＤおよびＨＥＭＴ等を例に挙げたが、本発明はこれに限定されず、種々の半導体装置に対して適用することができる。そして、本発明をこれらのＦＥＴに適用する場合、ゲート電極とフィールドプレート層との間に酸化膜などの絶縁膜を設けることも可能である。
　また、上述の実施の形態においては、カソード電極、ソース電極、およびドレイン電極を電子供給層の表面に形成しているが、必ずしもこれらに限定されるものではなく、電子走行層、電子供給層、およびフィールドプレート層を含み、必要に応じてその他の層を含む半導体積層体のうちの少なくとも１層の上に電極を設けることが可能である。すなわち、半導体積層体を構成するその他の層の上に電極を設けても良い。具体的には、電子供給層の表面に、絶縁層、フィールドプレート層などの窒化物系半導体層、またはこれらの積層膜を介して、カソード電極、ドレイン電極、またはソース電極を設けることも可能である。また、電子供給層の電極の形成領域の一部を電子走行層に達するまでエッチング除去してリセス部を形成し、このリセス部の表面、またはリセス部表面に所定の膜を介して、カソード電極、ドレイン電極、またはソース電極を設けることも可能である。
　また、上述の実施の形態１～４においては、ＳＢＤを、接地される電極とは反対側の電極の下層に、配線容量を低減させるための誘電体層を設けるように構成しているが、これらの実施の形態１～４を適宜組み合わせて、ＳＢＤにおいて、アノードＡの形成領域とカソードＣの形成領域とにおけるそれぞれの電極の下層に、誘電体層、およびイオン注入またはリセス部によって形成された２ＤＥＧ非発生領域を設けるようにしても良い。この場合、接地された電極と基体との間の容量が低減されるのみならず、アノードＡとカソードＣとの間の容量も低減されるため、ＳＢＤの全容量および容量性電荷の低減が可能になる。
　また同様に、上述の実施の形態５～７においては、ＨＥＭＴを、接地されるオーミック電極とは反対側のオーミック電極の下層に、配線容量を低減させるための誘電体層を設けるように構成しているが、上述の実施の形態５～７を適宜組み合わせて、ＨＥＭＴにおいて、ドレインＤの形成領域とソースＳの形成領域とにおけるそれぞれの電極の下層に、誘電体層、およびイオン注入またはリセス部によって形成された２ＤＥＧ非発生領域を設けるようにしても良い。そして、この場合において基体を接地させれば、ソース電極およびドレイン電極のいずれの電極と基体とを同電位にしても良いが、寄生容量がより小さくなる電極を選択するのが好ましい。たとえば、ソース電極を接地する場合には、基体を接地し、ドレインＤの形成領域とソースＳの形成領域とにおけるそれぞれの電極の下層に、誘電体層、およびイオン注入またはリセス部によって形成された２ＤＥＧ非発生領域を設ければ、ドレインＤとソースＳとの間の容量を低減させることができ、ＨＥＭＴの入力容量および出力容量の低減が可能になる。
　また、上述の実施の形態６におけるドレイン電極５４の下層に設けたリセス部１３ｅおよび誘電体層６１と同様の構成を、ソース電極５６の下層に設けても良く、この場合、ＨＥＭＴのドレインＤが基板１１やバッファ層１２と同電位になるように接地される。
　また、上述の実施の形態においては、誘電体層２１，２２，２３，２４，５８，６１，６２を誘電体からなる単一層により構成しているが、必ずしもこれに限定されるものではなく、複数の材料の誘電体層を積層させた構成としても良く、複数の誘電体材料を混合させた誘電体層の構成としても良い。
　また、上述の実施の形態１４，１５においては、ゲート電極の端部を、ドレイン電極側およびソース電極側に向かって絶縁膜１５９に乗り上げてせり出した、多段の階段状の構造としている。しかしながら、必ずしもこのような構造に限定されるものではなく、ゲート電極の端部のうちの少なくとも高電圧が印加される側のみ、具体的にたとえばゲート電極のドレイン電極側の端部のみを、絶縁膜１５９に乗り上げてせり出した、多段の階段状の構造としても良い。
　また、上述の実施の形態１４，１５においては、多段の階段状のフィールドプレート部をゲート電極に設けた構成について説明している。しかしながら、電界効果トランジスタにおけるフィールドプレート構造は、必ずしもゲート電極に設ける形態のみに限定されるものではない。具体的にたとえば、本発明は、特許文献７に記載されているような、フィールドプレート構造をソース電極に設ける形態に対しても、好適に適用できる。この場合、ソース電極のフィールドプレート構造のドレイン電極側端部が電界集中部の１つとなる。そして、この電界集中部が、１つの半導体素子内において生じる電界集中部の中で最もドレイン電極に近い側にある場合、２ＤＥＧ濃度のドレイン電極側の変化点Ｐは、基板の主面に沿った直線距離で、ソース電極のフィールドプレート構造のドレイン電極側の端部から１μｍ以上、好適には２μｍ以上離すのが好ましい。
　また、上述の実施の形態において、実施の形態１０，１１を適宜組み合わせて、２次元電子ガス濃度制御層１１５とリセス部１２１ａとを隣接して設けることによって、２次元電子ガス濃度制御領域を構成するようにしても良い。この場合、２ＤＥＧ濃度は３水準に変化される。なお、この場合においても、電界集中部を分散させて電界強度を緩和するために、２次元電子ガス濃度制御領域はフィールドプレート部の下方領域に収まるように構成され、２次元電子ガス濃度制御領域のアノード電極側端部と最上段のフィールドプレートのカソード電極側端部との、基板１１１の主面に平行な面に沿った間隔ｌ0を１μｍ以上、好適には２μｍ以上にする。また、ＨＥＭＴ型ＦＥＴにおいても、同様の構成を採用することが可能である。
　また、上述した実施の形態１９においては、第１ＳＦＰ層２４９ａを平板状に形成しているが、必ずしもこの構成に限定されるものではなく、第１ＳＦＰ層２４９ａをドレイン電極２４４側に向かって複数の段差を有する段差状に構成しても良い。
　また、上述した実施の形態１６～２０においては、絶縁基板としてサファイア基板を用いているが、必ずしもサファイア基板に限定されるものではなく、たとえば耐熱性ガラス基板やＳｉ基板等の表面に大きな膜厚のＳｉＯ２膜等の絶縁膜を設けた基板を用いても良い。
　１，２，３，４，８，１０１，１０２，１０３，１０４，２０１　ＳＢＤ
　５，６，７，１０５，１０６，２０２　ＨＥＭＴ
　１０，２１０　半導体積層基板
　１１，１１１　基板
　１２，１１２　バッファ層
　１２ａ，１３ｂ，１３ｃ，１３ｅ，１５ａ，５１ａ，１２１ａ，１６１ａ，２１６ｂ，２３４ａ，２４１ｂ　リセス部
　１３，１１３，２１６，２３４，２４１　電子走行層
　１３ａ，１３ｄ，１３ｆ，１１３ａ，１１３ｄ，２１６ａ，２１６ｄ，２３３ａ，２４１ａ　２ＤＥＧ非発生領域
　１４，１１４，１２１，２１７，２３５，２４２　電子供給層
　１５，５１，１１５，１３１，１４１，１５１，１６１，２１８ａ，２１８ｂ，２３６，２４３　２次元電子ガス濃度制御層
　１６，１１６，１２２，１３２，１４２，２１９　アノード電極
　１７，１１７，２２０　アノード配線
　１７ａ　アノードパッド
　１８，１１８，２２１　カソード電極
　１９，１１９，２２２　カソード配線
　１９ａ　カソードパッド
　２０，５９，１２０，１５９，２２３，２５０，２５９，２６２　絶縁膜
　２１，２２，２３，２４，５８，６１，６２，１１８ａ，１５８，２２４，２４５，２５８　誘電体層
　２１ａ，２２ａ，５８ａ，６１ａ，６２ａ，１５８ａ，２２４ａ，２５８ａ　コンタクト部
　５２，１５３，１６２，２３７，２４７，２５２，２６３Ｇ　ゲート電極
　５２ａ　ゲートパッド
　５４，１５４，２４４，２５４，２６３Ｄ　ドレイン電極
　５５，１５６，２４８，２５５　ドレイン配線
　５５ａ　ドレインパッド
　５６，１５５，２４６，２５６，２６３Ｓ　ソース電極
　５７，１５７，２４９，２５７　ソース配線
　５７ａ　ソースパッド
　８１　空隙
　９１　エッチング犠牲層
　９２，２１８　半導体層
　１１６ａ，１１６ｂ，１２２ａ，１２２ｂ，１３２ａ，１３２ｂ，１３２ｃ，１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅ，１５３ａ，１５３ｂ，１５３ｃ，１６２ａ，１６２ｂ，１６２ｃ　フィールドプレート部
　２０１ａ，２０２ａ　コンタクトホール
　２０３　ＭＩＳ－ＨＥＭＴ
　２０４　ＭＯＳ－ＨＥＭＴ
　２０５　窒化物半導体装置
　２０５ａ　埋込孔
　２０８，２０９　コンタクト電極
　２０８ａ，２０９ａ　コンタクト絶縁膜
　２１１　サファイア基板
　２１２　核形成層
　２１３　ｎ型導電層
　２１４　拡散防止層
　２１５　高抵抗バッファ層
　２３３　ｐ型チャネル層
　２３７ａ，２４７ａ　ゲート絶縁膜
　２４９ａ　第１ＳＦＰ層
　２４９ｂ　第２ＳＦＰ層
　２６１，ＤＬ　デバイス層
　２６４　放熱部
　２６５　導電板
　２６６　レーザ光
　ａ，ａ-，ａ0　２ＤＥＧ層
　Ａ　アノード
　ＡＬ　活性層
　Ｃ　カソード
　Ｄ　ドレイン
　Ｇ　ゲート
　Ｓ　ソース

Claims (48)

  1. 　少なくとも一部に導電部分を有する基体と、
    　前記基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と離間して設けられる第２電極と、
    　前記第１電極の上層に設けられる第１配線と、
    　前記第２電極の上層に設けられる第２配線と、を備え、
    　前記第１電極および前記第２電極の少なくとも一方の電極であって前記半導体積層体と電気的に接合した部分以外の電極の部分の下層に、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域が設けられる
    　ことを特徴とする窒化物半導体装置。
  2. 　前記低誘電率領域が、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の誘電体層からなることを特徴とする請求項１に記載の窒化物半導体装置。
  3. 　前記誘電体層が、シリコン、酸素、窒素、炭素、フッ素、およびホウ素からなる群より選ばれた少なくとも１種類の元素を含有していることを特徴とする請求項２に記載の窒化物半導体装置。
  4. 　前記低誘電率領域が、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の空隙からなることを特徴とする請求項１に記載の窒化物半導体装置。
  5. 　前記第１電極および前記第２電極において、下層に前記低誘電率領域が設けられた電極から所定の１つの電極を選択した場合に、他の電極を前記基体の導電性の部分と同電位にするように構成されていることを特徴とする請求項１に記載の窒化物半導体装置。
  6. 　前記半導体積層体が、部分的に２次元電子ガスが発生する構成を有することを特徴とする請求項１に記載の窒化物半導体装置。
  7. 　前記第１電極および前記第２電極の少なくとも一方の電極の前記半導体積層体と接合した部分以外の電極の部分の下層に、前記低誘電率領域と前記２次元電子ガスが発生しない２次元電子ガス非発生領域とが前記基体の主面に平行な面内で重なるように配置されていることを特徴とする請求項６に記載の窒化物半導体装置。
  8. 　前記電極の幅方向に沿った前記低誘電率領域の外縁部が、前記半導体積層体における前記２次元電子ガス非発生領域の外縁部より外側になるように構成されていることを特徴とする請求項７に記載の窒化物半導体装置。
  9. 　前記電極の幅方向に沿った前記低誘電率領域の外縁部が、前記２次元電子ガス非発生領域の外縁部より０．５μｍ以上３．０μｍ以下の範囲で外側になるように構成されていることを特徴とする請求項８に記載の窒化物半導体装置。
  10. 　前記２次元電子ガス非発生領域が、前記半導体積層体の部分における不純物を含む領域から構成されていることを特徴とする請求項７に記載の窒化物半導体装置。
  11. 　前記２次元電子ガス非発生領域が、前記半導体積層体の部分に設けたリセス部により構成されていることを特徴とする請求項７に記載の窒化物半導体装置。
  12. 　前記第１電極および前記第２電極のうちの下層に前記低誘電率領域が設けられる電極がオーミック電極であることを特徴とする請求項１に記載の窒化物半導体装置。
  13. 　前記半導体積層体が、窒化物系半導体からなる第１半導体層と、第１半導体層の上に形成され第１半導体層よりも平均的にバンドギャップが広い少なくとも１種類の窒化物系半導体からなる第２半導体層とを有することを特徴とする請求項１に記載の窒化物半導体装置。
  14. 　前記半導体積層体は、さらに第２半導体層上に選択的に形成され第２半導体層よりも平均的にバンドギャップが狭い窒化物系半導体からなる第３半導体層を含むことを特徴とする請求項１３に記載の窒化物半導体装置。
  15. 　前記半導体積層体が、前記基体上に設けられた窒化物半導体からなる第１半導体層と、前記第１半導体層の上層に設けられアルミニウムを含む窒化物半導体層を少なくとも１層積層した構造を有するとともに前記第１半導体層よりも平均的にバンドギャップが広い平均Ａｌ組成比Ｘの第２半導体層とを有し、
    　前記第２半導体層が、前記平均Ａｌ組成比Ｘよりも高い極大Ａｌ組成比の窒化物半導体を含む第１窒化物半導体層と、前記平均Ａｌ組成比Ｘよりも低い極小Ａｌ組成比の窒化物半導体を含む第２窒化物半導体層とが交互に少なくとも１回積層されて構成され、
    　前記第１窒化物半導体層の極大Ａｌ組成比が、前記平均Ａｌ組成比Ｘに対して、０．０３以上０．３未満の範囲内で高いことを特徴とする請求項１に記載の窒化物半導体装置。
  16. 　前記第２半導体層におけるＡｌ組成比が、前記基体の主面から前記第２半導体層の表面に向かう積層方向に沿って、前記第１窒化物半導体層内において極大Ａｌ組成比の前後で順に増加減少し、前記第２窒化物半導体層内において極小Ａｌ組成比の前後で順に減少増加するように、連続的に増減していることを特徴とする請求項１５に記載の窒化物半導体装置。
  17. 　前記第１窒化物半導体層の極大Ａｌ組成比が、０．２以上０．６未満であることを特徴とする請求項１５に記載の窒化物半導体装置。
  18. 　前記第２窒化物半導体層の極小Ａｌ組成比が、前記第２半導体層の平均Ａｌ組成比Ｘに対して、０．０３以上０．２未満の範囲内で低いことを特徴とする請求項１５に記載の窒化物半導体装置。
  19. 　前記第２窒化物半導体層の極小Ａｌ組成比が、０より大きく０．２未満であることを特徴とする請求項１５に記載の窒化物半導体装置。
  20. 　前記第２半導体層の平均Ａｌ組成比Ｘが、０．１以上０．４以下であることを特徴とする請求項１５に記載の窒化物半導体装置。
  21. 　前記第２半導体層の膜厚が２ｎｍ以上であることを特徴とする請求項１５に記載の窒化物半導体装置。
  22. 　前記第２半導体層の膜厚が３０ｎｍ以下であることを特徴とする請求項１５に記載の窒化物半導体装置。
  23. 　前記第２半導体層が、前記第２半導体層の平均Ａｌ組成比Ｘよりも高い少なくとも１通りの極大Ａｌ組成比の窒化物半導体を含む第１窒化物半導体層と、前記第２半導体層の平均Ａｌ組成比Ｘよりも低い少なくとも１通りの極小Ａｌ組成比の窒化物半導体を含む第２窒化物半導体層とを、交互に５回以上１０回以下積層して構成されていることを特徴とする請求項１５に記載の窒化物半導体装置。
  24. 　前記半導体積層体が、前記第２半導体層上に、前記第２半導体層を構成する複数の窒化物半導体層のうちの最大のＡｌ組成比よりも低くかつ最小のＡｌ組成比よりも高い平均Ａｌ組成比ＹのＡｌYＧａ1-YＮからなるエッチング犠牲層を有することを特徴とする請求項１５に記載の窒化物半導体装置。
  25. 　前記エッチング犠牲層の膜厚が１ｎｍ以上１２ｎｍ以下であることを特徴とする請求項２４に記載の窒化物半導体装置。
  26. 　少なくとも前記半導体積層体上に設けられる絶縁膜をさらに備え、
    　前記半導体積層体が、２次元電子ガス濃度が部分的に少なくとも２水準で変化する２次元電子ガス濃度制御領域を有し、
    　前記第１電極が前記第２電極側に向かって前記絶縁膜にせり出したフィールドプレート部を有し、
    　前記２次元電子ガス濃度制御領域と前記２次元電子ガス濃度制御領域以外の領域との境界である変化点を挟んで、前記２次元電子ガス濃度制御領域内の２次元電子ガス濃度が、前記２次元電子ガス濃度制御領域以外の領域における２次元電子ガス濃度より低くなるように変化され、
    　前記基体の主面に沿って、前記変化点のうちの前記第２電極側の位置にある第１変化点が前記フィールドプレート部から前記基体に向かう下方領域内にあるとともに、前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間における電界強度が、前記第１変化点および前記フィールドプレート部の前記第２電極側の端部の少なくとも一方における電界集中部の電界強度よりも小さいことを特徴とする請求項１に記載の窒化物半導体装置。
  27. 　前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間の前記基体の主面に沿った電界強度分布において、前記第１変化点周辺と前記フィールドプレート部の前記第２電極側の端部周辺におけるそれぞれの電界強度の半値半幅の和が、前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間の距離よりも小さいことを特徴とする請求項２６に記載の窒化物半導体装置。
  28. 　前記半導体積層体における前記複数の半導体層がそれぞれ、ＩｎuＡｌxＧａ1-x-uＮ（０≦ｘ≦１、０≦ｕ≦１、０≦ｘ＋ｕ≦１）からなり、前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間の前記基体の主面に沿った間隔が１μｍ以上であることを特徴とする請求項２６に記載の窒化物半導体装置。
  29. 　前記フィールドプレート部から前記基体側に向かう下方領域における前記絶縁膜の膜厚が、前記第１電極側の膜厚に比して前記第２電極側の膜厚が連続的または段階的に非減少または大きくなるように構成されていることを特徴とする請求項２６に記載の窒化物半導体装置。
  30. 　前記フィールドプレート部の下方領域における前記絶縁膜が、９０度未満の傾斜角度をなす段を複数有することを特徴とする請求項２６に記載の窒化物半導体装置。
  31. 　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に、前記第１電極および前記第２電極と離間して設けられた第３電極と、少なくとも前記半導体積層体上に設けられる絶縁膜と、をさらに備え、前記半導体積層体が、２次元電子ガス濃度が部分的に少なくとも２水準で変化される２次元電子ガス濃度制御領域を有し、前記第１電極および前記第３電極の少なくとも一方が前記第２電極側に向かって前記絶縁膜にせり出したフィールドプレート部を有し、前記２次元電子ガス濃度制御領域と前記２次元電子ガス濃度制御領域以外の領域との境界における変化点を挟んで、前記２次元電子ガス濃度制御領域内の２次元電子ガス濃度が、前記２次元電子ガス濃度制御領域以外の領域における２次元電子ガス濃度より低くなるように変化され、前記基体の主面に沿って、前記変化点のうちの前記第２電極側の位置にある第１変化点が前記フィールドプレート部から前記基体に向かう下方領域内にあるとともに、前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間における電界強度が、前記第１変化点および前記フィールドプレート部の前記第２電極側の端部の少なくとも一方における電界集中部の電界強度よりも小さいことを特徴とする請求項１に記載の窒化物半導体装置。
  32. 　前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間の前記基体の主面に沿った電界強度分布において、前記第１変化点周辺と前記フィールドプレート部の前記第２電極側の端部周辺におけるそれぞれの電界強度の半値半幅の和が、前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間の距離よりも小さいことを特徴とする請求項３１に記載の窒化物半導体装置。
  33. 　前記半導体積層体における前記複数の半導体層がそれぞれ、ＩｎuＡｌxＧａ1-x-uＮ（０≦ｘ≦１、０≦ｕ≦１、０≦ｘ＋ｕ≦１）からなり、前記第１変化点と前記フィールドプレート部の前記第２電極側の端部との間の前記基体の主面に沿った間隔が１μｍ以上であることを特徴とする請求項３１に記載の窒化物半導体装置。
  34. 　前記フィールドプレート部から前記基体側に向かう下方領域における前記絶縁膜の膜厚が、前記第１電極側の膜厚に比して前記第２電極側の膜厚が連続的または段階的に非減少または大きくなるように構成されていることを特徴とする請求項３１に記載の窒化物半導体装置。
  35. 　前記フィールドプレート部の下方領域における前記絶縁膜が、９０度未満の傾斜角度をなす段を複数有することを特徴とする請求項３１に記載の窒化物半導体装置。
  36. 　前記基体が、絶縁基板と、前記絶縁基板の上層に設けられたｎ型導電層と、前記ｎ型導電層の上層に設けられ、前記ｎ型導電層から上層へのキャリアの拡散を抑制する拡散防止層と、を有し、
    　前記拡散防止層の上層に設けられたバッファ層と、内部に２次元電子ガス層が生成される前記半導体積層体とを有して構成されるデバイス層を備え、
    　前記デバイス層の膜厚が３μｍ以上であることを特徴とする請求項１に記載の窒化物半導体装置。
  37. 　前記絶縁基板がサファイア基板であることを特徴とする請求項３６に記載の窒化物半導体装置。
  38. 　前記ｎ型導電層が、前記第１電極と同電位であることを特徴とする請求項３６に記載の窒化物半導体装置。
  39. 　前記拡散防止層が、前記ｎ型導電層のバンドギャップより大きいバンドギャップの半導体層からなることを特徴とする請求項３６に記載の窒化物半導体装置。
  40. 　前記ｎ型導電層が、Ａｌ組成比ｙのＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）から構成されているとともに、前記拡散防止層が、Ａｌ組成比ｘが前記ｎ型導電層のＡｌ組成比ｙより０．２以上大きいＡｌxＧａ1-xＮ層（０＜ｙ＋０．２≦ｘ≦１）からなることを特徴とする請求項３９に記載の窒化物半導体装置。
  41. 　前記拡散防止層がｐ型不純物のドープされたｐ型半導体層からなることを特徴とする請求項３６に記載の窒化物半導体装置。
  42. 　前記ｐ型不純物のキャリア濃度が、１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満であることを特徴とする請求項４１に記載の窒化物半導体装置。
  43. 　前記デバイス層から少なくとも前記拡散防止層にまで到達するコンタクトホールが形成されているとともに、前記コンタクトホールを通じて、前記ｎ型導電層と電気的に接続されたコンタクト電極が設けられていることを特徴とする請求項３６に記載の窒化物半導体装置。
  44. 　前記絶縁基板および前記ｎ型導電層に少なくとも前記ｎ型導電層にまで到達する基板コンタクトホールが形成されているとともに、前記基板コンタクトホールに埋め込まれた導電材料を通じて、前記ｎ型導電層または前記ｎ型導電層に生成した他の２次元電子ガス層が接地されていることを特徴とする請求項３６に記載の窒化物半導体装置。
  45. 　少なくとも一部に導電部分を有する基体と、
    　前記基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と離間して設けられる第２電極と、
    　前記第１電極の上層に設けられる第１配線と、
    　前記第２電極の上層に設けられる第２配線と、を備え、
    　前記第１電極および前記第２電極の少なくとも一方の電極であって前記半導体積層体と電気的に接合した部分以外の電極の部分の下層に、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域が設けられ、
    　前記第１電極がアノード電極、および前記第２電極がカソード電極である
    　ことを特徴とするダイオード。
  46. 　少なくとも一部に導電部分を有する基体と、
    　前記基体上に設けられた窒化物半導体からなる複数の半導体層から構成される半導体積層体と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と離間して設けられる第２電極と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と前記第２電極との間において前記第１電極および前記第２電極と離間するように設けられた第３電極と、
    　前記第１電極の上層に設けられる第１配線と、
    　前記第２電極の上層に設けられる第２配線と、を備え、
    　前記第１電極および前記第２電極の少なくとも一方の電極であって前記半導体積層体と電気的に接合した部分以外の電極の部分の下層に、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域が設けられ、
    　前記第１電極がソース電極、前記第２電極がドレイン電極、および前記第３電極がゲート電極である
    　ことを特徴とする電界効果トランジスタ。
  47. 　少なくとも一部に導電部分を有する基体と、
    　前記基体上に設けられた窒化物半導体からなる第１半導体層、および少なくとも２つの異なるＡｌ組成比からなる窒化物半導体層を複数回積層して複数層の窒化物半導体層からなる超格子構造を有するとともに前記第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、
    　前記半導体積層体を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極と離間して設けられる第２電極と、
    　前記第１電極の上層に設けられる第１配線と、
    　前記第２電極の上層に設けられる第２配線と、
    　前記第１電極および前記第２電極の少なくとも一方の電極であって前記半導体積層体と電気的に接合した部分以外の電極の部分の下層に、前記半導体積層体を構成する窒化物半導体の誘電率よりも低い誘電率の部分からなる低誘電率領域と、
    　を備える窒化物半導体装置の製造方法であって、
    　前記第２半導体層における前記複数層の窒化物半導体層を、有機金属化学気相成長法による成長工程によって形成する際に、前記複数層の窒化物半導体層における各窒化物半導体層のそれぞれの成長工程の間において、所定時間、前記窒化物半導体層の成長を中断させる
    　ことを特徴とする窒化物半導体装置の製造方法。
  48. 　前記半導体積層体が、前記第２半導体層を構成する前記複数層の窒化物半導体層のうちの最大のＡｌ組成比よりも低くかつ最小のＡｌ組成比よりも高いＡｌ組成比のＡｌＧａＮからなるエッチング犠牲層を有する場合に、前記エッチング犠牲層を成長させる前に、前記複数層の窒化物半導体層のうちの最上層の上層に成長された窒化物半導体層をエッチング除去することを特徴とする請求項４７に記載の窒化物半導体装置の製造方法。
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