WO2006001369A1 - 半導体装置 - Google Patents

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WO2006001369A1
WO2006001369A1 PCT/JP2005/011623 JP2005011623W WO2006001369A1 WO 2006001369 A1 WO2006001369 A1 WO 2006001369A1 JP 2005011623 W JP2005011623 W JP 2005011623W WO 2006001369 A1 WO2006001369 A1 WO 2006001369A1
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gan
layer
insulating film
based semiconductor
semiconductor
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PCT/JP2005/011623
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Tatsuo Nakayama
Hironobu Miyamoto
Yuji Ando
Masaaki Kuzuhara
Yasuhiro Okamoto
Takashi Inoue
Koji Hataya
Original Assignee
Nec Corporation
The Furukawa Electric Co., Ltd.
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of high voltage operation and capable of realizing high output.
  • AlGaNZGaN HJFETs can reduce gate leakage current, increase the gate bias to be applied positively, and easily obtain large currents, which is expected to be applied to high power applications.
  • a MISFET structure in which an insulating film is formed between the source and drain and a gate electrode is formed on the insulating film has been reported.
  • FIG. 6 is a cross-sectional view showing the structure of a field effect transistor reported by Ajibarahan et al.
  • a source electrode 10 05, TiZAlZTiZAu is stacked as the drain electrode 1006, and heat treatment is performed at 850 ° C for 1 minute.
  • a gate electrode 1008 having NiZAu force is formed.
  • a protective film 1009 is formed by the Si N film.
  • the gate leakage current can be reduced, and the gate bias that can be applied positively can be increased, resulting in high output.
  • the present invention has been made in view of the above-described problems of the prior art, and an object of the present invention is to reduce the gate leakage current and suppress the current collab, thereby enabling a high voltage operation. Another object of the present invention is to provide a semiconductor device capable of realizing high output.
  • the semiconductor device of the present invention is a semiconductor device of the present invention.
  • a field effect transistor comprising a group V nitride semiconductor substrate and having an insulating film between the gate electrode and the semiconductor layer
  • the thickness of the insulating film provided between the gate electrode and the semiconductor layer changes in two or more steps.
  • the semiconductor device of the present invention comprises:
  • a field effect transistor comprising a group V nitride semiconductor substrate and having an insulating film between the gate electrode and the semiconductor layer
  • a recess structure in which a part of the III-V nitride semiconductor layer or a part of the insulating film is removed is removed
  • the gate electrode and the insulating film are disposed in part or all of the recess region.
  • the thickness of the insulating film in the recess region is smaller than the thickness of the insulating film other than the recess region. It is a sign.
  • the III-V nitride semiconductor layer includes a carrier traveling layer or a carrier supply layer that also has a III-V nitride semiconductor power,
  • the recess structure is formed by removing 30% to 90% of the carrier traveling layer or the carrier supply layer that is the group III-V nitride semiconductor power.
  • the recess structure is formed by removing 30% to 90% of the insulating film.
  • the semiconductor device is characterized in that the gate electrode force other than the closest portion between the gate electrode and the semiconductor layer is longer on the drain electrode side than on the source electrode side.
  • the insulating film between the gate electrode and the semiconductor layer has a thin part at the closest part and a thicker part, and only the closest part serves as the gate electrode, and the thicker part is the gate electrode. Since it works to alleviate the electric field concentration at the drain end, the dielectric breakdown voltage does not decrease even if the insulating film in the nearest part is thinned.
  • the recess structure is used in the present invention, similarly, the electric field concentration is relaxed at the drain end of the recess, so that the breakdown voltage can be prevented from lowering. Furthermore, in nitride semiconductors, the influence of current collabs is large due to the piezo effect, but by using a recess structure, only the vicinity of the gate electrode is close to the carrier traveling layer, and other regions are separated from the carrier traveling layer. Therefore, in addition to the effect of reducing the influence of current collabs, the recess structure also has the effect of improving the gain.
  • FIG. 1 is a cross-sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a structure of a semiconductor device in a second embodiment according to the present invention.
  • FIG. 3 is a sectional view showing a structure of a semiconductor device in a third embodiment according to the present invention.
  • FIG. 4 is a cross-sectional view showing a structure of a semiconductor device in a fourth embodiment according to the present invention.
  • FIG. 5 is a cross-sectional view showing a structure of a semiconductor device in a fifth embodiment according to the present invention.
  • FIG. 6 is a cross-sectional view showing the structure of a semiconductor device in the prior art.
  • the semiconductor device of the present invention may have, for example, a configuration in which the thickness of the insulating film disposed between the gate electrode and the semiconductor layer changes between at least two different film thicknesses.
  • the two different film thicknesses t and t (where t> t) are expressed as 10 ⁇ 7 ⁇ ( ⁇ -t) / as the ratio of the dielectric constant ⁇ of each insulating film and the product ( ⁇ • t) with the film thickness t. ( ⁇ 't)
  • the region in which the thickness of the insulating film disposed between the gate electrode and the semiconductor layer varies may include a region that continuously varies.
  • the thickness t of the insulating film in the recess region is
  • the ratio of ⁇ -t) is 10 ⁇ 7 ⁇ ( ⁇ -t) / ( ⁇ 't
  • the recess structure is formed by removing the carrier traveling layer or carrier supply layer that also has the III-V nitride semiconductor power, the surface of the carrier traveling layer or carrier supply layer of the recess structure is usually The gate insulating film is in contact with the gate insulating film.
  • FIG. 1 is a cross-sectional structure diagram showing an embodiment of the present invention.
  • the field effect transistor of the present embodiment includes a buffer layer 102 that also has a first GaN-based semiconductor force, a carrier traveling layer 103 that also has a second GaN-based semiconductor force, and a carrier supply layer that also has a third GaN-based semiconductor force.
  • 104 is formed. After that, the source electrode 105 and the drain electrode 106 are formed, and further the first insulating film 107 is formed. Film.
  • a part of the insulating film 107 between the source electrode 105 and the drain electrode 106 and a part of the carrier supply layer 104 are removed, and the recess structure 108 is manufactured.
  • a gate insulating film 109 is formed, and further, the recessed portion 108 is embedded, and the drain electrode side is longer than the source electrode side in the remaining region of the first insulating film.
  • Electrode 110 is formed.
  • a field effect transistor is manufactured by forming a protective film 111.
  • Examples of the substrate 101 of the present embodiment include sapphire, silicon carbide, GaN, and A1N.
  • the first GaN-based semiconductor 102 for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • a group III nitride semiconductor of GaN, InN, A1N, or In Al Ga N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ l)
  • a nucleation layer of GaN-based semiconductor mixed crystal force may be sandwiched.
  • the second GaN-based semiconductor 103 for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x There is a GaN-based semiconductor mixed crystal represented by + y ⁇ 1). Further, it is also possible to add, for example, Si, S, Se, etc., as the n-type impurity, and Be, C, Mg, etc., as the p-type impurity, in the second GaN-based semiconductor 103. However, if the impurity concentration in the second GaN-based semiconductor 103 increases, the mobility of electrons decreases due to the effect of Coulomb scattering, so the impurity concentration is preferably 1 ⁇ 10 17 cm _3 or less.
  • the third GaN-based semiconductor 104 for example, a group III nitride semiconductor of GaN, InN, and A1N, and InAlGa__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • it is a substance or composition having an electron affinity smaller than that of the second GaN-based semiconductor 103.
  • n-type impurities such as Si, S, Se, etc.
  • p-type impurities such as Be, C, etc. It is also possible to add Mg and the like.
  • a heterojunction is formed at the interface between the carrier traveling layer 103 that also has the second GaN-based semiconductor force and the carrier supply layer 104 that includes the third GaN-based semiconductor.
  • the conduction band energy Ec of the second GaN-based semiconductor is set lower than the conduction band energy Ec of the third GaN-based semiconductor, so An embodiment in which continuous A Ec exists is preferable.
  • the valence band energy Ev of the second GaN-based semiconductor is set higher than the valence band energy ⁇ of the third GaN-based semiconductor, and the band It is preferable that the discontinuity ⁇ exists.
  • the first insulating film 107 there is a substance that has a force of at least one of Si, Mg, Hf, Al, Ti, and Ta, and at least one of O and N.
  • the gate insulating film 109 there is a substance that has a force of 1 or more of Si, Mg, Hf, Al, Ti, and Ta and 1 or more of 0 or N.
  • the protective film 111 One or more of Si, Mg, Hf, Al, Ti, and Ta, 0, N, or a material that has more than 1 force, or an organic material.
  • the field-effect transistor of this example has a c-plane ((0001) plane) silicon carbide (SiC) substrate as the substrate 101, an A1N layer (thickness 200 nm) as the first GaN-based semiconductor 102, and a second GaN-based semiconductor 103.
  • GaN carrier running layer film thickness 500-2000 nm
  • AlGaN carrier supply layer AlGaN carrier supply layer (A1 composition ratio 0.3, film thickness 35 nm), as the source and drain electrodes
  • TiZAl Ti layer film 10 ⁇ m thick, A1 layer thickness 200nm
  • SiON film film thickness 80nm
  • the protective film 111 Is done.
  • the AlGaN carrier supply layer can be thinned by recessing only under the gate electrode, and a high gain can be obtained.
  • the AlGaN layer outside the recess region is thick !, the influence of the potential fluctuation at the SiON film ZAIGaN interface is transmitted to the carrier supply layer. Nigaku current collabs can also be suppressed.
  • the portion extending to the drain electrode side of the gate electrode alleviates electric field concentration at the drain end of the gate electrode, so that even a thin gate insulating film of lOnm can achieve a breakdown voltage of 200 V or more. .
  • SiC is used as the substrate, but any other substrate such as sapphire can be used.
  • the c-plane ((0001) plane) of the SiC substrate was used.
  • the GaN-based semiconductor grows with c-axis orientation, and the piezo effect is generated in the same direction as the present embodiment. If so, it can be tilted up to about 55 ° in any desired direction. However, since it becomes difficult to obtain good crystallinity when the tilt angle becomes large, it is preferable to set the tilt within 10 ° in any direction.
  • a force using a GaN layer as a carrier traveling layer includes a group III nitride semiconductor of GaN, InN, and A1N, such as an InGaN layer, and In Al Ga.
  • a GaN-based semiconductor mixed crystal represented by _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ l) can be used.
  • the thickness of each layer can be set to a desired thickness.
  • the lattice constant of each of the second and third layers in this example is different from the lattice constant of the first layer, it is preferable to set it to a critical film thickness or less where dislocation occurs.
  • impurities are added to the GaN carrier traveling layer, but n-type impurities such as Si, S, Se, etc., p-type impurities such as Be, C, etc. It is also possible to add. However, when the impurity concentration of the carrier transit layer is increased, to decrease the mobility due to the influence of Coulomb scattering, impurity concentration 1 X 10 17 cm_ 3 or less.
  • TiZAl was used as the source electrode 105 and the drain electrode 106.
  • the source electrode and the drain electrode were in gold contact with AlGaN that is the carrier supply layer 104 in this example.
  • metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the above metals are stacked can also be used.
  • a force using NiZAu as the gate metal 110 since the gate electrode is not in direct contact with the semiconductor layer, a desired metal can be obtained. However, it is desirable not to react with the gate insulating film.
  • the semiconductor thickness removed by the recess can be set to an arbitrary thickness.
  • GaN series It is possible to remove to the thickness of the semiconductor.
  • the semiconductor thickness to be removed is thin, the effect of improving the withstand voltage and the effect of reducing current collabs by the recess structure are reduced, and if the semiconductor thickness to be removed is thick, the resistance increases due to the decrease in carriers under the gate.
  • the semiconductor thickness is preferably 30% to 90% of the originally deposited semiconductor thickness.
  • a minute gap may be formed between the gate electrode and the recess side wall portion in the process of force production described as embedding the recess portion 108 with the gate electrode 110.
  • the force on the source side is formed so that the gate electrode has a longer edge on the drain electrode side than on the source electrode side. Since ⁇ does not relate to the effect of the present invention, it can be equal to or longer than ⁇ on the drain electrode side. However, when the source side ridge lengthens, the gain drop due to the increase in gate capacitance increases with respect to the effect of improving the breakdown voltage and reducing current collabs. ,.
  • a recess structure is formed by removing a part of the first insulating film and the carrier supply layer.
  • High gain can be obtained by thinning the carrier supply layer in the recess region.
  • a high breakdown voltage can be realized by reducing the concentration of the drain electric field by extending the gate electrode to the drain electrode side.
  • FIG. 2 is a cross-sectional structure diagram showing an embodiment of the present invention.
  • a buffer layer 202 that also has a first GaN-based semiconductor force and a carrier traveling layer 203 that also has a second GaN-based semiconductor force are formed on a substrate 201.
  • a source electrode 204 and a drain electrode 205 are formed, and a first insulating film 206 is further formed.
  • a part of the insulating film 206 between the source electrode 204 and the drain electrode 205 is removed so as to be tapered by isotropic etching or the like, and a part of the carrier traveling layer 203 is further removed to produce a recess structure 207. To do.
  • a gate insulating film 208 is formed, a recess portion 207 is embedded, and the first A gate electrode 209 is formed in a region where the insulating film remains so that the drain electrode side is longer than the source electrode side.
  • a field effect transistor is manufactured by forming a protective film 210.
  • Examples of the substrate 201 of the present embodiment include sapphire, silicon carbide, GaN, and A1N.
  • the first GaN-based semiconductor 202 includes, for example, group III nitride semiconductors of GaN, InN, and A1N, and In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + There is a GaN-based semiconductor mixed crystal represented by y ⁇ l).
  • a group III nitride semiconductor of GaN, InN, A1N or In Al Ga N (0 ⁇ x ⁇ l, 0 ⁇ GaN-based semiconductor mixed crystal represented by y ⁇ l, 0 ⁇ x + y ⁇ 1) 1 -xy
  • the nucleation layer 211 may be sandwiched.
  • the first GaN-based semiconductor 202 may be supplemented with n-type impurities such as Si, S, and Se, and p-type impurities such as Be, C, and Mg.
  • the second GaN-based semiconductor 203 for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x There is a GaN-based semiconductor mixed crystal represented by + y ⁇ 1). It is also possible to add n-type impurities, for example, Si, S, Se, etc., and p-type impurities, for example, Be, C, Mg, etc., to the second GaN-based semiconductor 203.
  • n-type impurities for example, Si, S, Se, etc.
  • p-type impurities for example, Be, C, Mg, etc.
  • a heterojunction is formed at the interface between the buffer layer 202 having the first GaN-based semiconductor force and the carrier traveling layer 203 made of the second GaN-based semiconductor.
  • the conduction band energy Ec of the second GaN-based semiconductor is set lower than the conduction band energy Ec of the first GaN-based semiconductor, and the band discontinuity A
  • Ec is present is preferable.
  • the valence band energy Ev of the second GaN-based semiconductor is set to be higher than the valence band energy ⁇ ⁇ of the first GaN-based semiconductor, so It is preferable to have an aspect in which a continuous ⁇ V exists.
  • the first insulating film 206 includes Si, Mg, Hf, Al, Ti, Ta !, a substance that has one or more forces and one or more of O or N.
  • As the gate insulating film 208 there is a substance that has a force of 1 or more of Si, Mg, Hf, Al, Ti, and Ta and 1 or more of 0 or N.
  • As the protective film 210 there is a substance that has at least one of Si, Mg, Hf, Al, Ti, and Ta, a substance that has a force of at least one of 0 and N, or an organic material.
  • the field-effect transistor of this example has a c-plane ((0001) plane) silicon carbide (SiC) substrate as the substrate 201, an A1N layer (thickness lOOnm) as the nucleation layer 211, and a GaN layer as the first GaN-based semiconductor 202 (Film thickness 2000 nm), GaN carrier running layer with Si added as the second GaN-based semiconductor 203 (film thickness 100 nm, Si addition amount 1 X 10 18 cm_ 3 ), source electrode and drain electrode TiZAl (Ti Layer thickness 10nm, A1 layer thickness 200nm), first insulating film 206 as SiON film (thickness 80nm), recess as isotropic etching, dry etching using SF gas as the first insulating film Remove and BC
  • 50 nm of the second GaN-based semiconductor 203 is removed by dry etching using 1 gas.
  • SiON film thickness 20 nm
  • NiZAu thickness 10 nm, Au thickness 200 nm
  • SiON film thickness 80 nm
  • the GaN carrier traveling layer can be thinned only by a recess just under the gate electrode, and a high gain can be obtained.
  • the GaN carrier running layer other than the recess region is thick, it is possible to suppress current collabs in which the influence of the potential fluctuation at the SiON film ZAIGaN interface is not easily transmitted to the carrier supply layer.
  • the portion extending to the drain electrode side of the gate electrode relaxes the electric field concentration at the drain end of the gate electrode, a breakdown voltage of 200 V or more can be achieved even with a thin gate insulating film of 20 nm. It was.
  • SiC is used as the substrate, but any other substrate such as sapphire can be used.
  • the c-plane ((0001) plane) of the SiC substrate was used.
  • the GaN-based semiconductor grows with c-axis orientation, and the piezo effect is generated in the same direction as the present embodiment. If so, it can be tilted up to about 55 ° in any desired direction. However, since it becomes difficult to obtain good crystallinity when the tilt angle is increased, it is preferable to set the tilt within 10 ° in any direction.
  • a force carrier running layer using a GaN layer as a carrier running layer and Such as InGaN layer, GaN, InN, A1N group III nitride semiconductors, or In Al Ga
  • a GaN-based semiconductor mixed crystal represented by _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ l) can be used.
  • the thickness of each layer can be set to a desired thickness.
  • 1 ⁇ 10 18 cm — 3 Si was added in the GaN carrier traveling layer, but as n-type impurities, for example, Si, S, Se, etc. as p-type impurities, For example, Be, C, etc. can be added.
  • n-type impurities for example, Si, S, Se, etc.
  • p-type impurities For example, Be, C, etc.
  • the impurity concentration in the carrier traveling layer increases, mobility tends to decrease due to the influence of Coulomb scattering, and the breakdown voltage also tends to decrease, and when the impurity concentration in the carrier traveling layer decreases, the traveling carrier since the current density decreases less, the impurity concentration is desired to 1 X 10 17 cm_ 3 or 3 X 10 18 cm_ 3 or less U,.
  • TiZAl is used as the source electrode 204 and the drain electrode 205.
  • the source electrode and the drain electrode are made of a metal that is in ohmic contact with GaN, which is the carrier running layer 203 in this embodiment.
  • metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the above metals are stacked can also be used.
  • the semiconductor thickness removed by the recess can be set to an arbitrary thickness. It is possible to remove up to the thickness of GaN-based semiconductors. However, if the semiconductor thickness to be removed is thin, the effect of improving the withstand voltage and the effect of reducing current collabs by the recess structure are reduced, and if the semiconductor thickness to be removed is thick, the resistance increases due to the decrease in carriers under the gate.
  • the semiconductor thickness is preferably 30% to 90% of the originally deposited semiconductor thickness.
  • the recess portion 207 is embedded with the gate electrode 209, and a minute gap may be formed between the gate electrode and the recess side wall portion in the process of producing the force.
  • the force on the source side is formed so that the gate electrode has a longer edge on the drain electrode side than on the source electrode side. Since it is not involved in the effect of the present invention, it can be equal to or longer than the ridge on the drain electrode side. However, if the source-side ridge becomes longer, it will improve the breakdown voltage and reduce current collabs. On the other hand, since the gain decrease due to the increase in gate capacitance becomes large, it is preferable that the length be shorter than that on the drain electrode side.
  • a recess structure is formed by removing a part of the first insulating film and the carrier traveling layer.
  • High gain can be obtained by thinning the carrier travel layer in the recess region.
  • a high breakdown voltage can be realized by reducing the concentration of the drain electric field by extending the gate electrode to the drain electrode side.
  • the portion where the electric field is concentrated is reversed from the embodiment in which electrons are selected as the traveling carriers, so that the gate electrode has a ridge. Also reverse the side.
  • FIG. 3 is a cross-sectional structure diagram showing an embodiment of the present invention.
  • the field effect transistor of the present embodiment includes a buffer layer 302 that also has a first GaN-based semiconductor power, a carrier traveling layer 303 that also has a second GaN-based semiconductor power, and a carrier supply layer that is made of a third GaN-based semiconductor. 304 is formed.
  • a source electrode 305 and a drain electrode 306 are formed, and a gate insulating film 307 is further formed.
  • a part of the gate insulating film 307 between the source electrode 305 and the drain electrode 306 is removed to form a groove 308 in which the gate electrode is embedded.
  • the gate electrode 309 is formed so that the drain electrode side is longer than the source electrode side in a region where the groove portion 308 is buried and a part of the gate insulating film 307 is not removed.
  • a field effect transistor is manufactured by forming a protective film 310.
  • Examples of the substrate 301 of the present embodiment include sapphire, silicon carbide, GaN, and A1N.
  • the first GaN-based semiconductor 302 for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • a group III nitride semiconductor of GaN, InN, A1N or In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 between the substrate 301 and the first semiconductor 302 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ l)
  • a stratification may be sandwiched.
  • an n-type impurity in the first GaN-based semiconductor 302 for example, Be, C, Mg, etc. can be added as p-type impurities such as Si, S, Se.
  • the second GaN-based semiconductor 303 for example, a group III nitride semiconductor of GaN, InN, and A1N, and InAlGa__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • the impurity concentration in the second GaN-based semiconductor 303 increases, the mobility of electrons decreases due to the effect of Coulomb scattering, so the impurity concentration is desirably 1 ⁇ 10 17 cm _3 or less.
  • the third GaN-based semiconductor 304 for example, a group III nitride semiconductor of GaN, InN, and A1N, and InAlGa__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • the material or composition has a lower electron affinity than that of the second GaN-based semiconductor 303.
  • a heterojunction is formed at the interface between the carrier traveling layer 303 having the second GaN-based semiconductor force and the carrier supply layer 304 also having the third GaN-based semiconductor force.
  • the conduction band energy Ec of the second GaN-based semiconductor is made lower than the conduction band energy Ec of the third GaN-based semiconductor, and the band discontinuity A
  • Ec is present is preferable.
  • the valence band energy Ev of the second GaN-based semiconductor is set higher than the valence band energy ⁇ of the third GaN-based semiconductor, and the band It is preferable that the discontinuity ⁇ exists.
  • the gate insulating film 307 there is a substance that has a force of Si, Mg, Hf, Al, Ti, Ta!
  • the protective film 310 includes a material that has at least one of Si, Mg, Hf, A 1, Ti, and Ta and one or more of 0 and N, or an organic material.
  • the field-effect transistor of this example includes a c-plane ((0001) plane) silicon carbide (SiC) substrate as the substrate 301, an A1N layer (thickness 200 nm) as the first GaN-based semiconductor 302, and a second GaN-based semiconductor 303.
  • GaN carrier running layer film thickness 500-2000nm
  • third GaN-based semiconductor 304 AlGaN carrier supply layer A1 composition ratio 0.3, film thickness 35nm
  • source electrode 305, drain electrode 306 as TiZAl (Ti layer) 10 nm, A1 layer thickness 200 nm), SiON film (thickness 80 nm) as the gate insulating film 307, 70 nm of the gate insulating film 307 is removed as the gate electrode trench, and the gate electrode 30 9 It is manufactured by using NiZAu (Ni layer thickness 10 nm, Au layer thickness 200 nm) and SiO N film (film thickness 80 nm) as the protective film 310.
  • NiZAu Ni layer thickness 10 nm, Au layer thickness 200 nm
  • SiO N film film thickness 80 nm
  • the insulating film can be made thin only directly under the gate electrode, and a high profit was obtained. At the same time, current gates can be reduced because the gate insulating film other than the trench is thick. In addition, in order to alleviate the electric field concentration at the drain end of the partial force gate electrode extending to the drain electrode side of the gate electrode, a breakdown voltage of 200 V or higher was achieved even with a thin gate insulating film of 10 nm.
  • SiC is used as the substrate, but any other substrate such as sapphire can be used.
  • the c-plane ((0001) plane) of the SiC substrate was used.
  • the GaN-based semiconductor grows with c-axis orientation, and the piezo effect is generated in the same direction as the present embodiment. If so, it can be tilted up to about 55 ° in any desired direction. However, since it becomes difficult to obtain good crystallinity when the tilt angle is increased, it is preferable to set the tilt within 10 ° in any direction.
  • a force using a GaN layer as a carrier traveling layer includes a group III nitride semiconductor of GaN, InN, and A1N, such as an InGaN layer, or In Al Ga
  • a GaN-based semiconductor mixed crystal represented by _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ l) can be used.
  • the thickness of each layer can be set to a desired thickness.
  • the lattice constant of each of the second and third layers in this example is different from the lattice constant of the first layer, it is preferable to set it to a critical film thickness or less where dislocation occurs.
  • impurities may be added to the GaN carrier traveling layer, but n-type impurities such as Si, S, and Se, and p-type impurities such as Be , C, etc. Both are possible. However, when the impurity concentration of the carrier transit layer is increased, to decrease the mobility due to the influence of Coulomb scattering, impurity concentration 1 X 10 17 cm_ 3 or less.
  • TiZAl is used as the source electrode 305 and the drain electrode 306.
  • the source electrode and the drain electrode are in metal contact with AlGaN as the carrier supply layer 304 in this example. If so, for example, metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the above metals are stacked can also be used.
  • the force using NiZAu as the gate metal 309 since the gate electrode is not in direct contact with the semiconductor, a desired metal can be obtained. However, it is desirable not to react with the gate insulating film.
  • the gate insulating film thickness to be removed for forming the groove in which the gate electrode is disposed is It can be of any thickness. However, if the gate insulating film thickness to be removed is thin, the insulating film directly under the gate electrode will be thick, or the insulating film thickness other than the trench will be thin, so that high gain and current collab reduction can be realized at the same time. Since it becomes difficult, the thickness of the gate insulating film to be removed is preferably 30% to 90% of the originally formed gate insulating film thickness.
  • the gate electrode and the recess are formed in the process of force production described as embedding the groove portion 308 with the gate electrode 309. A minute gap may be formed in the side wall portion.
  • the force source side wrinkle formed so as to be longer from the repulsive source electrode side to the drain electrode side of the gate electrode is not involved in the effect of the present invention. It can also be equal to or longer than the heel on the side.
  • the source-side ridge lengthens the gain drop due to the increase in gate capacitance increases for the effect of improving the breakdown voltage and reducing current collabs. Therefore, it is preferable that the length is shorter than that on the drain electrode side.
  • a recess structure is formed by removing a part of the gate insulating film.
  • High gain can be obtained by thinning the gate oxide film in the recess region and reducing the distance between the gate electrode and the carrier travel layer. Further, by extending the gate electrode to the drain electrode side, the concentration of the drain electric field is alleviated, whereby a high breakdown voltage can be realized.
  • FIG. 4 is a cross-sectional structure diagram showing an embodiment of the present invention.
  • the field effect transistor according to the present embodiment includes a buffer layer 402 having a first GaN-based semiconductor force, a carrier traveling layer 403 having a second GaN-based semiconductor force, and a carrier supply layer including a third GaN-based semiconductor on a substrate 401.
  • 404, an etching 'stopper layer 405 made of a fourth GaN-based semiconductor and an ohmic' contact layer 406 made of a fifth GaN-based semiconductor are formed.
  • a source electrode 407 and a drain electrode 408 are formed, and a first insulating film 409 is further formed. Thereafter, a part of the insulating film 409 between the source electrode 407 and the drain electrode 408 is removed in a tapered manner by isotropic etching or the like, and the ohmic contact layer 406 in the region where the insulating film 409 is opened is further removed.
  • the recess structure 410 is produced.
  • a gate insulating film 411 is formed, and further, the recessed portion 410 is embedded, and the drain electrode side is longer than the source electrode side in the remaining region of the first insulating film.
  • a gate electrode 412 is formed. Finally, a field effect transistor is manufactured by forming a protective film 413.
  • Examples of the substrate 401 in this embodiment include sapphire, silicon carbide, GaN, and A1N.
  • the first GaN-based semiconductor 402 for example, a group III nitride semiconductor of GaN, InN, and A1N, and InAlGa__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • a nucleation layer 414 made of GaN, InN, A1N, a mixture of the above three types of GaN-based semiconductors, or the like may be sandwiched between the substrate 401 and the first semiconductor 402 for forming the first semiconductor.
  • the second GaN-based semiconductor 403 for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + v ⁇ 1)
  • GaN-based semiconductor mixed crystals there are GaN-based semiconductor mixed crystals.
  • the impurity concentration in the second GaN-based semiconductor increases, the mobility of electrons decreases due to the effect of Coulomb scattering, so the impurity concentration is desirably 1 X 10 17 cm _3 or less.
  • the third GaN-based semiconductor 404 for example, a group III nitride semiconductor of GaN, InN, and A1N, and InAlGa__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • it is a substance or composition having a smaller electron affinity than the second GaN-based semiconductor 403.
  • it is also possible to add, for example, Si, S, Se, etc. as n-type impurities and, for example, Be, C, Mg, etc. as p-type impurities into the third GaN-based semiconductor 404.
  • a heterojunction is formed at the interface between the carrier traveling layer 403 having the second GaN-based semiconductor force and the carrier supply layer 404 having the third GaN-based semiconductor force.
  • the conduction band energy Ec of the second GaN-based semiconductor is made lower than the conduction band energy Ec of the third GaN-based semiconductor so that the band discontinuity A
  • Ec is present is preferable.
  • the valence band energy Ev of the second GaN-based semiconductor is set higher than the valence band energy ⁇ of the third GaN-based semiconductor, and the band It is preferable that the discontinuity ⁇ exists.
  • the fourth GaN-based semiconductor 405 for example, a group III nitride semiconductor of GaN, InN, and A1N, and InAlGa__N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • the constituent material or the composition must be different from the third and fifth GaN-based semiconductors.
  • the fifth GaN-based semiconductor 406 includes, for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • the fourth GaN semiconductor Body 405 must be different in composition or composition.
  • the first insulating film 409 there is a substance that has Si, Mg, Hf, Al, Ti, Ta !, a displacement of 1 or more, and an O or N force of 1 or more.
  • the gate insulating film 411 includes a substance that has a force of 1 or more of Si, Mg, Hf, Al, Ti, and Ta and a force of 1 or more of 0 and N.
  • the protective film 413 there is a substance or an organic material that has a force of 1 or more of Si, Mg, Hf, Al, Ti, and Ta and a force of 1 or more of 0 or N, or an organic material.
  • the field-effect transistor of this example includes a substrate 401 as a c-plane ((0001) plane) silicon carbide (SiC) substrate, a nucleation layer 414 as an A1N layer (thickness 200 nm), and a first GaN-based semiconductor 402 as a GaN layer.
  • substrate 401 as a c-plane ((0001) plane) silicon carbide (SiC) substrate
  • a nucleation layer 414 as an A1N layer (thickness 200 nm)
  • a first GaN-based semiconductor 402 as a GaN layer.
  • Second GaN-based semiconductor 403 as InGaN carrier running layer (In composition ratio 0.15, film thickness 15 nm), third GaN-based semiconductor 404 as AlGaN carrier supply layer (A1 composition ratio 0.2) AlGaN etching / stow layer (A1 composition ratio 0.6, film thickness 5 nm) as the fourth GaN-based semiconductor 405, AlGaN ohmic contact with Si added as the fifth GaN-based semiconductor 406 Layer (A1 composition ratio 0.3, film thickness 10 nm, Si addition amount 1 X 10 19 cm “ 3 ), source electrode 407, drain electrode 408 as TiZAl (Ti layer film thickness 10 nm, A1 layer film thickness 200 nm), SiON film (thickness 80 nm) was used as the first insulating film 40 9 and SF gas was used as the recess and isotropic etching.
  • AlGaN carrier supply layer AlGaN carrier supply layer
  • AlGaN etching / stow layer AlG
  • the first insulating film is removed by dry etching and dry using a mixed gas of BC1 and SF.
  • Etching removes fifth GaN-based semiconductor 406, gate insulating film 411 as SiON film (film thickness 10 nm), gate electrode 412 as ⁇ 7 8 11 (? ⁇ Layer thickness 1011111, Au layer thickness 200 nm)
  • the protective film 413 is manufactured by using a SiON film (film thickness 60 nm).
  • the distance between the electrode and the carrier travel layer can be reduced by the recess only under the gate electrode, and a high gain can be obtained.
  • the distance between the semiconductor surface and the carrier traveling layer is far away, so that it is possible to suppress current collabs that are difficult to transmit to the carrier supply layer due to the potential fluctuation at the SiON film ZAIGaN interface.
  • the portion extending to the drain electrode side of the gate electrode alleviates electric field concentration at the drain end of the gate electrode, a breakdown voltage of 200 V or more can be realized even with a thin gate insulating film of lOnm. done.
  • the recess depth was controlled by the etching and stagger layer, so that in-plane uniformity and reproducibility could be improved.
  • any other substrate such as force sapphire using SiC as the substrate can be used.
  • the c-plane ((0001) plane) of the SiC substrate was used.
  • the GaN-based semiconductor grows in the c-axis orientation, and the piezo effect is generated in the same direction as the present embodiment. If so, it can be tilted up to about 55 ° in any desired direction. However, since it becomes difficult to obtain good crystallinity when the tilt angle is increased, it is preferable to set the tilt within 10 ° in any direction.
  • an InGaN layer having an In composition ratio of 0.15 was used as a carrier transit layer.
  • a group III nitride semiconductor of GaN, InN, and A1N, and In A 1 Ga N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ 1)
  • the forbidden band width of the semiconductor used for the carrier traveling layer is at least equal to or smaller than the forbidden band width of the carrier supply layer for carrier accumulation.
  • each layer can be set to a desired thickness.
  • the lattice constants of the second, third, fourth, and fifth layers of this example are different from the lattice constant of the first layer, it is preferable to set the critical film thickness to be less than the critical film thickness at which dislocation occurs.
  • impurities are added in the InGaN carrier traveling layer, but n-type impurities such as Si, S, Se, etc., p-type impurities such as Be, C, etc. It is also possible to add.
  • the impurity concentration in the carrier transit layer increases, the mobility decreases due to the influence of Coulomb scattering, so the impurity concentration is preferably 1 X 10 17 cm _3 or less.
  • TiZAl was used as the source electrode 407 and the drain electrode 408.
  • the source electrode and the drain electrode are made of a metal that is in ohmic contact with AlGaN that is the ohmic contact layer 406 in this example.
  • metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the above metals are stacked can also be used.
  • the force using NiZAu as the gate electrode 412 in the present invention, Since the gate electrode is not in direct contact with the semiconductor, a desired metal can be obtained. However, it is desirable not to react with the gate insulating film.
  • a minute gap may be formed between the gate electrode and the recess side wall portion in the process of force production described as embedding the recess portion 410 with the gate electrode 412.
  • the force on the source electrode side is formed so that the gate electrode side is longer from the source electrode side to the drain electrode side. Is not involved in the effect of the present invention, and can be equal to or longer than the ridge on the drain electrode side.
  • the source side ridge lengthens the gain drop due to the increase in gate capacitance increases with respect to the effect of improving the breakdown voltage and reducing current collabs. ,.
  • the first insulating film and the ohmic contact layer are removed to obtain a recess structure.
  • High gain can be obtained by reducing the distance between the gate electrode in the recess region and the carrier transit layer.
  • a high breakdown voltage can be realized by relaxing the concentration of the drain electric field by extending the gate electrode to the drain electrode side.
  • FIG. 5 is a cross-sectional structure diagram showing an embodiment of the present invention.
  • the field effect transistor according to the present embodiment includes a buffer layer 502 that also has a first GaN-based semiconductor force, a carrier traveling layer 503 that also has a second GaN-based semiconductor force, and a carrier supply layer that also has a third GaN-based semiconductor force. 504, an ohmic contact layer 505 having a fourth GaN-based semiconductor force is formed.
  • a source electrode 506 and a drain electrode 507 are formed, and a first insulating film 508 is further formed.
  • a part of the insulating film 508 and the ohmic contact layer 505 between the source electrode 506 and the drain electrode 507 are removed, and a first recess region 509 is formed.
  • a second insulating film 510 is formed, and a part of the insulating film 510 in the recess region 509 is removed in a tapered manner by isotropic etching or the like, and the insulating film 509 is further opened.
  • Carrier supply Layer 504 is removed to produce second recess structure 511.
  • the gate insulating film 512 is formed, and the recessed portion 511 is embedded, and the region where the second insulating film 510 remains is longer on the drain electrode side than on the source electrode side.
  • a gate electrode 513 is formed.
  • a field effect transistor is manufactured by forming a protective film 514.
  • Examples of the substrate 501 in this embodiment include sapphire, silicon carbide, GaN, and A1N.
  • the first GaN-based semiconductor 502 for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • a group III nitride semiconductor of GaN, InN, A1N, or In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 between the substrate 501 and the first semiconductor 502 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ l)
  • the stratification 515 may be sandwiched. Further, it is also possible to add, for example, Si, S, Se, etc. as n-type impurities, and Be, C, Mg, etc. as p-type impurities, in the first GaN-based semiconductor 502.
  • the second GaN-based semiconductor 503 includes, for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x There is a GaN-based semiconductor mixed crystal represented by + y ⁇ 1).
  • a GaN-based semiconductor mixed crystal represented by + y ⁇ 1).
  • the impurity concentration in the second GaN-based semiconductor 503 increases, the mobility of electrons decreases due to the effect of Coulomb scattering, so the impurity concentration is preferably 1 ⁇ 10 17 cm _3 or less.
  • the third GaN-based semiconductor 504 includes, for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • the material or composition has a lower electron affinity than the second GaN-based semiconductor 503.
  • a heterojunction is formed at the interface between the carrier traveling layer 503 also having the second GaN-based semiconductor force and the carrier supply layer 504 also having the third GaN-based semiconductor force.
  • the conduction band energy Ec of the second GaN-based semiconductor is set lower than the conduction band energy Ec of the third GaN-based semiconductor, and the band discontinuity A An embodiment in which Ec is present is preferable.
  • the valence band energy Ev of the second GaN-based semiconductor is set higher than the valence band energy ⁇ of the third GaN-based semiconductor, and the band It is preferable that the discontinuity ⁇ exists.
  • the fourth GaN-based semiconductor 505 includes, for example, a group III nitride semiconductor of GaN, InN, and A1N, and In Al Ga _ _ N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 There is a GaN-based semiconductor mixed crystal represented by ⁇ x + y ⁇ 1).
  • the third GaN-based semiconductor 504 needs to have a different constituent material or composition.
  • the first insulating film 508 and the second insulating film 510 are made of a substance that has a force of at least one of Si, Mg, Hf, Al, Ti, Ta and at least one of 0, N. is there.
  • the gate insulating film 512 there is a substance composed of one or more of Si, Mg, Hf, Al, Ti, and Ta and one or more of 0 and N.
  • the protective film 514 there is a substance or an organic material that has a force of 1 or more of Si, Mg, Hf, Al, Ti, and Ta and a force of 1 or more of 0 or N, or an organic material.
  • the field effect transistor of this example has a c-plane ((0001) plane) silicon carbide (SiC) substrate as the substrate 501, an A1N layer (thickness 200 nm) as the nucleation layer 515, and a GaN layer as the first GaN-based semiconductor 502 (Film thickness 2000 nm), second GaN-based semiconductor 503 as InGaN carrier running layer (In composition ratio 0.15, film thickness 15 nm), third GaN-based semiconductor 504 as AlGaN carrier supply layer (A1 composition ratio 0.
  • SiC silicon carbide
  • GaN Omikku 'contact layer that ⁇ Ka ⁇ Si as fourth GaN-based semiconductor 505 (thickness 50Ita m, Si amount 1 X 10 19 cm “3) , a source electrode 506, drain electrode 507 as Ti / Al (Ti layer 10 nm, A1 layer thickness 200 nm), first insulating film 508 as SiON film (thickness 80 ⁇ m), first recess 509 as first insulating film by dry etching using SF gas
  • the fourth GaN semiconductor is removed by dry etching using a mixed gas of BC1 and SF.
  • the body 505 is removed, and the SiON film (thickness 80 nm) is used as the second insulating film 510, and the first insulating film is formed as the second recess 511 by dry etching using SF gas as the isotropic etching.
  • the gate insulating film 512 is a SiON film (thickness 10 nm)
  • the gate electrode 513 is Ni / Au (Ni layer thickness 10 nm, the Au layer thickness 200 nm)
  • the protective film 514 is a SiON film (thickness 50 nm).
  • the distance between the electrode and the carrier travel layer can be reduced by recessing only under the gate electrode, and a high gain can be obtained.
  • the distance between the semiconductor surface and the carrier traveling layer is long in the region other than the recess region, it is possible to suppress current collabs in which the influence of potential fluctuation at the SiON film ZAIGaN interface is not easily transmitted to the carrier supply layer.
  • the n-type ohmic contact layer added with Si and the gate electrode are not close to each other, high breakdown voltage can be achieved while maintaining low contact resistance.
  • SiC is used as the substrate, but any other substrate such as sapphire can be used.
  • the c-plane ((0001) plane) of the SiC substrate was used in this example, the GaN-based semiconductor grows with c-axis orientation, and the piezo effect is generated in the same direction as in this embodiment. It can be tilted up to about 55 ° in any desired direction. However, since it becomes difficult to obtain good crystallinity when the tilt angle becomes large, it is preferable to set the tilt within 10 ° in any direction.
  • an InGaN layer having an In composition ratio of 0.15 was used as the carrier traveling layer.
  • the carrier traveling layer a group III nitride semiconductor of GaN, InN, and A1N, and In A 1 Ga N (0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l, 0 ⁇ x + y ⁇ 1)
  • the forbidden band width of the semiconductor used for the carrier traveling layer is at least equal to or smaller than the forbidden band width of the carrier supply layer for carrier accumulation.
  • each layer can be set to a desired thickness.
  • the lattice constant of each of the second, third, and fourth layers in this example is different from the lattice constant of the first layer, it is preferable to set it to a critical film thickness or less where dislocation occurs.
  • n-type impurities for example, Si, S, Se, etc.
  • p-type impurities for example, Be, C, etc. It is also possible to add a supplement.
  • the impurity concentration in the carrier transit layer increases, the mobility decreases due to the effect of Coulomb scattering, so the impurity concentration is preferably l x 10 17 cm _3 or less.
  • the source electrode and the drain electrode are metals that are in ohmic contact with GaN that is the ohmic contact layer 505 in this example.
  • metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the above metals are stacked can also be used.
  • the force using NiZAu as the gate electrode 513 since the gate electrode is not in direct contact with the semiconductor, a desired metal can be obtained. However, it is desirable not to react with the gate insulating film.
  • the semiconductor thickness removed by the recess can be any thickness. It is possible to remove up to the thickness of the third GaN-based semiconductor. However, if the semiconductor thickness to be removed is thin, the effect of improving the withstand voltage and the effect of reducing current collabs by the recess structure are reduced, and if the semiconductor thickness to be removed is thick, the resistance increases due to the reduction of carriers under the gate.
  • the thickness is preferably 30% to 90% of the originally deposited semiconductor thickness.
  • the second recess portion 511 is embedded with the gate electrode 513, but a minute gap may be formed between the gate electrode and the recess side wall portion in the manufacturing process. .
  • the gate power The force formed so that the pole wrinkle is longer from the source electrode side to the drain electrode side.
  • the source side wrinkle is not involved in the effect of the present invention, and can be equal to or longer than the drain electrode side wrinkle. is there.
  • the gain drop due to the increase in gate capacitance increases with respect to the effect of improving the breakdown voltage and reducing current collabs. ,.
  • the recess structure is obtained by removing the second insulating film and a part of the carrier supply layer.
  • High gain can be obtained by thinning the carrier supply layer in the recess region.
  • the concentration of the drain electric field is alleviated, so that a high breakdown voltage can be realized.
  • the present invention has been specifically described above based on the embodiments, the present invention is not limited to the embodiments described above, and various modifications can be made without departing from the scope of the invention. Needless to say.
  • the first insulating film, the second insulating film, and the gate insulating film are made of a material having a force 1 or more of Si, Mg, Hf, Al, Ti, or Ta and 1 or more of 0 or N. It is explained that it is formed.
  • the protective film is formed of one or more of Si, Mg, Hf, Al, Ti and Ta and one or more of 0 and N, or an organic material.
  • the first insulating film, the second insulating film, the gate insulating film, and the protective film can be formed of two or more types of layers described above.

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Abstract

　本発明は、電流コラプスを抑制し、かつ絶縁耐圧、利得の低下を抑制することで、高電圧動作が可能であり、かつ理想的な高出力を実現できる半導体装置を提供する。 　基板１０１上に、第一のＧａＮ系半導体からなるバッファ層１０２、第二のＧａＮ系半導体からなるキャリア走行層１０３、第三のＧａＮ系半導体からなるキャリア供給層１０４を形成する。一部の第一の絶縁膜１０７及びキャリア供給層１０４の一部を除去し、リセス構造１０８を作製する。次に、ゲート絶縁膜１０９を成膜し、更に、リセス部分１０８を埋め込み、かつ第一の絶縁膜１０７の残っている領域に、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極１１０を形成する。該リセス構造を利用することで、高電圧動作が可能な高出力の半導体装置が得られる。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に、高電圧動作が可能であり、かつ高出力を実 現できる半導体装置に関する。
背景技術
[0002] 従来から、 AlGaNZGaN HJFET t造においては、ゲートリーク電流を低減でき 、また正に印加するゲート'バイアスを大きくでき、大電流が得やすいことから、高出 力用途への応用が期待されており、ソース ドレイン間に絶縁膜を形成し、その上に ゲート電極を形成する MISFET構造が報告されて ヽる。
[0003] 例えば、アジバラハンらは、アイイ一ィーィ一'エレクトロン'デバイス'レターズ (IEE E Electron Device Letters, Vol. 24, No. 9, pp541 (2003) )にて、 A IGaNZGaN上に Si N膜を絶縁膜として用いた構造について報告している。
3 4
[0004] 図 6は、アジバラハンらにより報告された電界効果トランジスタの構造を示す断面図 である。図 6に示すように、 4H SiC基板 1001上に、膜厚 50nmの A1N層 1002、膜 厚 1. 5 /z mの GaN層 1003、膜厚 25nmの AlGaN層 1004を積層後、ソース電極 10 05、ドレイン電極 1006として、 TiZAlZTiZAuを積層し、 850°C、 1分間の熱処理 を行っている。
[0005] 更に、 Si N膜 1007を積層後、 NiZAu力もなるゲート電極 1008を形成し、最後
3 4
に、 Si N膜により保護膜 1009を形成している。このように、半導体層とゲート電極の
3 4
間に絶縁膜を挿入し MISFET構造とすることで、ゲートリーク電流が低減でき、また、 正に印加できるゲート'バイアスを大きくすることも可能となり、高出力を得ることが出 来ている。
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、従来技術のように、プレーナ一構造では絶縁膜形成による利得低下 を抑制するために AlGaN層を薄くすると、シート抵抗が高くなり、電流が低くなる上、 窒化物半導体の自発分極効果及びピエゾ効果に起因して、大きな電流コラブスが発 生し、高周波動作時に期待の出力が出せないという問題があった。
[0007] 一方、電流コラプスを抑制するために AlGaNを厚くすると、ゲート電極と 2次元電子 ガスの距離が遠くなるため、利得が低くなるという問題があった。更に、絶縁膜上のゲ ート電極のドレイン端に電界が集中するため、絶縁膜形成による利得の低下を抑制 するために絶縁膜を薄くした場合には、ゲート電極に正の電圧のみならず、負の高 電圧を印カロした時も、絶縁が破壊されるという問題もあった。
[0008] そこで、本発明は上記従来技術の問題点に鑑みて成されたものであり、その目的 は、ゲートリーク電流を低減し、かつ電流コラブスを抑制できることで、高電圧動作が 可能であり、かつ高出力を実現できる半導体装置を提供することにある。
課題を解決するための手段
[0009] 本発明の半導体装置は、
III V族窒化物半導体カゝらなり、ゲート電極と半導体層の間に絶縁膜を具備する 電界効果トランジスタにおいて、
該ゲート電極と半導体層の間に配された絶縁膜の厚さが二段階以上に変化するこ とを特徴とする。
[0010] 前記半導体装置においては、
ゲート電極と半導体層の間に配された絶縁膜の厚さが連続的に変化することを特 徴とする。
[0011] 本発明の半導体装置は、
III V族窒化物半導体カゝらなり、ゲート電極と半導体層の間に絶縁膜を具備する 電界効果トランジスタにおいて、
III V族窒化物半導体層の一部、又は該絶縁膜の一部を除去したリセス構造を備 え、
該リセス領域の一部もしくは全部に該ゲート電極および該絶縁膜が配置されている ことを特徴とする。
[0012] 前記半導体装置においては、
該リセス領域の絶縁膜の膜厚は、リセス領域以外の絶縁膜の膜厚より薄 、ことを特 徴とする。
[0013] 前記半導体装置においては、
該 III— V族窒化物半導体層中に、 III V族窒化物半導体力もなるキャリア走行層 又はキャリア供給層を含み、
該リセス構造は、該 III—V族窒化物半導体力 なるキャリア走行層又はキャリア供 給層の 30%〜90%を除去することで形成されることを特徴とする。
[0014] 前記半導体装置においては、
該リセス構造は、該絶縁膜の 30%〜90%を除去することで形成されることを特徴と する。
[0015] 本発明に力かる半導体装置においては、
ゲート電極と半導体層との最近接部以外のゲート電極部力 ソース電極側よりもドレ イン電極側に長くなつていることを特徴とする半導体装置である。
発明の効果
[0016] 本発明では、ゲート電極と半導体層間の絶縁膜が、最近接部分の薄い部分と、より 厚い部分があり、最近接部分のみがゲート電極として働き、より厚い部分は、ゲート電 極のドレイン端における電界集中を緩和する働きがあるため、最近接部分の絶縁膜 を薄くしても、絶縁破壊電圧が低下することはない。
[0017] また、本発明でリセス構造を用いた場合も同様に、リセスのドレイン端で電界集中が 緩和されるため、絶縁破壊電圧の低下を抑制することが出来る。更に、窒化物半導 体では、ピエゾ効果により電流コラブスの影響が大きいが、リセス構造を用いることで 、ゲート電極近傍のみがキャリア走行層に近ぐそれ以外の領域がキャリア走行層か ら離れているため、電流コラブスの影響を低減する効果があるのに加え、リセス構造 により利得が向上するという効果もある。
図面の簡単な説明
[0018] [図 1]図 1は、本発明にかかる第 1の実施の形態における、半導体装置の構造を示す 断面図である。
[図 2]図 2は、本発明にかかる第 2の実施の形態における、半導体装置の構造を示す 断面図である。 [図 3]図 3は、本発明にかかる第 3の実施の形態における、半導体装置の構造を示す 断面図である。
[図 4]図 4は、本発明にかかる第 4の実施の形態における、半導体装置の構造を示す 断面図である。
[図 5]図 5は、本発明にかかる第 5の実施の形態における、半導体装置の構造を示す 断面図である。
[図 6]図 6は、従来技術における、半導体装置の構造を示す断面図である。
符号の説明
101、 201、 301、 401、 501 基板
102、 202、 302、 402、 502 第一の GaN系半導体力もなるノ ッファ層
103、 203、 303、 403、 503 第二の GaN系半導体力もなるキャリア走行層
104、 304、 404、 504 第三の GaN系半導体力 なるキャリア供給層
105、 204、 305、 407、 506 ソース電極
106、 205、 306、 408、 507 ドレイン電極
107、 206、 409、 508 第一の絶縁膜
108、 207、 410 リセス領域
109、 208、 307、 411、 512 ゲート絶縁膜
110、 209、 309、 412、 513 ゲート電極
111、 210、 310、 413、 514 保護膜
211、 414、 515 核形成層
308 溝 (絶縁膜リセス領域）
405 第四の GaN系半導体力もなるエッチング 'ストッパ層
406 第五の GaN系半導体力 なるォーミック 'コンタクト層
505 第四の GaN系半導体力もなるォーミック ·コンタクト層
509 第一のリセス領域
510 第二の絶縁膜
511 第二のリセス領域
1001 SiC基板 1002 A1Nバッファ層
1003 GaN層
1004 AlGaN層層
1005 ソース電極
1006 ドレイン電極
1007 絶縁膜
1008 ゲート電極
1009 保護膜
発明を実施するための最良の形態
[0020] 本発明の実施の形態について、図面を参照して説明する。
[0021] 上記本発明の半導体装置は、例えば、該ゲート電極と半導体層の間に配された絶 縁膜の厚さが、少なくとも、二つ異なる膜厚の間で変化している構成でもよい。前記 二つ異なる膜厚 t、 t (但し、 t >t )は、各絶縁膜の誘電率 ε、その膜厚 tとの積（ ε •t)の比率として、 10Ζ7≤( ε - t )/( ε ' t )
2≤ ΙθΖΐの範囲に選択することができ
1
る。なお、ゲート電極と半導体層の間に配された絶縁膜の厚さが変化する領域は、連 続的に変化する領域を含んで ヽる場合もある。
[0022] あるいは、本発明の半導体装置は、例えば、リセス領域の絶縁膜の膜厚 tは、リセ
4 ス領域以外の絶縁膜厚 tより薄くする際、各絶縁膜の誘電率 ε、その膜厚 tとの積（
3
ε - t)の比率として、 10Ζ7≤( ε - t )/( ε ' t
3 4 )≤ ΙθΖΐの範囲に選択することがで きる。また、該リセス構造は、該 III— V族窒化物半導体力もなるキャリア走行層又はキ ャリア供給層を除去することで形成する場合、通常、リセス構造のキャリア走行層又は キャリア供給層の表面に、ゲート絶縁膜が接する形態とする。
[0023] (第 1の実施の形態）
本発明にかかる第 1の実施の形態の一例を図 1に示す。図 1は、本発明の実施の 一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板 101 上に、第一の GaN系半導体力もなるバッファ層 102、第二の GaN系半導体力もなる キャリア走行層 103、第三の GaN系半導体力もなるキャリア供給層 104を形成する。 その後、ソース電極 105、ドレイン電極 106を形成し、更に、第一の絶縁膜 107を成 膜する。
[0024] その後、ソース電極 105、ドレイン電極 106間の一部の絶縁膜 107及びキャリア供 給層 104の一部を除去し、リセス構造 108を作製する。次に、ゲート絶縁膜 109を成 膜し、更に、リセス部分 108を埋め込み、かつ第一の絶縁膜の残っている領域に、ソ ース電極側と比較してドレイン電極側が長くなるようにゲート電極 110を形成する。最 後に、保護膜 111を成膜することで電界効果トランジスタが製作される。
[0025] 本実施の形態の基板 101としては、例えばサファイア、炭化シリコン、 GaN、 A1Nな どがある。
[0026] また、第一の GaN系半導体 102としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、第一の半導体形成のために、基板 101と第一の 半導体 102の間に、 GaN, InN、 A1Nの III族窒化物半導体、あるいは、 In Al Ga N (0≤x≤l、 0≤y≤l、 0≤x+y≤l)で示されるが GaN系半導体混晶力 なる 核形成層を挟んでも良い。また、第一の GaN系半導体 102中に、 n型不純物として、 例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも可 能である。
[0027] また、第二の GaN系半導体 103としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga N (0≤x≤ 1、 0≤y≤ 1、 0≤x+y≤ 1)で示される GaN系半導体混晶がある。また、第二の GaN系半導体 103中に、 n型不純物として 、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも 可能である。ただし、第二の GaN系半導体 103中の不純物濃度が高くなると、クーロ ン散乱の影響により電子の移動度が低下するため、不純物濃度は 1 X 1017cm_3以 下が望ましい。
[0028] また、第三の GaN系半導体 104としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では、第二の GaN系半導 体 103より電子親和力は小さい物質または組成である。また、第三の GaN系半導体 104中に、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C 、 Mgなどを添加することも可能である。
[0029] また、第二の GaN系半導体力もなるキャリア走行層 103と第三の GaN系半導体か らなるキャリア供給層 104との界面には、ヘテロ接合が形成されることが好ましい。キ ャリア走行層 103を走行するキャリアに電子を選択する際には、第二の GaN系半導 体の伝導帯エネルギー Ecを、第三の GaN系半導体の伝導帯エネルギー Ecより低く し、バンド不連続 A Ecが存在する態様とすることが好ましい。キャリア走行層 103を 走行するキャリアに正孔を選択する際には、第二の GaN系半導体の価電子帯エネ ルギー Evを、第三の GaN系半導体の価電子帯エネルギー Ενより高くし、バンド不連 続 Δ Ενが存在する態様とすることが好ま 、。
[0030] また、第一の絶縁膜 107としては、 Si、 Mg、 Hf、 Al、 Ti、 Taの!、ずれか 1以上と O 、 Nのいずれか 1以上力もなる物質がある。また、ゲート絶縁膜 109としては、 Si、 Mg 、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのいずれか 1以上力もなる物質がある。ま た、保護膜 111としては。 Si、 Mg、 Hf、 Al、 Ti、 Taのいずれか 1以上と 0、 Nのいず れカ 1以上力もなる物質、もしくは有機材料がある。
[0031] (実施例 1)
本発明の第 1の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、 基板 101として c面（（0001)面)炭化シリコン (SiC)基板、第一の GaN系半導体 102 として A1N層（膜厚 200nm)、第二の GaN系半導体 103として GaNキャリア走行層（ 膜厚 500〜2000nm)、第三の GaN系半導体 104として AlGaNキャリア供給層（A1 組成比 0. 3、膜厚 35nm)、ソース電極、ドレイン電極として TiZAl(Ti層の膜厚 10η m、 A1層の膜厚 200nm)、第一の絶縁膜として SiON膜 (膜厚 80nm)、リセスとして、 第一の絶縁膜 107と、第三の GaN系半導体 104のうち 25nmを除去、ゲート絶縁膜 109として SiON膜 (膜厚 10nm)、ゲート電極 110として NiZAu (Ni層の膜厚 10nm 、 Au層の膜厚 200nm)、保護膜 111として SiON膜 (膜厚 80nm)を用いることにより 作製される。
[0032] このような構造であれば、ゲート電極直下のみ、リセスにより AlGaNキャリア供給層 が薄くする事ができ、高利得を得ることができた。同時に、リセス領域以外の AlGaN 層が厚!、ため、 SiON膜 ZAIGaN界面の電位変動の影響がキャリア供給層に伝わり にくぐ電流コラブスも抑制することが出来る。また、ゲート電極のドレイン電極側に延 びた部分がゲート電極のドレイン端における電界集中を緩和するため、 lOnmという 薄いゲート絶縁膜であっても、 200V以上の破壊耐圧を実現することが出来た。
[0033] なお、本実施例では、基板として SiCを用いたが、サファイアなど他の任意の基板 を用いることができる。更に、本実施例では、 SiC基板の c面（（0001)面）を用いたが 、 GaN系半導体が c軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発 生する面であれば良ぐ任意の方向に約 55° まで傾斜させることができる。ただし、 傾斜角が大きくなると、良好な結晶性を得ることが困難になるため、任意の方向に 10 ° 以内の傾斜とすることが好ましい。
[0034] 同様に、本実施例では、キャリア走行層として GaN層を用いた力 キャリア走行層と しては、 InGaN層など、 GaN、 InN、 A1Nの III族窒化物半導体、ならびに、 In Al Ga
x y
_ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤l)で示される GaN系半導体混晶を用いる ことができる。同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし 、本実施例の第二、第三の各層の格子定数は、第一層の格子定数と異なっているた め、転位が発生する臨界膜厚以下とすることが好ましい。
[0035] また、本実施例では、 GaNキャリア走行層中に不純物は添カ卩して ヽな 、が、 n型不 純物として例えば Si、 S、 Seなど、 p型不純物として例えば Be、 Cなどを添加すること も可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱の 影響により移動度が低下するため、不純物濃度は 1 X 1017cm_3以下が望ましい。
[0036] また、本実施例では、ソース電極 105、ドレイン電極 106として TiZAlを用いたが、 ソース電極、ドレイン電極は、本実施例中、キャリア供給層 104である AlGaNとォーミ ック接触する金族であればよぐ例えば W、 Mo、 Si、 Ti、 Pt、 Nb、 Al、 Au等の金属 を用いることができ、複数の前記金属を積層した構造とすることもできる。
[0037] 同様に、本実施例では、ゲート金属 110として NiZAuを用いた力 本発明では、 ゲート電極が半導体層と直接接していないので、所望の金属とすることが出来る。伹 し、ゲート絶縁膜と反応しないことが望ましい。
[0038] また、本実施例では、リセス構造作製の際、第三の GaN系半導体のうち 25nmを除 去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、第三の GaN系 半導体の厚さまで除去することが可能である。但し、除去する半導体厚が薄いと、リ セス構造による耐圧向上の効果及び電流コラブス低減の効果が少なくなり、除去す る半導体厚が厚いと、ゲート下のキャリア減少により抵抗が高くなるため、除去する半 導体厚は、元々成膜された半導体厚の 30%〜90%が好ま 、。
[0039] また、本実施例では、ゲート電極 110でリセス部分 108を埋め込むと記載している 力 作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
[0040] また、走行するキャリアに電子を選択して 、る態様のため、本実施例では、ゲート電 極の庇が、ソース電極側よりドレイン電極側に長くなるように形成した力 ソース側の 庇は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くするこ とも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラブス低減 の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側 の庇よりも短 、ことが好まし!/、。
[0041] 本実施例においては、第一の絶縁膜と、キャリア供給層の一部を除去することで、リ セス構造としている。リセス領域のキャリア供給層を薄くすることで、高利得が得られる 。また、ゲート電極をドレイン電極側に延ばすことによりドレイン電界の集中を緩和さ せることで、高耐圧を実現できる。
[0042] なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を 選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設 ける側も逆転させる。
[0043] (第 2の実施の形態）
本発明にかかる第 2の実施の形態の一例を図 2に示す。図 2は、本発明の実施の 一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板 201 上に、第一の GaN系半導体力もなるバッファ層 202、第二の GaN系半導体力もなる キャリア走行層 203を形成する。その後、ソース電極 204、ドレイン電極 205を形成し 、更に第一の絶縁膜 206を成膜する。その後、ソース電極 204、ドレイン電極 205間 の一部の絶縁膜 206を等方エッチングなどによりテーパーがっく様に除去し、更に、 キャリア走行層 203の一部を除去し、リセス構造 207を作製する。
[0044] 次に、ゲート絶縁膜 208を成膜し、更に、リセス部分 207を埋め込み、かつ第一の 絶縁膜の残って 、る領域に、ソース電極側と比較してドレイン電極側が長くなるように ゲート電極 209を形成する。最後に、保護膜 210を成膜することで電界効果トランジ スタが製作される。
[0045] 本実施の形態の基板 201としては、例えばサファイア、炭化シリコン、 GaN、 A1Nな どがある。また、第一の GaN系半導体 202としては、例えば GaN、 InN、 A1Nの III族 窒化物半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤l)で 示される GaN系半導体混晶がある。ただし、第一の半導体形成のために、基板 201 と第一の半導体 202の間に、 GaN、 InN、 A1Nの III族窒化物半導体、あるいは、 In Al Ga N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶か 1 -x-y
らなる核形成層 211を挟んでも良い。また、第一の GaN系半導体 202中に、 n型不 純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添カロ することも可會である。
[0046] また、第二の GaN系半導体 203としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga N (0≤x≤ 1、 0≤y≤ 1、 0≤x+y≤ 1)で示される GaN系半導体混晶がある。また、第二の GaN系半導体 203中に n型不純物として、 例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも可 能である。
[0047] また、第一の GaN系半導体力もなるバッファ層 202と第二の GaN系半導体からな るキャリア走行層 203との界面には、ヘテロ接合が形成されることが好ましい。キヤリ ァ走行層 203を走行するキャリアに電子を選択する際には、第二の GaN系半導体の 伝導帯エネルギー Ecを、第一の GaN系半導体の伝導帯エネルギー Ecより低くし、 バンド不連続 A Ecが存在する態様とすることが好ましい。キャリア走行層 203を走行 するキャリアに正孔を選択する際には、第二の GaN系半導体の価電子帯エネルギー Evを、第一の GaN系半導体の価電子帯エネルギー Ενより高くし、バンド不連続 Δ Ε Vが存在する態様とすることが好ま 、。
[0048] また、第一の絶縁膜 206としては、 Si、 Mg、 Hf、 Al、 Ti、 Taの!、ずれか 1以上と O 、 Nのいずれか 1以上力もなる物質がある。また、ゲート絶縁膜 208としては、 Si、 Mg 、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのいずれか 1以上力もなる物質がある。ま た、保護膜 210としては、 Si、 Mg、 Hf、 Al、 Ti、 Taのいずれか 1以上と 0、 Nのいず れカ 1以上力もなる物質、もしくは有機材料がある。
[0049] (実施例 2)
本発明の第 2の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、 基板 201として c面（（0001)面)炭化シリコン（SiC)基板、核形成層 211として A1N層 (膜厚 lOOnm)、第一の GaN系半導体 202として GaN層（膜厚 2000nm)、第二の G aN系半導体 203として Siを添カ卩した GaNキャリア走行層（膜厚 100nm、 Si添加量 1 X 1018cm_3)、ソース電極、ドレイン電極として TiZAl (Ti層の膜厚 10nm、 A1層の 膜厚 200nm)、第一の絶縁膜 206として SiON膜 (膜厚 80nm)、リセスとして、等方 エッチングとして SFガスを用いたドライエッチングにより第一の絶縁膜を除去し、 BC
6
1ガスを用いたドライエッチングにより第二の GaN系半導体 203のうち 50nmを除去、
3
ゲート絶縁膜 208として SiON膜 (膜厚 20nm)、ゲート電極 209として NiZAu (Ni層 の膜厚 10nm、 Au層の膜厚 200nm)、保護膜 210として SiON膜 (膜厚 80nm)を用 いることにより作製される。
[0050] このような構造であれば、ゲート電極直下のみ、リセスにより GaNキャリア走行層が 薄くする事ができ、高利得を得ることができた。同時に、リセス領域以外の GaNキヤリ ァ走行層が厚 、ため、 SiON膜 ZAIGaN界面の電位変動の影響がキャリア供給層 に伝わりにくぐ電流コラブスも抑制することが出来る。また、ゲート電極のドレイン電 極側に延びた部分がゲート電極のドレイン端における電界集中を緩和するため、 20 nmという薄いゲート絶縁膜であっても、 200V以上の破壊耐圧を実現することが出来 た。
[0051] なお、本実施例では、基板として SiCを用いたが、サファイアなど他の任意の基板 を用いることができる。更に、本実施例では、 SiC基板の c面（（0001)面）を用いたが 、 GaN系半導体が c軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発 生する面であれば良ぐ任意の方向に約 55° まで傾斜させることができる。ただし、 傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に 10 ° 以内の傾斜とすることが好ましい。
[0052] 同様に、本実施例では、キャリア走行層として GaN層を用いた力 キャリア走行層と しては、 InGaN層など、 GaN、 InN、 A1Nの III族窒化物半導体、あるいは、 In Al Ga
x y
_ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤l)で示される GaN系半導体混晶を用いる ことができる。同様に、各層の膜厚に関しても、所望の厚さとすることができる。
[0053] また、本実施例では、 GaNキャリア走行層中に、 1 X 1018cm_3の Siを添カ卩したが、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 Cなどを添 加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロ ン散乱の影響により移動度が低下し、かつ耐圧も低下する傾向があり、また、キャリア 走行層中の不純物濃度が低くなると、走行するキャリアが少なく電流密度が低くなる ため、不純物濃度は 1 X 1017cm_3以上 3 X 1018cm_3以下が望ま U、。
[0054] また、本実施例では、ソース電極 204、ドレイン電極 205として TiZAlを用いたが、 ソース電極、ドレイン電極は、本実施例中、キャリア走行層 203である GaNとォーミツ ク接触する金属であればよぐ例えば W、 Mo、 Si、 Ti、 Pt、 Nb、 Al、 Au等の金属を 用いることができ、複数の前記金属を積層した構造とすることもできる。
[0055] 同様に、本実施例では、ゲート金属 209として NiZAuを用いた力 本発明では、 ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し 、ゲート絶縁膜と反応しないことが望ましい。
[0056] また、本実施例では、リセス構造作製の際、第二の GaN系半導体のうち 50nmを除 去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、第二の GaN系 半導体の厚さまで除去することが可能である。但し、除去する半導体厚が薄いと、リ セス構造による耐圧向上の効果及び電流コラブス低減の効果が少なくなり、除去す る半導体厚が厚いと、ゲート下のキャリア減少により抵抗が高くなるため、除去する半 導体厚は、元々成膜された半導体厚の 30%〜90%が好ま 、。
[0057] また、本実施例では、ゲート電極 209でリセス部分 207を埋め込むと記載して 、る 力 作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
[0058] また、走行するキャリアに電子を選択して 、る態様のため、本実施例では、ゲート電 極の庇がソース電極側よりドレイン電極側に長くなるように形成した力 ソース側の庇 は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くすることも 可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラブス低減の 効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側の 庇よりも短いことが好ましい。
[0059] 本実施例においては、第一の絶縁膜と、キャリア走行層の一部を除去することで、リ セス構造としている。リセス領域のキャリア走行層を薄くすることで、高利得が得られる 。また、ゲート電極をドレイン電極側に延ばすことによりドレイン電界の集中を緩和さ せることで、高耐圧を実現できる。
[0060] なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を 選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設 ける側も逆転させる。
[0061] (第 3の実施の形態）
本発明にかかる第 3の実施の形態の一例を図 3に示す。図 3は、本発明の実施の 一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板 301 上に、第一の GaN系半導体力もなるバッファ層 302、第二の GaN系半導体力もなる キャリア走行層 303、第三の GaN系半導体からなるキャリア供給層 304を形成する。
[0062] その後、ソース電極 305、ドレイン電極 306を形成し、更に、ゲート絶縁膜 307を成 膜する。その後、ソース電極 305、ドレイン電極 306間の一部のゲート絶縁膜 307の 一部を除去し、ゲート電極を埋め込む溝 308を作製する。次に、溝部分 308を埋め 込み、また、ゲート絶縁膜 307の一部が除去されていない領域にも、ソース電極側と 比較してドレイン電極側が長くなるようにゲート電極 309を形成する。最後に、保護膜 310を成膜することで電界効果トランジスタが製作される。
[0063] 本実施の形態の基板 301としては、例えばサファイア、炭化シリコン、 GaN、 A1Nな どがある。
[0064] また、第一の GaN系半導体 302としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、第一の半導体形成のために、基板 301と第一の 半導体 302の間に GaN、 InN、 A1Nの III族窒化物半導体、あるいは、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l、 0≤x+y≤l)で示される GaN系半導体混晶からなる核形 y
成層を挟んでも良い。また、第一の GaN系半導体 302中に n型不純物として、例え ば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも可能で ある。
[0065] また、第二の GaN系半導体 303としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。また、第二の GaN系半導体 303中に、 n型不純物として 、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも 可能である。ただし、第二の GaN系半導体 303中の不純物濃度が高くなると、クーロ ン散乱の影響により電子の移動度が低下するため、不純物濃度は 1 X 1017cm_3以 下が望ましい。
[0066] また、第三の GaN系半導体 304としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では、第二の GaN系半導 体 303より電子親和力は小さい物質または組成である。また、第三の GaN系半導体 304中に、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C 、 Mgなどを添加することも可能である。
[0067] 従って、第二の GaN系半導体力 なるキャリア走行層 303と第三の GaN系半導体 力もなるキャリア供給層 304との界面には、ヘテロ接合が形成されることが好ましい。 キャリア走行層 303を走行するキャリアに電子を選択する際には、第二の GaN系半 導体の伝導帯エネルギー Ecを、第三の GaN系半導体の伝導帯エネルギー Ecより低 くし、バンド不連続 A Ecが存在する態様とすることが好ましい。キャリア走行層 303を 走行するキャリアに正孔を選択する際には、第二の GaN系半導体の価電子帯エネ ルギー Evを、第三の GaN系半導体の価電子帯エネルギー Ενより高くし、バンド不連 続 Δ Ενが存在する態様とすることが好ま 、。
[0068] また、ゲート絶縁膜 307としては、 Si、 Mg、 Hf、 Al、 Ti、 Taの!、ずれか 1以上と 0、 Nのいずれか 1以上力もなる物質がある。また、保護膜 310としては、 Si、 Mg、 Hf、 A 1、 Ti、 Taのいずれか 1以上と 0、 Nのいずれか 1以上力もなる物質、もしくは有機材 料がある。
[0069] (実施例 3) 本発明の第 3の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、 基板 301として c面（（0001)面)炭化シリコン (SiC)基板、第一の GaN系半導体 302 として A1N層（膜厚 200nm)、第二の GaN系半導体 303として GaNキャリア走行層（ 膜厚 500〜2000nm)、第三の GaN系半導体 304として AlGaNキャリア供給層（A1 組成比 0. 3、膜厚 35nm)、ソース電極 305、ドレイン電極 306として TiZAl (Ti層の 膜厚 10nm、 A1層の膜厚 200nm)、ゲート絶縁膜 307として SiON膜 (膜厚 80nm)、 ゲート電極が配される溝として、ゲート絶縁膜 307の内 70nmを除去、ゲート電極 30 9として NiZAu (Ni層の膜厚 10nm、 Au層の膜厚 200nm)、保護膜 310として SiO N膜 (膜厚 80nm)を用いることにより作製される。
[0070] このような構造であれば、ゲート電極直下のみ、絶縁膜が薄くする事ができ、高利 得を得ることができた。同時に、溝以外のゲート絶縁膜が厚いため、電流コラブスを 低減することが出来る。また、ゲート電極のドレイン電極側に延びた部分力 ゲート電 極のドレイン端における電界集中を緩和するため、 10nmという薄いゲート絶縁膜で あっても 200V以上の破壊耐圧を実現することが出来た。
[0071] なお、本実施例では、基板として SiCを用いたが、サファイアなど他の任意の基板 を用いることができる。更に、本実施例では、 SiC基板の c面（（0001)面）を用いたが 、 GaN系半導体が c軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発 生する面であれば良ぐ任意の方向に約 55° まで傾斜させることができる。ただし、 傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に 10 ° 以内の傾斜とすることが好ましい。
[0072] 同様に、本実施例では、キャリア走行層として GaN層を用いた力 キャリア走行層と しては、 InGaN層など、 GaN、 InN、 A1Nの III族窒化物半導体、あるいは、 In Al Ga
x y
_ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤l)で示される GaN系半導体混晶を用いる ことができる。同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし 、本実施例の第二、第三の各層の格子定数は、第一層の格子定数と異なっているた め、転位が発生する臨界膜厚以下とすることが好ましい。
[0073] また、本実施例では、 GaNキャリア走行層中に不純物は添カ卩して ヽな 、が、 n型不 純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 Cなどを添加するこ とも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱 の影響により移動度が低下するため、不純物濃度は 1 X 1017cm_3以下が望ましい。
[0074] また、本実施例では、ソース電極 305、ドレイン電極 306として TiZAlを用いたが、 ソース電極、ドレイン電極は、本実施例中、キャリア供給層 304である AlGaNとォーミ ック接触する金属であればよぐ例えば W、 Mo、 Si、 Ti、 Pt、 Nb、 Al、 Au等の金属 を用いることができ、複数の前記金属を積層した構造とすることもできる。
[0075] 同様に、本実施例では、ゲート金属 309として NiZAuを用いた力 本発明では、 ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し 、ゲート絶縁膜と反応しないことが望ましい。
[0076] また、本実施例では、ゲート電極が配される溝作製の際、ゲート絶縁膜のうち 70η mを除去したが、ゲート電極が配される溝形成のため除去するゲート絶縁膜厚は、任 意の厚さとすることが出来る。但し、除去するゲート絶縁膜厚が薄いと、ゲート電極直 下の絶縁膜が厚くなるか、あるいは溝以外の絶縁膜厚さが薄くなることとなり、高利得 と電流コラブス低減を同時に実現することが困難になるため、除去するゲート絶縁膜 厚は、元々成膜されたゲート絶縁膜厚の 30%〜90%が好ましい。
[0077] また、走行するキャリアに電子を選択して 、る態様のため、本実施例では、ゲート電 極 309で溝部分 308を埋め込むと記載している力 作製の過程で、ゲート電極とリセ ス側壁部分に微小な隙間が出来ていてもよい。
[0078] また、本実施例では、ゲート電極の庇力 ソース電極側よりドレイン電極側に長くな るように形成した力 ソース側の庇は、本発明の効果には関与しないため、ドレイン電 極側の庇と等しいか長くすることも可能である。ただし、ソース側の庇が長くなると、耐 圧の向上や電流コラブス低減の効果に対し、ゲート容量の増大による、利得低下が 大きくなるため、ドレイン電極側の庇よりも短 、ことが好ま 、。
[0079] 本実施例においては、ゲート絶縁膜の一部を除去することで、リセス構造としている 。リセス領域のゲート酸ィ匕膜を薄くし、ゲート電極とキャリア走行層までの距離を近く することで、高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことにより 、ドレイン電界の集中を緩和させることで、高耐圧を実現できる。
[0080] なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を 選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設 ける側も逆転させる。
[0081] (第 4の実施の形態）
本発明にかかる第 4の実施の形態の一例を図 4に示す。図 4は、本発明の実施の 一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板 401 上に、第一の GaN系半導体力 なるバッファ層 402、第二の GaN系半導体力 なる キャリア走行層 403、第三の GaN系半導体からなるキャリア供給層 404、第四の Ga N系半導体からなるエッチング 'ストッパ層 405、第五の GaN系半導体からなるォーミ ック 'コンタクト層 406を形成する。
[0082] その後、ソース電極 407、ドレイン電極 408を形成し、更に第一の絶縁膜 409を成 膜する。その後、ソース電極 407、ドレイン電極 408間の一部の絶縁膜 409を、等方 エッチングなどにより、テーパーがっく様に除去し、更に、絶縁膜 409が開口された 領域のォーミック'コンタクト層 406を除去し、リセス構造 410を作製する。次に、ゲー ト絶縁膜 411を成膜し、更に、リセス部分 410を埋め込み、かつ第一の絶縁膜の残つ て ヽる領域に、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極 41 2を形成する。最後に、保護膜 413を成膜することで電界効果トランジスタが製作され る。
[0083] 本実施の形態の基板 401としては、例えばサファイア、炭化シリコン、 GaN、 A1Nな どがある。
[0084] また、第一の GaN系半導体 402としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、第一の半導体形成のために、基板 401と第一の 半導体 402の間に GaN、 InN、 A1N及び上記三種の GaN系半導体の混合物等から なる核形成層 414を挟んでも良い。また、第一の GaN系半導体 402中に、 n型不純 物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加す ることち可會である。
[0085] また、第二の GaN系半導体 403としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga N (0≤x≤l、 0≤y≤l, 0≤x+v≤ 1)で示される GaN系半導体混晶がある。また、第二の GaN系半導体 403中に、 n型不純物として 、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも 可能である。ただし、第二の GaN系半導体中の不純物濃度が高くなると、クーロン散 乱の影響により電子の移動度が低下するため、不純物濃度は 1 X 1017cm_3以下が 望ましい。
[0086] また、第三の GaN系半導体 404としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では、第二の GaN系半導 体 403より電子親和力は小さい物質または組成である。また、第三の GaN系半導体 404中に、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C 、 Mgなどを添加することも可能である。
[0087] 従って、第二の GaN系半導体力 なるキャリア走行層 403と第三の GaN系半導体 力もなるキャリア供給層 404との界面には、ヘテロ接合が形成されることが好ま 、。 キャリア走行層 403を走行するキャリアに電子を選択する際には、第二の GaN系半 導体の伝導帯エネルギー Ecを、第三の GaN系半導体の伝導帯エネルギー Ecより低 くし、バンド不連続 A Ecが存在する態様とすることが好ましい。キャリア走行層 403を 走行するキャリアに正孔を選択する際には、第二の GaN系半導体の価電子帯エネ ルギー Evを、第三の GaN系半導体の価電子帯エネルギー Ενより高くし、バンド不連 続 Δ Ενが存在する態様とすることが好ま 、。
[0088] また、第四の GaN系半導体 405としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では、第三、第五の GaN 系半導体と構成物質または組成が異なっている必要がある。また、第四の GaN系半 導体 405中に、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば B e、 C、 Mgなどを添加することも可能である。
[0089] また、第五の GaN系半導体 406としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では、第四の GaN系半導 体 405と構成物質または組成が異なっている必要がある。また、第五の GaN系半導 体 406中に、 n型不純物として、 f列えば、 Siゝ S、 Seなど、 p型不純物として、 f列えば、 Be 、 C、 Mgなどを添加することも可能である。
[0090] また、第一の絶縁膜 409としては、 Si、 Mg、 Hf、 Al、 Ti、 Taの!、ずれか 1以上と O 、 Nのいずれか 1以上力もなる物質がある。また、ゲート絶縁膜 411としては、 Si、 Mg 、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのいずれか 1以上力もなる物質がある。
[0091] また、保護膜 413としては、 Si、 Mg、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのい ずれ力 1以上力 なる物質、もしくは有機材料がある。
[0092] (実施例 4)
本発明の第 4の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、 基板 401として c面（（0001)面)炭化シリコン (SiC)基板、核形成層 414として A1N 層（膜厚 200nm)、第一の GaN系半導体 402として GaN層（膜厚 2000nm)、第二 の GaN系半導体 403として InGaNキャリア走行層（In組成比 0. 15、膜厚 15nm)、 第三の GaN系半導体 404として AlGaNキャリア供給層（A1組成比 0. 2、膜厚 15nm )、第四の GaN系半導体 405として AlGaNエッチング ·ストツバ層（A1組成比 0. 6、膜 厚 5nm)、第五の GaN系半導体 406として Siを添カ卩した AlGaNォーミック'コンタクト 層（A1組成比 0. 3、膜厚 10nm、 Si添加量 1 X 1019cm"3)、ソース電極 407、ドレイン 電極 408として TiZAl(Ti層の膜厚 10nm、 A1層の膜厚 200nm)、第一の絶縁膜 40 9として SiON膜 (膜厚 80nm)、リセスとして、等方エッチングとして SFガスを用いた
6
ドライエッチングにより第一の絶縁膜を除去し、 BC1と SFの混合ガスを用いたドライ
3 6
エッチングにより第五の GaN系半導体 406を除去、ゲート絶縁膜 411として SiON膜 (膜厚 10nm)、ゲート電極 412として^7八11 (?^層の膜厚1011111、 Au層の膜厚 200 nm)、保護膜 413として SiON膜 (膜厚 60nm)を用いることにより作製される。
[0093] このような構造であれば、ゲート電極直下のみ、リセスにより電極とキャリア走行層ま での距離を近くする事ができ、高利得を得ることができた。同時に、リセス領域以外の 領域では、半導体表面とキャリア走行層の距離が遠いため、 SiON膜 ZAIGaN界面 の電位変動の影響がキャリア供給層に伝わりにくぐ電流コラブスも抑制することが出 来る。 [0094] また、ゲート電極のドレイン電極側に延びた部分がゲート電極のドレイン端における 電界集中を緩和するため、 lOnmという薄いゲート絶縁膜であっても、 200V以上の 破壊耐圧を実現することが出来た。更に、本実施例では、エッチング 'ストツバ層によ りリセス深さを制御しているため、面内均一性 ·再現性が向上することができた。
[0095] なお、本実施例では、基板として SiCを用いた力 サファイアなど他の任意の基板 を用いることができる。更に、本実施例では、 SiC基板の c面 ((0001)面）を用いたが 、 GaN系半導体が c軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発 生する面であれば良ぐ任意の方向に約 55° まで傾斜させることができる。ただし、 傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に 10 ° 以内の傾斜とすることが好ましい。
[0096] 同様に、本実施例では、キャリア走行層として In組成比 0. 15の InGaN層を用いた 力 キャリア走行層としては、 GaN、 InN、 A1Nの III族窒化物半導体、ならびに、 In A 1 Ga N (0≤x≤l、 0≤y≤l、 0≤x+y≤ 1)で示される GaN系半導体混晶を用 1 -x-y
いることができる。ただし、キャリア蓄積のため、キャリア走行層に用いる半導体の禁 制帯幅は、少なくともキャリア供給層の禁制帯幅以下であることが好ましい。
[0097] 同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例 の第二、第三、第四、第五の各層の格子定数は第一層の格子定数と異なっているた め、転位が発生する臨界膜厚以下とすることが好ましい。
[0098] また、本実施例では、 InGaNキャリア走行層中に不純物は添カ卩して ヽな 、が、 n型 不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 Cなどを添加す ることも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散 乱の影響により移動度が低下するため、不純物濃度は 1 X 1017cm_3以下が望まし い。
[0099] また、本実施例では、ソース電極 407、ドレイン電極 408として TiZAlを用いたが、 ソース電極、ドレイン電極は、本実施例中、ォーミック'コンタクト層 406である AlGaN とォーミック接触する金属であればよぐ例えば W、 Mo、 Si、 Ti、 Pt、 Nb、 Al、 Au等 の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
[0100] 同様に、本実施例では、ゲート電極 412として NiZAuを用いた力 本発明では、 ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し 、ゲート絶縁膜と反応しないことが望ましい。
[0101] また、本実施例では、ゲート電極 412でリセス部分 410を埋め込むと記載している 力 作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
[0102] また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電 極の庇がソース電極側よりドレイン電極側に長くなるように形成した力 ソース電極側 の庇は本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くするこ とも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラブス低減 の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側 の庇よりも短 、ことが好まし!/、。
[0103] 本実施例においては、第一の絶縁膜とォーミック'コンタクト層を除去することでリセ ス構造として ヽる。リセス領域のゲート電極とキャリア走行層までの距離を近くすること で高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことによりドレイン 電界の集中を緩和させることで高耐圧を実現できる。
[0104] なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を 選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設 ける側も逆転させる。
[0105] (第 5の実施の形態）
本発明にかかる第 5の実施の形態の一例を図 5に示す。図 5は、本発明の実施の 一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板 501 上に、第一の GaN系半導体力もなるバッファ層 502、第二の GaN系半導体力もなる キャリア走行層 503、第三の GaN系半導体力もなるキャリア供給層 504、第四の Ga N系半導体力もなるォーミック ·コンタクト層 505を形成する。
[0106] その後、ソース電極 506、ドレイン電極 507を形成し、更に第一の絶縁膜 508を成 膜する。その後、ソース電極 506、ドレイン電極 507間の一部の絶縁膜 508とォーミツ ク.コンタクト層 505とを除去し、第一のリセス領域 509を形成する。更に、第二の絶縁 膜 510を形成し、リセス領域 509内の一部の絶縁膜 510を、等方エッチングなどによ り、テーパーがっく様に除去し、更に、絶縁膜 509が開口された領域のキャリア供給 層 504を除去し、第二のリセス構造 511を作製する。
[0107] 次に、ゲート絶縁膜 512を成膜し、更に、リセス部分 511を埋め込み、かつ第二の 絶縁膜 510の残って 、る領域に、ソース電極側と比較してドレイン電極側が長くなる ようにゲート電極 513を形成する。最後に、保護膜 514を成膜することで電界効果トラ ンジスタが製作される。
[0108] 本実施の形態の基板 501としては、例えばサファイア、炭化シリコン、 GaN、 A1Nな どがある。
[0109] また、第一の GaN系半導体 502としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、第一の半導体形成のために、基板 501と第一の 半導体 502の間に GaN、 InN、 A1Nの III族窒化物半導体、あるいは、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l、 0≤x+y≤l)で示される GaN系半導体混晶からなる核形 y
成層 515を挟んでも良い。また、第一の GaN系半導体 502中に、 n型不純物として、 例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも可 能である。
[0110] また、第二の GaN系半導体 503としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga N (0≤x≤ 1、 0≤y≤ 1、 0≤x+y≤ 1)で示される GaN系半導体混晶がある。また、第二の GaN系半導体 503中に、 n型不純物として 、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C、 Mgなどを添加することも 可能である。ただし、第二の GaN系半導体 503中の不純物濃度が高くなると、クーロ ン散乱の影響により電子の移動度が低下するため、不純物濃度は 1 X 1017cm_3以 下が望ましい。
[0111] また、第三の GaN系半導体 504としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では、第二の GaN系半導 体 503より電子親和力は小さい物質または組成である。また、第三の GaN系半導体 504中に、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C 、 Mgなどを添加することも可能である。 [0112] 従って、第二の GaN系半導体力もなるキャリア走行層 503と第三の GaN系半導体 力もなるキャリア供給層 504との界面には、ヘテロ接合が形成されることが好ましい。 キャリア走行層 503を走行するキャリアに電子を選択する際には、第二の GaN系半 導体の伝導帯エネルギー Ecを、第三の GaN系半導体の伝導帯エネルギー Ecより低 くし、バンド不連続 A Ecが存在する態様とすることが好ましい。キャリア走行層 503を 走行するキャリアに正孔を選択する際には、第二の GaN系半導体の価電子帯エネ ルギー Evを、第三の GaN系半導体の価電子帯エネルギー Ενより高くし、バンド不連 続 Δ Ενが存在する態様とすることが好ま 、。
[0113] また、第四の GaN系半導体 505としては、例えば GaN、 InN、 A1Nの III族窒化物 半導体、ならびに、 In Al Ga _ _ N (0≤x≤l、 0≤y≤l, 0≤x+y≤ 1)で示される GaN系半導体混晶がある。ただし、本発明の実施の形態では第三の GaN系半導体 504と構成物質または組成が異なっている必要がある。また、第四の GaN系半導体 505中に、 n型不純物として、例えば Si、 S、 Seなど、 p型不純物として、例えば Be、 C 、 Mgなどを添加することも可能である。
[0114] また、第一の絶縁膜 508、第二の絶縁膜 510としては、 Si、 Mg、 Hf、 Al、 Ti、 Taの いずれか 1以上と 0、 Nのいずれか 1以上力もなる物質がある。また、ゲート絶縁膜 51 2としては、 Si、 Mg、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのいずれか 1以上から なる物質がある。
[0115] また、保護膜 514としては、 Si、 Mg、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのい ずれ力 1以上力 なる物質、もしくは有機材料がある。
[0116] (実施例 5)
本発明の第 5の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、 基板 501として c面 ((0001)面)炭化シリコン (SiC)基板、核形成層 515として A1N層 (膜厚 200nm)、第一の GaN系半導体 502として GaN層（膜厚 2000nm)、第二の G aN系半導体 503として InGaNキャリア走行層（In組成比 0. 15、膜厚 15nm)、第三 の GaN系半導体 504として AlGaNキャリア供給層（A1組成比 0. 25、膜厚 40nm)、 第四の GaN系半導体 505として Siを添カ卩した GaNォーミック'コンタクト層（膜厚 50η m、 Si添加量 1 X 1019cm"3)、ソース電極 506、ドレイン電極 507として Ti/Al(Ti層 の膜厚 10nm、 A1層の膜厚 200nm)、第一の絶縁膜 508として SiON膜 (膜厚 80η m)、第一のリセス 509として、 SFガスを用いたドライエッチングにより第一の絶縁膜
6
を除去し、 BC1と SFの混合ガスを用いたドライエッチングにより第四の GaN系半導
3 6
体 505を除去、第二の絶縁膜 510として SiON膜 (膜厚 80nm)、第二のリセス 511と して、等方エッチングとして SFガスを用いたドライエッチングにより第一の絶縁膜を
6
除去し、 BC1を用いたドライエッチングにより第三の GaN系半導体 504のうち 20nm
3
を除去、ゲート絶縁膜 512として SiON膜 (膜厚 10nm)、ゲート電極 513として Ni/ Au(Ni層の膜厚 10nm、 Au層の膜厚 200nm)、保護膜 514として SiON膜 (膜厚 50 nm)を用いることにより作製される。
[0117] このような構造であれば、ゲート電極直下のみ、リセスにより電極とキャリア走行層ま での距離を近くする事ができ、高利得を得ることができた。同時に、リセス領域以外の 領域では半導体表面とキャリア走行層の距離が遠 、ため、 SiON膜 ZAIGaN界面 の電位変動の影響がキャリア供給層に伝わりにくぐ電流コラブスも抑制することが出 来る。更に、 Siを添加し n型となっているォーミック'コンタクト層とゲート電極が近接し ていないため、低コンタクト抵抗を維持しつつ、高耐圧を実現することが出来た。
[0118] また、ゲート電極のドレイン電極側に延びた部分力 ゲート電極のドレイン端におけ る電界集中を緩和するため、 10nmという薄いゲート絶縁膜であっても、 200V以上 の破壊耐圧を実現することが出来た。更に、本実施例では、 GaNォーミック'コンタク ト層と AlGaNキャリア供給層で選択的なエッチングができ、第一のリセス深さを制御 できるため、面内均一性 ·再現性が向上することができた。
[0119] なお、本実施例では、基板として SiCを用いたが、サファイアなど他の任意の基板 を用いることができる。更に、本実施例では、 SiC基板の c面 ((0001)面）を用いたが 、 GaN系半導体が c軸配向して成長し、ピエゾ効果が、本実施の形態と同じ向きに発 生する面であれば良ぐ任意の方向に約 55° まで傾斜させることができる。ただし、 傾斜角が大きくなると、良好な結晶性を得ることが困難になるため、任意の方向に 10 ° 以内の傾斜とすることが好ましい。
[0120] 同様に、本実施例では、キャリア走行層として In組成比 0. 15の InGaN層を用いた 力 キャリア走行層としては、 GaN、 InN、 A1Nの III族窒化物半導体、ならびに、 In A 1 Ga N (0≤x≤l、 0≤y≤l、 0≤x+y≤ 1)で示される GaN系半導体混晶を用 1 -x-y
いることができる。ただし、キャリア蓄積のため、キャリア走行層に用いる半導体の禁 制帯幅は、少なくともキャリア供給層の禁制帯幅以下であることが好ましい。
[0121] 同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例 の第二、第三、第四の各層の格子定数は第一層の格子定数と異なっているため、転 位が発生する臨界膜厚以下とすることが好ましい。
[0122] また、本実施例では、 InGaNキャリア走行層中に不純物は添カ卩していないが、 n型 不純物として、例えば、 Si、 S、 Seなど、 p型不純物として、例えば、 Be、 Cなどを添カロ することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン 散乱の影響により移動度が低下するため、不純物濃度は、 l X 1017cm_3以下が望ま しい。
[0123] また、本実施例では、ソース電極 506、ドレイン電極 507として、 TiZAlを用いたが 、ソース電極、ドレイン電極は、本実施例中、ォーミック'コンタクト層 505である GaN とォーミック接触する金属であればよぐ例えば、 W、 Mo、 Si、 Ti、 Pt、 Nb、 Al、 Au 等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
[0124] 同様に、本実施例では、ゲート電極 513として NiZAuを用いた力 本発明では、 ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し 、ゲート絶縁膜と反応しないことが望ましい。
[0125] また、本実施例では、第二のリセス構造作製の際、第三の GaN系半導体のうち 20 nmを除去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、第三の GaN系半導体の厚さまで除去することが可能である。但し、除去する半導体厚が薄 いと、リセス構造による耐圧向上の効果及び電流コラブス低減の効果が少なくなり、 除去する半導体厚が厚いと、ゲート下のキャリア減少により抵抗が高くなるため、除去 する半導体厚は、元々成膜された半導体厚の 30%〜90%が好ましい。
[0126] また、本実施例では、ゲート電極 513で第二のリセス部分 511を埋め込むと記載し ているが、作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていても よい。
[0127] また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電 極の庇が、ソース電極側よりドレイン電極側に長くなるように形成した力 ソース側の 庇は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くするこ とも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラブス低減 の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側 の庇よりも短 、ことが好まし!/、。
[0128] 本実施例においては、第二の絶縁膜と、キャリア供給層の一部を除去することで、リ セス構造として 、る。リセス領域のキャリア供給層を薄くすることで高利得が得られる。 また、ゲート電極をドレイン電極側に延ばすことにより、ドレイン電界の集中を緩和さ せることで、高耐圧を実現できる。
[0129] なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を 選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設 ける側も逆転させる。
[0130] 以上、本願発明を実施例に基づき具体的に説明したが、本願発明は、前記実施例 の態様に限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であ ることはいうまでもない。例えば、第一の絶縁膜、第二の絶縁膜、及びゲート絶縁膜 は、 Si、 Mg、 Hf、 Al、 Ti、 Taのいずれ力 1以上と 0、 Nのいずれ力 1以上からなる物 質により形成されると説明している。また、保護膜は、 Si、 Mg、 Hf、 Al、 Ti、 Taのい ずれか 1以上と 0、 Nのいずれか 1以上カゝらなる物質、もしくは有機材料で形成される と説明している。しかし、これら第一の絶縁膜、第二の絶縁膜、ゲート絶縁膜、及び保 護膜を、上記した膜のうち二種類以上の層により形成することも出来る。

Claims

請求の範囲
[1] III V族窒化物半導体力もなり、ゲート電極と半導体層の間に絶縁膜を具備する 電界効果トランジスタにおいて、
該ゲート電極と半導体層の間に配された絶縁膜の厚さが二段階以上に変化する ことを特徴とする半導体装置。
[2] 請求項 1に記載の半導体装置において、
ゲート電極と半導体層の間に配された絶縁膜の厚さが連続的に変化する ことを特徴とする半導体装置。
[3] III V族窒化物半導体力もなり、ゲート電極と半導体層の間に絶縁膜を具備する 電界効果トランジスタにおいて、
III V族窒化物半導体層の一部、又は該絶縁膜の一部を除去したリセス構造を備 え、
該リセス領域の一部もしくは全部に、該ゲート電極および該絶縁膜が配置されてい る
ことを特徴とする半導体装置。
[4] 請求項 3に記載の半導体装置において、
該リセス領域の絶縁膜の膜厚は、リセス領域以外の絶縁膜の膜厚より薄!ヽ ことを特徴とする半導体装置。
[5] 請求項 3または 4のいずれかに記載の半導体装置において、
該 III— V族窒化物半導体層中に、 III V族窒化物半導体力もなるキャリア走行層 又はキャリア供給層を含み、
該リセス構造は、該 III—V族窒化物半導体力 なるキャリア走行層又はキャリア供 給層の 30% 90%を除去することで形成される
ことを特徴とする半導体装置。
[6] 請求項 3または 4のいずれかに記載の半導体装置において、
該リセス構造は、該絶縁膜の 30%〜90%を除去することで形成される ことを特徴とする半導体装置。
[7] 請求項 1〜6のいずれか一項に記載の半導体装置において、 ゲート電極と半導体層との最近接部以外のゲート電極部力 ソース電極側よりもドレ イン電極側に長くなつている
ことを特徴とする半導体装置。
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