WO2023276575A1 - 半導体装置 - Google Patents

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WO2023276575A1
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nitride layer
layer
insulating layer
semiconductor device
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拓海 金城
眞澄 西村
逸 青木
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株式会社ジャパンディスプレイ
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • An embodiment of the present invention relates to a semiconductor device using gallium nitride.
  • Gallium nitride is a direct bandgap semiconductor with a large bandgap. Taking advantage of this feature of gallium nitride, light-emitting diodes (LEDs) using gallium nitride have already been put to practical use. Gallium nitride is characterized by high electron saturation mobility and high withstand voltage. In recent years, utilizing the characteristics of gallium nitride, the development of transistors (semiconductor devices) for applications such as high-frequency power devices is underway.
  • gallium nitride layers used in light-emitting diodes or transistors are deposited on sapphire substrates at high temperatures of 800°C to 1000°C using MOCVD (Metal Organic Chemical Vapor Deposition) or HVPE (Hydride Vapor Phase Epitaxy). be done.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • HVPE Hydrophosphide Vapor Phase Epitaxy
  • micro LED display devices or mini LED display devices in which minute light-emitting diode chips are mounted in the pixels of a circuit board, have been developed.
  • Micro LED displays or mini LED displays have high efficiency, high brightness and high reliability.
  • Such a micro LED display device or mini LED display device is manufactured by transferring an LED chip to a backplane on which a transistor is formed using an oxide semiconductor or low-temperature polysilicon (for example, , see Patent Document 1).
  • Patent Document 2 a method of forming a transistor containing gallium nitride and a light-emitting diode on the same substrate has also been studied (see Patent Document 2, for example).
  • the method of manufacturing a micro LED display device by transferring LED chips has a high manufacturing cost, and it is difficult to manufacture a micro LED display device at a low cost. If a transistor using gallium nitride and a light emitting diode can be formed on a large substrate such as an amorphous glass substrate, the manufacturing cost can be reduced. However, as described above, since the gallium nitride layer is formed at a high temperature, it is difficult to directly form a transistor containing gallium nitride on an amorphous glass substrate.
  • one object of an embodiment of the present invention is to provide a semiconductor device using a gallium nitride layer.
  • a semiconductor device includes an amorphous glass substrate, an oriented insulating layer provided on the amorphous glass substrate and having crystal orientation, and an oriented insulating layer provided on the oriented insulating layer. a first conductivity type first gallium nitride layer in contact with the orientation insulating layer; a gate electrode facing the first gallium nitride layer; and a gate insulator between the first gallium nitride layer and the gate electrode. and a layer.
  • a semiconductor device includes an amorphous glass substrate, a gate electrode provided on the amorphous glass substrate, and a gate electrode provided on the gate electrode and having crystal orientation. It has a gate insulating layer and a first conductivity type first gallium nitride layer provided on the gate insulating layer and in contact with the gate insulating layer.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
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  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
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  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
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  • FIG. 1 is a schematic diagram showing the configuration of a display device according to an embodiment of the present invention
  • FIG. 1 is a circuit diagram (pixel circuit) of a pixel of a display device according to an embodiment of the present invention
  • FIG. 1 is a cross-sectional view of a pixel of a display device according to an embodiment of the invention
  • the direction from the substrate to the gate electrode is called upward. Conversely, the direction from the gate electrode toward the substrate is called downward.
  • the terms "upper” and “lower” are used, but for example, the substrate and the gate electrode may be arranged in a reversed vertical relationship from that shown in the drawing.
  • the expression, for example, the gate electrode on the substrate merely describes the vertical relationship between the substrate and the gate electrode as described above, and other members are arranged between the substrate and the gate electrode.
  • the term “pixel electrode vertically above the transistor” means a positional relationship in which the transistor and the pixel electrode overlap in a plan view.
  • ⁇ includes A, B or C
  • ⁇ includes any one of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C
  • ⁇ does not exclude the case where ⁇ includes a plurality of combinations of A to C, unless otherwise specified.
  • these expressions do not exclude the case where ⁇ contains other elements.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device 10 includes a substrate 100, an orientation insulating layer 110, a first gallium nitride layer 120, a gate electrode 130, a gate insulating layer 140, a second gallium nitride layer 150 (151, 153), and electrodes. 160 (161, 163).
  • the substrate 100 is an amorphous substrate.
  • substrate 100 is an amorphous glass substrate.
  • the substrate 100 may be a resin substrate.
  • a flexible substrate such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluorine resin substrate is used.
  • the oriented insulating layer 110 is provided on the substrate 100 .
  • the oriented insulating layer 110 has crystal orientation (for example, c-axis orientation).
  • the surface of the oriented insulating layer 110 is a plane having 6-fold rotational symmetry.
  • the oriented insulating layer 110 has (0001) planes in a hexagonal close-packed structure or (111) planes in a face-centered cubic structure.
  • the oriented insulating layer 110 has the characteristics as described above, when a gallium nitride layer is grown on the oriented insulating layer 110, a gallium nitride layer having high crystallinity can be obtained.
  • a gallium nitride layer having high crystallinity can be obtained.
  • the oriented insulating layer 110 is c-axis oriented with respect to the substrate 100
  • a c-axis oriented gallium nitride layer is grown on the oriented insulating layer 110 .
  • the orientation insulating layer 110 described above is formed by sputtering, for example.
  • the orientation insulating layer 110 is not limited to the above configuration.
  • the method for forming the alignment insulating layer 110 may be another physical vapor deposition method (PVD method).
  • the alignment insulating layer 110 may be deposited by a vacuum deposition method or an electron beam deposition method.
  • a method for forming the alignment insulating layer 110 may be a chemical vapor deposition (CVD method).
  • CVD method a thermal CVD method, a plasma CVD method, a catalytic CVD method (Cat (Catalytic)-CVD method or hot wire CVD method, or the like is used.
  • a base insulating layer may be provided between the substrate 100 and the alignment insulating layer 110 .
  • a silicon oxide layer, a silicon nitride layer, an aluminum oxide layer, an aluminum nitride layer, or a stack of these is used as the base insulating layer.
  • a stack of [silicon nitride layer/silicon oxide layer/silicon nitride layer] may be used as the base insulating layer.
  • the first gallium nitride layer 120 is in contact with the oriented insulating layer 110 from above.
  • the first gallium nitride layer 120 is formed by sputtering, for example. Crystal growth of the first gallium nitride layer 120 is controlled by the oriented insulating layer 110 .
  • the first gallium nitride layer 120 has crystallinity (or orientation) reflecting the crystallinity (or orientation) of the oriented insulating layer 110 .
  • the first gallium nitride layer 120 is c-axis oriented.
  • the first gallium nitride layer 120 is, for example, a p-type gallium nitride layer.
  • a gallium nitride layer doped with magnesium or selenium, for example, is used as the first gallium nitride layer 120 .
  • the gate electrode 130 is provided on the first gallium nitride layer 120 and faces the first gallium nitride layer 120 .
  • a gate insulating layer 140 is provided between the first gallium nitride layer 120 and the gate electrode 130 .
  • the gate insulating layer 140 is in contact with the first gallium nitride layer 120 and the gate electrode 130 respectively.
  • a common metal is used as the gate electrode 130 .
  • aluminum, titanium, platinum, nickel, tantalum, and alloys thereof are used in a single layer or multiple layers.
  • a metal oxide, a metal nitride, or an organic material is used as the gate insulating layer 140 .
  • the gate insulating layer 140 a silicon oxide layer, a silicon nitride layer, an aluminum oxide layer, an aluminum nitride layer, a gallium oxide layer, a titanium oxide layer, a titanium nitride layer, or a laminate thereof is used. If the semiconductor device 10 has a structure using a Schottky barrier at the interface between the first gallium nitride layer 120 and the gate electrode 130, the gate insulating layer 140 may be omitted.
  • the second gallium nitride layer 150 is in contact with the first gallium nitride layer 120 from above.
  • the second gallium nitride layer 150 includes a source-side second gallium nitride layer 151 provided on the source side of the semiconductor device 10 and a drain-side second gallium nitride layer 153 provided on the drain side of the semiconductor device 10 .
  • the source-side second gallium nitride layer 151 and the drain-side second gallium nitride layer 153 are separated, and the gate electrode 130 is provided between them.
  • the conductivity of the second gallium nitride layer 150 is higher than the conductivity of the first gallium nitride layer 120 . That is, the electrical resistivity of the second gallium nitride layer 150 is lower than the electrical resistivity of the first gallium nitride layer 120 .
  • the second gallium nitride layer 150 is formed by sputtering in the same manner as the first gallium nitride layer 120 . Crystal growth of the second gallium nitride layer 150 is controlled by the first gallium nitride layer 120 . As a result, the second gallium nitride layer 150 has crystallinity (or orientation) that reflects the crystallinity (or orientation) of the first gallium nitride layer 120 . As described above, when the first gallium nitride layer 120 is c-axis oriented, a c-axis oriented second gallium nitride layer 150 is obtained.
  • the second gallium nitride layer 150 is, for example, an n-type gallium nitride layer.
  • a gallium nitride layer doped with silicon or germanium, for example is used as the second gallium nitride layer 150 .
  • the first gallium nitride layer 120 has p-type conductivity and the second gallium nitride layer 150 has n-type conductivity in this embodiment, the present invention is not limited to this configuration.
  • the first gallium nitride layer 120 may have n-type conductivity
  • the second gallium nitride layer 150 may have p-type conductivity.
  • the first gallium nitride layer 120 may have the first conductivity type and the second gallium nitride layer 150 may have the second conductivity type.
  • the process gas used in the sputtering process remains in these gallium nitride layers.
  • these gallium nitride layers contain argon.
  • the argon can be detected, for example, by analytical methods such as secondary ion mass spectroscopy (SIMS) on these gallium nitride layers.
  • Electrode 160 is in contact with the second gallium nitride layer 150 from above.
  • Electrode 160 includes a source-side electrode 161 provided on the source side of semiconductor device 10 and a drain-side electrode 163 provided on the drain side of semiconductor device 10 .
  • the source-side electrode 161 is connected to the source-side second gallium nitride layer 151 .
  • the drain-side electrode 163 is connected to the drain-side second gallium nitride layer 153 .
  • a common metal is used as the electrode 160 .
  • aluminum, titanium, platinum, nickel, tantalum, and alloys thereof are used in a single layer or multiple layers.
  • a predetermined voltage ON voltage
  • carriers are generated in the first gallium nitride layer 120 near the interface between the first gallium nitride layer 120 and the gate insulating layer 140 (a channel is formed). is done).
  • a potential difference is applied between the source-side second gallium nitride layer 151 and the drain-side second gallium nitride layer 153, whereby the voltage from the source-side second gallium nitride layer 151 to the drain-side second gallium nitride layer 151 passes through the channel.
  • a current flows through the gallium nitride layer 153 .
  • An alignment insulating layer 110 is formed on a substrate 100, which is an amorphous glass substrate. As described above, the oriented insulating layer 110 is formed by sputtering, for example. A first gallium nitride layer 120 and a second gallium nitride layer 150 are formed on the alignment insulating layer 110 . These gallium nitride layers are formed by sputtering, for example. Formation of the oriented insulating layer 110, the first gallium nitride layer 120, and the second gallium nitride layer 150 is preferably performed in succession. For example, the formation of these layers may be carried out under vacuum in a sputtering apparatus equipped with multiple chambers for forming each layer.
  • the second gallium nitride layer 150 formed in the region where the gate electrode 130 and the gate insulating layer 140 are to be provided later is removed, exposing the first gallium nitride layer 120 in that region. .
  • a gate insulating layer 140 and a gate electrode 130 are then formed.
  • a gate insulating layer 140 and a gate electrode 130 are formed on each of the first gallium nitride layer 120 and the second gallium nitride layer 150 .
  • the gate insulating layer 140 and the gate electrode 130 are patterned, as shown in FIG.
  • An electrode 160 is then formed over the entire surface and patterned as shown in FIG.
  • the alignment insulating layer 110, the first gallium nitride layer 120, and the second gallium nitride layer 150 are continuously formed as described above, each of the first gallium nitride layer 120 and the second gallium nitride layer 150 , good crystallinity can be obtained.
  • the manufacturing method in which the electrode 160 is formed after the pattern of the gate insulating layer 140 and the gate electrode 130 is formed above, the manufacturing method is not limited to this.
  • the electrode 160 is formed immediately after forming the second gallium nitride layer 150, and the patterning of the gate insulating layer 140 and the gate electrode 130 is formed after the patterning of the electrode 160 and the patterning of the second gallium nitride layer 150 are performed.
  • a substrate 100 such as an amorphous glass substrate is placed at a position facing the gallium nitride target in the vacuum chamber of the sputtering apparatus.
  • the composition ratio of gallium nitride in the gallium nitride target is preferably 0.7 or more and 2 or less in terms of the ratio of gallium to nitrogen.
  • Nitrogen gas is supplied to the vacuum chamber in addition to the sputtering gas (such as argon or krypton).
  • the composition ratio of gallium nitride in the gallium nitride target is preferably a ratio in which gallium is more than nitrogen.
  • nitrogen may be supplied by a nitrogen radical source.
  • the sputtering power supply can be either a DC power supply, an RF power supply, or a pulsed DC power supply.
  • the substrate 100 may be heated within the vacuum chamber.
  • the substrate 100 may be heated at 400°C or higher and lower than 600°C.
  • heat treatment can be applied to an amorphous glass substrate having low heat resistance.
  • This heating temperature is lower than that of metal organic chemical vapor deposition (MOCVD) or hydride chemical vapor deposition (HVPE).
  • a gallium nitride layer is formed by applying a voltage between the substrate 100 and the gallium nitride target at a predetermined pressure to generate plasma.
  • An aluminum gallium nitride layer can be deposited by using an aluminum gallium nitride target instead of a gallium nitride target.
  • FIG. 1 A semiconductor device 10A according to a second embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10A is similar to the semiconductor device 10 according to the first embodiment.
  • the description of the configuration similar to that of the semiconductor device 10 of the first embodiment will be omitted, and mainly the differences from the semiconductor device 10 will be described.
  • FIG. 1 when describing a configuration similar to that of the first embodiment, FIG. 1 will be referred to, and the alphabet "A" will be added after the reference numerals shown in FIG.
  • the second gallium nitride layer 150A (151A, 153A) is in contact with the oriented insulating layer 110A from above the oriented insulating layer 110A.
  • the second gallium nitride layer 150A is separated into a source side second gallium nitride layer 151A and a drain side second gallium nitride layer 153A.
  • the first gallium nitride layer 120A is provided on the second gallium nitride layer 150A and on the orientation insulating layer 110A exposed from the second gallium nitride layer 150A.
  • the first gallium nitride layer 120A is in contact with the second gallium nitride layer 150A from above in the first region 121A.
  • the first gallium nitride layer 120A is in contact with the oriented insulating layer 110A from above in the second region 122A.
  • the first gallium nitride layer 120A is provided to fill the opening provided between the source-side second gallium nitride layer 151A and the drain-side second gallium nitride layer 153A.
  • the gate electrode 130A and the gate insulating layer 140A are provided in a region corresponding to the second region 122A. As shown in FIG. 2, in the D1 direction, the width W1 of the gate electrode 130A is greater than the distance W2 between the source-side second gallium nitride layer 151A and the drain-side second gallium nitride layer 153A. In other words, in the D1 direction, the distance W2 between the source electrode (source-side second gallium nitride layer 151A) and the drain electrode (drain-side second gallium nitride layer 153A) of the semiconductor device 10A is equal to the width W1 of the gate electrode 130A. less than
  • the configuration is not limited to this.
  • the upper surface of the first gallium nitride layer 120A may be recessed in a region corresponding to the second region 122A.
  • a second gallium nitride layer 150A is formed on the oriented insulating layer 110A, the second gallium nitride layer 150A in the second region 122A is removed, and the oriented insulating layer 110A in the second region 122A is exposed. be done.
  • a first gallium nitride layer 120A is formed on the exposed orientation insulating layer 110A and on the second gallium nitride layer 150A.
  • a gate insulating layer 140A and a gate electrode 130A are formed on the first gallium nitride layer 120A.
  • the gate insulating layer 140A, the gate electrode 130A, and the first gallium nitride layer 120A are patterned as shown in FIG. Finally, the pattern of electrode 160A is formed.
  • the first gallium nitride layer 120A, the gate insulating layer 140A, and the gate electrode 130A are formed continuously, contamination at the interface between the first gallium nitride layer 120A and the gate insulating layer 140A is reduced. and defects in the upper portion of the first gallium nitride layer 120A (region where the channel is formed) can be reduced. As a result, good electrical characteristics of the semiconductor device 10A can be obtained.
  • a semiconductor device 10B according to a third embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10B is similar to the semiconductor device 10A according to the second embodiment.
  • the points that are different from the semiconductor device 10A will be described.
  • FIG. 1 when describing a configuration similar to that of the above embodiment, FIG. 1 will be referred to, and the alphabet "B" will be added after the reference numerals shown in FIG.
  • the width W1 of the gate electrode 130B is smaller than the width W2 of the second region 122B in the D1 direction.
  • a recess is formed in the upper surface of the first gallium nitride layer 120B in the second region 122B.
  • a gate insulating layer 140B and a gate electrode 130B are provided in the recess.
  • the position of the upper surface of the second gallium nitride layer 150B is the lower surface of the gate insulating layer 140B in the D2 direction. located above.
  • the same effect as the semiconductor device 10A according to the second embodiment can be obtained by the semiconductor device 10B according to the third embodiment.
  • a semiconductor device 10C according to a fourth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10C is similar to the semiconductor device 10A according to the second embodiment.
  • the points that are different from the semiconductor device 10A will be described.
  • FIG. 1 when describing a configuration similar to that of the above embodiment, FIG. 1 will be referred to, and the alphabet "C" will be added after the reference numerals shown in FIG.
  • a first gallium nitride layer 120C and a gate insulating layer 140C are provided on the orientation insulating layer 110C.
  • the first gallium nitride layer 120C is in contact with the orientation insulating layer 110C.
  • a second gallium nitride layer 150C is provided on the orientation insulating layer 110C in a region where the first gallium nitride layer 120C is not provided.
  • the second gallium nitride layer 150C is in contact with the orientation insulating layer 110C.
  • the second gallium nitride layer 150C runs over the pattern edges of the first gallium nitride layer 120C and the gate insulating layer 140C, and is also provided on the gate insulating layer 140C. That is, part of the second gallium nitride layer 150C is in contact with the gate insulating layer 140C from above the gate insulating layer 140C.
  • the second gallium nitride layer 150C is in contact with the first gallium nitride layer 120C on the side wall of the first gallium nitride layer 120C.
  • a gate electrode 130C is provided on the gate insulating layer 140C in a region between the source-side second gallium nitride layer 151C and the drain-side second gallium nitride layer 153C.
  • a first gallium nitride layer 120C and a gate insulating layer 140C are continuously formed on the orientation insulating layer 110C. After that, the first gallium nitride layer 120C and the gate insulating layer 140C are collectively patterned. Subsequently, a second gallium nitride layer 150C is formed on the orientation insulating layer 110C and the gate insulating layer 140C and patterned as shown in FIG. This patterning exposes the gate insulating layer 140C between the source-side second gallium nitride layer 151C and the drain-side second gallium nitride layer 153C. A gate electrode 130C is formed on the exposed gate insulating layer 140C. Finally, the pattern of electrode 160C is formed.
  • the orientation insulating layer 110C, the first gallium nitride layer 120C, and the gate insulating layer 140C are continuously formed.
  • good crystallinity of the first gallium nitride layer 120C can be obtained, contamination at the interface between the first gallium nitride layer 120C and the gate insulating layer 140C can be reduced, and the first gallium nitride layer 120C can be Defects in the upper portion (the region where the channel is formed) can be reduced.
  • sidewalls 123C of the first gallium nitride layer 120C may be tapered.
  • the tapered sidewall 123C facilitates contact between the first gallium nitride layer 120C and the second gallium nitride layer 150C.
  • problems such as poor conduction between the first gallium nitride layer 120C and the second gallium nitride layer 150C can be avoided.
  • FIG. 5 illustrates a configuration in which the taper angle of the side wall 123C of the first gallium nitride layer 120C and the taper angle of the side wall of the gate insulating layer 140C are the same angle
  • the configuration is not limited to this.
  • the taper angle of the sidewalls of the gate insulating layer 140C may be smaller or larger than the taper angle of the sidewalls 123C.
  • the pattern edge of the gate insulating layer 140C may recede to expose the top surface of the first gallium nitride layer 120C.
  • a semiconductor device 10D according to the fifth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10D is similar to the semiconductor device 10A according to the second embodiment.
  • the points that are different from the semiconductor device 10A will be described.
  • FIG. 1 when describing a configuration similar to that of the above-described embodiment, FIG. 1 will be referred to, and the alphabet "D" will be added after the reference numerals shown in FIG.
  • the gate electrode 130D is provided on the orientation insulating layer 110D.
  • the orientation insulating layer 110D is provided between the substrate 100D and the gate electrode 130D.
  • a gate insulating layer 140D is provided on the gate electrode 130D.
  • the gate electrode 130D and the gate insulation layer 140D are in contact with the orientation insulation layer 110D.
  • the gate insulating layer 140D is patterned so that a portion of the orientation insulating layer 110D is exposed from the gate insulating layer 140D.
  • the second gallium nitride layer 150D is in contact with the oriented insulating layer 110D from above the exposed oriented insulating layer 110D.
  • the first gallium nitride layer 120D is provided on the gate insulating layer 140D and the second gallium nitride layer 150D.
  • the second gallium nitride layer 150D is in contact with the first gallium nitride layer 120D from below.
  • the gate electrode 130D and the gate insulating layer 140D have crystal orientation (for example, c-axis orientation). Specifically, the surfaces of the gate electrode 130D and the gate insulating layer 140D have 6-fold rotational symmetry.
  • the gate electrode 130D and the gate insulating layer 140D have (0001) planes in a hexagonal close-packed structure or (111) planes in a face-centered cubic structure.
  • titanium or aluminum is used as the gate electrode 130D.
  • the configuration is not limited to this.
  • the height of the gate insulating layer 140D may be greater than the height of the second gallium nitride layer 150D in the D2 direction.
  • part of the gate insulating layer 140D may be provided on the second gallium nitride layer 150D.
  • the height of the gate insulating layer 140D may be smaller than the height of the second gallium nitride layer 150D in the D2 direction.
  • part of the second gallium nitride layer 150D may be provided on the gate insulating layer 140D.
  • the second gallium nitride layer 150D is provided on the orientation insulating layer 110D, good crystallinity can be obtained for the second gallium nitride layer 150.
  • the gate electrode 130D and the gate insulating layer 140D having crystal orientation are provided on the oriented insulating layer 110D, and the first gallium nitride layer 120D is provided on the gate insulating layer 140D. Good crystallinity can be obtained for the single gallium nitride layer 120D.
  • a gate electrode 130D is formed on the oriented insulating layer 110D and patterned as shown in FIG.
  • a gate insulating layer 140D is formed on the patterned gate electrode 130D and patterned as shown in FIG.
  • a second gallium nitride layer 150D is then formed and patterned as shown in FIG.
  • a first gallium nitride layer 120D is formed and patterned on the gate insulating layer 140D and the second gallium nitride layer 150D.
  • the pattern of electrode 160D is formed.
  • the manufacturing method in which the second gallium nitride layer 150D is formed after the gate electrode 130D and the gate insulating layer 140D are formed has been exemplified.
  • a manufacturing method in which the gate insulating layer 140D is formed may be used.
  • FIG. 1 A semiconductor device 10E according to the sixth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10E is similar to the semiconductor device 10D according to the fifth embodiment.
  • FIG. 1 the configurations of the semiconductor device 10E, mainly the points that are different from the semiconductor device 10D will be described.
  • FIG. 1 when describing a configuration similar to that of the above-described embodiment, FIG. 1 will be referred to, and the alphabet "E" will be added after the reference numerals shown in FIG.
  • the orientation insulating layer 110E is provided between the substrate 100E and the second gallium nitride layer 150E, and is in contact with the second gallium nitride layer 150E.
  • the second gallium nitride layer 150E is in contact with the first gallium nitride layer 120E from below the first gallium nitride layer 120E.
  • the gate electrode 130E has the same crystal orientation as the gate electrode 130D of the fifth embodiment.
  • the alignment insulating layer 110E is not provided in the region where the gate electrode 130E and the gate insulating layer 140E are provided, and the gate electrode 130E is in contact with the substrate 100E. .
  • the gate insulating layer 140E provided on the gate electrode 130E is in contact with the substrate 100E, and the second gallium nitride layer 150E provided on the orientation insulating layer 110E is in contact with the substrate 100E.
  • FIG. 7 exemplifies the configuration in which the second gallium nitride layer 150E covers the pattern edge of the oriented insulating layer 110E
  • the configuration is not limited to this.
  • the pattern end may exist near the boundary between the gate insulating layer 140E and the second gallium nitride layer 150E, and may be covered with the gate insulating layer 140E.
  • a crystalline oriented conductive layer formed of the same layer as the gate electrode 130E may be provided.
  • FIG. 1 A semiconductor device 10F according to the seventh embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10F is similar to the semiconductor device 10E according to the seventh embodiment.
  • FIG. 1 the reference numerals shown in FIG. 1 will be followed by the letter "F".
  • a second gallium nitride layer 150F and an electrode 160F are provided on the first gallium nitride layer 120F.
  • the second gallium nitride layer 150F is in contact with the first gallium nitride layer 120F.
  • a first gallium nitride layer 120F covers the orientation insulating layer 110F and the gate insulating layer 140F.
  • the orientation insulating layer 110F is in contact with the first gallium nitride layer 120F between the first gallium nitride layer 120F and the substrate 100F in a region overlapping with the second gallium nitride layer 150F in plan view.
  • FIG. 8 illustrates a configuration in which the width W1 of the gate electrode 130F in the D1 direction is greater than the distance W2 between the source-side second gallium nitride layer 151F and the drain-side second gallium nitride layer 153F.
  • the width W1 of the gate electrode 130F may be smaller than the distance W2 between the source-side second gallium nitride layer 151F and the drain-side second gallium nitride layer 153F. It may be connected continuously with the gallium layer 153F.
  • the contact area between these layers can be increased.
  • current crowding in the junction region of these layers can be suppressed.
  • FIG. 1 A semiconductor device 10G according to the eighth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10G is similar to the semiconductor device 10F according to the eighth embodiment.
  • FIG. 1 the configurations of the semiconductor device 10G, mainly the points that are different from the semiconductor device 10F will be described.
  • FIG. 1 when describing a configuration similar to that of the above-described embodiment, FIG. 1 will be referred to, and the alphabet "G" will be added after the reference numerals shown in FIG.
  • the oriented insulating layer 110G covers the gate electrode 130G.
  • a first gallium nitride layer 120G is provided on the oriented insulating layer 110G. That is, in this embodiment, the orientation insulating layer 110G functions as a gate insulating layer.
  • the orientation insulating layer 110G functioning as a gate insulating layer and the first gallium nitride layer 120G are in contact with each other.
  • the first gallium nitride layer 120G and the second gallium nitride layer 150G are in contact.
  • the gate electrode 130G may be embedded in the substrate 100G. That is, a recess is formed in the substrate 100G, and the gate electrode 130G is embedded in the recess.
  • the top surface of the substrate 100G and the top surface of the gate electrode 130G are aligned in the D2 direction, but the top surfaces of both may not be aligned in the D2 direction.
  • a planarizing layer 165G may be provided between the substrate 100G and the oriented insulating layer 110G.
  • the positions of the upper surface of the substrate 100G and the upper surface of the gate electrode 130G in the D2 direction do not match, it is possible to provide the surface on which the oriented insulating layer 110G is formed (the upper surface of the planarizing layer 165G). can. Therefore, good orientation of the orientation insulating layer 110G can be obtained.
  • FIG. 1 A semiconductor device 10H according to the ninth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10H is similar to the semiconductor device 10G according to the ninth embodiment.
  • FIG. 1 the figures that are different from the semiconductor device 10G will be described.
  • FIG. 1 when describing a configuration similar to that of the above-described embodiment, FIG. 1 will be referred to, and the alphabet "H" will be added after the reference numerals shown in FIG.
  • the second gallium nitride layer 150H is adjacent to the first gallium nitride layer 120H in the horizontal direction (D1 direction).
  • each of the first gallium nitride layer 120H and the second gallium nitride layer 150H is in contact with the oriented insulating layer 110H.
  • the second gallium nitride layer 150H is in contact with the first gallium nitride layer 120H on the sidewalls of the first gallium nitride layer 120H.
  • the gate electrode 130H When a predetermined voltage is supplied to the gate electrode 130H, carriers are generated (a channel is formed) in the first gallium nitride layer 120H near the interface between the first gallium nitride layer 120H and the orientation insulating layer 110H. That is, the second gallium nitride layer 150H is in contact with the first gallium nitride layer 120H near the region (124H) where carriers are formed in the first gallium nitride layer 120H.
  • the second gallium nitride layer 150H is in contact with the first gallium nitride layer 120H in the region where carriers are formed (region where the channel is formed). It is possible to reduce the resistance of the current path to the channel formed in the .
  • FIG. 12 exemplifies a configuration in which the top surface of the first gallium nitride layer 120H and the top surface of the second gallium nitride layer 150H are aligned in the D2 direction, but the configuration is not limited to this.
  • the configuration shown in FIG. 13 can be obtained by first forming the second gallium nitride layer 150H, patterning it, and then forming the first gallium nitride layer 120H.
  • the structure shown in FIG. 14 can be obtained by first forming and patterning the first gallium nitride layer 120H and then forming the second gallium nitride layer 150H. In either configuration, the resistance of the current path from the electrode 160H to the channel formed in the first gallium nitride layer 120H can be reduced as in the configuration of FIG.
  • FIG. 15 is a schematic diagram showing the configuration of a display device according to an embodiment of the invention.
  • FIG. 16 is a circuit diagram (pixel circuit) of a pixel of a display device according to an embodiment of the invention.
  • FIG. 17 is a cross-sectional view of a pixel of a display device according to an embodiment of the invention.
  • FIG. 15 is a schematic diagram showing the configuration of a display device 20J according to one embodiment of the invention.
  • the display device 20J has a display section 1020J, a drive circuit section 1030J, and a terminal section 1040J on a substrate 100J.
  • the drive circuit section 1030J is provided around the display section 1020J and controls the display section 1020J.
  • the drive circuit section 1030J includes, for example, a scan drive circuit.
  • the terminal section 1040J is provided at the end of the substrate 100J and supplies signals and power from the outside to the display device 20J.
  • the terminal portion 1040J includes, for example, a terminal 1041J. Terminal 1041J is connected to flexible printed circuit board 1050J.
  • a driver IC 1060J is provided on the flexible printed circuit board 1050J.
  • the display unit 1020J can display an image or video, and includes a plurality of pixels 1021J arranged in a matrix.
  • the arrangement of the plurality of pixels 1021J is not limited to matrix.
  • the plurality of pixels 1021J may be arranged in a zigzag pattern, for example.
  • FIG. 16 is a circuit diagram (pixel circuit) of a pixel 1021J of the display device 20J according to one embodiment of the invention.
  • Pixel 1021J includes a first transistor 200J-1, a second transistor 200J-2, a light emitting diode 300J, and a capacitive element 400J.
  • the first transistor 200J-1 functions as a selection transistor. That is, the conductive state of the first transistor 200J-1 is controlled by the scanning line 1110J.
  • the gate, source, and drain of the first transistor 200J-1 are electrically connected to the scan line 1110J, the signal line 1120J, and the gate of the second transistor 200J-2, respectively.
  • the second transistor 200J-2 functions as a drive transistor. That is, the second transistor 200J-2 controls the light emission brightness of the light emitting diode 300J.
  • the gate, source, and drain of the second transistor 200J-2 are electrically connected to the drain of the first transistor 200J-1, the drive power line 1140J, and the anode (p-type electrode) of the light emitting diode 300J, respectively. It is
  • One of the capacitive electrodes of the capacitive element 400J is electrically connected to the gate of the second transistor 200J-2 and the drain of the first transistor 200J-1.
  • the other capacitive electrode of the capacitive element 400J is electrically connected to the driving power supply line 1140J.
  • the anode of the light emitting diode 300J is connected to the drain of the second transistor 200J-2.
  • a cathode (n-type electrode) of the light emitting diode 300J is connected to the reference power supply line 1160J.
  • FIG. 17 is a cross-sectional view of the pixel 1021J cut along line A1-A2 shown in FIG.
  • the display device 20J includes a substrate 100J, a base layer 105J, an alignment insulating layer 110J, a transistor 200J, a light emitting diode 300J, a light shielding wall 500J, a light shielding layer 600J, an interlayer film 170J, a conductive layer 180J, and a transparent conductive layer. Includes layer 190J.
  • the base layer 105J, the alignment insulating layer 110J, the transistor 200J, the light emitting diode 300J, the light blocking wall 500J, the interlayer film 170J, the conductive layer 180J, and the transparent conductive layer 190J are provided on the first surface 101J side of the substrate 100J.
  • the light shielding layer 600J is provided on the side of the second surface 102J opposite to the first surface 101J of the substrate 100J.
  • the substrate 100J is a support substrate for the transistor 200J and the light emitting diode 300J.
  • As the substrate 100J an amorphous glass substrate or the like can be used as described above.
  • the underlying layer 105J is provided on the substrate 100J.
  • the underlayer 105J can prevent diffusion of impurities from the substrate 100J or impurities from the outside (for example, moisture or sodium).
  • a silicon nitride layer or a stack of a silicon oxide layer and a silicon nitride layer may be used.
  • the oriented insulating layer 110J is provided on the underlying layer 105J.
  • the crystallinity of the first gallium nitride layer 120J of the transistor 200J formed on the alignment insulating layer 110J can be improved.
  • the crystallinity of the gallium nitride layer 310J of the light emitting diode 300J can be improved.
  • the first gallium nitride layer 120J and the gallium nitride layer 310J are formed in the same layer and have similar film thickness and physical properties.
  • the oriented insulating layer 110J contains a nitrogen compound (eg, titanium nitride or aluminum nitride)
  • the underlying layer 105J may not be provided. Since nitrogen contained in the nitrogen compound has a high electronegativity, impurities contained in the substrate 100J can be trapped.
  • the transistor 200J includes a first gallium nitride layer 120J, a gate electrode 130J, a gate insulating layer 140J, a source electrode 250J, and a drain electrode 260J.
  • the source electrode 250J corresponds to, for example, the source-side second gallium nitride layer 151 and the source-side electrode 161 in FIG.
  • the drain electrode 260J corresponds to, for example, the drain-side second gallium nitride layer 153 and the drain-side electrode 163 in FIG.
  • the first gallium nitride layer 120J is provided on the oriented insulating layer 110J. As described above, since the first gallium nitride layer 120J is in contact with the oriented insulating layer 110J, the crystalline growth of the first gallium nitride layer 120J is controlled by the oriented insulating layer 110J. As a result, the first gallium nitride layer 120J is c-axis oriented with respect to the substrate 100J.
  • the transistor 200J is a so-called MOS transistor, but may be a HEMT (High Electron Mobility Transistor).
  • the light emitting diode 300J is provided on the alignment insulating layer 110J.
  • the light emitting diode 300J includes a gallium nitride layer 310J, an n-type semiconductor layer 320J, a light emitting layer 330J, a p-type semiconductor layer 340J, an n-type electrode 350J, and a p-type electrode 360J.
  • the gallium nitride layer 310J is provided on the oriented insulating layer 110J.
  • a gallium nitride layer for example, is used as the gallium nitride layer 310J. Since the gallium nitride layer 310J is in contact with the oriented insulating layer 110J, the crystalline growth of the gallium nitride layer 310J is controlled by the oriented insulating layer 110J. As a result, the gallium nitride layer 310J is c-axis oriented with respect to the substrate 100J.
  • the n-type semiconductor layer 320J is provided on the gallium nitride layer 310J.
  • a silicon-doped gallium nitride layer, for example, is used as the n-type semiconductor layer 320J.
  • the light emitting layer 330J is provided on the n-type semiconductor layer 320J.
  • As the light emitting layer 330J for example, a layer in which an indium gallium nitride layer and a gallium nitride layer are alternately laminated is used.
  • the p-type semiconductor layer 340J is provided on the light emitting layer 330J.
  • a magnesium-doped gallium nitride layer for example, is used as the p-type semiconductor layer 340J.
  • the n-type electrode 350J and the p-type electrode 360J are provided on the n-type semiconductor layer 320J and the p-type semiconductor layer 340J, respectively.
  • a metal such as indium is used as the n-type electrode 350J, for example.
  • a metal such as palladium or gold is used as the p-type electrode 360J, for example.
  • the light emitting diode 300J is a so-called micro LED or mini LED, but is not limited to these.
  • Micro LEDs are LEDs with a side size of 100 ⁇ m or less.
  • Mini-LEDs are LEDs with dimensions greater than 100 ⁇ m on a side.
  • a protective layer may be provided to cover the transistor 200J or the light emitting diode 300J, if necessary. Silicon nitride or a stack of silicon oxide and silicon nitride layers may be used as the protective layer.
  • the light shielding wall 500J is provided between the transistor 200J and the light emitting diode 300J.
  • the light shielding wall 500J can block the light emitted from the light emitting diode 300J and prevent the transistor 200J from being irradiated with the light.
  • carbon-added acrylic resin resin black
  • resin black carbon-added acrylic resin
  • the light shielding layer 600J is provided on the second surface 102J of the substrate 100J.
  • the light shielding layer 600J can block external light and prevent the transistor 200J from being irradiated with light.
  • an acrylic resin (resin black) to which carbon is added may be used.
  • the interlayer film 170J is provided so as to cover the transistor 200J, the light emitting diode 300J, and the light shielding wall 500J.
  • the interlayer film 170J can planarize unevenness formed by the transistor 200J, the light emitting diode 300J, and the light shielding wall 500J.
  • an organic insulating film such as an acrylic resin film or a polyimide resin film is used.
  • the interlayer film 170J may be a single layer or a laminate.
  • the interlayer film 170J may include not only an organic insulating layer but also an inorganic insulating layer such as a silicon oxide layer or a silicon nitride layer.
  • the conductive layer 180J and the transparent conductive layer 190J are provided on the interlayer film 170J.
  • Conductive layer 180J is electrically connected to gate electrode 130J through an opening provided in interlayer film 170J.
  • the transparent conductive layer 190J electrically connects the drain electrode 260J and the p-type electrode 360J through an opening provided in the interlayer film 170J.
  • Light emitted from the light emitting layer 330J of the light emitting diode 300J is transmitted through the transparent conductive layer 190J and emitted to the outside.
  • a laminate of aluminum and titanium eg, Ti/Al/Ti
  • the transparent conductive layer 190J for example, a transparent conductive layer such as an indium tin oxide (ITO) film or an indium zinc oxide (IZO) film can be used.

Abstract

窒化ガリウム層を用いた半導体装置（10）を提供することができる半導体装置は、非晶質ガラス基板（100）と、前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向絶縁層（110）と、前記配向絶縁層の上に設けられ、前記配向絶縁層と接する第１の導電型の第１窒化ガリウム層（120）と、前記第１窒化ガリウム層と対向するゲート電極（130）と、前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層（140）と、を有する。前記配向絶縁層は、６回回転対称を持つ面を有してもよい。

Description

半導体装置
　本発明の一実施形態は、窒化ガリウムが用いられた半導体装置に関する。
　窒化ガリウム（ＧａＮ）は、バンドギャップの大きい直接遷移半導体である。この窒化ガリウムの特徴を利用し、窒化ガリウムを用いた発光ダイオード（ＬＥＤ）が既に実用化されている。窒化ガリウムは、電子飽和移動度及び耐圧が高いという特徴を有する。近年では、この窒化ガリウムの特徴を利用し、高周波パワーデバイス等の用途でトランジスタ（半導体装置）の開発が進められている。一般的に、発光ダイオード又はトランジスタに用いられる窒化ガリウム層は、サファイア基板上に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）又はＨＶＰＥ（Ｈｙｄｒｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）を用いて８００℃～１０００℃という高温で成膜される。
　さらに、近年、次世代表示装置として、回路基板の画素内に微小な発光ダイオードチップを実装した、いわゆるマイクロＬＥＤ表示装置又はミニＬＥＤ表示装置の開発が進められている。マイクロＬＥＤ表示装置又はミニＬＥＤ表示装置は、高効率、高輝度、及び高信頼性を有する。このようなマイクロＬＥＤ表示装置又はミニＬＥＤ表示装置は、酸化物半導体又は低温ポリシリコンなどが用いられたトランジスタが形成されたバックプレーンに対して、ＬＥＤチップが転写されることによって製造される（例えば、特許文献１参照）。他方、同一基板上に窒化ガリウムを含むトランジスタと発光ダイオードとを形成する方法も検討されている（例えば、特許文献２参照）。
米国特許第８７９１４７４号明細書 米国特許出願公開第２０２０／００７５６６４号明細書
　ＬＥＤチップの転写によるマイクロＬＥＤ表示装置の製造方法は、製造コストが高く、安価にマイクロＬＥＤ表示装置を製造することが難しい。非晶質ガラス基板のような大面積基板上に、窒化ガリウムが用いられたトランジスタを発光ダイオードと一緒に形成することができれば、製造コストを下げることができる。しかしながら、上述のように、窒化ガリウム層は高温で成膜されるため、非晶質ガラス基板上に窒化ガリウムを含むトランジスタを直接形成することは難しい。
　本発明の一実施形態は、上記問題に鑑み、窒化ガリウム層が用いられた半導体装置を提供することを目的の一つとする。
　本発明の一実施形態に係る半導体装置は、非晶質ガラス基板と、前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向絶縁層と、前記配向絶縁層の上に設けられ、前記配向絶縁層と接する第１の導電型の第１窒化ガリウム層と、前記第１窒化ガリウム層と対向するゲート電極と、前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有する。
　本発明の一実施形態に係る半導体装置は、非晶質ガラス基板と、前記非晶質ガラス基板の上に設けられたゲート電極と、前記ゲート電極の上に設けられ、結晶の配向性を有するゲート絶縁層と、前記ゲート絶縁層の上に設けられ、前記ゲート絶縁層と接する第１の導電型の第１窒化ガリウム層と、を有する。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る表示装置の構成を示す概略図である。 本発明の一実施形態に係る表示装置の画素の回路図（画素回路）である。 本発明の一実施形態に係る表示装置の画素の断面図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
　本発明の各実施の形態において、基板からゲート電極に向かう方向を上又は上方という。逆に、ゲート電極から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板とゲート電極との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上のゲート電極という表現は、上記のように基板とゲート電極との上下関係を説明しているに過ぎず、基板とゲート電極との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
［１．第１実施形態］
［１－１．半導体装置１０の構成］
　図１を参照して、本発明の第１実施形態に係る半導体装置１０について説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。図１に示すように、半導体装置１０は、基板１００、配向絶縁層１１０、第１窒化ガリウム層１２０、ゲート電極１３０、ゲート絶縁層１４０、第２窒化ガリウム層１５０（１５１、１５３）、及び電極１６０（１６１、１６３）を有する。
　基板１００は、非晶質基板である。例えば、基板１００は、非晶質ガラス基板である。ただし、基板１００は、樹脂基板であってもよい。樹脂基板として、ポリイミド基板、アクリル基板、シロキサン基板、又はフッ素樹脂基板などの可撓性を有する基板が用いられる。
　配向絶縁層１１０は、基板１００の上に設けられている。配向絶縁層１１０は、結晶の配向性（例えば、ｃ軸配向性）を有する。具体的には、配向絶縁層１１０の表面が６回回転対称を持つ面である。例えば、配向絶縁層１１０は、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する。配向絶縁層１１０として、例えば、窒化アルミニウム、酸化ガリウム、又は酸化チタンが用いられる。配向絶縁層１１０が上記のような特徴を有していることで、配向絶縁層１１０の上に窒化ガリウム層を成長させた場合に、高い結晶性を有する窒化ガリウム層が得られる。例えば、配向絶縁層１１０が基板１００に対してｃ軸配向している場合、配向絶縁層１１０の上にｃ軸配向した窒化ガリウム層が成長する。上記の配向絶縁層１１０は、例えば、スパッタリング方によって成膜される。
　ただし、配向絶縁層１１０は、上記の構成に限定されない。例えば、配向絶縁層１１０の成膜方法は、その他の物理蒸着法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）であってもよい。例えば、配向絶縁層１１０は、真空蒸着法、又は電子ビーム蒸着法によって成膜されてもよい。配向絶縁層１１０の成膜方法は、化学蒸着法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）であってもよい。ＣＶＤ法として、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）－ＣＶＤ法又はホットワイヤＣＶＤ法）などが用いられる。基板１００と配向絶縁層１１０との間に下地絶縁層が設けられてもよい。下地絶縁層として、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、窒化アルミニウム層、及びこれらを積層したものが用いられる。例えば、下地絶縁層として、［窒化シリコン層／酸化シリコン層／窒化シリコン層］の積層が用いられてもよい。
　第１窒化ガリウム層１２０は、配向絶縁層１１０の上方から配向絶縁層１１０に接している。第１窒化ガリウム層１２０は、例えば、スパッタリング法によって形成される。第１窒化ガリウム層１２０の結晶成長は、配向絶縁層１１０によって制御される。その結果、第１窒化ガリウム層１２０は、配向絶縁層１１０の結晶性（又は配向）を反映した結晶性（又は配向）を有する。上記のように、配向絶縁層１１０がｃ軸配向している場合、ｃ軸配向した第１窒化ガリウム層１２０が得られる。
　第１窒化ガリウム層１２０は、例えばｐ型の窒化ガリウム層である。この場合、第１窒化ガリウム層１２０として、例えば、マグネシウム又はセレンがドーピングされた窒化ガリウム層が用いられる。
　ゲート電極１３０は、第１窒化ガリウム層１２０の上に設けられており、第１窒化ガリウム層１２０と対向する。第１窒化ガリウム層１２０とゲート電極１３０との間にゲート絶縁層１４０が設けられている。ゲート絶縁層１４０は第１窒化ガリウム層１２０及びゲート電極１３０のそれぞれに接している。ゲート電極１３０として、一般的な金属が用いられる。例えば、ゲート電極１３０として、アルミニウム、チタン、プラチナ、ニッケル、タンタル、及びこれらの合金が単層又は積層で用いられる。ゲート絶縁層１４０として、金属酸化物、金属窒化物、又は有機材料が用いられる。例えば、ゲート絶縁層１４０として、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化ガリウム、酸化チタン、窒化チタン及びこれらを積層したものが用いられる。半導体装置１０が第１窒化ガリウム層１２０とゲート電極１３０との界面におけるショットキー障壁を用いる構成である場合、ゲート絶縁層１４０が省略されてもよい。
　第２窒化ガリウム層１５０は、第１窒化ガリウム層１２０の上方から第１窒化ガリウム層１２０と接している。第２窒化ガリウム層１５０は、半導体装置１０のソース側に設けられたソース側第２窒化ガリウム層１５１と、半導体装置１０のドレイン側に設けられたドレイン側第２窒化ガリウム層１５３とを含む。ソース側第２窒化ガリウム層１５１とドレイン側第２窒化ガリウム層１５３とは分離されており、これらの間にゲート電極１３０が設けられている。第２窒化ガリウム層１５０の導電性は第１窒化ガリウム層１２０の導電性より高い。つまり、第２窒化ガリウム層１５０の電気抵抗率は第１窒化ガリウム層１２０の電気抵抗率より低い。
　第２窒化ガリウム層１５０は、第１窒化ガリウム層１２０と同様にスパッタリング法によって形成される。第２窒化ガリウム層１５０の結晶成長は、第１窒化ガリウム層１２０によって制御される。その結果、第２窒化ガリウム層１５０は、第１窒化ガリウム層１２０の結晶性（又は配向）を反映した結晶性（又は配向）を有する。上記のように、第１窒化ガリウム層１２０がｃ軸配向している場合、ｃ軸配向した第２窒化ガリウム層１５０が得られる。
　第２窒化ガリウム層１５０は、例えばｎ型の窒化ガリウム層である。この場合、第２窒化ガリウム層１５０として、例えば、シリコン又はゲルマニウムがドーピングされた窒化ガリウム層が用いられる。本実施形態では、第１窒化ガリウム層１２０がｐ型の導電型を有し、第２窒化ガリウム層１５０がｎ型の導電型を有する構成を例示したが、この構成に限定されない。第１窒化ガリウム層１２０がｎ型の導電型を有し、第２窒化ガリウム層１５０がｐ型の導電型を有していてもよい。上記の２つの構成を含む表現として、第１窒化ガリウム層１２０が第１の導電型を有し、第２窒化ガリウム層１５０が第２の導電型を有する、という場合がある。
　第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０はスパッタリング法によって形成されるため、これらの窒化ガリウム層の中にはスパッタリング工程に用いられたプロセスガスが残存する。例えば、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０を成膜するスパッタリング工程でアルゴンガスが用いられた場合、これらの窒化ガリウム層にはアルゴンが含まれる。当該アルゴンは、例えば、これらの窒化ガリウム層に対する二次イオン質量分析法（ＳＩＭＳ）などの分析方法によって検出することができる。
　電極１６０は、第２窒化ガリウム層１５０の上方から第２窒化ガリウム層１５０と接している。電極１６０は、半導体装置１０のソース側に設けられたソース側電極１６１と、半導体装置１０のドレイン側に設けられたドレイン側電極１６３とを含む。ソース側電極１６１はソース側第２窒化ガリウム層１５１に接続されている。ドレイン側電極１６３はドレイン側第２窒化ガリウム層１５３に接続されている。電極１６０として、一般的な金属が用いられる。例えば、電極１６０として、アルミニウム、チタン、プラチナ、ニッケル、タンタル、及びこれらの合金が単層又は積層で用いられる。
　ゲート電極１３０に所定の電圧（ＯＮ電圧）が供給されると、第１窒化ガリウム層１２０とゲート絶縁層１４０との界面付近において、第１窒化ガリウム層１２０にキャリアが生成される（チャネルが形成される）。この状態で、ソース側第２窒化ガリウム層１５１とドレイン側第２窒化ガリウム層１５３との間に電位差が与えられることで、当該チャネルを介してソース側第２窒化ガリウム層１５１からドレイン側第２窒化ガリウム層１５３に電流が流れる。
［１－２．半導体装置１０の製造方法］
　非晶質ガラス基板である基板１００の上に配向絶縁層１１０が形成される。上記のように、配向絶縁層１１０は、例えばスパッタリング法によって形成される。配向絶縁層１１０の上に第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０が形成される。これらの窒化ガリウム層は、例えばスパッタリング法によって形成される。配向絶縁層１１０、第１窒化ガリウム層１２０、及び第２窒化ガリウム層１５０の形成は、連続して行われることが好ましい。例えば、これらの層の形成は、それぞれの層を形成するための複数のチャンバが備えられたスパッタリング装置において、真空保持されたまま行われてもよい。このように上記の層を形成することで、配向絶縁層１１０と第１窒化ガリウム層１２０との間の界面、及び第１窒化ガリウム層１２０と第２窒化ガリウム層１５０との間の界面におけるコンタミネーションを低減することができ、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の欠陥を低減することができる。その結果、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の各々について、良好な結晶性を得ることができる。
　続いて、図１に示すように、後にゲート電極１３０及びゲート絶縁層１４０が設けられる領域に形成された第２窒化ガリウム層１５０が除去され、当該領域の第１窒化ガリウム層１２０が露出される。
　続いて、ゲート絶縁層１４０及びゲート電極１３０が形成される。ゲート絶縁層１４０及びゲート電極１３０は、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の各々の上に形成される。その後、図１に示すように、ゲート絶縁層１４０及びゲート電極１３０がパターニングされる。続いて、電極１６０が全面に形成され、図１に示すようにパターニングされる。
　上記のように、配向絶縁層１１０、第１窒化ガリウム層１２０、及び第２窒化ガリウム層１５０の形成が連続して行われるため、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の各々について、良好な結晶性を得ることができる。
　上記では、ゲート絶縁層１４０及びゲート電極１３０のパターンが形成された後に電極１６０が形成される製造方法が例示されたが、この製造方法に限定されない。例えば、第２窒化ガリウム層１５０を形成した直後に電極１６０が形成され、電極１６０のパターニング及び第２窒化ガリウム層１５０のパターニングが行われた後にゲート絶縁層１４０及びゲート電極１３０のパターンが形成されてもよい。
［１－３．第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の成膜方法］
　スパッタリングを用いた窒化ガリウム層の成膜について説明する。
　スパッタリング装置の真空チャンバ内において、窒化ガリウムターゲットと対向する位置に、非晶質ガラス基板などの基板１００が配置される。窒化ガリウムターゲットにおける窒化ガリウムの組成比は、窒素に対するガリウムの比で０．７以上２以下であることが好ましい。真空チャンバには、スパッタリングガス（アルゴン又はクリプトンなど）に加えて窒素ガスが供給される。その場合、窒化ガリウムターゲットの窒化ガリウムの組成比は、窒素よりもガリウムが多い比であることが好ましい。例えば、窒素は窒素ラジカル供給源によって供給されてもよい。スパッタリング電源は、ＤＣ電源、ＲＦ電源、又はパルスＤＣ電源のいずれであってもよい。
　真空チャンバ内において、基板１００が加熱されてもよい。例えば、基板１００は、４００℃以上６００℃未満で加熱されてもよい。この加熱温度であれば、耐熱性の低い非晶質ガラス基板に対して加熱処理を適用することができる。この加熱温度は、有機金属気相成長法（ＭＯＣＶＤ）又はハイドライド気相成長法（ＨＶＰＥ）の加熱温度よりも低い。
　基板１００が配置された真空チャンバ内が十分に排気された後、スパッタリングガスが供給される。所定の圧力で基板１００と窒化ガリウムターゲットとの間に電圧を印加してプラズマを生成することで、窒化ガリウム層が成膜される。
　スパッタリング装置の構成又はスパッタリングの条件は適宜変更することができる。窒化ガリウムターゲットではなく、窒化アルミニウムガリウムターゲットを用いれば、窒化アルミニウムガリウム層を成膜することができる。
［２．第２実施形態］
　図２を参照して、本発明の第２実施形態に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、第１実施形態に係る半導体装置１０と類似している。以下の説明において、半導体装置１０Ａの構成のうち第１実施形態の半導体装置１０と同様の構成の説明を省略し、主に半導体装置１０と相違する点について説明する。以下の説明において、第１実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ａ”を付して説明する。
［２－１．半導体装置１０Ａの構成］
　図２に示すように、第２窒化ガリウム層１５０Ａ（１５１Ａ、１５３Ａ）は、配向絶縁層１１０Ａの上方から配向絶縁層１１０Ａに接している。第２窒化ガリウム層１５０Ａは、ソース側第２窒化ガリウム層１５１Ａとドレイン側第２窒化ガリウム層１５３Ａとに分離されている。第１窒化ガリウム層１２０Ａは、第２窒化ガリウム層１５０Ａの上、及び第２窒化ガリウム層１５０Ａから露出された配向絶縁層１１０Ａの上に設けられている。第１窒化ガリウム層１２０Ａは、第１領域１２１Ａにおいて、第２窒化ガリウム層１５０Ａの上方から第２窒化ガリウム層１５０Ａと接している。第１窒化ガリウム層１２０Ａは、第２領域１２２Ａにおいて、配向絶縁層１１０Ａの上方から配向絶縁層１１０Ａと接している。換言すると、第１窒化ガリウム層１２０Ａは、ソース側第２窒化ガリウム層１５１Ａとドレイン側第２窒化ガリウム層１５３Ａとの間に設けられた開口部を埋めるように設けられる。
　ゲート電極１３０Ａ及びゲート絶縁層１４０Ａは、上記第２領域１２２Ａに対応する領域に設けられる。図２に示すように、Ｄ１方向において、ゲート電極１３０Ａの幅Ｗ１は、ソース側第２窒化ガリウム層１５１Ａとドレイン側第２窒化ガリウム層１５３Ａとの間の距離Ｗ２より大きい。換言すると、Ｄ１方向において、半導体装置１０Ａのソース電極（ソース側第２窒化ガリウム層１５１Ａ）とドレイン電極（ドレイン側第２窒化ガリウム層１５３Ａ）との間の距離Ｗ２は、ゲート電極１３０Ａの幅Ｗ１より小さい。
　図２では、第１窒化ガリウム層１２０Ａの上面が平坦であるが、この構成に限定されない。例えば、第２領域１２２Ａに対応する領域において、第１窒化ガリウム層１２０Ａの上面が凹んでいてもよい。
［２－２．半導体装置１０Ａの製造方法］
　図２に示すように、配向絶縁層１１０Ａの上に第２窒化ガリウム層１５０Ａが形成され、第２領域１２２Ａの第２窒化ガリウム層１５０Ａが除去され、第２領域１２２Ａの配向絶縁層１１０Ａが露出される。露出された配向絶縁層１１０Ａの上及び第２窒化ガリウム層１５０Ａの上に第１窒化ガリウム層１２０Ａが形成される。続いて、第１窒化ガリウム層１２０Ａの上にゲート絶縁層１４０Ａ及びゲート電極１３０Ａが形成される。その後、ゲート絶縁層１４０Ａ、ゲート電極１３０Ａ、及び第１窒化ガリウム層１２０Ａは図２に示すようにパターニングされる。最後に、電極１６０Ａのパターンが形成される。
　上記のように、第１窒化ガリウム層１２０Ａ、ゲート絶縁層１４０Ａ、及びゲート電極１３０Ａの形成が連続して行われるため、第１窒化ガリウム層１２０Ａとゲート絶縁層１４０Ａとの界面におけるコンタミネーションを低減することができ、第１窒化ガリウム層１２０Ａ上部（チャネルが形成される領域）の欠陥を低減することができる。その結果、半導体装置１０Ａの良好な電気特性を得ることができる。
［３．第３実施形態］
　図３を参照して、本発明の第３実施形態に係る半導体装置１０Ｂについて説明する。半導体装置１０Ｂは、第２実施形態に係る半導体装置１０Ａと類似している。以下の説明において、半導体装置１０Ｂの構成のうち、主に半導体装置１０Ａと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｂ”を付して説明する。
［３－１．半導体装置１０Ｂの構成］
　図３に示すように、Ｄ１方向において、ゲート電極１３０Ｂの幅Ｗ１は第２領域１２２Ｂの幅Ｗ２より小さい。第２領域１２２Ｂにおいて、第１窒化ガリウム層１２０Ｂの上面には凹部が形成されている。当該凹部にゲート絶縁層１４０Ｂ及びゲート電極１３０Ｂが設けられている。図３の例では、第１窒化ガリウム層１２０Ｂの膜厚が第２窒化ガリウム層１５０Ｂの膜厚より小さいため、Ｄ２方向において、第２窒化ガリウム層１５０Ｂの上面の位置はゲート絶縁層１４０Ｂの下面よりも上方に位置する。
　第３実施形態に係る半導体装置１０Ｂによって、第２実施形態に係る半導体装置１０Ａと同様の効果を得ることができる。
［４．第４実施形態］
　図４を参照して、本発明の第４実施形態に係る半導体装置１０Ｃについて説明する。半導体装置１０Ｃは、第２実施形態に係る半導体装置１０Ａと類似している。以下の説明において、半導体装置１０Ｃの構成のうち、主に半導体装置１０Ａと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｃ”を付して説明する。
［４－１．半導体装置１０Ｃの構成］
　図４に示すように、配向絶縁層１１０Ｃの上に第１窒化ガリウム層１２０Ｃ及びゲート絶縁層１４０Ｃが設けられている。第１窒化ガリウム層１２０Ｃは配向絶縁層１１０Ｃと接している。第１窒化ガリウム層１２０Ｃが設けられていない領域において、配向絶縁層１１０Ｃの上に第２窒化ガリウム層１５０Ｃが設けられている。第２窒化ガリウム層１５０Ｃは配向絶縁層１１０Ｃと接している。第２窒化ガリウム層１５０Ｃは、第１窒化ガリウム層１２０Ｃ及びゲート絶縁層１４０Ｃのパターン端部に乗り上げており、ゲート絶縁層１４０Ｃの上にも設けられている。つまり、第２窒化ガリウム層１５０Ｃの一部は、ゲート絶縁層１４０Ｃの上方からゲート絶縁層１４０Ｃと接している。第２窒化ガリウム層１５０Ｃは、第１窒化ガリウム層１２０Ｃの側壁において、第１窒化ガリウム層１２０Ｃと接している。ソース側第２窒化ガリウム層１５１Ｃとドレイン側第２窒化ガリウム層１５３Ｃとの間の領域において、ゲート絶縁層１４０Ｃの上にゲート電極１３０Ｃが設けられている。
［４－２．半導体装置１０Ｃの製造方法］
　配向絶縁層１１０Ｃの上に第１窒化ガリウム層１２０Ｃ及びゲート絶縁層１４０Ｃが連続で形成される。その後、第１窒化ガリウム層１２０Ｃ及びゲート絶縁層１４０Ｃが一括でパターニングされる。続いて、配向絶縁層１１０Ｃ及びゲート絶縁層１４０Ｃの上に第２窒化ガリウム層１５０Ｃが形成され、図４のようにパターニングされる。当該パターニングによって、ソース側第２窒化ガリウム層１５１Ｃとドレイン側第２窒化ガリウム層１５３Ｃとの間のゲート絶縁層１４０Ｃが露出される。露出されたゲート絶縁層１４０Ｃの上にゲート電極１３０Ｃが形成される。最後に、電極１６０Ｃのパターンが形成される。
　上記の様に、本実施形態の半導体装置１０Ｃでは、配向絶縁層１１０Ｃ、第１窒化ガリウム層１２０Ｃ、及びゲート絶縁層１４０Ｃが連続して形成される。その結果、第１窒化ガリウム層１２０Ｃの良好な結晶性を得ることができ、第１窒化ガリウム層１２０Ｃとゲート絶縁層１４０Ｃとの界面におけるコンタミネーションを低減することができ、第１窒化ガリウム層１２０Ｃ上部（チャネルが形成される領域）の欠陥を低減することができる。
［４－３．第３実施形態の変形例］
　図５に示すように、第１窒化ガリウム層１２０Ｃの側壁１２３Ｃがテーパ形状であってもよい。側壁１２３Ｃがテーパ形状であることで、第１窒化ガリウム層１２０Ｃと第２窒化ガリウム層１５０Ｃとを容易に接触させることができる。その結果、第１窒化ガリウム層１２０Ｃと第２窒化ガリウム層１５０Ｃとの導通不良などの問題を回避することができる。
　図５では、第１窒化ガリウム層１２０Ｃの側壁１２３Ｃのテーパ角とゲート絶縁層１４０Ｃの側壁のテーパ角とが同じ角度である構成を例示したが、この構成に限定されない。例えば、ゲート絶縁層１４０Ｃの側壁のテーパ角が側壁１２３Ｃのテーパ角よりも小さくてもよく、大きくてもよい。ゲート絶縁層１４０Ｃのパターン端部が後退して、第１窒化ガリウム層１２０Ｃの上面が露出されてもよい。
［５．第５実施形態］
　図６を参照して、本発明の第５実施形態に係る半導体装置１０Ｄについて説明する。半導体装置１０Ｄは、第２実施形態に係る半導体装置１０Ａと類似している。以下の説明において、半導体装置１０Ｄの構成のうち、主に半導体装置１０Ａと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｄ”を付して説明する。
［５－１．半導体装置１０Ｄの構成］
　図６に示すように、ゲート電極１３０Ｄは配向絶縁層１１０Ｄの上に設けられている。換言すると、配向絶縁層１１０Ｄは基板１００Ｄとゲート電極１３０Ｄとの間に設けられている。ゲート絶縁層１４０Ｄはゲート電極１３０Ｄの上に設けられている。ゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄは配向絶縁層１１０Ｄと接している。ゲート絶縁層１４０Ｄはパターニングされており、配向絶縁層１１０Ｄの一部はゲート絶縁層１４０Ｄから露出される。第２窒化ガリウム層１５０Ｄは、露出された配向絶縁層１１０Ｄの上方から配向絶縁層１１０Ｄに接している。第１窒化ガリウム層１２０Ｄは、ゲート絶縁層１４０Ｄ及び第２窒化ガリウム層１５０Ｄの上に設けられている。第２窒化ガリウム層１５０Ｄは、第１窒化ガリウム層１２０Ｄの下方から第１窒化ガリウム層１２０Ｄと接している。
　本実施形態において、ゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄは、結晶の配向性（例えば、ｃ軸配向性）を有している。具体的には、ゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄの表面が６回回転対称を持つ面である。例えば、ゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄは、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する。ゲート電極１３０Ｄとして、例えば、チタン又はアルミニウムが用いられる。ゲート絶縁層１４０Ｄとして、例えば、窒化アルミニウム、酸化ガリウム、又は酸化チタンが用いられる。
　図６の例では、Ｄ２方向において、ゲート絶縁層１４０Ｄの高さと第２窒化ガリウム層１５０Ｄの高さとが一致する構成が例示されているが、この構成に限定されない。例えば、Ｄ２方向において、ゲート絶縁層１４０Ｄの高さが第２窒化ガリウム層１５０Ｄの高さより大きくてもよい。この場合、ゲート絶縁層１４０Ｄの一部が第２窒化ガリウム層１５０Ｄの上に設けられていてもよい。上記とは逆に、Ｄ２方向において、ゲート絶縁層１４０Ｄの高さが第２窒化ガリウム層１５０Ｄの高さより小さくてもよい。この場合、第２窒化ガリウム層１５０Ｄの一部がゲート絶縁層１４０Ｄの上に設けられていてもよい。
　上記のように、配向絶縁層１１０Ｄの上に第２窒化ガリウム層１５０Ｄが設けられていることで、第２窒化ガリウム層１５０について、良好な結晶性を得ることができる。同様に、配向絶縁層１１０Ｄの上に結晶の配向性を有するゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄが設けられ、ゲート絶縁層１４０Ｄの上に第１窒化ガリウム層１２０Ｄが設けられていることで、第１窒化ガリウム層１２０Ｄについて、良好な結晶性を得ることができる。
［５－２．半導体装置１０Ｄの製造方法］
　配向絶縁層１１０Ｄの上にゲート電極１３０Ｄが形成され、図６に示すようにパターニングされる。パターニングされたゲート電極１３０Ｄの上にゲート絶縁層１４０Ｄが形成され、図６に示すようにパターニングされる。続いて、第２窒化ガリウム層１５０Ｄが形成され、図６に示すようにパターニングされる。ゲート絶縁層１４０Ｄ及び第２窒化ガリウム層１５０Ｄの上に第１窒化ガリウム層１２０Ｄが形成され、パターニングされる。最後に、電極１６０Ｄのパターンが形成される。
　本実施形態では、ゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄが形成された後に第２窒化ガリウム層１５０Ｄが形成される製造方法を例示したが、第２窒化ガリウム層１５０Ｄが形成された後にゲート電極１３０Ｄ及びゲート絶縁層１４０Ｄが形成される製造方法であってもよい。
［６．第６実施形態］
　図７を参照して、本発明の第６実施形態に係る半導体装置１０Ｅについて説明する。半導体装置１０Ｅは、第５実施形態に係る半導体装置１０Ｄと類似している。以下の説明において、半導体装置１０Ｅの構成のうち、主に半導体装置１０Ｄと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｅ”を付して説明する。
［６－１．半導体装置１０Ｅの構成］
　図７に示すように、本実施形態では、配向絶縁層１１０Ｅは、基板１００Ｅと第２窒化ガリウム層１５０Ｅとの間に設けられており、第２窒化ガリウム層１５０Ｅと接している。第２窒化ガリウム層１５０Ｅは、第１窒化ガリウム層１２０Ｅの下方から第１窒化ガリウム層１２０Ｅと接している。ゲート電極１３０Ｅは、第５実施形態のゲート電極１３０Ｄと同様に結晶の配向性を有する。一方、第５実施形態に係る半導体装置１０Ｄとは異なり、ゲート電極１３０Ｅ及びゲート絶縁層１４０Ｅが設けられた領域に配向絶縁層１１０Ｅは設けられておらず、ゲート電極１３０Ｅが基板１００Ｅに接している。本実施形態では、ゲート電極１３０Ｅの上に設けられたゲート絶縁層１４０Ｅが基板１００Ｅに接しており、配向絶縁層１１０Ｅの上に設けられた第２窒化ガリウム層１５０Ｅが基板１００Ｅに接している。
　図７では、第２窒化ガリウム層１５０Ｅが配向絶縁層１１０Ｅのパターン端部を覆う構成を例示したが、この構成に限定されない。当該パターン端部は、ゲート絶縁層１４０Ｅと第２窒化ガリウム層１５０Ｅとの境界付近に存在してもよく、ゲート絶縁層１４０Ｅによって覆われていてもよい。配向絶縁層１１０Ｅの代わりに、ゲート電極１３０Ｅと同一層で形成された結晶の配向性の導電層が設けられていてもよい。
［７．第７実施形態］
　図８を参照して、本発明の第７実施形態に係る半導体装置１０Ｆについて説明する。半導体装置１０Ｆは、第７実施形態に係る半導体装置１０Ｅと類似している。以下の説明において、半導体装置１０Ｆの構成のうち、主に半導体装置１０Ｅと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｆ”を付して説明する。
［７－１．半導体装置１０Ｆの構成］
　図８に示すように、第２窒化ガリウム層１５０Ｆ及び電極１６０Ｆが第１窒化ガリウム層１２０Ｆの上に設けられている。第２窒化ガリウム層１５０Ｆは第１窒化ガリウム層１２０Ｆと接している。第１窒化ガリウム層１２０Ｆは配向絶縁層１１０Ｆ及びゲート絶縁層１４０Ｆを覆っている。配向絶縁層１１０Ｆは、平面視で第２窒化ガリウム層１５０Ｆと重なる領域において、第１窒化ガリウム層１２０Ｆと基板１００Ｆとの間で第１窒化ガリウム層１２０Ｆと接している。
　図８では、Ｄ１方向において、ゲート電極１３０Ｆの幅Ｗ１がソース側第２窒化ガリウム層１５１Ｆとドレイン側第２窒化ガリウム層１５３Ｆとの間の距離Ｗ２より大きい構成が例示されているが、この構成に限定されない。ゲート電極１３０Ｆの幅Ｗ１がソース側第２窒化ガリウム層１５１Ｆとドレイン側第２窒化ガリウム層１５３Ｆとの間の距離Ｗ２より小さくてもよく、ソース側第２窒化ガリウム層１５１Ｆとドレイン側第２窒化ガリウム層１５３Ｆとが連続して繋がっていてもよい。
［７－２．半導体装置１０Ｆの製造方法］
　配向絶縁層１１０Ｆ、ゲート電極１３０Ｆ、及びゲート絶縁層１４０Ｆがそれぞれパターニングされた後に、第１窒化ガリウム層１２０Ｆ及び第２窒化ガリウム層１５０Ｆが連続で形成される。続いて、第２窒化ガリウム層１５０Ｆがパターニングされる。そして、パターニングされた第２窒化ガリウム層１５０Ｆの上に電極１６０Ｆが形成される。
　上記のように、第２窒化ガリウム層１５０Ｆが第１窒化ガリウム層１２０Ｆの上に設けられることで、これらの層の接触面積を大きくすることができる。その結果、これらの層の接合領域における電流集中を抑制することができる。さらに、配向絶縁層１１０Ｆ及びゲート絶縁層１４０Ｆの上に第１窒化ガリウム層１２０Ｆ及び第２窒化ガリウム層１５０Ｆが連続で形成されることで、第１窒化ガリウム層１２０Ｆ及び第２窒化ガリウム層１５０Ｆについて、良好な結晶性を得ることができる。
［８．第８実施形態］
　図９を参照して、本発明の第８実施形態に係る半導体装置１０Ｇについて説明する。半導体装置１０Ｇは、第８実施形態に係る半導体装置１０Ｆと類似している。以下の説明において、半導体装置１０Ｇの構成のうち、主に半導体装置１０Ｆと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｇ”を付して説明する。
［８－１．半導体装置１０Ｇの構成］
　図９に示すように、配向絶縁層１１０Ｇはゲート電極１３０Ｇを覆っている。配向絶縁層１１０Ｇの上に第１窒化ガリウム層１２０Ｇが設けられている。つまり、本実施形態において、配向絶縁層１１０Ｇがゲート絶縁層として機能する。図９に示すように、平面視で第２窒化ガリウム層１５０Ｇと重なる領域において、ゲート絶縁層としての機能を有する配向絶縁層１１０Ｇと第１窒化ガリウム層１２０Ｇとが接している。同様に、上記の領域において、第１窒化ガリウム層１２０Ｇと第２窒化ガリウム層１５０Ｇとが接している。
［８－２．半導体装置１０Ｇの製造方法］
　ゲート電極１３０Ｇがパターニングされた後に配向絶縁層１１０Ｇ、第１窒化ガリウム層１２０Ｇ、及び第２窒化ガリウム層１５０Ｇが連続で形成される。続いて、第２窒化ガリウム層１５０Ｇがパターニングされる。そして、パターニングされた第２窒化ガリウム層１５０Ｇの上に電極１６０Ｇが形成される。
　本実施形態の構成によると、第７実施形態と同様の効果を得ることができる。
［８－３．半導体装置１０Ｇの変形例］
　図１０に示すように、ゲート電極１３０Ｇが基板１００Ｇに埋め込まれていてもよい。つまり、基板１００Ｇに凹部が形成され、当該凹部にゲート電極１３０Ｇが埋め込まれている。図１０では、Ｄ２方向において基板１００Ｇの上面とゲート電極１３０Ｇの上面とが一致しているが、Ｄ２方向において両者の上面が一致していなくてもよい。
　図１１に示すように、基板１００Ｇと配向絶縁層１１０Ｇとの間に平坦化層１６５Ｇが設けられていてもよい。この場合、仮にＤ２方向における基板１００Ｇの上面とゲート電極１３０Ｇの上面との位置が一致していなくても、配向絶縁層１１０Ｇが形成される面（平坦化層１６５Ｇの上面）を提供することができる。したがって、配向絶縁層１１０Ｇの良好な配向性を得ることができる。
［９．第９実施形態］
　図１２を参照して、本発明の第９実施形態に係る半導体装置１０Ｈについて説明する。半導体装置１０Ｈは、第９実施形態に係る半導体装置１０Ｇと類似している。以下の説明において、半導体装置１０Ｈの構成のうち、主に半導体装置１０Ｇと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｈ”を付して説明する。
［９－１．半導体装置１０Ｈの構成］
　図１２に示すように、第２窒化ガリウム層１５０Ｈは第１窒化ガリウム層１２０Ｈと水平方向（Ｄ１方向）に隣接している。換言すると、第１窒化ガリウム層１２０Ｈ及び第２窒化ガリウム層１５０Ｈの各々は配向絶縁層１１０Ｈと接している。第２窒化ガリウム層１５０Ｈは、第１窒化ガリウム層１２０Ｈの側壁において、第１窒化ガリウム層１２０Ｈと接している。ゲート電極１３０Ｈに所定の電圧が供給されると、第１窒化ガリウム層１２０Ｈと配向絶縁層１１０Ｈとの界面付近において、第１窒化ガリウム層１２０Ｈにキャリアが生成される（チャネルが形成される）。つまり、第２窒化ガリウム層１５０Ｈは、第１窒化ガリウム層１２０Ｈのうちキャリアが形成される領域付近（１２４Ｈ）において第１窒化ガリウム層１２０Ｈと接している。
　上記のように、第２窒化ガリウム層１５０Ｈが、上記のキャリアが形成される領域（チャネルが形成される領域）において、第１窒化ガリウム層１２０Ｈと接するため、電極１６０Ｈから第１窒化ガリウム層１２０Ｈに形成されるチャネルまでの電流経路の抵抗を低減することができる。
［９－２．半導体装置１０Ｈの変形例］
　図１２では、Ｄ２方向において、第１窒化ガリウム層１２０Ｈの上面と第２窒化ガリウム層１５０Ｈの上面との位置が一致した構成を例示したが、この構成に限定されない。例えば、先に第２窒化ガリウム層１５０Ｈを形成してパターニングし、後から第１窒化ガリウム層１２０Ｈを形成することで、図１３に示すような構成を得ることができる。一方、先に第１窒化ガリウム層１２０Ｈを形成してパターニングし、後から第２窒化ガリウム層１５０Ｈを形成することで、図１４に示すように構成を得ることができる。いずれの構成においても、図１２の構成と同様に電極１６０Ｈから第１窒化ガリウム層１２０Ｈに形成されるチャネルまでの電流経路の抵抗を低減することができる。
［１０．第１０実施形態］
　図１５～図１７を参照して、本発明の第１０実施形態に係る表示装置２０Ｊについて説明する。図１５は、本発明の一実施形態に係る表示装置の構成を示す概略図である。図１６は、本発明の一実施形態に係る表示装置の画素の回路図（画素回路）である。図１７は、本発明の一実施形態に係る表示装置の画素の断面図である。
［１０－１．表示装置２０Ｊの構成の概要］
　図１５は、本発明の一実施形態に係る表示装置２０Ｊの構成を示す概略図である。表示装置２０Ｊは、基板１００Ｊ上に、表示部１０２０Ｊ、駆動回路部１０３０Ｊ、及び端子部１０４０Ｊを有している。駆動回路部１０３０Ｊは、表示部１０２０Ｊの周辺に設けられ、表示部１０２０Ｊを制御する。駆動回路部１０３０Ｊは、例えば、走査駆動回路などを含む。端子部１０４０Ｊは、基板１００Ｊの端部に設けられ、外部からの信号及び電力を表示装置２０Ｊに供給する。端子部１０４０Ｊは、例えば、端子１０４１Ｊを含む。端子１０４１Ｊは、フレキシブルプリント回路基板１０５０Ｊと接続される。フレキシブルプリント回路基板１０５０Ｊ上には、ドライバＩＣ１０６０Ｊが設けられている。
　表示部１０２０Ｊは、画像又は映像を表示することができ、マトリクス状に配置された複数の画素１０２１Ｊを含む。ただし、複数の画素１０２１Ｊの配置は、マトリクス状に限られない。複数の画素１０２１Ｊは、例えば、千鳥状に配置されてもよい。
［１０－２．画素１０２１Ｊの構成］
　図１６は、本発明の一実施形態に係る表示装置２０Ｊの画素１０２１Ｊの回路図（画素回路）である。画素１０２１Ｊは、第１のトランジスタ２００Ｊ－１、第２のトランジスタ２００Ｊ－２、発光ダイオード３００Ｊ、及び容量素子４００Ｊを含む。
　第１のトランジスタ２００Ｊ－１は、選択トランジスタとして機能する。すなわち、第１のトランジスタ２００Ｊ－１は、走査線１１１０Ｊにより導通状態が制御される。第１のトランジスタ２００Ｊ－１において、ゲート、ソース、及びドレインは、それぞれ、走査線１１１０Ｊ、信号線１１２０Ｊ、及び第２のトランジスタ２００Ｊ－２のゲートと電気的に接続されている。
　第２のトランジスタ２００Ｊ－２は、駆動トランジスタとして機能する。すなわち、第２のトランジスタ２００Ｊ－２は、発光ダイオード３００Ｊの発光輝度を制御する。第２のトランジスタ２００Ｊ－２において、ゲート、ソース、及びドレインは、それぞれ、第１のトランジスタ２００Ｊ－１のドレイン、駆動電源線１１４０Ｊ、及び発光ダイオード３００Ｊの陽極（ｐ型電極）と電気的に接続されている。
　容量素子４００Ｊの容量電極の一方は、第２のトランジスタ２００Ｊ－２のゲート及び第１のトランジスタ２００Ｊ－１のドレインと電気的に接続されている。容量素子４００Ｊの容量電極の他方は、駆動電源線１１４０Ｊに電気的に接続されている。
　発光ダイオード３００Ｊの陽極は、第２のトランジスタ２００Ｊ－２のドレインに接続されている。発光ダイオード３００Ｊの陰極（ｎ型電極）は、基準電源線１１６０Ｊに接続されている。
［１０－３．表示装置２０Ｊの断面構造］
　図１７を参照して、画素１０２１Ｊの層構成を説明する。図１７の説明において、第１のトランジスタ２００Ｊ－１と第２のトランジスタ２００Ｊ－２とを特に区別せず、トランジスタ２００Ｊとして説明する。
　図１７は、図１５に示すＡ１－Ａ２線で切断された画素１０２１Ｊの断面図である。図１７に示すように、表示装置２０Ｊは、基板１００Ｊ、下地層１０５Ｊ、配向絶縁層１１０Ｊ、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、遮光壁５００Ｊ、遮光層６００Ｊ、層間膜１７０Ｊ、導電層１８０Ｊ、及び透明導電層１９０Ｊを含む。下地層１０５Ｊ、配向絶縁層１１０Ｊ、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、遮光壁５００Ｊ、層間膜１７０Ｊ、導電層１８０Ｊ、及び透明導電層１９０Ｊは、基板１００Ｊの第１の面１０１Ｊ側に設けられている。遮光層６００Ｊは、基板１００Ｊの第１の面１０１Ｊの反対の第２の面１０２Ｊ側に設けられている。
　基板１００Ｊは、トランジスタ２００Ｊ及び発光ダイオード３００Ｊの支持基板である。基板１００Ｊとして、上記のように非晶質ガラス基板などを用いることができる。
　下地層１０５Ｊは、基板１００Ｊの上に設けられている。下地層１０５Ｊは、基板１００Ｊからの不純物又は外部からの不純物（例えば、水分又はナトリウムなど）の拡散を防止することができる。下地層１０５Ｊとして、例えば、窒化シリコン層、又は酸化シリコン層及び窒化シリコン層の積層が用いられてもよい。
　配向絶縁層１１０Ｊは、下地層１０５Ｊの上に設けられている。配向絶縁層１１０Ｊが設けられていることにより、配向絶縁層１１０Ｊの上に形成されるトランジスタ２００Ｊの第１窒化ガリウム層１２０Ｊの結晶性を向上させることができ、配向絶縁層１１０Ｊの上に形成される発光ダイオード３００Ｊの窒化ガリウム層３１０Ｊの結晶性を向上させることができる。第１窒化ガリウム層１２０Ｊ及び窒化ガリウム層３１０Ｊは、同一層に形成されており、同様の膜厚及び物性を有する。
　配向絶縁層１１０Ｊが窒素化合物（例えば、窒化チタン又は窒化アルミニウム）を含む場合、下地層１０５Ｊが設けられなくてもよい。上記窒素化合物に含まれる窒素は電気陰性度が大きいため、基板１００Ｊに含まれる不純物をトラップすることができる。
　トランジスタ２００Ｊは、第１窒化ガリウム層１２０Ｊ、ゲート電極１３０Ｊ、ゲート絶縁層１４０Ｊ、ソース電極２５０Ｊ、及びドレイン電極２６０Ｊを含む。ソース電極２５０Ｊは、例えば、図１におけるソース側第２窒化ガリウム層１５１及びソース側電極１６１に相当する。ドレイン電極２６０Ｊは、例えば、図１におけるドレイン側第２窒化ガリウム層１５３及びドレイン側電極１６３に相当する。
　第１窒化ガリウム層１２０Ｊは、配向絶縁層１１０Ｊの上に設けられている。上記のように、第１窒化ガリウム層１２０Ｊは配向絶縁層１１０Ｊと接しているため、配向絶縁層１１０Ｊによって第１窒化ガリウム層１２０Ｊの結晶成長が制御される。その結果、第１窒化ガリウム層１２０Ｊは、基板１００Ｊに対してｃ軸配向する。
　トランジスタ２００Ｊは、いわゆるＭＯＳトランジスタであるが、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
　発光ダイオード３００Ｊは、配向絶縁層１１０Ｊの上に設けられている。発光ダイオード３００Ｊは、窒化ガリウム層３１０Ｊ、ｎ型半導体層３２０Ｊ、発光層３３０Ｊ、ｐ型半導体層３４０Ｊ、ｎ型電極３５０Ｊ、及びｐ型電極３６０Ｊを含む。
　窒化ガリウム層３１０Ｊは、配向絶縁層１１０Ｊの上に設けられている。窒化ガリウム層３１０Ｊとして、例えば、窒化ガリウム層などが用いられる。窒化ガリウム層３１０Ｊは配向絶縁層１１０Ｊと接しているため、配向絶縁層１１０Ｊによって窒化ガリウム層３１０Ｊの結晶成長が制御される。その結果、窒化ガリウム層３１０Ｊは、基板１００Ｊに対してｃ軸配向する。
　ｎ型半導体層３２０Ｊは、窒化ガリウム層３１０Ｊの上に設けられている。ｎ型半導体層３２０Ｊとして、例えば、シリコンをドープした窒化ガリウム層などが用いられる。
　発光層３３０Ｊは、ｎ型半導体層３２０Ｊの上に設けられている。発光層３３０Ｊとして、例えば、窒化インジウムガリウム層と窒化ガリウム層とが交互に積層されたものが用いられる。
　ｐ型半導体層３４０Ｊは、発光層３３０Ｊの上に設けられている。ｐ型半導体層３４０Ｊとして、例えば、マグネシウムをドープした窒化ガリウム層が用いられる。
　ｎ型電極３５０Ｊ及びｐ型電極３６０Ｊは、それぞれｎ型半導体層３２０Ｊ及びｐ型半導体層３４０Ｊの上に設けられている。ｎ型電極３５０Ｊとして、例えば、インジウムなどの金属が用いられる。ｐ型電極３６０Ｊとして、例えば、パラジウム又は金などの金属が用いられる。
　発光ダイオード３００Ｊは、いわゆるマイクロＬＥＤ又はミニＬＥＤであるが、これらに限られない。マイクロＬＥＤは、一辺が１００μｍ以下の大きさのＬＥＤである。ミニＬＥＤは、一辺が１００μｍよりも大きい大きさのＬＥＤである。
　図示しないが、必要に応じて、トランジスタ２００Ｊ又は発光ダイオード３００Ｊを覆うように、保護層が設けられてもよい。保護層として、窒化シリコン、又は酸化シリコン層及び窒化シリコン層の積層が用いられてもよい。
　遮光壁５００Ｊは、トランジスタ２００Ｊと発光ダイオード３００Ｊとの間に設けられている。遮光壁５００Ｊは、発光ダイオード３００Ｊから発せられた光を遮断し、トランジスタ２００Ｊに光が照射されることを防止することができる。遮光壁５００Ｊとして、例えば、カーボンが添加されたアクリル樹脂（樹脂ブラック）などを用いることができる。
　遮光層６００Ｊは、基板１００Ｊの第２の面１０２Ｊに設けられている。遮光層６００Ｊは、外部からの光を遮断し、トランジスタ２００Ｊに光が照射されることを防止することができる。遮光層６００Ｊとして、例えば、カーボンが添加されたアクリル樹脂（樹脂ブラック）などが用いられてもよい。
　層間膜１７０Ｊは、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、及び遮光壁５００Ｊを覆うように設けられている。層間膜１７０Ｊは、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、及び遮光壁５００Ｊによって形成される凹凸を平坦化することができる。層間膜１７０Ｊとして、例えば、アクリル樹脂膜又はポリイミド樹脂膜などの有機絶縁膜が用いられる。層間膜１７０Ｊは、単層であってもよく、積層であってもよい。層間膜１７０Ｊが積層である場合、層間膜１７０Ｊは、有機絶縁層だけでなく、酸化シリコン層又は窒化シリコン層などの無機絶縁層を含んでいてもよい。
　導電層１８０Ｊ及び透明導電層１９０Ｊは、層間膜１７０Ｊ上に設けられている。導電層１８０Ｊは、層間膜１７０Ｊに設けられた開口部を介してゲート電極１３０Ｊと電気的に接続される。透明導電層１９０Ｊは、層間膜１７０Ｊに設けられた開口部を介してドレイン電極２６０Ｊとｐ型電極３６０Ｊとを電気的に接続する。発光ダイオード３００Ｊの発光層３３０Ｊから発せられた光は、透明導電層１９０Ｊを透過して外部へ出射される。導電層１８０Ｊとして、例えば、アルミニウム及びチタンの積層（例えば、Ｔｉ／Ａｌ／Ｔｉ）を用いることができる。透明導電層１９０Ｊとして、例えば、酸化インジウムスズ（ＩＴＯ）膜又は酸化インジウム亜鉛（ＩＺＯ）膜などの透明導電層を用いることができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、又は、工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、　　２０Ｊ：表示装置、　　１００：基板、　　１０１Ｊ：第１の面、　　１０２Ｊ：第２の面、　　１０５Ｊ：下地層、　　１１０：配向絶縁層、　　１２０：第１窒化ガリウム層、　　１２１Ａ：第１領域、　　１２２Ａ：第２領域、　　１２３Ｃ：側壁、　　１３０：ゲート電極、　　１４０：ゲート絶縁層、　　１５０：第２窒化ガリウム層、　　１５１：ソース側第２窒化ガリウム層、　　１５３：ドレイン側第２窒化ガリウム層、　　１６０：電極、　　１６１：ソース側電極、　　１６３：ドレイン側電極、　　１６５Ｇ：平坦化層、　　１７０Ｊ：層間膜、　　１８０Ｊ：導電層、　　１９０Ｊ：透明導電層、　　２００Ｊ：トランジスタ、　　２５０Ｊ：ソース電極、　　２６０Ｊ：ドレイン電極、　　３００Ｊ：発光ダイオード、　　３１０Ｊ：窒化ガリウム層、　　３２０Ｊ：ｎ型半導体層、　　３３０Ｊ：発光層、　　３４０Ｊ：ｐ型半導体層、　　３５０Ｊ：ｎ型電極、　　３６０Ｊ：ｐ型電極、　　４００Ｊ：容量素子、　　５００Ｊ：遮光壁、　　６００Ｊ：遮光層、　　１０２０Ｊ：表示部、　　１０２１Ｊ：画素、　　１０３０Ｊ：駆動回路部、　　１０４０Ｊ：端子部、　　１０４１Ｊ：端子、　　１０５０Ｊ：フレキシブルプリント回路基板、　　１１１０Ｊ：走査線、　　１１２０Ｊ：信号線、　　１１４０Ｊ：駆動電源線、　　１１６０Ｊ：基準電源線
 

Claims (19)

  1. 　非晶質ガラス基板と、
    　前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向絶縁層と、
    　前記配向絶縁層の上に設けられ、前記配向絶縁層と接する第１の導電型の第１窒化ガリウム層と、
    　前記第１窒化ガリウム層と対向するゲート電極と、
    　前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有する半導体装置。
  2. 　前記配向絶縁層は、６回回転対称を持つ面を有する、請求項１に記載の半導体装置。
  3. 　前記配向絶縁層は、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する、請求項２に記載の半導体装置。
  4. 　前記配向絶縁層は、窒化アルミニウム、酸化ガリウム、窒化チタン、又は酸化チタンを含む、請求項１に記載の半導体装置。
  5. 　前記ゲート電極は、前記第１窒化ガリウム層の上に設けられている、請求項１に記載の半導体装置。
  6. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層をさらに有し、
    　前記第２窒化ガリウム層は、前記第１窒化ガリウム層の上方から前記第１窒化ガリウム層と接している、請求項１乃至５のいずれか一に記載の半導体装置。
  7. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層をさらに有し、
    　第１領域において、前記第１窒化ガリウム層は、前記第２窒化ガリウム層の上方から前記第２窒化ガリウム層と接し、
    　前記第１領域とは異なる第２領域において、前記第１窒化ガリウム層は、前記第２窒化ガリウム層から露出された前記配向絶縁層と接する、請求項１乃至５のいずれか一に記載の半導体装置。
  8. 　前記第２窒化ガリウム層は、ソース側第２窒化ガリウム層及びドレイン側第２窒化ガリウム層を含み、
    　前記非晶質ガラス基板の主面における任意の第１方向において、前記ゲート電極の幅は、前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間の距離より大きい、請求項７に記載の半導体装置。
  9. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層をさらに有し、
    　前記ゲート絶縁層は、前記第１窒化ガリウム層の上方から前記第１窒化ガリウム層と接し、
    　前記第２窒化ガリウム層の一部は、前記ゲート絶縁層の上方から前記ゲート絶縁層と接している、請求項１乃至５のいずれか一に記載の半導体装置。
  10. 　非晶質ガラス基板と、
    　前記非晶質ガラス基板の上に設けられたゲート電極と、
    　前記ゲート電極の上に設けられ、結晶の配向性を有するゲート絶縁層と、
    　前記ゲート絶縁層の上に設けられ、前記ゲート絶縁層と接する第１の導電型の第１窒化ガリウム層と、を有する半導体装置。
  11. 　前記ゲート絶縁層は、６回回転対称を持つ面を有する、請求項１０に記載の半導体装置。
  12. 　前記ゲート絶縁層は、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する、請求項１１に記載の半導体装置。
  13. 　前記ゲート絶縁層は、窒化アルミニウム、酸化ガリウム、窒化チタン、又は酸化チタンを含む、請求項１０に記載の半導体装置。
  14. 　前記非晶質ガラス基板と前記ゲート電極との間に設けられ、前記ゲート電極と接し、結晶の配向性を有する配向絶縁層をさらに有し、
    　前記ゲート電極及び前記ゲート絶縁層は、前記配向絶縁層と同じ結晶の配向性を有する、請求項１０乃至１３のいずれか一に記載の半導体装置。
  15. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層をさらに有し、
    　前記第２窒化ガリウム層は、前記配向絶縁層の上方から前記配向絶縁層と接し、前記第１窒化ガリウム層の下方から前記第１窒化ガリウム層と接している、請求項１４に記載の半導体装置。
  16. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層と、
    　前記非晶質ガラス基板と前記第２窒化ガリウム層との間に設けられ、前記第２窒化ガリウム層と接し、結晶の配向性を有する配向絶縁層と、をさらに有し、
    　前記ゲート電極は、結晶の配向性を有し、前記ゲート絶縁層と接し、
    　前記第２窒化ガリウム層は、前記第１窒化ガリウム層の下方から前記第１窒化ガリウム層と接している、請求項１０乃至１３のいずれか一に記載の半導体装置。
  17. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層と、
    　平面視で前記第２窒化ガリウム層と重なる領域において、前記非晶質ガラス基板と前記第１窒化ガリウム層との間で前記第１窒化ガリウム層と接し、結晶の配向性を有する配向絶縁層と、をさらに有し、
    　前記第２窒化ガリウム層は、前記第１窒化ガリウム層の上方から前記第１窒化ガリウム層と接している、請求項１０乃至１３のいずれか一に記載の半導体装置。
  18. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層をさらに有し、
    　平面視で前記第２窒化ガリウム層と重なる領域において、前記ゲート絶縁層と前記第１窒化ガリウム層とが接し、前記第１窒化ガリウム層と前記第２窒化ガリウム層とが接する、請求項１０乃至１３のいずれか一に記載の半導体装置。
  19. 　前記第１窒化ガリウム層よりも高い導電性を有する第２の導電型の第２窒化ガリウム層をさらに有し、
    　前記第２窒化ガリウム層は、前記非晶質ガラス基板の主面における任意の第１方向において、前記第１窒化ガリウム層と隣接する位置で、前記ゲート絶縁層と接する、請求項１０乃至１３のいずれか一に記載の半導体装置。
     
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