WO2023037870A1 - 半導体装置 - Google Patents

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nitride layer
layer
metal layer
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拓海 金城
眞澄 西村
逸 青木
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株式会社ジャパンディスプレイ
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • An embodiment of the present invention relates to a semiconductor device using gallium nitride.
  • Gallium nitride is a direct bandgap semiconductor with a large bandgap. Taking advantage of this feature of gallium nitride, light-emitting diodes (LEDs) using gallium nitride have already been put to practical use. Gallium nitride is characterized by high electron saturation mobility and high withstand voltage. In recent years, utilizing the characteristics of gallium nitride, the development of transistors (semiconductor devices) for applications such as high-frequency power devices is underway.
  • gallium nitride layers used in light-emitting diodes or transistors are deposited on sapphire substrates at high temperatures of 800°C to 1000°C using MOCVD (Metal Organic Chemical Vapor Deposition) or HVPE (Hydride Vapor Phase Epitaxy). be done.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • HVPE Hydrophosphide Vapor Phase Epitaxy
  • micro LED display devices or mini LED display devices in which minute light-emitting diode chips are mounted in the pixels of a circuit board, have been developed.
  • Micro LED displays or mini LED displays have high efficiency, high brightness and high reliability.
  • Such a micro LED display device or mini LED display device is manufactured by transferring an LED chip to a backplane on which a transistor is formed using an oxide semiconductor or low-temperature polysilicon (for example, , see Patent Document 1).
  • Patent Document 2 a method of forming a transistor containing gallium nitride and a light-emitting diode on the same substrate has also been studied (see Patent Document 2, for example).
  • the method of manufacturing a micro LED display device by transferring LED chips has a high manufacturing cost, and it is difficult to manufacture a micro LED display device at a low cost. If a transistor using gallium nitride and a light emitting diode can be formed on a large substrate such as an amorphous glass substrate, the manufacturing cost can be reduced. However, as described above, since the gallium nitride layer is formed at a high temperature, it is difficult to directly form a transistor containing gallium nitride on an amorphous glass substrate.
  • one object of an embodiment of the present invention is to provide a semiconductor device using a gallium nitride layer.
  • a semiconductor device comprises an amorphous glass substrate, an oriented metal layer provided on the amorphous glass substrate and having a crystal orientation, and an oriented metal layer provided on the oriented metal layer.
  • a first gallium nitride layer of a first conductivity type formed on the first gallium nitride layer, connected to the first gallium nitride layer, having a higher conductivity than the first gallium nitride layer, and a second conductivity type second gallium nitride layer including a source side second gallium nitride layer and a drain side second gallium nitride layer facing each other; a gate electrode facing the first gallium nitride layer; a gate insulating layer between the gallium nitride layer and the gate electrode, wherein the gate insulating layer is between the source-side second gallium nitride layer and the drain-side second gallium nitride layer in a cross-sectional view. positioned.
  • a semiconductor device includes an amorphous glass substrate, and a first oriented metal layer and a second oriented metal layer provided on the amorphous glass substrate and separated from each other.
  • a textured metal layer having an orientation; a first gallium nitride layer of a first conductivity type provided on the textured metal layer; connected to the first gallium nitride layer on the textured metal layer; a second conductivity type second gallium nitride layer having higher conductivity than the first gallium nitride layer and including a source side second gallium nitride layer and a drain side second gallium nitride layer facing each other; a gate electrode facing the first gallium nitride layer; and a gate insulating layer between the first gallium nitride layer and the gate electrode;
  • the separating portion crosses between the source-side second gallium nitride layer and the drain-side second gallium nitride layer.
  • a semiconductor device comprises an amorphous glass substrate, an oriented metal layer provided on the amorphous glass substrate and having a crystal orientation, and an oriented metal layer provided on the oriented metal layer.
  • a first gallium nitride layer of the first conductivity type provided on the oriented insulating layer ; and a first gallium nitride layer on the oriented insulating layer, connected to the first gallium nitride layer, the first a second conductivity type second gallium nitride layer having higher conductivity than the gallium nitride layer and including a source side second gallium nitride layer and a drain side second gallium nitride layer facing each other;
  • a gate electrode facing the gallium nitride layer, and a gate insulating layer between the first gallium nitride layer and the gate electrode.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a plan view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a schematic diagram showing the configuration of a display device according to an embodiment of the present invention
  • FIG. 1 is a circuit diagram (pixel circuit) of a pixel of a display device according to an embodiment of the present invention
  • FIG. 1 is a cross-sectional view of a pixel of a display device according to an embodiment of the invention
  • the direction from the substrate to the gate electrode is called upward. Conversely, the direction from the gate electrode toward the substrate is called downward.
  • the terms "upper” and “lower” are used, but for example, the substrate and the gate electrode may be arranged in a reversed vertical relationship from that shown in the drawing.
  • the expression, for example, the gate electrode on the substrate merely describes the vertical relationship between the substrate and the gate electrode as described above, and other members are arranged between the substrate and the gate electrode.
  • the term “pixel electrode vertically above the transistor” means a positional relationship in which the transistor and the pixel electrode overlap in a plan view.
  • ⁇ includes A, B or C
  • ⁇ includes any one of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C
  • ⁇ does not exclude the case where ⁇ includes a plurality of combinations of A to C, unless otherwise specified.
  • these expressions do not exclude the case where ⁇ contains other elements.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device 10 includes a substrate 100, an oriented metal layer 110, a first gallium nitride layer 120, a gate electrode 130, a gate insulating layer 140, a second gallium nitride layer 150 (151, 153), and electrodes. 160 (161, 163).
  • the substrate 100 is an amorphous substrate.
  • substrate 100 is an amorphous glass substrate.
  • the substrate 100 may be a resin substrate.
  • a flexible substrate such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluorine resin substrate is used.
  • the oriented metal layer 110 is provided on the substrate 100 .
  • the oriented metal layer 110 has crystal orientation (for example, c-axis orientation).
  • the surface of the oriented metal layer 110 is a plane having 6-fold rotational symmetry.
  • the textured metal layer 110 has (0001) planes in a hexagonal close-packed structure or (111) planes in a face-centered cubic structure. Titanium or aluminum, for example, is used as the textured metal layer 110 . Since the textured metal layer 110 has the above characteristics, when a gallium nitride layer is grown on the textured metal layer 110, a gallium nitride layer having high crystallinity can be obtained. For example, if the textured metal layer 110 is c-axis oriented with respect to the substrate 100 , a c-axis oriented gallium nitride layer is grown on the textured metal layer 110 .
  • the oriented metal layer 110 is formed by sputtering, for example.
  • the film formation method of the oriented metal layer 110 may be another physical vapor deposition method (PVD method).
  • the oriented metal layer 110 may be deposited by a vacuum deposition method or an electron beam deposition method.
  • a base insulating layer may be provided between the substrate 100 and the oriented metal layer 110 .
  • As the base insulating layer a silicon oxide layer, a silicon nitride layer, an aluminum oxide layer, an aluminum nitride layer, or a stack of these is used.
  • a stack of [silicon nitride layer/silicon oxide layer/silicon nitride layer] may be used as the base insulating layer.
  • the first gallium nitride layer 120 is in contact with the textured metal layer 110 from above.
  • the first gallium nitride layer 120 is formed by sputtering, for example. Crystal growth of the first gallium nitride layer 120 is controlled by the textured metal layer 110 . As a result, the first gallium nitride layer 120 has crystallinity (or orientation) that reflects the crystallinity (or orientation) of the textured metal layer 110 . As described above, when the textured metal layer 110 is c-axis oriented, the first gallium nitride layer 120 is c-axis oriented.
  • the first gallium nitride layer 120 is, for example, a p-type gallium nitride layer.
  • a gallium nitride layer doped with magnesium, zinc, cadmium, beryllium, or selenium, for example, is used as the first gallium nitride layer 120 .
  • the gate electrode 130 is provided on the first gallium nitride layer 120 and faces the first gallium nitride layer 120 .
  • a gate insulating layer 140 is provided between the first gallium nitride layer 120 and the gate electrode 130 .
  • the gate insulating layer 140 is in contact with each of the first gallium nitride layer 120 and the gate electrode 130 .
  • a common metal is used as the gate electrode 130 .
  • aluminum, titanium, platinum, nickel, tantalum, and alloys thereof are used in a single layer or multiple layers.
  • a metal oxide, a metal nitride, or an organic material is used as the gate insulating layer 140 .
  • the gate insulating layer 140 a silicon oxide layer, a silicon nitride layer, an aluminum oxide layer, an aluminum nitride layer, a gallium oxide layer, a titanium oxide layer, a titanium nitride layer, or a laminate thereof is used. If the semiconductor device 10 has a structure using a Schottky barrier at the interface between the first gallium nitride layer 120 and the gate electrode 130, the gate insulating layer 140 may be omitted.
  • the second gallium nitride layer 150 is in contact with the first gallium nitride layer 120 from above.
  • the second gallium nitride layer 150 includes a source-side second gallium nitride layer 151 provided on the source side of the semiconductor device 10 and a drain-side second gallium nitride layer 153 provided on the drain side of the semiconductor device 10 .
  • the source-side second gallium nitride layer 151 and the drain-side second gallium nitride layer 153 are separated and face each other, and the gate electrode 130 is provided therebetween.
  • the conductivity of the second gallium nitride layer 150 is higher than the conductivity of the first gallium nitride layer 120 . That is, the electrical resistivity of the second gallium nitride layer 150 is lower than the electrical resistivity of the first gallium nitride layer 120 .
  • the second gallium nitride layer 150 is formed by sputtering in the same manner as the first gallium nitride layer 120 . Crystal growth of the second gallium nitride layer 150 is controlled by the first gallium nitride layer 120 . As a result, the second gallium nitride layer 150 has crystallinity (or orientation) that reflects the crystallinity (or orientation) of the first gallium nitride layer 120 . As described above, when the first gallium nitride layer 120 is c-axis oriented, a c-axis oriented second gallium nitride layer 150 is obtained.
  • the second gallium nitride layer 150 is, for example, an n-type gallium nitride layer.
  • a gallium nitride layer doped with silicon or germanium, for example, is used as the second gallium nitride layer 150 .
  • first gallium nitride layer 120 has p-type conductivity and the second gallium nitride layer 150 has n-type conductivity in this embodiment
  • the present invention is not limited to this configuration.
  • the first gallium nitride layer 120 may have n-type conductivity
  • the second gallium nitride layer 150 may have p-type conductivity.
  • the first gallium nitride layer 120 may have the first conductivity type and the second gallium nitride layer 150 may have the second conductivity type.
  • the second gallium nitride layer 150 is formed by processing the base gallium nitride layer formed on the entire surface.
  • the gate insulating layer 140 and the gate electrode 130 are provided in a region where the base gallium nitride layer is removed by processing the second gallium nitride layer 150 . Therefore, the gate insulating layer 140 and the gate electrode 130 are located between the second gallium nitride layer 150 (in the case of FIG. 1, the second gallium nitride layer 151 on the source side and the second gallium nitride layer 153 on the drain side) facing each other in a cross-sectional view.
  • the distance h1 from the top surface of the substrate 100 to the top surface of the gate insulating layer 140 is smaller than the distance h2 from the top surface of the substrate 100 to the top surface of the second gallium nitride layer 150 in a cross-sectional view.
  • the line segment 159 connecting the top surface 155 of the second gallium nitride layer 151 on the source side and the top surface 157 of the second gallium nitride layer 153 on the drain side in cross section is the gate electrode 130 or the gate insulating layer 140 .
  • the process gas used in the sputtering process remains in these gallium nitride layers.
  • these gallium nitride layers contain argon.
  • the argon can be detected, for example, by analytical methods such as secondary ion mass spectroscopy (SIMS) on these gallium nitride layers.
  • Electrode 160 is in contact with the second gallium nitride layer 150 from above.
  • Electrode 160 includes a source-side electrode 161 provided on the source side of semiconductor device 10 and a drain-side electrode 163 provided on the drain side of semiconductor device 10 .
  • the source-side electrode 161 is connected to the source-side second gallium nitride layer 151 .
  • the drain-side electrode 163 is connected to the drain-side second gallium nitride layer 153 .
  • a common metal is used as the electrode 160 .
  • aluminum, titanium, platinum, nickel, tantalum, and alloys thereof are used in a single layer or multiple layers.
  • a predetermined voltage ON voltage
  • carriers are generated in the first gallium nitride layer 120 near the interface between the first gallium nitride layer 120 and the gate insulating layer 140 (a channel is formed). is done).
  • a potential difference is applied between the source-side second gallium nitride layer 151 and the drain-side second gallium nitride layer 153, whereby the voltage from the source-side second gallium nitride layer 151 to the drain-side second gallium nitride layer 151 passes through the channel.
  • a current flows through the gallium nitride layer 153 .
  • An oriented metal layer 110 is formed on a substrate 100, which is an amorphous glass substrate. As described above, the oriented metal layer 110 is formed by, for example, a sputtering method. A first gallium nitride layer 120 and a second gallium nitride layer 150 are formed on the oriented metal layer 110 . These gallium nitride layers are formed by sputtering, for example. Formation of the oriented metal layer 110, the first gallium nitride layer 120, and the second gallium nitride layer 150 is preferably performed in succession. For example, the formation of these layers may be carried out under vacuum in a sputtering apparatus equipped with multiple chambers for forming each layer.
  • the second gallium nitride layer 150 formed in the region where the gate electrode 130 and the gate insulating layer 140 are to be provided later is removed, exposing the first gallium nitride layer 120 in that region. .
  • a gate insulating layer 140 and a gate electrode 130 are then formed.
  • a gate insulating layer 140 and a gate electrode 130 are formed on each of the first gallium nitride layer 120 and the second gallium nitride layer 150 .
  • the gate insulating layer 140 and the gate electrode 130 are patterned, as shown in FIG.
  • An electrode 160 is then formed over the entire surface and patterned as shown in FIG.
  • the oriented metal layer 110, the first gallium nitride layer 120, and the second gallium nitride layer 150 are continuously formed as described above, the first gallium nitride layer 120 and the second gallium nitride layer 120 having good crystallinity can be formed. A gallium layer 150 can be obtained. As a result, good electrical characteristics of the semiconductor device 10 can be obtained.
  • the manufacturing method in which the electrode 160 is formed after the pattern of the gate insulating layer 140 and the gate electrode 130 is formed above, the manufacturing method is not limited to this.
  • the electrode 160 is formed immediately after forming the second gallium nitride layer 150, and the patterning of the gate insulating layer 140 and the gate electrode 130 is formed after the patterning of the electrode 160 and the patterning of the second gallium nitride layer 150 are performed.
  • a substrate 100 such as an amorphous glass substrate is placed at a position facing the gallium nitride target in the vacuum chamber of the sputtering apparatus.
  • the composition ratio of gallium nitride in the gallium nitride target is preferably 0.7 or more and 2 or less in terms of the ratio of gallium to nitrogen.
  • Nitrogen gas is supplied to the vacuum chamber in addition to the sputtering gas (such as argon or krypton).
  • the composition ratio of gallium nitride in the gallium nitride target is preferably a ratio in which gallium is more than nitrogen.
  • nitrogen may be supplied by a nitrogen radical source.
  • the sputtering power supply can be either a DC power supply, an RF power supply, or a pulsed DC power supply.
  • the substrate 100 may be heated within the vacuum chamber.
  • the substrate 100 may be heated at room temperature or higher and lower than 600° C., preferably 100° C. or higher and 400° C. or lower.
  • heat treatment can be applied to an amorphous glass substrate having low heat resistance.
  • This heating temperature is lower than that of metal organic chemical vapor deposition (MOCVD) or hydride chemical vapor deposition (HVPE).
  • a gallium nitride layer is formed by applying a voltage between the substrate 100 and the gallium nitride target at a predetermined pressure to generate plasma.
  • An aluminum gallium nitride layer can be deposited by using an aluminum gallium nitride target instead of a gallium nitride target.
  • FIGS. 2A and 2B A semiconductor device 10A according to a second embodiment of the present invention will be described with reference to FIGS. 2A and 2B.
  • the semiconductor device 10A is similar to the semiconductor device 10 according to the first embodiment.
  • the description of the configuration similar to that of the semiconductor device 10 of the first embodiment will be omitted, and mainly the differences from the semiconductor device 10 will be described.
  • FIG. 1 when describing a configuration similar to that of the first embodiment, FIG. 1 will be referred to, and the alphabet "A" will be added after the reference numerals shown in FIG.
  • the oriented metal layer 110A includes a first oriented metal layer 111A, a second oriented metal layer 113A, and a third oriented metal layer 115A.
  • the first oriented metal layer 111A, the second oriented metal layer 113A, and the third oriented metal layer 115A are separated from each other by the separating portion 119A.
  • the first gallium nitride layer 120A is embedded in the region where the pattern of the oriented metal layer 110A does not exist in the isolation portion 119A. Even when the ON voltage is supplied to the gate electrode 130A, the first gallium nitride layer 120A in the isolation portion 119A has a higher resistance than the oriented metal layer 110A.
  • the isolation portion 119A extends in the D3 direction that intersects with the direction of current flowing in the semiconductor device 10A.
  • the separating portion 119A crosses the first gallium nitride layer 120A in the direction D3 between the source-side second gallium nitride layer 151A and the drain-side second gallium nitride layer 153A. That is, the separation portion 119A suppresses the current supplied to the source-side second gallium nitride layer 151A from flowing to the drain-side second gallium nitride layer 153A via the oriented metal layer 110A.
  • the first textured metal layer 111A overlaps the source-side second gallium nitride layer 151A.
  • the second orientation metal layer 113A overlaps the drain-side second gallium nitride layer 153A.
  • the third orientation metal layer 115A is the first gallium nitride layer 120A in the region between the source-side second gallium nitride layer 151A and the drain-side second gallium nitride layer 153A. overlaps with More specifically, in plan view, a region (channel region 129A) where the first gallium nitride layer 120A and the gate electrode 130A overlap is provided inside the third textured metal layer 115A.
  • the present embodiment is not limited to this configuration.
  • An insulator such as a metal oxide may be embedded in the isolation portion 119A to insulate the first, second, and third oriented metal layers 111A, 113A, and 115A from each other.
  • the oriented metal layer 110A in the region corresponding to the separation portion 119A may be oxidized to increase resistance or insulate.
  • the second gallium nitride layer 150A is formed so as to be embedded in the first gallium nitride layer 120A, and the upper surface 121A of the first gallium nitride layer 120A and the upper surfaces 155A and 157A of the second gallium nitride layer 150A are Although a configuration in which the positions are substantially the same in the D2 direction is illustrated, the configuration is not limited to this configuration.
  • the second gallium nitride layer 150 may be provided on the first gallium nitride layer 120 .
  • the oriented metal layer 110A is provided under the first gallium nitride layer 120A, the first gallium nitride layer 120A having good crystallinity can be obtained.
  • the textured metal layer 110A has a higher conductivity than the first gallium nitride layer 120A, leakage occurs from the source-side second gallium nitride layer 151A to the drain-side second gallium nitride layer 153A through the textured metal layer 110A. Current may flow. Even in such a case, at least the first oriented metal layer 111A and the second oriented metal layer 113A are separated by the separation portion 119A, so that the leakage current can be suppressed.
  • the first textured metal layer 111A and the source-side second gallium nitride layer 151A overlap in plan view, it is possible to obtain the source-side second gallium nitride layer 151A having good crystallinity. can.
  • the second orientation metal layer 113A and the drain-side second gallium nitride layer 153A overlap in plan view, the drain-side second gallium nitride layer 153A having good crystallinity can be obtained.
  • the third oriented metal layer 115A and the first gallium nitride layer 120A corresponding to the channel region 129A overlap each other, so that the first gallium nitride layer 120A having good crystallinity in the channel region 129A. can be obtained.
  • FIG. 3 and 4 show modifications of the semiconductor device 10A according to the second embodiment.
  • only one separating portion 119A is provided between the first oriented metal layer 111A and the second oriented metal layer 113A.
  • the separation portion 119A is provided between the gate electrode 130A and the drain-side second gallium nitride layer 153A in plan view, and the first orientation metal layer 111A overlaps the source-side second gallium nitride layer 151A and the gate electrode 130A. ing.
  • the first gallium nitride layer 120A having good crystallinity can be obtained in the channel region 129A. As a result, it is possible to obtain good electrical characteristics of the semiconductor device 10A.
  • the position of the separating portion 119A is not limited to the above configuration. As described above, if the leakage current flowing from the source-side second gallium nitride layer 151A to the drain-side second gallium nitride layer 153A can be suppressed, the separation portion 119A can be provided at any position.
  • the number of separation units 119A is greater than the number of separation units 119 shown in FIG.
  • the isolation portion 119A may be provided in a region overlapping with the channel region 129A, the source-side second gallium nitride layer 151A, and the drain-side second gallium nitride layer 153A.
  • separation parts may isolate
  • the size, shape, and number of the isolation portions 119A can be changed as appropriate in the channel region 129A, directly under the electrode 160A, and in the region between the channel region 129A and the electrode 160A.
  • the positions at which the plurality of separating portions 119A are provided may be evenly spaced, or may be irregularly spaced.
  • the crystallinity required for the first gallium nitride layer 120A and the distance between the separation portions 119A may differ according to the electrical specifications required for the semiconductor device 10A.
  • a semiconductor device 10B according to a third embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10B is similar to the semiconductor device 10A according to the second embodiment.
  • the points that are different from the semiconductor device 10A will be described.
  • FIG. 1 when describing a configuration similar to that of the above embodiment, FIG. 1 will be referred to, and the alphabet "B" will be added after the reference numerals shown in FIG.
  • FIG. 5 An oriented metal layer 110B and a gate electrode 130B are provided on a substrate 100B. Oriented metal layer 110B and gate electrode 130B are separated by separation portion 119B.
  • a second gallium nitride layer 150B is provided over the textured metal layer 110B.
  • a gate insulating layer 140B is provided on the gate electrode 130B. The gate insulating layer 140B is provided so as to fill the separation portion 119B.
  • a first gallium nitride layer 120B is provided on the gate insulating layer 140B and the second gallium nitride layer 150B. The second gallium nitride layer 150B is in contact with the textured metal layer 110B.
  • the gate insulating layer 140B is in contact with the gate electrode 130B.
  • the first gallium nitride layer 120B contacts the second gallium nitride layer 150B and the gate insulating layer 140B.
  • the gate electrode 130B and the gate insulating layer 140B are provided between the first gallium nitride layer 120B and the substrate 100B.
  • the second gallium nitride layer 150B is provided between the textured metal layer 110B and the first gallium nitride layer 120B.
  • the gate electrode 130B and the gate insulating layer 140B have the same crystal orientation as the oriented metal layer 110B.
  • the gate electrode 130B may be the same layer as the oriented metal layer 110B. That is, the gate electrode 130B and the oriented metal layer 110B may have the same material and film thickness.
  • the semiconductor device 10B of the present embodiment by providing the separating portion 119B between the oriented metal layer 110B and the source-side second gallium nitride layer 151B, similar to the semiconductor device 10A of the second embodiment, Leakage current can be suppressed. If the gate electrode 130B is formed of the same layer as the orientation metal layer 110B, a process for forming the gate electrode can be omitted.
  • a semiconductor device 10C according to the fourth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10C is similar to the semiconductor device 10B according to the third embodiment.
  • the points that are different from the semiconductor device 10B will be described.
  • FIG. 1 when describing a configuration similar to that of the above embodiment, FIG. 1 will be referred to, and the alphabet "C" will be added after the reference numerals shown in FIG.
  • a third gallium nitride layer 170C is provided between the gate electrode 130C and the gate insulating layer 140C.
  • the conductivity of the third gallium nitride layer 170C is higher than the conductivity of the first gallium nitride layer 120C. That is, the third gallium nitride layer 170C has a lower resistance than the first gallium nitride layer 120C.
  • the conductivity of the third gallium nitride layer 170C is higher than the conductivity of the second gallium nitride layer 150C. That is, the third gallium nitride layer 170C has a lower resistance than the second gallium nitride layer 150C.
  • the film thickness may be limited.
  • an upper limit may be set for the film thickness of the oriented metal layer 110C.
  • the electric resistance of the gate electrode 130C is also restricted. Therefore, it may not be possible to obtain the characteristics required for circuit operation.
  • the third gallium nitride layer 170C is provided on the gate electrode 130C, the laminated structure of the gate electrode 130C and the third gallium nitride layer 170C can be used as the gate electrode. Therefore, the electric resistance of the gate electrode having the stacked structure can be reduced.
  • a semiconductor device 10D according to the fifth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10D is similar to the semiconductor device 10A according to the second embodiment.
  • the points that are different from the semiconductor device 10A will be described.
  • FIG. 1 when describing a configuration similar to that of the above-described embodiment, FIG. 1 will be referred to, and the alphabet "D" will be added after the reference numerals shown in FIG.
  • the first gallium nitride layer 120D provided on the third orientation metal layer 115D is patterned.
  • a first textured metal layer 111D and a second textured metal layer 113D are provided in the region where the first gallium nitride layer 120D is removed.
  • a second gallium nitride layer 150D is provided on the first textured metal layer 111D and the second textured metal layer 113D.
  • the first gallium nitride layer 120D is in contact with the third textured metal layer 115D.
  • the source-side second gallium nitride layer 151D is in contact with the first orientation metal layer 111D.
  • the drain-side second gallium nitride layer 153D is in contact with the second orientation metal layer 113D.
  • both the first gallium nitride layer 120D and the second gallium nitride layer 150D are in contact with the textured metal layer 110D, a gallium nitride layer with good crystallinity can be obtained.
  • the first gallium nitride layer 120D runs over the second gallium nitride layer 150D. That is, the first gallium nitride layer 120D is formed on part of the upper surface of the second gallium nitride layer 150D.
  • the structure shown in FIG. 8 can be obtained by first forming the second gallium nitride layer 150D after forming the oriented metal layer 110D and then forming the first gallium nitride layer 120D.
  • the first gallium nitride layer 120D is formed on part of the upper surface of the second gallium nitride layer 150D as in FIG.
  • a recess is formed in the upper surface of the first gallium nitride layer 120D in a region corresponding to the third orientation metal layer 115D.
  • a gate insulating layer 140D and a gate electrode 130D are provided in the recess.
  • the second gallium nitride layer 150D runs over the first gallium nitride layer 120D. That is, the second gallium nitride layer 150D is formed on part of the upper surface of the first gallium nitride layer 120D.
  • the structure shown in FIG. 10 can be obtained by first forming the first gallium nitride layer 120D after forming the oriented metal layer 110D and then forming the second gallium nitride layer 150D.
  • FIG. 1 A semiconductor device 10E according to the sixth embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 10E is similar to the semiconductor device 10A according to the second embodiment.
  • FIG. 1 the configuration of the semiconductor device 10E, mainly the points that are different from the semiconductor device 10A will be described.
  • FIG. 1 when describing a configuration similar to that of the above-described embodiment, FIG. 1 will be referred to, and the alphabet "E" will be added after the reference numerals shown in FIG.
  • an oriented insulating layer 180E is provided between the oriented metal layer 110E and the first gallium nitride layer 120E.
  • the oriented insulating layer 180E is in contact with the oriented metal layer 110E and the first gallium nitride layer 120E.
  • the oriented insulating layer 180E has crystal orientation (for example, c-axis orientation).
  • the surface of the oriented insulating layer 180E is a plane having 6-fold rotational symmetry.
  • the oriented insulating layer 180E has (0001) planes in a hexagonal close-packed structure or (111) planes in a face-centered cubic structure.
  • orientation insulating layer 180E Aluminum nitride, gallium oxide, titanium nitride, or titanium oxide, for example, is used for the orientation insulating layer 180E.
  • the oriented insulating layer 180E is formed by sputtering in the same manner as the oriented metal layer 110E. However, the orientation insulating layer 180E may be deposited by other PVD or CVD methods.
  • the oriented insulating layer 180E Since the oriented insulating layer 180E is in contact with the oriented metal layer 110E, the oriented insulating layer 180E having better orientation than the oriented insulating layer 180E formed on the layer having no orientation can be obtained. Furthermore, since the first gallium nitride layer 120E is in contact with the orientation insulating layer 180E, the first gallium nitride layer 120E having good crystallinity can be obtained. Furthermore, since the oriented metal layer 110E and the first gallium nitride layer 120E are electrically insulated by the oriented insulating layer 180E, the second gallium nitride layer 151E on the source side and the second gallium nitride layer 151E on the drain side through the oriented metal layer 110E. Leakage current flowing through the gallium nitride layer 153E can be suppressed. If the oriented insulating layer 180E is provided, the oriented metal layer 110E may be omitted.
  • FIG. 12 is a schematic diagram showing the configuration of a display device according to an embodiment of the invention.
  • FIG. 13 is a circuit diagram (pixel circuit) of a pixel of a display device according to an embodiment of the invention.
  • FIG. 14 is a cross-sectional view of a pixel of a display device according to an embodiment of the invention.
  • FIG. 12 is a schematic diagram showing the configuration of a display device 20J according to one embodiment of the invention.
  • the display device 20J has a display section 1020J, a drive circuit section 1030J, and a terminal section 1040J on a substrate 100J.
  • the drive circuit section 1030J is provided around the display section 1020J and controls the display section 1020J.
  • the drive circuit section 1030J includes, for example, a scan drive circuit.
  • the terminal section 1040J is provided at the end of the substrate 100J and supplies signals and power from the outside to the display device 20J.
  • the terminal portion 1040J includes, for example, a terminal 1041J. Terminal 1041J is connected to flexible printed circuit board 1050J.
  • a driver IC 1060J is provided on the flexible printed circuit board 1050J.
  • the display unit 1020J can display an image or video, and includes a plurality of pixels 1021J arranged in a matrix.
  • the arrangement of the plurality of pixels 1021J is not limited to matrix.
  • the plurality of pixels 1021J may be arranged in a zigzag pattern, for example.
  • FIG. 13 is a circuit diagram (pixel circuit) of a pixel 1021J of the display device 20J according to one embodiment of the invention.
  • Pixel 1021J includes a first transistor 200J-1, a second transistor 200J-2, a light emitting diode 300J, and a capacitive element 400J.
  • the first transistor 200J-1 functions as a selection transistor. That is, the conductive state of the first transistor 200J-1 is controlled by the scanning line 1110J.
  • the gate, source, and drain of the first transistor 200J-1 are electrically connected to the scan line 1110J, the signal line 1120J, and the gate of the second transistor 200J-2, respectively.
  • the second transistor 200J-2 functions as a driving transistor. That is, the second transistor 200J-2 controls the light emission brightness of the light emitting diode 300J.
  • the gate, source, and drain of the second transistor 200J-2 are electrically connected to the drain of the first transistor 200J-1, the drive power line 1140J, and the anode (p-type electrode) of the light emitting diode 300J, respectively. It is
  • One of the capacitive electrodes of the capacitive element 400J is electrically connected to the gate of the second transistor 200J-2 and the drain of the first transistor 200J-1.
  • the other capacitive electrode of the capacitive element 400J is electrically connected to the driving power supply line 1140J.
  • the anode of the light emitting diode 300J is connected to the drain of the second transistor 200J-2.
  • a cathode (n-type electrode) of the light emitting diode 300J is connected to the reference power supply line 1160J.
  • FIG. 14 is a cross-sectional view of the pixel 1021J cut along line A1-A2 shown in FIG.
  • the display device 20J includes a substrate 100J, a base layer 105J, an oriented metal layer 110J, a transistor 200J, a light emitting diode 300J, a light shielding wall 500J, a light shielding layer 600J, an interlayer film 270J, a conductive layer 280J, and a transparent conductive layer. Includes layer 290J.
  • the base layer 105J, the oriented metal layer 110J, the transistor 200J, the light emitting diode 300J, the light blocking wall 500J, the interlayer film 270J, the conductive layer 280J, and the transparent conductive layer 290J are provided on the first surface 101J side of the substrate 100J.
  • the light shielding layer 600J is provided on the side of the second surface 102J opposite to the first surface 101J of the substrate 100J.
  • the substrate 100J is a support substrate for the transistor 200J and the light emitting diode 300J.
  • As the substrate 100J an amorphous glass substrate or the like can be used as described above.
  • the underlying layer 105J is provided on the substrate 100J.
  • the underlayer 105J can prevent diffusion of impurities from the substrate 100J or impurities from the outside (for example, moisture or sodium).
  • a silicon nitride layer or a stack of a silicon oxide layer and a silicon nitride layer may be used.
  • the oriented metal layer 110J is provided on the base layer 105J.
  • the crystallinity of the first gallium nitride layer 120J of the transistor 200J formed on the oriented metal layer 110J can be improved.
  • the crystallinity of the gallium nitride layer 310J of the light emitting diode 300J can be improved.
  • the first gallium nitride layer 120J and the gallium nitride layer 310J are formed in the same layer and have similar film thickness and physical properties.
  • the underlying layer 105J may not be provided. Since nitrogen contained in the nitrogen compound has a high electronegativity, impurities contained in the substrate 100J can be trapped.
  • a nitrogen compound eg, titanium nitride
  • the transistor 200J includes a first gallium nitride layer 120J, a gate electrode 130J, a gate insulating layer 140J, a source electrode 250J, and a drain electrode 260J.
  • the source electrode 250J corresponds to, for example, the source-side second gallium nitride layer 151 and the source-side electrode 161 in FIG.
  • the drain electrode 260J corresponds to, for example, the drain-side second gallium nitride layer 153 and the drain-side electrode 163 in FIG.
  • the first gallium nitride layer 120J is provided on the textured metal layer 110J. As described above, since the first gallium nitride layer 120J is in contact with the textured metal layer 110J, the crystal growth of the first gallium nitride layer 120J is controlled by the textured metal layer 110J. As a result, the first gallium nitride layer 120J is c-axis oriented with respect to the substrate 100J.
  • the transistor 200J is a so-called MOS transistor, but may be a HEMT (High Electron Mobility Transistor).
  • the light-emitting diode 300J is provided on the oriented metal layer 110J.
  • the light emitting diode 300J includes a gallium nitride layer 310J, an n-type semiconductor layer 320J, a light emitting layer 330J, a p-type semiconductor layer 340J, an n-type electrode 350J, and a p-type electrode 360J.
  • the gallium nitride layer 310J is provided on the textured metal layer 110J.
  • a gallium nitride layer for example, is used as the gallium nitride layer 310J. Since the gallium nitride layer 310J is in contact with the textured metal layer 110J, the crystal growth of the gallium nitride layer 310J is controlled by the textured metal layer 110J. As a result, the gallium nitride layer 310J is c-axis oriented with respect to the substrate 100J.
  • the n-type semiconductor layer 320J is provided on the gallium nitride layer 310J.
  • a silicon-doped gallium nitride layer, for example, is used as the n-type semiconductor layer 320J.
  • the light emitting layer 330J is provided on the n-type semiconductor layer 320J.
  • As the light emitting layer 330J for example, a layer in which an indium gallium nitride layer and a gallium nitride layer are alternately laminated is used.
  • the p-type semiconductor layer 340J is provided on the light emitting layer 330J.
  • a magnesium-doped gallium nitride layer for example, is used as the p-type semiconductor layer 340J.
  • the n-type electrode 350J and the p-type electrode 360J are provided on the n-type semiconductor layer 320J and the p-type semiconductor layer 340J, respectively.
  • a metal such as indium is used as the n-type electrode 350J, for example.
  • a metal such as palladium or gold is used as the p-type electrode 360J, for example.
  • the light-emitting diode 300J is a so-called micro-LED or mini-LED formed by sputtering on the substrate 100J, which is an amorphous substrate, but is not limited to these.
  • Micro LEDs are LEDs with a side size of 100 ⁇ m or less.
  • Mini-LEDs are LEDs with dimensions greater than 100 ⁇ m on a side.
  • a protective layer may be provided to cover the transistor 200J or the light emitting diode 300J, if necessary. Silicon nitride or a stack of silicon oxide and silicon nitride layers may be used as the protective layer.
  • the light shielding wall 500J is provided between the transistor 200J and the light emitting diode 300J.
  • the light shielding wall 500J can block the light emitted from the light emitting diode 300J and prevent the transistor 200J from being irradiated with the light.
  • carbon-added acrylic resin resin black
  • resin black carbon-added acrylic resin
  • the light shielding layer 600J is provided on the second surface 102J of the substrate 100J.
  • the light shielding layer 600J can block external light and prevent the transistor 200J from being irradiated with light.
  • an acrylic resin (resin black) to which carbon is added may be used.
  • the interlayer film 270J is provided so as to cover the transistor 200J, the light emitting diode 300J, and the light shielding wall 500J.
  • the interlayer film 270J can smooth unevenness formed by the transistor 200J, the light emitting diode 300J, and the light shielding wall 500J.
  • an organic insulating film such as an acrylic resin film or a polyimide resin film is used.
  • the interlayer film 270J may be a single layer or a laminate.
  • the interlayer film 270J may include not only an organic insulating layer but also an inorganic insulating layer such as a silicon oxide layer or a silicon nitride layer.
  • the conductive layer 280J and the transparent conductive layer 290J are provided on the interlayer film 270J.
  • Conductive layer 280J is electrically connected to gate electrode 130J through an opening provided in interlayer film 270J.
  • the transparent conductive layer 290J electrically connects the drain electrode 260J and the p-type electrode 360J through an opening provided in the interlayer film 270J.
  • Light emitted from the light emitting layer 330J of the light emitting diode 300J is transmitted through the transparent conductive layer 290J and emitted to the outside.
  • a laminate of aluminum and titanium eg, Ti/Al/Ti
  • the transparent conductive layer 290J for example, a transparent conductive layer such as an indium tin oxide (ITO) film or an indium zinc oxide (IZO) film can be used.

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Abstract

窒化ガリウム層を用いた半導体装置を提供することができる半導体装置は、非晶質ガラス基板と、前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向金属層と、前記配向金属層の上に設けられた第１の導電型の第１窒化ガリウム層と、前記第１窒化ガリウム層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む第２の導電型の第２窒化ガリウム層と、前記第１窒化ガリウム層と対向するゲート電極と、前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有し、前記ゲート絶縁層は、断面視で前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間に位置している。

Description

半導体装置
　本発明の一実施形態は、窒化ガリウムが用いられた半導体装置に関する。
　窒化ガリウム（ＧａＮ）は、バンドギャップの大きい直接遷移半導体である。この窒化ガリウムの特徴を利用し、窒化ガリウムを用いた発光ダイオード（ＬＥＤ）が既に実用化されている。窒化ガリウムは、電子飽和移動度及び耐圧が高いという特徴を有する。近年では、この窒化ガリウムの特徴を利用し、高周波パワーデバイス等の用途でトランジスタ（半導体装置）の開発が進められている。一般的に、発光ダイオード又はトランジスタに用いられる窒化ガリウム層は、サファイア基板上に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）又はＨＶＰＥ（Ｈｙｄｒｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）を用いて８００℃～１０００℃という高温で成膜される。
　さらに、近年、次世代表示装置として、回路基板の画素内に微小な発光ダイオードチップを実装した、いわゆるマイクロＬＥＤ表示装置又はミニＬＥＤ表示装置の開発が進められている。マイクロＬＥＤ表示装置又はミニＬＥＤ表示装置は、高効率、高輝度、及び高信頼性を有する。このようなマイクロＬＥＤ表示装置又はミニＬＥＤ表示装置は、酸化物半導体又は低温ポリシリコンなどが用いられたトランジスタが形成されたバックプレーンに対して、ＬＥＤチップが転写されることによって製造される（例えば、特許文献１参照）。他方、同一基板上に窒化ガリウムを含むトランジスタと発光ダイオードとを形成する方法も検討されている（例えば、特許文献２参照）。
米国特許第８７９１４７４号明細書 米国特許出願公開第２０２０／００７５６６４号明細書
　ＬＥＤチップの転写によるマイクロＬＥＤ表示装置の製造方法は、製造コストが高く、安価にマイクロＬＥＤ表示装置を製造することが難しい。非晶質ガラス基板のような大面積基板上に、窒化ガリウムが用いられたトランジスタを発光ダイオードと一緒に形成することができれば、製造コストを下げることができる。しかしながら、上述のように、窒化ガリウム層は高温で成膜されるため、非晶質ガラス基板上に窒化ガリウムを含むトランジスタを直接形成することは難しい。
　本発明の一実施形態は、上記問題に鑑み、窒化ガリウム層が用いられた半導体装置を提供することを目的の一つとする。
　本発明の一実施形態に係る半導体装置は、非晶質ガラス基板と、前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向金属層と、前記配向金属層の上に設けられた第１の導電型の第１窒化ガリウム層と、前記第１窒化ガリウム層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む、第２の導電型の第２窒化ガリウム層と、前記第１窒化ガリウム層と対向するゲート電極と、前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有し、前記ゲート絶縁層は、断面視で前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間に位置している。
　本発明の一実施形態に係る半導体装置は、非晶質ガラス基板と、前記非晶質ガラス基板の上に設けられ、分離された第１配向金属層及び第２配向金属層を含み、結晶の配向性を有する配向金属層と、前記配向金属層の上に設けられた第１の導電型の第１窒化ガリウム層と、前記配向金属層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む、第２の導電型の第２窒化ガリウム層と、前記第１窒化ガリウム層と対向するゲート電極と、前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有し、前記第１配向金属層と前記第２配向金属層とを分離する部分は、前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間を横切る。
　本発明の一実施形態に係る半導体装置は、非晶質ガラス基板と、前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向金属層と、前記配向金属層の上に設けられた配向絶縁層と、前記配向絶縁層の上に設けられた第１の導電型の第１窒化ガリウム層と、前記配向絶縁層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む、第２の導電型の第２窒化ガリウム層と、前記第１窒化ガリウム層と対向するゲート電極と、前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有する。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す平面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る表示装置の構成を示す概略図である。 本発明の一実施形態に係る表示装置の画素の回路図（画素回路）である。 本発明の一実施形態に係る表示装置の画素の断面図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
　本発明の各実施の形態において、基板からゲート電極に向かう方向を上又は上方という。逆に、ゲート電極から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板とゲート電極との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上のゲート電極という表現は、上記のように基板とゲート電極との上下関係を説明しているに過ぎず、基板とゲート電極との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
［１．第１実施形態］
［１－１．半導体装置１０の構成］
　図１を参照して、本発明の第１実施形態に係る半導体装置１０について説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。図１に示すように、半導体装置１０は、基板１００、配向金属層１１０、第１窒化ガリウム層１２０、ゲート電極１３０、ゲート絶縁層１４０、第２窒化ガリウム層１５０（１５１、１５３）、及び電極１６０（１６１、１６３）を有する。
　基板１００は、非晶質基板である。例えば、基板１００は、非晶質ガラス基板である。ただし、基板１００は、樹脂基板であってもよい。樹脂基板として、ポリイミド基板、アクリル基板、シロキサン基板、又はフッ素樹脂基板などの可撓性を有する基板が用いられる。
　配向金属層１１０は、基板１００の上に設けられている。配向金属層１１０は、結晶の配向性（例えば、ｃ軸配向性）を有する。具体的には、配向金属層１１０の表面が６回回転対称を持つ面である。例えば、配向金属層１１０は、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する。配向金属層１１０として、例えば、チタン又はアルミニウムが用いられる。配向金属層１１０が上記のような特徴を有していることで、配向金属層１１０の上に窒化ガリウム層を成長させた場合に、高い結晶性を有する窒化ガリウム層が得られる。例えば、配向金属層１１０が基板１００に対してｃ軸配向している場合、配向金属層１１０の上にｃ軸配向した窒化ガリウム層が成長する。
　配向金属層１１０は、例えば、スパッタリング方によって成膜される。配向金属層１１０の成膜方法は、その他の物理蒸着法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）であってもよい。例えば、配向金属層１１０は、真空蒸着法、又は電子ビーム蒸着法によって成膜されてもよい。基板１００と配向金属層１１０との間に下地絶縁層が設けられてもよい。下地絶縁層として、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、窒化アルミニウム層、及びこれらを積層したものが用いられる。例えば、下地絶縁層として、［窒化シリコン層／酸化シリコン層／窒化シリコン層］の積層が用いられてもよい。
　第１窒化ガリウム層１２０は、配向金属層１１０の上方から配向金属層１１０と接している。第１窒化ガリウム層１２０は、例えば、スパッタリング法によって形成される。第１窒化ガリウム層１２０の結晶成長は、配向金属層１１０によって制御される。その結果、第１窒化ガリウム層１２０は、配向金属層１１０の結晶性（又は配向）を反映した結晶性（又は配向）を有する。上記のように、配向金属層１１０がｃ軸配向している場合、ｃ軸配向した第１窒化ガリウム層１２０が得られる。
　第１窒化ガリウム層１２０は、例えばｐ型の窒化ガリウム層である。この場合、第１窒化ガリウム層１２０として、例えば、マグネシウム、亜鉛、カドミウム、ベリリウム、又はセレンがドーピングされた窒化ガリウム層が用いられる。
　ゲート電極１３０は、第１窒化ガリウム層１２０の上に設けられており、第１窒化ガリウム層１２０と対向する。第１窒化ガリウム層１２０とゲート電極１３０との間にゲート絶縁層１４０が設けられている。ゲート絶縁層１４０は第１窒化ガリウム層１２０及びゲート電極１３０のそれぞれと接している。ゲート電極１３０として、一般的な金属が用いられる。例えば、ゲート電極１３０として、アルミニウム、チタン、プラチナ、ニッケル、タンタル、及びこれらの合金が単層又は積層で用いられる。ゲート絶縁層１４０として、金属酸化物、金属窒化物、又は有機材料が用いられる。例えば、ゲート絶縁層１４０として、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化ガリウム、酸化チタン、窒化チタン及びこれらを積層したものが用いられる。半導体装置１０が第１窒化ガリウム層１２０とゲート電極１３０との界面におけるショットキー障壁を用いる構成である場合、ゲート絶縁層１４０が省略されてもよい。
　第２窒化ガリウム層１５０は、第１窒化ガリウム層１２０の上方から第１窒化ガリウム層１２０と接している。第２窒化ガリウム層１５０は、半導体装置１０のソース側に設けられたソース側第２窒化ガリウム層１５１と、半導体装置１０のドレイン側に設けられたドレイン側第２窒化ガリウム層１５３とを含む。ソース側第２窒化ガリウム層１５１とドレイン側第２窒化ガリウム層１５３とは分離されて対向しており、これらの間にゲート電極１３０が設けられている。第２窒化ガリウム層１５０の導電性は第１窒化ガリウム層１２０の導電性より高い。つまり、第２窒化ガリウム層１５０の電気抵抗率は第１窒化ガリウム層１２０の電気抵抗率より低い。
　第２窒化ガリウム層１５０は、第１窒化ガリウム層１２０と同様にスパッタリング法によって形成される。第２窒化ガリウム層１５０の結晶成長は、第１窒化ガリウム層１２０によって制御される。その結果、第２窒化ガリウム層１５０は、第１窒化ガリウム層１２０の結晶性（又は配向）を反映した結晶性（又は配向）を有する。上記のように、第１窒化ガリウム層１２０がｃ軸配向している場合、ｃ軸配向した第２窒化ガリウム層１５０が得られる。
　第２窒化ガリウム層１５０は、例えばｎ型の窒化ガリウム層である。この場合、第２窒化ガリウム層１５０として、例えば、シリコン又はゲルマニウムがドーピングされた窒化ガリウム層が用いられる。
　本実施形態では、第１窒化ガリウム層１２０がｐ型の導電型を有し、第２窒化ガリウム層１５０がｎ型の導電型を有する構成を例示したが、この構成に限定されない。第１窒化ガリウム層１２０がｎ型の導電型を有し、第２窒化ガリウム層１５０がｐ型の導電型を有していてもよい。上記の２つの構成を含む表現として、第１窒化ガリウム層１２０が第１の導電型を有し、第２窒化ガリウム層１５０が第２の導電型を有する、という場合がある。
　詳細は後述するが、第２窒化ガリウム層１５０は、全面に形成された母体窒化ガリウム層が加工されることで形成される。ゲート絶縁層１４０及びゲート電極１３０は、当該母体窒化ガリウム層が第２窒化ガリウム層１５０の加工によって除去された領域に設けられている。したがって、ゲート絶縁層１４０及びゲート電極１３０は、断面視で対向する第２窒化ガリウム層１５０（図１の場合は、ソース側第２窒化ガリウム層１５１とドレイン側第２窒化ガリウム層１５３）の間に位置している。この構成を換言すると、断面視で、基板１００の上面からゲート絶縁層１４０の上面までの距離ｈ１は、基板１００の上面から第２窒化ガリウム層１５０の上面までの距離ｈ２より小さい。上記の構成を換言すると、断面視で、ソース側第２窒化ガリウム層１５１の上面１５５とドレイン側第２窒化ガリウム層１５３の上面１５７とを結ぶ線分１５９は、ゲート電極１３０又はゲート絶縁層１４０を横切る。図１では、線分１５９はゲート絶縁層１４０を横切っている。
　第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０はスパッタリング法によって形成されるため、これらの窒化ガリウム層の中にはスパッタリング工程に用いられたプロセスガスが残存する。例えば、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０を成膜するスパッタリング工程でアルゴンガスが用いられた場合、これらの窒化ガリウム層にはアルゴンが含まれる。当該アルゴンは、例えば、これらの窒化ガリウム層に対する二次イオン質量分析法（ＳＩＭＳ）などの分析方法によって検出することができる。
　電極１６０は、第２窒化ガリウム層１５０の上方から第２窒化ガリウム層１５０と接している。電極１６０は、半導体装置１０のソース側に設けられたソース側電極１６１と、半導体装置１０のドレイン側に設けられたドレイン側電極１６３とを含む。ソース側電極１６１はソース側第２窒化ガリウム層１５１に接続されている。ドレイン側電極１６３はドレイン側第２窒化ガリウム層１５３に接続されている。電極１６０として、一般的な金属が用いられる。例えば、電極１６０として、アルミニウム、チタン、プラチナ、ニッケル、タンタル、及びこれらの合金が単層又は積層で用いられる。
　ゲート電極１３０に所定の電圧（ＯＮ電圧）が供給されると、第１窒化ガリウム層１２０とゲート絶縁層１４０との界面付近において、第１窒化ガリウム層１２０にキャリアが生成される（チャネルが形成される）。この状態で、ソース側第２窒化ガリウム層１５１とドレイン側第２窒化ガリウム層１５３との間に電位差が与えられることで、当該チャネルを介してソース側第２窒化ガリウム層１５１からドレイン側第２窒化ガリウム層１５３に電流が流れる。
［１－２．半導体装置１０の製造方法］
　非晶質ガラス基板である基板１００の上に配向金属層１１０が形成される。上記のように、配向金属層１１０は、例えばスパッタリング法によって形成される。配向金属層１１０の上に第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０が形成される。これらの窒化ガリウム層は、例えばスパッタリング法によって形成される。配向金属層１１０、第１窒化ガリウム層１２０、及び第２窒化ガリウム層１５０の形成は、連続して行われることが好ましい。例えば、これらの層の形成は、それぞれの層を形成するための複数のチャンバが備えられたスパッタリング装置において、真空保持されたまま行われてもよい。このように上記の層を形成することで、配向金属層１１０と第１窒化ガリウム層１２０との間の界面、及び第１窒化ガリウム層１２０と第２窒化ガリウム層１５０との間の界面におけるコンタミネーションを低減することができ、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の欠陥を低減することができる。その結果、良好な結晶性を有する第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０を得ることができる。
　続いて、図１に示すように、後にゲート電極１３０及びゲート絶縁層１４０が設けられる領域に形成された第２窒化ガリウム層１５０が除去され、当該領域の第１窒化ガリウム層１２０が露出される。
　続いて、ゲート絶縁層１４０及びゲート電極１３０が形成される。ゲート絶縁層１４０及びゲート電極１３０は、第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の各々の上に形成される。その後、図１に示すように、ゲート絶縁層１４０及びゲート電極１３０がパターニングされる。続いて、電極１６０が全面に形成され、図１に示すようにパターニングされる。
　上記のように、配向金属層１１０、第１窒化ガリウム層１２０、及び第２窒化ガリウム層１５０の形成が連続して行われるため、良好な結晶性を有する第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０を得ることができる。その結果、半導体装置１０の良好な電気特定を得ることができる。
　上記では、ゲート絶縁層１４０及びゲート電極１３０のパターンが形成された後に電極１６０が形成される製造方法が例示されたが、この製造方法に限定されない。例えば、第２窒化ガリウム層１５０を形成した直後に電極１６０が形成され、電極１６０のパターニング及び第２窒化ガリウム層１５０のパターニングが行われた後にゲート絶縁層１４０及びゲート電極１３０のパターンが形成されてもよい。
［１－３．第１窒化ガリウム層１２０及び第２窒化ガリウム層１５０の成膜方法］
　スパッタリングを用いた窒化ガリウム層の成膜について説明する。
　スパッタリング装置の真空チャンバ内において、窒化ガリウムターゲットと対向する位置に、非晶質ガラス基板などの基板１００が配置される。窒化ガリウムターゲットにおける窒化ガリウムの組成比は、窒素に対するガリウムの比で０．７以上２以下であることが好ましい。真空チャンバには、スパッタリングガス（アルゴン又はクリプトンなど）に加えて窒素ガスが供給される。その場合、窒化ガリウムターゲットの窒化ガリウムの組成比は、窒素よりもガリウムが多い比であることが好ましい。例えば、窒素は窒素ラジカル供給源によって供給されてもよい。スパッタリング電源は、ＤＣ電源、ＲＦ電源、又はパルスＤＣ電源のいずれであってもよい。
　真空チャンバ内において、基板１００が加熱されてもよい。例えば、基板１００は、室温以上６００℃未満、好ましくは１００℃以上４００℃以下で加熱されてもよい。この加熱温度であれば、耐熱性の低い非晶質ガラス基板に対して加熱処理を適用することができる。この加熱温度は、有機金属気相成長法（ＭＯＣＶＤ）又はハイドライド気相成長法（ＨＶＰＥ）の加熱温度よりも低い。
　基板１００が配置された真空チャンバ内が十分に排気された後、スパッタリングガスが供給される。所定の圧力で基板１００と窒化ガリウムターゲットとの間に電圧を印加してプラズマを生成することで、窒化ガリウム層が成膜される。
　スパッタリング装置の構成又はスパッタリングの条件は適宜変更することができる。窒化ガリウムターゲットではなく、窒化アルミニウムガリウムターゲットを用いれば、窒化アルミニウムガリウム層を成膜することができる。
［２．第２実施形態］
　図２Ａ及び図２Ｂを参照して、本発明の第２実施形態に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、第１実施形態に係る半導体装置１０と類似している。以下の説明において、半導体装置１０Ａの構成のうち第１実施形態の半導体装置１０と同様の構成の説明を省略し、主に半導体装置１０と相違する点について説明する。以下の説明において、第１実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ａ”を付して説明する。
［２－１．半導体装置１０Ａの構成］
　図２Ａに示すように、配向金属層１１０Ａは、第１配向金属層１１１Ａ、第２配向金属層１１３Ａ、及び第３配向金属層１１５Ａを含む。第１配向金属層１１１Ａ、第２配向金属層１１３Ａ、及び第３配向金属層１１５Ａは、分離部１１９Ａによって互いに分離されている。本実施形態では、分離部１１９Ａにおいて、配向金属層１１０Ａのパターンが存在しない領域に第１窒化ガリウム層１２０Ａが埋め込まれている。ゲート電極１３０ＡにＯＮ電圧が供給された状態であっても、分離部１１９Ａにおける第１窒化ガリウム層１２０Ａは配向金属層１１０Ａよりも高抵抗である。
　図２Ｂに示すように、分離部１１９Ａは、半導体装置１０Ａにおいて流れる電流の向きに対して交差するＤ３方向に延びている。分離部１１９Ａは、ソース側第２窒化ガリウム層１５１Ａとドレイン側第２窒化ガリウム層１５３Ａとの間において、第１窒化ガリウム層１２０ＡをＤ３方向に横切っている。つまり、分離部１１９Ａは、ソース側第２窒化ガリウム層１５１Ａに供給された電流が、配向金属層１１０Ａを介してドレイン側第２窒化ガリウム層１５３Ａに流れることを抑制する。
　図２Ｂを参照すると、平面視で、第１配向金属層１１１Ａはソース側第２窒化ガリウム層１５１Ａと重なっている。同様に、平面視で、第２配向金属層１１３Ａはドレイン側第２窒化ガリウム層１５３Ａと重なっている。図２Ａ及び図２Ｂを参照すると、平面視で、第３配向金属層１１５Ａは、ソース側第２窒化ガリウム層１５１Ａとドレイン側第２窒化ガリウム層１５３Ａとの間の領域の第１窒化ガリウム層１２０Ａと重なっている。より具体的には、平面視で、第１窒化ガリウム層１２０Ａとゲート電極１３０Ａとが重なる領域（チャネル領域１２９Ａ）は、第３配向金属層１１５Ａの内側に設けられている。
　上記のように、分離部１１９Ａに第１窒化ガリウム層１２０Ａが設けられた構成を例示したが、本実施形態はこの構成に限定されない。分離部１１９Ａに酸化金属などの絶縁体が埋め込まれ、第１配向金属層１１１Ａ、第２配向金属層１１３Ａ、及び第３配向金属層１１５Ａが互いに絶縁されてもよい。又は、分離部１１９Ａに対応する領域の配向金属層１１０Ａが酸化されることで、高抵抗化又は絶縁化されてもよい。
　本実施形態では、第２窒化ガリウム層１５０Ａが第１窒化ガリウム層１２０Ａに埋め込まれるように形成され、第１窒化ガリウム層１２０Ａの上面１２１Ａと第２窒化ガリウム層１５０Ａの上面１５５Ａ、１５７Ａとが、Ｄ２方向において略同じ位置である構成が例示されているが、この構成に限定されない。例えば、図１のように、第２窒化ガリウム層１５０が第１窒化ガリウム層１２０の上の設けられた構成であってもよい。
　第１実施形態で説明したように、配向金属層１１０Ａが第１窒化ガリウム層１２０Ａの下に設けられていることで、良好な結晶性を有する第１窒化ガリウム層１２０Ａが得られる。一方で、配向金属層１１０Ａが第１窒化ガリウム層１２０Ａよりも高い導電性を有することで、配向金属層１１０Ａを介してソース側第２窒化ガリウム層１５１Ａからドレイン側第２窒化ガリウム層１５３Ａにリーク電流が流れてしまう場合がある。そのような場合であっても、分離部１１９Ａによって少なくとも第１配向金属層１１１Ａと第２配向金属層１１３Ａとが分離されていることで、当該リーク電流を抑制することができる。
　上記のように、平面視で、第１配向金属層１１１Ａとソース側第２窒化ガリウム層１５１Ａとが重なっていることで、良好な結晶性を有するソース側第２窒化ガリウム層１５１Ａを得ることができる。同様に、平面視で、第２配向金属層１１３Ａとドレイン側第２窒化ガリウム層１５３Ａとが重なっていることで、良好な結晶性を有するドレイン側第２窒化ガリウム層１５３Ａを得ることができる。同様に、平面視で、第３配向金属層１１５Ａとチャネル領域１２９Ａに対応する第１窒化ガリウム層１２０Ａとが重なっていることで、チャネル領域１２９Ａにおいて良好な結晶性を有する第１窒化ガリウム層１２０Ａを得ることができる。
［２－２．半導体装置１０Ａの変形例］
　図３及び図４に第２実施形態に係る半導体装置１０Ａの変形例を示す。図３に示す例では、第１配向金属層１１１Ａと第２配向金属層１１３Ａとの間に分離部１１９Ａが一つだけ設けられている。分離部１１９Ａは、平面視でゲート電極１３０Ａとドレイン側第２窒化ガリウム層１５３Ａとの間に設けられており、第１配向金属層１１１Ａはソース側第２窒化ガリウム層１５１Ａ及びゲート電極１３０Ａと重なっている。上記の位置に分離部１１９Ａが設けられることで、チャネル領域１２９Ａにおいて、良好な結晶性を有する第１窒化ガリウム層１２０Ａを得ることができる。その結果、半導体装置１０Ａの良好な電気特定を得ることができる。
　分離部１１９Ａが一つだけ設けられる場合、分離部１１９Ａの位置は上記の構成に限定されない。上記のように、ソース側第２窒化ガリウム層１５１Ａからドレイン側第２窒化ガリウム層１５３Ａに流れるリーク電流を抑制することができれば、分離部１１９Ａは任意の位置に設けることができる。
　図４に示す例において、分離部１１９Ａの数は、図３に示す分離部１１９の数よりも多い。図４に示すように、分離部１１９Ａがチャネル領域１２９Ａ、ソース側第２窒化ガリウム層１５１Ａ及びドレイン側第２窒化ガリウム層１５３Ａと重なる領域に設けられていてもよい。分離部１１９Ａによって配向金属層１１０Ａが格子状に分離されていてもよい。分離部１１９Ａのサイズ、形状、及び数について、チャネル領域１２９Ａ、電極１６０Ａの直下、及びチャネル領域１２９Ａと電極１６０Ａとの間の領域において適宜変更することが可能である。複数の分離部１１９Ａが設けられる位置は等間隔であってもよいが、不規則であってもよい。第１窒化ガリウム層１２０Ａに要求される結晶性、及び分離部１１９Ａの間隔は、半導体装置１０Ａに要求される電気特定に応じて異なっていてもよい。
［３．第３実施形態］
　図５を参照して、本発明の第３実施形態に係る半導体装置１０Ｂについて説明する。半導体装置１０Ｂは、第２実施形態に係る半導体装置１０Ａと類似している。以下の説明において、半導体装置１０Ｂの構成のうち、主に半導体装置１０Ａと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｂ”を付して説明する。
［３－１．半導体装置１０Ｂの構成］
　図５に示すように、基板１００Ｂの上に配向金属層１１０Ｂ及びゲート電極１３０Ｂが設けられている。配向金属層１１０Ｂとゲート電極１３０Ｂとは分離部１１９Ｂによって分離されている。配向金属層１１０Ｂの上に第２窒化ガリウム層１５０Ｂが設けられている。ゲート電極１３０Ｂの上にはゲート絶縁層１４０Ｂが設けられている。ゲート絶縁層１４０Ｂは分離部１１９Ｂを埋めるように設けられている。ゲート絶縁層１４０Ｂ及び第２窒化ガリウム層１５０Ｂの上に第１窒化ガリウム層１２０Ｂが設けられている。第２窒化ガリウム層１５０Ｂは配向金属層１１０Ｂと接している。ゲート絶縁層１４０Ｂはゲート電極１３０Ｂと接している。第１窒化ガリウム層１２０Ｂは第２窒化ガリウム層１５０Ｂ及びゲート絶縁層１４０Ｂと接している。上記の構成を換言すると、ゲート電極１３０Ｂ及びゲート絶縁層１４０Ｂは第１窒化ガリウム層１２０Ｂと基板１００Ｂとの間に設けられている。第２窒化ガリウム層１５０Ｂは配向金属層１１０Ｂと第１窒化ガリウム層１２０Ｂとの間に設けられている。
　本実施形態において、ゲート電極１３０Ｂ及びゲート絶縁層１４０Ｂは配向金属層１１０Ｂと同様に結晶の配向性を有している。ゲート電極１３０Ｂは配向金属層１１０Ｂと同一層であってもよい。つまり、ゲート電極１３０Ｂと配向金属層１１０Ｂとは、材料及び膜厚が同じであってもよい。
　本実施形態の半導体装置１０Ｂによると、配向金属層１１０Ｂとソース側第２窒化ガリウム層１５１Ｂとの間の分離部１１９Ｂが設けられていることで、第２実施形態の半導体装置１０Ａと同様に、リーク電流を抑制することができる。ゲート電極１３０Ｂが配向金属層１１０Ｂと同一の層で形成されれば、ゲート電極を形成するための工程を省略することができる。
［４．第４実施形態］
　図６を参照して、本発明の第４実施形態に係る半導体装置１０Ｃについて説明する。半導体装置１０Ｃは、第３実施形態に係る半導体装置１０Ｂと類似している。以下の説明において、半導体装置１０Ｃの構成のうち、主に半導体装置１０Ｂと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｃ”を付して説明する。
［４－１．半導体装置１０Ｃの構成］
　図６に示すように、ゲート電極１３０Ｃとゲート絶縁層１４０Ｃとの間に第３窒化ガリウム層１７０Ｃが設けられている。第３窒化ガリウム層１７０Ｃの導電性は第１窒化ガリウム層１２０Ｃの導電性よりも高い。つまり、第３窒化ガリウム層１７０Ｃは第１窒化ガリウム層１２０Ｃよりも低抵抗である。第３窒化ガリウム層１７０Ｃの導電性は第２窒化ガリウム層１５０Ｃの導電性よりも高い。つまり、第３窒化ガリウム層１７０Ｃは第２窒化ガリウム層１５０Ｃよりも低抵抗である。
　ゲート電極１３０Ｃを配向金属層１１０Ｃと同一層に形成する場合、その膜厚が制限される場合がある。例えば、良好な配向性を有する配向金属層１１０Ｃを得るためには、配向金属層１１０Ｃの膜厚に上限値が設けられる場合がある。配向金属層１１０Ｃの膜厚の上限が制限されると、ゲート電極１３０Ｃの電気抵抗も制限される。そのため、回路動作に必要な特性を得ることができない場合がある。
　このような場合、ゲート電極１３０Ｃの上に第３窒化ガリウム層１７０Ｃが設けられていることで、ゲート電極１３０Ｃ及び第３窒化ガリウム層１７０Ｃの積層構造をゲート電極として用いることができる。よって、当該積層構造のゲート電極の電気抵抗を低減することができる。
［５．第５実施形態］
　図７を参照して、本発明の第５実施形態に係る半導体装置１０Ｄについて説明する。半導体装置１０Ｄは、第２実施形態に係る半導体装置１０Ａと類似している。以下の説明において、半導体装置１０Ｄの構成のうち、主に半導体装置１０Ａと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｄ”を付して説明する。
［５－１．半導体装置１０Ｄの構成］
　図７に示すように、第３配向金属層１１５Ｄの上に設けられた第１窒化ガリウム層１２０Ｄはパターニングされている。第１窒化ガリウム層１２０Ｄが除去された領域に第１配向金属層１１１Ｄ及び第２配向金属層１１３Ｄが設けられている。第１配向金属層１１１Ｄ及び第２配向金属層１１３Ｄの上に第２窒化ガリウム層１５０Ｄが設けられている。第１窒化ガリウム層１２０Ｄは第３配向金属層１１５Ｄと接している。ソース側第２窒化ガリウム層１５１Ｄは第１配向金属層１１１Ｄと接している。ドレイン側第２窒化ガリウム層１５３Ｄは第２配向金属層１１３Ｄと接している。
　上記のように、第１窒化ガリウム層１２０Ｄ及び第２窒化ガリウム層１５０Ｄがいずれも配向金属層１１０Ｄに接しているため、良好な結晶性を有する窒化ガリウム層を得ることができる。
［５－２．半導体装置１０Ｄの変形例］
　図８～図１０に半導体装置１０Ｄの変形例を示す。以下の変形例においても、上記の半導体装置１０Ｄと同様の効果を得ることができる。
　図８に示す変形例では、第１窒化ガリウム層１２０Ｄが第２窒化ガリウム層１５０Ｄの上に乗り上げている。つまり、第１窒化ガリウム層１２０Ｄが第２窒化ガリウム層１５０Ｄの上面の一部に形成されている。例えば、配向金属層１１０Ｄを形成した後に、まず第２窒化ガリウム層１５０Ｄを形成し、その後に第１窒化ガリウム層１２０Ｄを形成することで、図８に示す構造を得ることができる。
　図９に示す変形例では、図８と同様に第１窒化ガリウム層１２０Ｄが第２窒化ガリウム層１５０Ｄの上面の一部に形成されている。一方、図８とは異なり、第３配向金属層１１５Ｄに対応する領域において、第１窒化ガリウム層１２０Ｄの上面に凹部が形成されている。ゲート絶縁層１４０Ｄ及びゲート電極１３０Ｄは当該凹部に設けられている。
　図１０に示す変形例では、第２窒化ガリウム層１５０Ｄが第１窒化ガリウム層１２０Ｄの上に乗り上げている。つまり、第２窒化ガリウム層１５０Ｄが第１窒化ガリウム層１２０Ｄの上面の一部に形成されている。例えば、配向金属層１１０Ｄを形成した後に、まず第１窒化ガリウム層１２０Ｄを形成し、その後に第２窒化ガリウム層１５０Ｄを形成することで、図１０に示す構造を得ることができる。
［６．第６実施形態］
　図１１を参照して、本発明の第６実施形態に係る半導体装置１０Ｅについて説明する。半導体装置１０Ｅは、第２実施形態に係る半導体装置１０Ａと類似している。以下の説明において、半導体装置１０Ｅの構成のうち、主に半導体装置１０Ａと相違する点について説明する。以下の説明において、上記の実施形態と同様の構成について説明をする場合、図１を参照し、図１に示された符号の後にアルファベット“Ｅ”を付して説明する。
［６－１．半導体装置１０Ｅの構成］
　図１１に示すように、配向金属層１１０Ｅと第１窒化ガリウム層１２０Ｅとの間に配向絶縁層１８０Ｅが設けられている。配向絶縁層１８０Ｅは配向金属層１１０Ｅ及び第１窒化ガリウム層１２０Ｅと接している。配向絶縁層１８０Ｅは、結晶の配向性（例えば、ｃ軸配向性）を有する。具体的には、配向絶縁層１８０Ｅの表面が６回回転対称を持つ面である。例えば、配向絶縁層１８０Ｅは、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する。配向絶縁層１８０Ｅとして、例えば、窒化アルミニウム、酸化ガリウム、窒化チタン、又は酸化チタンが用いられる。配向絶縁層１８０Ｅは、配向金属層１１０Ｅと同様にスパッタリング法によって成膜される。ただし、配向絶縁層１８０Ｅは、その他のＰＶＤ法又はＣＶＤ法によって成膜されてもよい。
　配向絶縁層１８０Ｅが配向金属層１１０Ｅに接していることで、配向性を有しない層の上に形成された配向絶縁層１８０Ｅに比べて良好な配向性を有する配向絶縁層１８０Ｅが得られる。さらに、第１窒化ガリウム層１２０Ｅが当該配向絶縁層１８０Ｅに接していることで、良好な結晶性を有する第１窒化ガリウム層１２０Ｅが得られる。さらに、配向絶縁層１８０Ｅによって配向金属層１１０Ｅと第１窒化ガリウム層１２０Ｅとが電気的に絶縁されていることで、配向金属層１１０Ｅを介してソース側第２窒化ガリウム層１５１Ｅからドレイン側第２窒化ガリウム層１５３Ｅに流れるリーク電流を抑制することができる。配向絶縁層１８０Ｅが設けられる場合、配向金属層１１０Ｅが省略されてもよい。
［７．第７実施形態］
　図１２～図１４を参照して、本発明の第７実施形態に係る表示装置２０Ｊについて説明する。図１２は、本発明の一実施形態に係る表示装置の構成を示す概略図である。図１３は、本発明の一実施形態に係る表示装置の画素の回路図（画素回路）である。図１４は、本発明の一実施形態に係る表示装置の画素の断面図である。
［７－１．表示装置２０Ｊの構成の概要］
　図１２は、本発明の一実施形態に係る表示装置２０Ｊの構成を示す概略図である。表示装置２０Ｊは、基板１００Ｊ上に、表示部１０２０Ｊ、駆動回路部１０３０Ｊ、及び端子部１０４０Ｊを有している。駆動回路部１０３０Ｊは、表示部１０２０Ｊの周辺に設けられ、表示部１０２０Ｊを制御する。駆動回路部１０３０Ｊは、例えば、走査駆動回路などを含む。端子部１０４０Ｊは、基板１００Ｊの端部に設けられ、外部からの信号及び電力を表示装置２０Ｊに供給する。端子部１０４０Ｊは、例えば、端子１０４１Ｊを含む。端子１０４１Ｊは、フレキシブルプリント回路基板１０５０Ｊと接続される。フレキシブルプリント回路基板１０５０Ｊ上には、ドライバＩＣ１０６０Ｊが設けられている。
　表示部１０２０Ｊは、画像又は映像を表示することができ、マトリクス状に配置された複数の画素１０２１Ｊを含む。ただし、複数の画素１０２１Ｊの配置は、マトリクス状に限られない。複数の画素１０２１Ｊは、例えば、千鳥状に配置されてもよい。
［７－２．画素１０２１Ｊの構成］
　図１３は、本発明の一実施形態に係る表示装置２０Ｊの画素１０２１Ｊの回路図（画素回路）である。画素１０２１Ｊは、第１のトランジスタ２００Ｊ－１、第２のトランジスタ２００Ｊ－２、発光ダイオード３００Ｊ、及び容量素子４００Ｊを含む。
　第１のトランジスタ２００Ｊ－１は、選択トランジスタとして機能する。すなわち、第１のトランジスタ２００Ｊ－１は、走査線１１１０Ｊにより導通状態が制御される。第１のトランジスタ２００Ｊ－１において、ゲート、ソース、及びドレインは、それぞれ、走査線１１１０Ｊ、信号線１１２０Ｊ、及び第２のトランジスタ２００Ｊ－２のゲートと電気的に接続されている。
　第２のトランジスタ２００Ｊ－２は、駆動トランジスタとして機能する。すなわち、第２のトランジスタ２００Ｊ－２は、発光ダイオード３００Ｊの発光輝度を制御する。第２のトランジスタ２００Ｊ－２において、ゲート、ソース、及びドレインは、それぞれ、第１のトランジスタ２００Ｊ－１のドレイン、駆動電源線１１４０Ｊ、及び発光ダイオード３００Ｊの陽極（ｐ型電極）と電気的に接続されている。
　容量素子４００Ｊの容量電極の一方は、第２のトランジスタ２００Ｊ－２のゲート及び第１のトランジスタ２００Ｊ－１のドレインと電気的に接続されている。容量素子４００Ｊの容量電極の他方は、駆動電源線１１４０Ｊに電気的に接続されている。
　発光ダイオード３００Ｊの陽極は、第２のトランジスタ２００Ｊ－２のドレインに接続されている。発光ダイオード３００Ｊの陰極（ｎ型電極）は、基準電源線１１６０Ｊに接続されている。
［７－３．表示装置２０Ｊの断面構造］
　図１４を参照して、画素１０２１Ｊの層構成を説明する。図１４の説明において、第１のトランジスタ２００Ｊ－１と第２のトランジスタ２００Ｊ－２とを特に区別せず、トランジスタ２００Ｊとして説明する。
　図１４は、図１２に示すＡ１－Ａ２線で切断された画素１０２１Ｊの断面図である。図１４に示すように、表示装置２０Ｊは、基板１００Ｊ、下地層１０５Ｊ、配向金属層１１０Ｊ、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、遮光壁５００Ｊ、遮光層６００Ｊ、層間膜２７０Ｊ、導電層２８０Ｊ、及び透明導電層２９０Ｊを含む。下地層１０５Ｊ、配向金属層１１０Ｊ、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、遮光壁５００Ｊ、層間膜２７０Ｊ、導電層２８０Ｊ、及び透明導電層２９０Ｊは、基板１００Ｊの第１の面１０１Ｊ側に設けられている。遮光層６００Ｊは、基板１００Ｊの第１の面１０１Ｊの反対の第２の面１０２Ｊ側に設けられている。
　基板１００Ｊは、トランジスタ２００Ｊ及び発光ダイオード３００Ｊの支持基板である。基板１００Ｊとして、上記のように非晶質ガラス基板などを用いることができる。
　下地層１０５Ｊは、基板１００Ｊの上に設けられている。下地層１０５Ｊは、基板１００Ｊからの不純物又は外部からの不純物（例えば、水分又はナトリウムなど）の拡散を防止することができる。下地層１０５Ｊとして、例えば、窒化シリコン層、又は酸化シリコン層及び窒化シリコン層の積層が用いられてもよい。
　配向金属層１１０Ｊは、下地層１０５Ｊの上に設けられている。配向金属層１１０Ｊが設けられていることにより、配向金属層１１０Ｊの上に形成されるトランジスタ２００Ｊの第１窒化ガリウム層１２０Ｊの結晶性を向上させることができ、配向金属層１１０Ｊの上に形成される発光ダイオード３００Ｊの窒化ガリウム層３１０Ｊの結晶性を向上させることができる。第１窒化ガリウム層１２０Ｊ及び窒化ガリウム層３１０Ｊは同一層に形成されており、同様の膜厚及び物性を有する。
　配向金属層１１０Ｊが窒素化合物（例えば、窒化チタン）を含む場合、下地層１０５Ｊが設けられなくてもよい。上記窒素化合物に含まれる窒素は電気陰性度が大きいため、基板１００Ｊに含まれる不純物をトラップすることができる。
　トランジスタ２００Ｊは、第１窒化ガリウム層１２０Ｊ、ゲート電極１３０Ｊ、ゲート絶縁層１４０Ｊ、ソース電極２５０Ｊ、及びドレイン電極２６０Ｊを含む。ソース電極２５０Ｊは、例えば、図１におけるソース側第２窒化ガリウム層１５１及びソース側電極１６１に相当する。ドレイン電極２６０Ｊは、例えば、図１におけるドレイン側第２窒化ガリウム層１５３及びドレイン側電極１６３に相当する。
　第１窒化ガリウム層１２０Ｊは、配向金属層１１０Ｊの上に設けられている。上記のように、第１窒化ガリウム層１２０Ｊは配向金属層１１０Ｊと接しているため、配向金属層１１０Ｊによって第１窒化ガリウム層１２０Ｊの結晶成長が制御される。その結果、第１窒化ガリウム層１２０Ｊは、基板１００Ｊに対してｃ軸配向する。
　トランジスタ２００Ｊは、いわゆるＭＯＳトランジスタであるが、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
　発光ダイオード３００Ｊは、配向金属層１１０Ｊの上に設けられている。発光ダイオード３００Ｊは、窒化ガリウム層３１０Ｊ、ｎ型半導体層３２０Ｊ、発光層３３０Ｊ、ｐ型半導体層３４０Ｊ、ｎ型電極３５０Ｊ、及びｐ型電極３６０Ｊを含む。
　窒化ガリウム層３１０Ｊは、配向金属層１１０Ｊの上に設けられている。窒化ガリウム層３１０Ｊとして、例えば、窒化ガリウム層などが用いられる。窒化ガリウム層３１０Ｊは配向金属層１１０Ｊと接しているため、配向金属層１１０Ｊによって窒化ガリウム層３１０Ｊの結晶成長が制御される。その結果、窒化ガリウム層３１０Ｊは、基板１００Ｊに対してｃ軸配向する。
　ｎ型半導体層３２０Ｊは、窒化ガリウム層３１０Ｊの上に設けられている。ｎ型半導体層３２０Ｊとして、例えば、シリコンをドープした窒化ガリウム層などが用いられる。
　発光層３３０Ｊは、ｎ型半導体層３２０Ｊの上に設けられている。発光層３３０Ｊとして、例えば、窒化インジウムガリウム層と窒化ガリウム層とが交互に積層されたものが用いられる。
　ｐ型半導体層３４０Ｊは、発光層３３０Ｊの上に設けられている。ｐ型半導体層３４０Ｊとして、例えば、マグネシウムをドープした窒化ガリウム層が用いられる。
　ｎ型電極３５０Ｊ及びｐ型電極３６０Ｊは、それぞれｎ型半導体層３２０Ｊ及びｐ型半導体層３４０Ｊの上に設けられている。ｎ型電極３５０Ｊとして、例えば、インジウムなどの金属が用いられる。ｐ型電極３６０Ｊとして、例えば、パラジウム又は金などの金属が用いられる。
　発光ダイオード３００Ｊは、非晶質基板である基板１００Ｊ上にスパッタリングで成膜形成されたいわゆるマイクロＬＥＤ又はミニＬＥＤであるが、これらに限られない。マイクロＬＥＤは、一辺が１００μｍ以下の大きさのＬＥＤである。ミニＬＥＤは、一辺が１００μｍよりも大きい大きさのＬＥＤである。
　図示しないが、必要に応じて、トランジスタ２００Ｊ又は発光ダイオード３００Ｊを覆うように、保護層が設けられてもよい。保護層として、窒化シリコン、又は酸化シリコン層及び窒化シリコン層の積層が用いられてもよい。
　遮光壁５００Ｊは、トランジスタ２００Ｊと発光ダイオード３００Ｊとの間に設けられている。遮光壁５００Ｊは、発光ダイオード３００Ｊから発せられた光を遮断し、トランジスタ２００Ｊに光が照射されることを防止することができる。遮光壁５００Ｊとして、例えば、カーボンが添加されたアクリル樹脂（樹脂ブラック）などを用いることができる。
　遮光層６００Ｊは、基板１００Ｊの第２の面１０２Ｊに設けられている。遮光層６００Ｊは、外部からの光を遮断し、トランジスタ２００Ｊに光が照射されることを防止することができる。遮光層６００Ｊとして、例えば、カーボンが添加されたアクリル樹脂（樹脂ブラック）などが用いられてもよい。
　層間膜２７０Ｊは、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、及び遮光壁５００Ｊを覆うように設けられている。層間膜２７０Ｊは、トランジスタ２００Ｊ、発光ダイオード３００Ｊ、及び遮光壁５００Ｊによって形成される凹凸を平坦化することができる。層間膜２７０Ｊとして、例えば、アクリル樹脂膜又はポリイミド樹脂膜などの有機絶縁膜が用いられる。層間膜２７０Ｊは、単層であってもよく、積層であってもよい。層間膜２７０Ｊが積層である場合、層間膜２７０Ｊは、有機絶縁層だけでなく、酸化シリコン層又は窒化シリコン層などの無機絶縁層を含んでいてもよい。
　導電層２８０Ｊ及び透明導電層２９０Ｊは、層間膜２７０Ｊ上に設けられている。導電層２８０Ｊは、層間膜２７０Ｊに設けられた開口部を介してゲート電極１３０Ｊと電気的に接続される。透明導電層２９０Ｊは、層間膜２７０Ｊに設けられた開口部を介してドレイン電極２６０Ｊとｐ型電極３６０Ｊとを電気的に接続する。発光ダイオード３００Ｊの発光層３３０Ｊから発せられた光は、透明導電層２９０Ｊを透過して外部へ出射される。導電層２８０Ｊとして、例えば、アルミニウム及びチタンの積層（例えば、Ｔｉ／Ａｌ／Ｔｉ）を用いることができる。透明導電層２９０Ｊとして、例えば、酸化インジウムスズ（ＩＴＯ）膜又は酸化インジウム亜鉛（ＩＺＯ）膜などの透明導電層を用いることができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、又は、工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、　　２０Ｊ：表示装置、　　１００：基板、　　１０１Ｊ：第１の面、　　１０２Ｊ：第２の面、　　１０５Ｊ：下地層、　　１１０：配向金属層、　　１１１Ａ：第１配向金属層、　　１１３Ａ：第２配向金属層、　　１１５Ａ：第３配向金属層、　　１１９Ａ：分離部、　　１２０：第１窒化ガリウム層、　　１２１Ａ：上面、　　１２９Ａ：チャネル領域、　　１３０：ゲート電極、　　１４０：ゲート絶縁層、　　１５０：第２窒化ガリウム層、　　１５１：ソース側第２窒化ガリウム層、　　１５３：ドレイン側第２窒化ガリウム層、　　１５５：上面、　　１５７：上面、　　１５９：線分、　　１６０：電極、　　１６１：ソース側電極、　　１６３：ドレイン側電極、　　１７０Ｃ：第３窒化ガリウム層、　　１８０Ｅ：配向絶縁層、　　２００Ｊ：トランジスタ、　　２５０Ｊ：ソース電極、　　２６０Ｊ：ドレイン電極、　　２７０Ｊ：層間膜、　　２８０Ｊ：導電層、　　２９０Ｊ：透明導電層、　　３００Ｊ：発光ダイオード、　　３１０Ｊ：窒化ガリウム層、　　３２０Ｊ：ｎ型半導体層、　　３３０Ｊ：発光層、　　３４０Ｊ：ｐ型半導体層、　　３５０Ｊ：ｎ型電極、　　３６０Ｊ：ｐ型電極、　　４００Ｊ：容量素子、　　５００Ｊ：遮光壁、　　６００Ｊ：遮光層、　　１０２０Ｊ：表示部、　　１０２１Ｊ：画素、　　１０３０Ｊ：駆動回路部、　　１０４０Ｊ：端子部、　　１０４１Ｊ：端子、　　１０５０Ｊ：フレキシブルプリント回路基板、　　１１１０Ｊ：走査線、　　１１２０Ｊ：信号線、　　１１４０Ｊ：駆動電源線、　　１１６０Ｊ：基準電源線

Claims (19)

  1. 　非晶質ガラス基板と、
    　前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向金属層と、
    　前記配向金属層の上に設けられた第１の導電型の第１窒化ガリウム層と、
    　前記第１窒化ガリウム層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む、第２の導電型の第２窒化ガリウム層と、
    　前記第１窒化ガリウム層と対向するゲート電極と、
    　前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有し、
    　前記ゲート絶縁層は、断面視で前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間に位置している半導体装置。
  2. 　断面視で、前記非晶質ガラス基板の上面から前記ゲート絶縁層の上面までの距離は、前記非晶質ガラス基板の上面から前記第２窒化ガリウム層の上面までの距離より小さい、請求項１に記載の半導体装置。
  3. 　前記第１窒化ガリウム層は前記配向金属層に接し、
    　前記第２窒化ガリウム層及び前記ゲート絶縁層は前記第１窒化ガリウム層に接している、請求項１に記載の半導体装置。
  4. 　非晶質ガラス基板と、
    　前記非晶質ガラス基板の上に設けられ、分離された第１配向金属層及び第２配向金属層を含み、結晶の配向性を有する配向金属層と、
    　前記配向金属層の上に設けられた第１の導電型の第１窒化ガリウム層と、
    　前記配向金属層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む、第２の導電型の第２窒化ガリウム層と、
    　前記第１窒化ガリウム層と対向するゲート電極と、
    　前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有し、
    　前記第１配向金属層と前記第２配向金属層とを分離する部分は、前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間を横切る半導体装置。
  5. 　平面視で、
    　　前記第１配向金属層は前記ソース側第２窒化ガリウム層と重なり、
    　　前記第２配向金属層は前記ドレイン側第２窒化ガリウム層と重なる、請求項４に記載の半導体装置。
  6. 　前記配向金属層は、前記第１配向金属層及び前記第２配向金属層から分離された第３配向金属層をさらに含み、
    　平面視で、
    　　前記第１配向金属層は前記ソース側第２窒化ガリウム層と重なり、
    　　前記第２配向金属層は前記ドレイン側第２窒化ガリウム層と重なり、
    　　前記第３配向金属層は、前記ソース側第２窒化ガリウム層と前記ドレイン側第２窒化ガリウム層との間の前記第１窒化ガリウム層と重なる、請求項４に記載の半導体装置。
  7. 　前記第１窒化ガリウム層は前記配向金属層に接し、
    　前記第２窒化ガリウム層は前記第１窒化ガリウム層の上方から前記第１窒化ガリウム層に接している、請求項４に記載の半導体装置。
  8. 　前記ゲート電極は、前記第１窒化ガリウム層と前記非晶質ガラス基板との間に設けられ、結晶の配向性を有し、
    　前記ゲート絶縁層は結晶の配向性を有する、請求項４に記載の半導体装置。
  9. 　前記第２窒化ガリウム層は前記配向金属層と前記第１窒化ガリウム層との間に設けられている、請求項８に記載の半導体装置。
  10. 　前記第２窒化ガリウム層は前記配向金属層に接し、
    　前記ゲート絶縁層は前記ゲート電極に接し、
    　前記第１窒化ガリウム層は前記ゲート絶縁層に接する、請求項８に記載の半導体装置。
  11. 　前記ゲート電極と前記ゲート絶縁層との間に設けられ、前記第２窒化ガリウム層よりも高い導電性を有する第３窒化ガリウム層をさらに有する、請求項８に記載の半導体装置。
  12. 　前記配向金属層は、前記第１配向金属層と前記第２配向金属層との間に設けられ、前記分離部によって前記第１配向金属層及び前記第２配向金属層から分離された第３配向金属層をさらに含み、
    　前記第１窒化ガリウム層は前記第３配向金属層に接し、
    　前記ソース側第２窒化ガリウム層は前記第１配向金属層に接し、
    　前記ドレイン側第２窒化ガリウム層は前記第２配向金属層に接し、
    　前記ゲート電極は、前記第１窒化ガリウム層の上に設けられている、請求項４に記載の半導体装置。
  13. 　前記配向金属層と前記非晶質ガラス基板との間に設けられた配向絶縁層をさらに有する、請求項１に記載の半導体装置。
  14. 　非晶質ガラス基板と、
    　前記非晶質ガラス基板の上に設けられ、結晶の配向性を有する配向金属層と、
    　前記配向金属層の上に設けられた配向絶縁層と、
    　前記配向絶縁層の上に設けられた第１の導電型の第１窒化ガリウム層と、
    　前記配向絶縁層の上において前記第１窒化ガリウム層に接続され、前記第１窒化ガリウム層よりも高い導電性を有し、互いに対向するソース側第２窒化ガリウム層とドレイン側第２窒化ガリウム層とを含む、第２の導電型の第２窒化ガリウム層と、
    　前記第１窒化ガリウム層と対向するゲート電極と、
    　前記第１窒化ガリウム層と前記ゲート電極との間のゲート絶縁層と、を有する半導体装置。
  15. 　前記第１窒化ガリウム層は前記配向絶縁層に接している、請求項１４に記載の半導体装置。
  16. 　前記配向金属層は、６回回転対称を持つ面を有する、請求項１乃至１５のいずれか一に記載の半導体装置。
  17. 　前記配向金属層は、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する、請求項１乃至１５のいずれか一に記載の半導体装置。
  18. 　前記配向絶縁層は、６回回転対称を持つ面を有する、請求項１３乃至１５のいずれか一に記載の半導体装置。
  19. 　前記配向絶縁層は、六方最密構造における（０００１）面、又は、面心立方構造における（１１１）面を有する、請求項１３乃至１５のいずれか一に記載の半導体装置。
     
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