JP2014107458A - 半導体装置及び半導体ウェハ - Google Patents
半導体装置及び半導体ウェハ Download PDFInfo
- Publication number
- JP2014107458A JP2014107458A JP2012260366A JP2012260366A JP2014107458A JP 2014107458 A JP2014107458 A JP 2014107458A JP 2012260366 A JP2012260366 A JP 2012260366A JP 2012260366 A JP2012260366 A JP 2012260366A JP 2014107458 A JP2014107458 A JP 2014107458A
- Authority
- JP
- Japan
- Prior art keywords
- gan
- side surfaces
- silicon
- main surface
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】シリコン(111)基板にGaN層を形成した構造の半導体装置における、シリコン(111)基板の割れを抑制する。
【解決手段】半導体装置のシリコン(111)基板10が、GaN系デバイスが形成される表側主面11と、表側主面11と対向する裏側主面12と、4つの側面13〜16とを有している。2つの側面13、15は、Si(110)面と実質的に垂直である。残りの2つの側面14、16は、該Si(110)面と垂直な側面に対して実質的に60°の角度をなす。
【選択図】図2
【解決手段】半導体装置のシリコン(111)基板10が、GaN系デバイスが形成される表側主面11と、表側主面11と対向する裏側主面12と、4つの側面13〜16とを有している。2つの側面13、15は、Si(110)面と実質的に垂直である。残りの2つの側面14、16は、該Si(110)面と垂直な側面に対して実質的に60°の角度をなす。
【選択図】図2
Description
本発明は、半導体装置及び半導体ウェハに関し、特に、シリコン(111)基板にGaN系デバイスが形成された構造の半導体装置及び半導体ウェハに関する。
省エネルギー化の観点から、インバータなどの電力変換、制御装置のキーコンポーネントであるパワーデバイスの低損失化が求められている。スイッチング素子として用いられるパワーデバイスの電力損失には、オン状態の電流経路に存在する電気抵抗(オン抵抗)による導通損失と、オン状態とオフ状態の切り替え時に発生するスイッチング損失がある。低損失化にはオン抵抗の低減とスイッチングの高速化が必要である。
現在、半導体デバイスとしては、シリコン(Si)からなるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)が広く用いられている。これらのシリコンデバイスは、材料物性に起因する性能限界に近づいており、高耐圧を維持した上で、今後の更なる低オン抵抗化と高速化は困難になりつつある。
そこで、窒化ガリウム(GaN)に代表される窒化物半導体を用いることにより、シリコンデバイスを超える性能のデバイスを実現することへの期待が高まりつつある。ワイドギャップ半導体であるGaNは、炭化シリコン(SiC)と同様に、シリコンと比較してバンドギャップが約3倍大きく、絶縁破壊電界は1桁大きい。オン抵抗の材料限界は絶縁破壊電界の3乗に反比例するため、GaNデバイスでは、理論上、シリコンデバイスのオン抵抗に対して約3桁低いオン抵抗が期待されている。また、飽和電子速度も大きいため、デバイスの高速化に適している。加えて、GaNの熱伝導率は、SiCに比べれば劣るものの、シリコンよりも大きい。パワーデバイスの性能指数であるバリガ指数は、他の半導体の値を上回ることから、GaN系デバイスは、パワーデバイスへの応用に対して非常に高いポテンシャルをもつ材料といえる。
SiCと比較してGaNの優れた特徴は、窒化アルミニウムガリウム(AlGaN)などとの間に大きなバンド不連続を有する良好なヘテロ接合を形成できることである。AlGaN/GaN/HFET(Heterojunction FET)は、AlGaNとGaNとのヘテロ接合界面に発生する高濃度の2次元電子ガス(2DEG:2-dimentional Electron Gas)を利用するデバイスである。このようなヘテロ接合を含む構造では、窒化物半導体の自発分極とピエゾ分極によって、不純物ドープを行わなくてもヘテロ接合界面に1×1013個/cm2より大きい高濃度キャリアを比較的容易に発生することができる。2DEGの高いキャリア濃度と高い電子飽和速度、及び高い絶縁破壊電界により、GaN系デバイスは、低オン抵抗、高速、高耐圧を達成することができる。なお、GaNをヘテロ接合型電界効果トランジスタに使用することは、例えば、特許文献1(特開2005−136161号公報)に開示されている。また、GaN系デバイスの優位性については、例えば、特許文献2(特開2008−244295号公報)に開示されている。
以上に議論されているように、GaNは、スイッチングデバイスの材料として将来が有望視されているが、現在は、シリコンウェハーほど大量に量産されておらず、また、その工程が複雑であるため、ウエハーコストが高いという問題がある。GaN基板を製造する方法は、例えば、特許文献3(特開2011−97065号公報)に開示されているが、この公報に開示されているような、下地基板にGaN結晶を成長させる手法では、コストの低下は期待できない。
この問題に対処するための一つのアプローチとして、シリコン(111)基板の上にGaNデバイスを形成することが提案されている。ここでシリコン(111)基板とは、基板の表側主面がSi(111)面であるような基板のことである。ここで、半導体デバイスとしてより一般的に用いられるシリコン(100)基板ではなく、シリコン(111)基板が用いられるのは、シリコン(111)基板とGaN層の間では、格子の不整合をより小さくできるためである。
図1は、シリコン(111)基板の面方位と、その上に形成されたGaN層の面方位の関係を示す図である。図1の左図では、シリコン(111)基板の中心付近に原点Oが規定されており、図1の説明では、方向が原点Oを基準として定義される。シリコン(111)基板は、一般に、オリエンテーションフラット(以下、「オリフラ」と呼ぶ)を有しており、オリフラは、Si(110)面と平行である。原点Oからオリフラに向かう方向がSi[1−10]方向であり、その逆方向がSi[−110]である。ここで、結晶学における表記においては、本来、記号“−”を方向を表わす数字の上に付すべきであるが、本明細書では、表記の都合上、数字の前に付すことにする。
シリコン(111)面にGaN膜を形成する場合、(0001)面配向でGaN膜を形成することで(即ち、GaN膜の表側主面がGaN(0001)面になるようにGaN膜を形成することで)、格子の不整合を小さくすることができる。この場合、GaN膜の3つの並進ベクトルa1〜a3が、Si(111)面の面内方向であり、且つ、互いに120°の角度をなす方向に向く(なお、残りの1つの並進ベクトルcは、Si(111)面に垂直な方向を向く)。3つの並進ベクトルa1〜a3のうちの一つ(図1では、並進ベクトルa3)が、Si[−110]方向に一致する。この場合、GaN(1010)面、GaN(0110)面が、いずれも、シリコン(111)基板のオリフラに対して30度の角度をなす、言い換えれば、オリフラに対して垂直な面に対して60度の角度をなすことになる。
一つの問題は、シリコン(111)基板にGaN層を含む積層体を形成した構造は、機械的強度に劣り、基板が割れやすいことである。シリコンとGaNの熱膨張係数は大きく異なるので、シリコン(111)基板にGaN層を形成すると、シリコン基板に大きな応力が作用する。この応力は、シリコン(111)基板の割れを誘起してしまう。基板が割れやすいと、例えばパッケージング工程において半導体チップをハンドリングした時などに半導体チップにチッピングが発生しやすくなり、製品の歩留まりの低減を招く。
このように、シリコン(111)基板にGaN層を形成した構造は、機械的強度が弱く、シリコン基板に大きな応力が作用するために、シリコン(111)基板が割れたり、チッピングしたりしやすいという課題がある。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態では、半導体装置のシリコン(111)基板が、GaN系デバイスが形成される表側主面と、該表側主面と対向する裏側主面と、4つの側面とを有している。該4つの側面のうちの2つの側面は、Si(110)面と実質的に垂直である。残り2つの側面は、該Si(110)面と垂直な側面に対して実質的に60°の角度をなす。
上記実施形態によれば、シリコン(111)基板にGaN層を形成した構造の半導体装置における、シリコン(111)基板の割れを抑制することができる。
まず、本実施形態の概要について説明する。本実施形態では、シリコン(111)基板にGaN系デバイスが形成された構造の半導体装置について、基板が割れやすい面方位を考慮した構造が提案される。発明者らの経験によれば、GaN層を形成したシリコン(111)基板は、(Si(110)面に平行な面である)オリフラに対して垂直な面、及び、オリフラに対して各々30度傾いた面で割れやすい。言い換えれば、GaN層を形成したシリコン(111)基板は、オリフラに対して垂直な面、及び、該垂直な面に対して各々60度傾いた面で割れやすい。ここで、割れやすい面とは、即ち、へき開しやすい面であることに留意されたい。
このような経験に基づき、本実施形態では、下記の構造の半導体装置が提案される。本実施形態の半導体装置では、シリコン(111)基板が、GaN系デバイスが形成される表側主面と、該表側主面と対向する裏側主面と、オリフラと実質的に垂直で互いに平行な2つの側面と、該オリフラと垂直な側面に対して実質的に60°の角度をなし、互いに平行な2つの主面とを有している。「実質的に」とは、ダイシング工程などにおける加工誤差の範囲内にあることを意味している。このような半導体装置は、シリコン(111)基板の側面が、いずれも、へき開しやすい面と実質的に平行であるため、チッピングしにくく、機械的強度に優れている。以下、本実施形態の半導体装置について詳細に説明する。
(第1の実施形態)
図2は、第1の実施形態における半導体装置、具体的には、第1の実施形態における半導体チップ2が配置された半導体ウェハ1の構成を示す平面図である。半導体ウェハ1は、シリコン(111)基板を備えており、該シリコン(111)基板の上に、GaN系デバイスが形成されている。該GaN系デバイスの構造については後述する。半導体ウェハ1には、シリコン(110)面に平行なオリフラ1aが形成されている。隣接する半導体チップ2の間にはスクライブレーンが設けられており、ダイシング工程では、このスクライブレーンで隣接する半導体チップ2が分離される。
図2は、第1の実施形態における半導体装置、具体的には、第1の実施形態における半導体チップ2が配置された半導体ウェハ1の構成を示す平面図である。半導体ウェハ1は、シリコン(111)基板を備えており、該シリコン(111)基板の上に、GaN系デバイスが形成されている。該GaN系デバイスの構造については後述する。半導体ウェハ1には、シリコン(110)面に平行なオリフラ1aが形成されている。隣接する半導体チップ2の間にはスクライブレーンが設けられており、ダイシング工程では、このスクライブレーンで隣接する半導体チップ2が分離される。
図3は、ダイシング工程後の半導体チップ2に含まれるシリコン(111)基板10の構造を示す斜視図である。半導体チップ2は、表側主面11と、裏側主面12と、側面13〜16とを有している。表側主面11は、GaN系デバイスが形成される面であり、Si(111)面に平行な面である。裏側主面12は、表側主面11に対向する面である。側面13〜16は、表側主面11及び裏側主面12に対して実質的に垂直な面である。
図2に図示されているように、シリコン(111)基板10の4つの側面のうち、側面13、15は、オリフラ1aに実質的に垂直な面、言い換えれば、Si(110)面に垂直な面である。即ち、側面13、15は、Si(112)面に平行な面である(図1参照)。一方、側面14、16は、側面13、15に対して実質的に60°をなす面である。言い換えれば、側面14、16は、オリフラ1aに対して30°をなす面、更に言い換えれば、Si(110)面に対して30°をなす面である。後述されるように、シリコン(111)基板10の4つの側面13〜16が、このような方向に向けられていることで、シリコン(111)基板10の割れを抑制することができる。
図4は、シリコン(111)基板10に形成されるGaN系デバイス21、及び、パッド22の構造を示す平面図である。図4においては、オリフラ1aと平行で、シリコン(111)基板10の面内方向である方向にX軸方向が定義され、オリフラ1aと垂直で、シリコン(111)基板10の面内方向である方向にY軸方向が定義されている。
GaN系デバイス21は、活性領域23と、ゲート電極24とを備えている。活性領域23の平面形状(即ち、シリコン(111)基板10に垂直な方向から見た形状)は、X軸方向に平行な2辺及びY軸方向に平行な2辺を有する矩形である。ゲート電極24は、活性領域23を横断するように形成されており、活性領域23とゲート電極24とは、MOSFETを形成している。ゲート電極24は、X軸方向に延伸するように設けられている。即ち、図4では、該MOSFETのゲート幅方向がX軸方向であり、ゲート長方向がY軸方向である。
パッド22は、GaN系デバイス21に電気的に接続されており、外部からGaN系デバイス21に電気信号を供給し、又は、GaN系デバイス21から外部に電気信号を出力するために使用される。パッド22は、シリコン(111)基板10の上方に設けられている。図4では、各パッド22の平面形状は、X軸方向に平行な2辺及びY軸方向に平行な2辺を有する矩形である。なお、後述されるように、パッド22、活性領域23及びゲート電極24の平面形状は、様々に変形可能である。
図5は、GaN系デバイス21のうちの一のMOSFETの構造を示す断面図である。シリコン(111)基板10の表側主面11には、バッファ層25が形成されており、そのバッファ層25の上面にi−GaN層(ノンドープのGaN層)26が形成される。i−GaN層26の上面には、ソース領域、ドレイン領域として機能するi−AlGaN層27が形成されている。活性領域23は、これらのi−GaN層26とi−AlGaN層27とで構成されている。一方のi−AlGaN層27の上面にはドレイン電極28が形成され、他方のi−AlGaN層27の上面にはソース電極29が形成されている。
加えて、該MOSFETを他の素子から分離する素子分離領域30が、i−GaN層26及びi−AlGaN層27の側方に位置して設けられている。素子分離領域30は、後述されるように、i−GaN層及びi−AlGaN層にボロンを注入することで形成されている。
i−GaN層26の上面のi−AlGaN層27に被覆されていない部分を被覆するように、ゲート絶縁膜32が形成され、そのゲート絶縁膜32の上に、上述のゲート電極24が形成されている。加えて、i−AlGaN層27の上面のゲート電極24の近傍の位置を覆うように、シリコン窒化膜31が形成されている。ゲート絶縁膜32は、シリコン窒化膜31の上面を部分的に覆うように形成されている。
このような構成のMOSFETは、ゲート電極24、ドレイン電極28及びソース電極29に、それぞれ、ゲート電圧、ドレイン電圧及びソース電圧を適切に印加することで動作する。
以上に述べられた本実施形態の半導体チップ2は、シリコン(111)基板10が割れにくく、機械的強度に優れている。本実施形態では、該半導体チップ2のシリコン(111)基板10の側面13、15が、オリフラ1a(即ち、シリコン(110)面)と実質的に垂直な面であり、側面14、16が、オリフラ1aに対して実質的に各々30度傾いた面である。言い換えれば、シリコン(111)基板10の側面13〜16は、いずれも、へき開しやすい面と実質的に平行である。ここで、GaN層を形成したシリコン(111)基板は、オリフラに対して垂直な面、及び、オリフラに対して各々30度傾いた面でへき開しやすいことに留意されたい。このため、本実施形態の半導体チップ2は、シリコン(111)基板10が割れにくく(即ち、チッピングしにくく)、機械的強度に優れている。
(第2の実施形態)
図6は、第2の実施形態における半導体チップ2の構造を示す平面図である。第2の実施形態の半導体チップ2においても、シリコン(111)基板10の側面13、15が、オリフラ1a(即ち、シリコン(110)面)と実質的に垂直な面であり、側面14、16が、オリフラ1aに対して実質的に各々30度傾いた面である構造が採用される。このような構造を採用することで、シリコン(111)基板10が割れにくくなり、機械的強度において有利であることは上述された通りである。なお、第2の実施形態における半導体チップ2も、図2で示されている配置で半導体ウェハ1に集積化される。
図6は、第2の実施形態における半導体チップ2の構造を示す平面図である。第2の実施形態の半導体チップ2においても、シリコン(111)基板10の側面13、15が、オリフラ1a(即ち、シリコン(110)面)と実質的に垂直な面であり、側面14、16が、オリフラ1aに対して実質的に各々30度傾いた面である構造が採用される。このような構造を採用することで、シリコン(111)基板10が割れにくくなり、機械的強度において有利であることは上述された通りである。なお、第2の実施形態における半導体チップ2も、図2で示されている配置で半導体ウェハ1に集積化される。
加えて、第2の実施形態では、半導体チップ2におけるGaN系デバイス21及びパッド22の面積効率を向上させるための平面レイアウトが提示される。上述のように、第1の実施形態では、図4に図示されているように、GaN系デバイス21の活性領域23の平面形状は、X軸方向に平行な2辺及びY軸方向に平行な2辺を有する矩形であり、ゲート電極24は、X軸方向に延伸するように設けられている。ここで、Y軸方向は、シリコン(111)基板10の面内方向であり、且つ、側面13、15に平行な方向であり、X軸方向は、シリコン(111)基板10の面内方向であり、且つ、側面13、15に垂直な方向である。ここで、シリコン(111)基板10の側面14、16が側面13、15に対して60°の角度をなしているので、図4に図示されている平面レイアウトでは、GaN系デバイス21及びパッド22を密に配置することができない。即ち、第1の実施形態の半導体チップ2には、GaN系デバイス21及びパッド22が配置できない領域の面積が増加してしまうという問題が生じる。第2の実施形態では、このような問題を解決するための平面レイアウトが提示される。
より具体的には、第2の実施形態では、GaN系デバイス21の活性領域23が、その平面形状が平行四辺形であるように形成される。ここで、該平行四辺形の4つの辺23a〜23dのうち2つの辺23a、23cは、シリコン(111)基板10の側面13、15に実質的に平行であり、辺23b、23dは、側面14、16に実質的に平行である。なお、本明細書でいう「平行四辺形」は、「菱形」も含む概念であることに留意されたい。即ち、辺23a〜23dは、同一の長さであってもよい。第2の実施形態では、活性領域23をこのような平面形状で形成することにより、同一サイズの半導体チップ2に対して、第1の実施形態と比較してより大きな面積の活性領域23を半導体チップ2に形成することができる。
また、活性領域23を横断するように形成されるゲート電極24は、シリコン(111)基板10の側面14、16に平行な方向に延伸するように形成されている。即ち、該ゲート電極24が、そのゲート幅方向(MOSFETにおいて電流が流れる方向と垂直な方向)が側面14、16に平行であるように配置される。この場合、ゲート電極24のゲート長方向(MOSFETにおいて電流が流れる方向)において対向する端24a、24bが、側面14、16に実質的に平行である。なお、ゲート電極24は、そのゲート幅方向が側面13、15に実質的に平行であるように配置されてもよい。この場合、ゲート電極24のゲート長方向において対向する端24a、24bが、側面13、15に平行になる。
更に、図7Aに図示されているように、パッド22は、その平面形状が平行四辺形であるように形成される。ここで、該平行四辺形の4つの辺41〜44のうち2つの辺41、43は、シリコン(111)基板10の側面13、15に実質的に平行であり、辺42、44は、側面14、16に実質的に平行である。第2の実施形態では、パッド22をこのような平面形状で形成することにより、同一サイズの半導体チップ2に対し、パッド22が矩形である第1の実施形態と比較して、パッド22をより高い密度で半導体チップ2に配置することができる。即ち、図7Bに図示されているように、パッド22が矩形であり、辺42、44がX軸方向に平行であると、辺42、44が側面14、16に対して斜めになり、何も配置されない領域の面積が増加してしまう。図7Aに示されているように、パッド22の辺42、44を側面14、16に対して平行にすることで、パッド22がY軸方向において占有する高さLYが同一であっても、パッド22の配置の面積効率を向上させることができる。
(第3の実施形態)
図8A、図8Bは、第3の実施形態における半導体チップ2の構造を示す平面図である。第3の実施形態の半導体チップ2においても、シリコン(111)基板10の側面13、15が、オリフラ1a(即ち、シリコン(110)面)と実質的に垂直な面であり、側面14、16が、オリフラ1aに対して実質的に各々30度傾いた面である構造が採用される。このような構造を採用することで、シリコン(111)基板10が割れにくくなり、機械的強度において有利であることは上述された通りである。なお、第3の実施形態における半導体チップ2も、図2で示されている配置で半導体ウェハ1に集積化される。
図8A、図8Bは、第3の実施形態における半導体チップ2の構造を示す平面図である。第3の実施形態の半導体チップ2においても、シリコン(111)基板10の側面13、15が、オリフラ1a(即ち、シリコン(110)面)と実質的に垂直な面であり、側面14、16が、オリフラ1aに対して実質的に各々30度傾いた面である構造が採用される。このような構造を採用することで、シリコン(111)基板10が割れにくくなり、機械的強度において有利であることは上述された通りである。なお、第3の実施形態における半導体チップ2も、図2で示されている配置で半導体ウェハ1に集積化される。
ここで、第3の実施形態においては、GaN系デバイス21の活性領域23の平面形状、及び、ゲート電極24のうちの活性領域23の上方にある部分の平面形状が、(第1の実施形態と同様に)X軸方向に実質的に平行な2辺及びY軸方向に実質的に平行な2辺を有する矩形であるように形成される。このようなGaN系デバイス21の平面レイアウトは、GaN層、AlGaN層の特性が、面方位に依存して変化する場合があることに基づいている。例えば、図1に図示されているように、シリコン(111)面に形成されたGaN層は、GaN[11−20]方向がSi[1−10]方向に平行になり、GaN[−1100]方向がSi[11−2]方向に平行になるような配向で形成される。GaN系デバイス21において、GaN[11−20]方向又はその逆方向に電流を流す場合(即ち、Y軸方向に平行に電流を流す場合)、図8Aに図示されているように、活性領域23の平面形状は、X軸方向に平行な2辺及びY軸方向に平行な2辺を有する矩形であることが望ましい。この場合、ゲート電極24は、そのゲート幅方向がX軸方向であるように配置される。一方、GaN[−1100]方向又はその逆方向に電流を流す場合(即ち、X軸方向に平行に電流を流す場合)、図8Bに図示されているように、ゲート電極24は、そのゲート幅方向がY軸方向であるように配置される。
その一方で、パッド22は、第2の実施形態と同様に、その平面形状が平行四辺形であるように形成される。ここで、該平行四辺形の4つの辺のうち2つの辺は、シリコン(111)基板10の側面13、15に実質的に平行であり、残り2つの辺は、側面14、16に実質的に平行である。第3の実施形態では、パッド22をこのような平面形状で形成することにより、パッド22をより高い密度で半導体チップ2に配置することができる。
続いて、上述の実施形態におけるGaN系デバイス21の製造方法について簡単に説明する。図9A〜図9Cは、GaN系デバイス21の製造方法の一例を示す断面図である。
まず、図9Aに図示されているように、シリコン(111)基板10の表側主面11に、バッファ層25が形成され、そのバッファ層25の上面に、i−GaN層26が形成される(工程1)。バッファ層25がシリコン(111)基板10とi−GaN層26との間に挿入されていることにより、シリコンとGaNの結晶格子の違いを緩和させることができる。続いて、i−AlGaN層27が堆積される(工程2)。
その後、図9Bに図示されているように、i−GaN層26、i−AlGaN層27のうち、活性領域23として使用される部分を被覆するレジストパターン51が形成され、レジストパターン51をマスクとしてi−GaN層26及びi−AlGaN層27へのボロン注入が行われる(工程3)。これにより、i−GaN層26及びi−AlGaN層27のうち、レジストパターン51に被覆されていない部分が素子分離領域30に転換される。
続いて、i−AlGaN層27及び素子分離領域30の上にシリコン窒化膜31が形成され、シリコン窒化膜31の一部がエッチングにより除去されて開口が形成される(工程4)。該開口は、後の工程でゲート絶縁膜32が形成される位置に設けられる。
その後、図9Cに図示されているように、i−AlGaN層27のうちシリコン窒化膜31の開口の内部に位置する部分がエッチングされ、更に、ゲート絶縁膜32がi−GaN層26に接するように形成される(工程5)。ゲート絶縁膜32は、例えば、Al2O3で形成される。続いて、ゲート電極24が、金属膜で形成される。続いて、シリコン窒化膜31が部分的に除去されてi−AlGaN層27の一部が露出され、ドレイン電極28、ソース電極29が、i−AlGaN層27の上に形成される(工程6)。以上の工程により、目的のGaN系デバイス21の構造が完成する。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 :半導体ウェハ
1a :オリエンテーションフラット
2 :半導体チップ
10 :基板
11 :表側主面
12 :裏側主面
13〜16:側面
21 :GaN系デバイス
22 :パッド
23 :活性領域
23a〜23d:辺
24 :ゲート電極
24a、24b :端
25 :バッファ層
26 :GaN層
27 :AlGaN層
28 :ドレイン電極
29 :ソース電極
30 :素子分離領域
31 :シリコン窒化膜
32 :ゲート絶縁膜
41〜44:辺
51 :レジストパターン
1a :オリエンテーションフラット
2 :半導体チップ
10 :基板
11 :表側主面
12 :裏側主面
13〜16:側面
21 :GaN系デバイス
22 :パッド
23 :活性領域
23a〜23d:辺
24 :ゲート電極
24a、24b :端
25 :バッファ層
26 :GaN層
27 :AlGaN層
28 :ドレイン電極
29 :ソース電極
30 :素子分離領域
31 :シリコン窒化膜
32 :ゲート絶縁膜
41〜44:辺
51 :レジストパターン
Claims (7)
- Si(111)面に平行な表側主面と、前記表側主面に対向する裏側主面と、前記表側主面と前記裏側主面とを接続する第1〜第4側面とを有するシリコン基板と、
前記表側主面に形成されたGaN系デバイス
とを具備し、
前記GaN系デバイスは、GaN層を有しており、
前記第1及び第2側面は、実質的にSi(110)面に垂直な面であり、
前記第3及び第4側面は、前記第1及び第2側面に対して実質的に60°をなす面である
半導体装置。 - 請求項1に記載の半導体装置であって、
更に、前記シリコン基板の上方に設けられたパッドを備え、
前記パッドの平面形状は、4つの辺を有する平行四辺形であり、
前記パッドの前記4つの辺のうちの第1辺及び第2辺は、前記第1及び第2側面に実質的に平行であり、
前記パッドの前記4つの辺のうちの第3辺及び第4辺は、前記第3及び第4側面に実質的に平行である
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記GaN系デバイスは、前記GaN層を含む活性領域を有しており、
前記活性領域の平面形状は、4つの辺を有する平行四辺形であり、
前記活性領域の前記4つの辺のうちの第1辺及び第2辺は、前記第1及び第2側面に実質的に平行であり、
前記活性領域の前記4つの辺のうちの第3辺及び第4辺は、前記第3及び第4側面に実質的に平行である
半導体装置。 - 請求項3に記載の半導体装置であって、
前記GaN系デバイスは、更に、前記活性領域を横断するゲート電極を有しており、
前記ゲート電極は、ゲート幅方向が前記第1及び第2側面に平行である、又は、ゲート幅方向が前記第3及び第4側面に平行であるように配置される
半導体装置。 - 請求項2に記載の半導体装置であって、
前記GaN系デバイスは、前記GaN層を含む活性領域を有しており、
前記活性領域の平面形状は、4つの辺を有しており、
前記活性領域の前記4つの辺のうちの第1辺及び第2辺は、前記第1及び第2側面に実質的に平行であり、
前記活性領域の前記4つの辺のうちの第3辺及び第4辺は、前記第1及び第2側面に実質的に垂直である
半導体装置。 - 請求項5に記載の半導体装置であって、
前記GaN系デバイスは、更に、前記活性領域を横断するゲート電極を有しており、
前記ゲート電極は、ゲート幅方向が前記第1及び第2側面に実質的に平行である、又は、ゲート幅方向が前記第1及び第2側面に実質的に垂直であるように配置される
半導体装置。 - 複数の半導体チップが配置され、且つ、Si(110)面に平行なオリエンテーションフラットを有する半導体ウェハであって、
前記複数の半導体チップのそれぞれは、
Si(111)面に平行な表側主面と、前記表側主面に対向する裏側主面とを有するシリコン基板と、
前記表側主面に形成されたGaN系デバイス
とを備えており、
前記複数の半導体チップのうちの隣接する2つの半導体チップの間にはスクライブレーンが規定されており、
前記スクライブレーンは、前記複数の半導体チップがダイシングにより分離されたときに、前記複数の半導体チップのそれぞれについて、前記シリコン基板が、前記表側主面と前記裏側主面とを接続する第1〜第4側面とを有するように規定されており、
前記第1及び第2側面は、前記オリエンテーションフラットに実質的に垂直な面であり、
前記第3及び第4側面は、前記第1及び第2側面に対して実質的に60°をなす面である
半導体ウェハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012260366A JP2014107458A (ja) | 2012-11-28 | 2012-11-28 | 半導体装置及び半導体ウェハ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012260366A JP2014107458A (ja) | 2012-11-28 | 2012-11-28 | 半導体装置及び半導体ウェハ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014107458A true JP2014107458A (ja) | 2014-06-09 |
Family
ID=51028676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012260366A Pending JP2014107458A (ja) | 2012-11-28 | 2012-11-28 | 半導体装置及び半導体ウェハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014107458A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023276575A1 (ja) * | 2021-06-29 | 2023-01-05 | 株式会社ジャパンディスプレイ | 半導体装置 |
-
2012
- 2012-11-28 JP JP2012260366A patent/JP2014107458A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023276575A1 (ja) * | 2021-06-29 | 2023-01-05 | 株式会社ジャパンディスプレイ | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7056976B2 (ja) | バイパスされたゲート構造を有するトランジスタ | |
US8723234B2 (en) | Semiconductor device having a diode forming area formed between a field-effect transistor forming area and a source electrode bus wiring or pad | |
US8816388B2 (en) | Semiconductor device with gate protection diode | |
JP5869291B2 (ja) | 半導体装置 | |
JP5746245B2 (ja) | Iii−v族及びiv族複合スイッチ | |
JP2018082011A (ja) | 半導体デバイス | |
JP6338832B2 (ja) | 半導体装置 | |
US9362366B2 (en) | Semiconductor element, semiconductor element manufacturing method, semiconductor module, semiconductor module manufacturing method, and semiconductor package | |
US8916962B2 (en) | III-nitride transistor with source-connected heat spreading plate | |
KR20130101831A (ko) | 고 전자 이동도 트랜지스터 및 그 제조방법 | |
KR20140042470A (ko) | 노멀리 오프 고전자이동도 트랜지스터 | |
JP2016086167A (ja) | 半導体デバイス | |
US20230036698A1 (en) | Reverse blocking gallium nitride high electron mobility transistor | |
US8907377B2 (en) | High electron mobility transistor and method of manufacturing the same | |
JP2007128994A (ja) | 半導体装置 | |
KR101067124B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US8193612B2 (en) | Complimentary nitride transistors vertical and common drain | |
TWI645540B (zh) | 半導體裝置 | |
US20160233326A1 (en) | High electron mobility transistor | |
JP2013197590A (ja) | Iii−v族及びiv族複合ダイオード | |
JP2012028441A (ja) | 半導体装置 | |
JP2014107458A (ja) | 半導体装置及び半導体ウェハ | |
JP2010245351A (ja) | 半導体装置 | |
US11728419B2 (en) | High electron mobility transistor | |
JP6012953B2 (ja) | 高周波半導体装置 |