JP2012028441A - 半導体装置 - Google Patents

Abstract

【課題】 発熱の抑制及び寄生容量の低減が可能な電界効果型トランジスタを備えた半導体装置を提供すること。
【解決手段】 本半導体装置１００は、基板１０と、基板１０の第１主面に設けられた半導体層２０と、半導体層２０上に設けられた隣接する２つのゲート電極３０と、隣接する２つのゲート電極３０に挟まれた領域に設けられ、隣接する２つのゲート電極３０の延在方向と交差する方向に配置された分割領域７０によって分割されてなるドレイン電極５０と、ドレイン電極５０に対向して設けられたソース電極４０と、基板の第２主面に設けられた背面電極６０とを有する。
【選択図】 図４

Description

本発明は、電界効果型トランジスタを備えた半導体装置に関する。

電界効果型トランジスタとして、化合物半導体材料を用いたＨＥＭＴ（高電子移動度トランジスタ：High Electron Mobility Transistor）が知られている。ＨＥＭＴは、従来の電界効果型トランジスタに比べて出力が大きく、高周波回路等への利用に適している。例えば、ＧａＮ（窒化ガリウム）系の材料を用いたＨＥＭＴ及びこれを備えた半導体装置が知られている（例えば、特許文献１を参照）。

特開２００６−８０３０８号公報

高出力の電界効果型トランジスタでは、動作時における電力密度が上昇することにより単位面積当たりの発熱量が大きくなり、信頼性が低下してしまう場合がある。このことを抑制するためには、隣り合うトランジスタ同士のゲート間隔を広げ、熱抵抗を下げて放熱を促すことが有効である。しかし、ゲート−ソース間の距離とゲート−ドレイン間の距離を保ったままで、ゲート同士の距離を大きくしようとすると、ソース電極及びドレイン電極の面積が増大してしまう。その結果、ドレイン電極と基板背面の電極との間の寄生容量が増加してしまう場合があった。

本発明は上記課題に鑑みなされたものであり、発熱の抑制及び寄生容量の低減が可能な電界効果型トランジスタを備えた半導体装置を提供することを目的とする。

本半導体措置は、基板と、前記基板の第１主面に設けられた半導体層と、前記半導体層上に設けられた隣接する２つのゲート電極と、前記隣接する２つのゲート電極に挟まれた領域に設けられ、前記隣接する２つのゲート電極の延在方向と交差する方向に配置された分割領域によって分割されてなるドレイン電極と、前記ドレイン電極に対向して設けられたソース電極と、前記基板の第２主面に設けられた背面電極とを有する。

上記構成において、前記分割されたドレイン電極は、前記分割領域上において接続されている構成とすることができる。

上記構成において、前記分割されたドレイン電極は、当該ドレイン電極の延在方向の端部において接続されている構成とすることができる。

上記構成において、前記分割領域には、空気または絶縁体が設けられている構成とすることができる。

上記構成において、前記分割領域に位置する前記半導体層の表面には、凹部が設けられている構成とすることができる。

上記構成において、前記半導体層は、窒化物半導体層を含む構成とすることができる。

上記構成において、前記背面電極は、グランド電位に接続されている構成とすることができる。

上記構成において、前記ゲート電極、前記ドレイン電極、及び前記ソース電極を含む電界効果型のトランジスタを複数有し、前記複数のトランジスタのうち、隣接する２つのトランジスタにおける前記ゲート電極同士の距離は、１０μｍ〜１００μｍである構成とすることができる。

上記構成において、前記基板の厚さは、５０μｍ〜１５０μｍである構成とすることができる。

本半導体装置によれば、発熱の抑制及び寄生容量の低減を図ることができる。

図１は、比較例に係る半導体装置の構成を示す図である。 図２は、比較例に係るトランジスタの構成を示す図である。 図３は、実施例１に係る半導体装置の構成を示す図である。 図４は、実施例１に係るトランジスタの構成を示す図である。 図５は、実施例２に係るトランジスタの構成を示す図である。 図６は、実施例２の第１変形例に係るトランジスタの構成を示す図である。 図７は、実施例２の第２変形例に係るトランジスタの構成を示す図である。 図８は、実施例２及びその変形例に係るトランジスタの構成を示す上面図である。 図９は、実施例３に係るトランジスタの構成を示す図である。

最初に、比較例に係る半導体装置について説明する。
（比較例）

図１は、比較例に係る半導体装置の構成を示す図であり、電界効果型トランジスタを構成する各電極のレイアウトを示している。半導体装置８０は、ゲート電極３０、ソース電極４０、及びドレイン電極５０を含む。ゲート電極３０は、パッド３１と、パッド３１から分岐するフィンガ３２ａ〜３２ｆを有する。ソース電極４０は、ゲート電極３０と同様に、パッド４１及びフィンガ４２ａ〜４２ｄを有する。ドレイン電極５０は、ゲート電極３０及びソース電極４０と同様に、パッド５１及びフィンガ５２ａ〜５２ｃを有する。ゲート電極３０、ソース電極４０、及びドレイン電極５０の各フィンガは、互いに平行に延在するように配置されている。ゲート電極３０及びソース電極４０は、それぞれドレイン電極５０と対向するように配置されている。図中に点線で囲まれた領域Ｔｒ１〜Ｔｒ６に、それぞれ電界効果型のトランジスタＴｒ１〜Ｔｒ６が形成されている。

図２は、比較例に係るトランジスタの構成を示す模式図である。図２（ａ）は上面図であり、図２（ｂ）は断面図である。図２（ａ）では、ゲート電極３０、ソース電極４０、及びドレイン電極５０を、それぞれの延在方向に短縮して図示している（図４〜図７、図９においても同様）。基板１０の上面には、半導体層２０が形成されている。半導体層２０の上面にはゲート電極３０が形成され、ゲート電極３０を挟んでソース電極４０及びドレイン電極５０が形成されている。ソース電極４０は、基板１０の上面に形成されたオーミック形成層４４と、その上面に形成されためっき層４６を含む。同様に、ドレイン電極は、基板１０の上面に形成されたオーミック形成層５４と、その上面に形成されためっき層５６を含む。図２（ａ）において、オーミック形成層４４及び５４の形成領域が網掛けで示されている。基板の下面には、背面電極６０が形成されている。

ここで、背面電極６０は、ソース電極４０と同じグランド電位に接続されている。一方、ドレイン電極５０は動作時には高電位となるため、ドレイン電極５０と背面電極６０との間で寄生容量が形成される。この寄生容量の大きさは、ドレイン電極５０の面積に依存する。

また、動作時における発熱を抑制するためには、隣接するトランジスタにおけるゲート間の距離（図１におけるゲート電極３０のフィンガ３２同士の距離）を大きくすることが好ましい。このとき、トランジスタの特性変化を抑制するために、ゲート−ソース間及びゲート−ドレイン間の間隔は変えないことが好ましい。従って、ゲート間隔が大きくなるほど、ソース電極４０及びドレイン電極５０の面積は大きくなる。

以上のことから、発熱抑制のためにゲート間隔を広げると、ドレイン電極５０の面積もそれに従って大きくなるため、寄生容量が大きくなってしまう。

図３は、実施例１に係る半導体装置の構成（レイアウト）を示す図である。半導体装置１００は、ゲート電極３０、ソース電極４０、及びドレイン電極５０を含む。比較例（図１）と異なり、ドレイン電極５０の各フィンガ５２ａ〜５２ｃは、互いに略平行に延在する２つのフィンガに分割されている。例えば、フィンガ５２ａは、フィンガ５２ａ１及び５２ａ２に分割されている。その他の構成は比較例と同様であり、詳細な説明を省略する。

図４は、実施例１に係るトランジスタの構成を示す図である。図４（ａ）は上面図であり、図４（ｂ）は断面図である。基板１０は、例えばＳｉＣを材料とする絶縁性の基板であり、その上面（第１主面）には半導体層２０が形成されている。基板１０の厚みは例えば５０μｍ〜１５０μｍである。

半導体層２０は、基板１０の側から順に積層されたバッファ層２２、チャネル層２４、電子供給層２６、及びキャップ層２８を含む。バッファ層２２は、例えばＡｌＮを材料とし、その厚みは例えば３００ｎｍである。チャネル層２４は、例えばｉ−ＧａＮを材料とし、その厚みは例えば１０００ｎｍである。電子供給層２６は、例えばｎ−ＡｌＧａＮを材料とし、その厚みは例えば２０ｎｍである。キャップ層２８は、例えばｎ−ＧａＮを材料とし、その厚みは例えば５ｎｍである。電子供給層２６から供給された電子は、チャネル層２４と電子供給層２６の界面付近に形成されたチャネル２ＤＥＧを通る。これにより、高出力のトランジスタを得ることができる。

半導体層２０の上面にはゲート電極３０が形成されると共に、ゲート電極３０を挟んでソース電極４０及びドレイン電極５０が形成されている。ソース電極４０は、ドレイン電極５０に対向して設けられている。基板の下面（第２主面）には、背面電極６０が形成されている。ゲート電極３０は、例えば例えば半導体層２０の表面から順に金及びニッケルを積層した構成とすることができ、その厚みは例えば５００ｎｍとすることができる。背面電極６０は、例えば金を材料とし、その厚みは例えば５ｎｍとすることができる。

ソース電極４０は、基板１０の上面に形成されたオーミック形成層４４と、その上面に形成されためっき層４６を含む。オーミック形成層４４は、例えば半導体層２０の表面から順にチタン及びアルミニウムを積層した構成とすることができ、その厚みは例えば５００ｎｍとすることができる。オーミック形成層４４の幅は、例えば１０μｍ〜１００μｍとすることができる。めっき層４６は、例えば金を材料とし、その厚みは例えば３μｍとすることができる。

ドレイン電極５０は、分割領域７０により、２つのドレイン電極に分割されている。分割領域７０は、２つのゲート電極３０に挟まれた領域に、ゲート電極３０の延在方向に沿って形成された領域であり、ゲート電極３０を上記の延在方向と交差する方向に分割する領域である。基板１０の上面にドレイン電極用のオーミック形成層５４ａ及び５４ｂが形成され、それぞれのオーミック形成層の上にめっき層５６ａ及び５６ｂが形成されている。オーミック形成層５４ａ及び５４ｂの幅（半導体層２０の表面に沿った長さ）は、例えば数μｍ〜数十μｍとすることができる。オーミック形成層５４ａ及び５４ｂ、並びにめっき層５６の材料及び厚みは、それぞれソース電極４０におけるオーミック形成層４４及びめっき層４６と同様とすることができる。なお、分割されたドレイン電極５０は、図１に示すように、その延在方向の端部（パッド５１）において互いに接続されている。

図４に示すように、ドレイン電極５０と半導体層２０との接触部分の面積の合計は、分割領域７０の分だけ比較例（図２）よりも小さくなっている。これにより、ドレイン電極５０と背面電極６０との間で形成される寄生容量を低減することができる。一方、隣り合うトランジスタＴｒにおけるゲート電極３０同士の間隔は変わらないため、動作時における発熱を抑制することができる。以上のことから、実施例１に係る半導体装置１００によれば、発熱の抑制及び寄生容量の低減を図ることができる。なお、上記のゲート間隔は、チップサイズの大型化を抑制するために、１０μｍ〜１００μｍとすることが好ましい。

図５は、実施例２に係るトランジスタの構成を示す図である。実施例１と同様に、ドレイン電極５０は分割領域７０により２つに分割され、ドレイン電極用のオーミック形成層５４ａ及び５４ｂが、半導体層２０の上面に個別に形成されている。一方、実施例１と異なり、ドレイン電極５０のめっき部５６は、オーミック形成層５４ａ及び５４ｂ、並びに分割領域７０の上を覆うように形成されている。換言すれば、分割されたドレイン電極５０が、分割領域７０の上部において互いに接続されている。分割領域７０は、空洞となっている。以下の説明において、「ドレイン電極が分割されている」とは、半導体層２０とドレイン電極５０との接触部分が少なくとも２つに分割されている状態を指し、図５のようにドレイン電極５０の一部が接続された形態も含むものとする。

実施例２に係る半導体装置によれば、分割領域７０の上部に形成されためっき部５６の分だけ、ドレイン電極５０の断面積が実施例１より大きくなっている。ドレイン電極５０に流すことのできる電流の電流密度には上限が存在するが、電極の断面積を大きくすることで、ドレイン電極５０に流すことのできる電流の総量を大きくすることができる。その結果、実施例１に比べて高出力のトランジスタを得ることができる。また、分割領域７０により、ドレイン電極５０と半導体層２０との接触面積が低減され、分割領域７０の上部に存在するめっき部５６も半導体層２０と離間しているため、比較例と比べてドレイン側の寄生容量は小さい。すなわち、本構成においても、実施例１と同様に発熱の抑制及び寄生容量の低減を図ることができる。

図６は、実施例２の第１変形例に係るトランジスタの構成を示す図である。図５と異なり、分割領域７０に絶縁体７２が充填されている。その他の構成は実施例２（図５）と同様であり、詳細な説明を省略する。絶縁体７２としては、例えば窒化シリコンや酸化シリコンを用いることができる。本構成によれば、絶縁体７２の材料を適切に選択することにより、ドレイン電極５０と背面電極６０の間の寄生容量をさらに抑制することができる。

図７は、実施例２の第２変形例に係るトランジスタの構成を示す図である。分割領域７０に相当する半導体層２０の表面に、凹部７４が形成されている。凹部７４は、半導体層２０の表面をエッチングすることにより形成することができ、その深さは例えば数１０ｎｍ〜数μｍとすることができる。その他の構成は実施例２（図５）と同様であり、詳細な説明を省略する。本構成によれば、分割領域７０の上部に位置するめっき層５６と半導体層２０との距離が、実施例２（図５）に比べて大きくなっている。このため、実施例２に比べて寄生容量をさらに低減することができる。なお、図７では分割領域７０及び凹部７４は空洞となっているが、第１変形例（図６）と同様に、分割領域７０及び凹部７４に絶縁体７２を設けてもよい。

図８は、実施例２及びその変形例に係るトランジスタの構成を示す上面図である。ゲート電極３０を挟んで、ソース電極４０及びドレイン電極５０が配置されている。ソース電極４０はオーミック形成層４４及びめっき層４６を含み、ドレイン電極５０はオーミック形成層５４及びめっき層５６を含む。ドレイン電極５０のめっき層５６には、スリット７６が形成されている。スリット７６は、めっき層５６の下部に位置する分割領域７０まで到達する貫通孔である。

実施例２及びその変形例において、分割領域７０を空洞とする場合、ドレイン電極５０の形成後に、ドレイン電極５０の形成に使用したレジストを除去する必要がある。本構成によれば、スリット７６からレジストを抜き出す（除去する）ことができる。スリット７６はドレイン電極５０の延在方向に沿って形成される。ドレイン電極５０の長さは、例えば数１０μｍ〜５００μｍであり、スリット７６の間隔は、例えば数μｍ〜数１０μｍである。なお、分割領域７０に絶縁体７２を設ける場合のように、レジストの除去を行う必要がない場合には、めっき層５６にスリット７６を形成しなくともよい。

図９は、実施例３に係るトランジスタの構成を示す図である。実施例１〜２と異なり、めっき層が２層により構成されている。ソース電極４０側においては、基板１０上にオーミック形成層４４が形成され、オーミック形成層４４上に第１めっき層４６が形成され、さらに第１めっき層４６上に第２めっき層４８が形成されている。ドレイン電極５０側においては、オーミック形成層５４ａ及び５４ｂ上に、それぞれ第１めっき層５６ａ及び５６ｂが形成され、その間は分割領域７０となっている。さらに、第１めっき層５６ａ及び５６ｂ上に、分割領域７０を覆うように第２めっき層５８が形成されている。その他の構成は実施例１と同様であり、詳細な説明を省略する。

実施例３に係る半導体装置のように、ドレイン電極５０が複数の配線層（めっき層）を有する場合には、分割されたドレイン電極５０を半導体層２０から遠い側の（第１段目でない）配線層において接続することが好ましい。これにより、ドレイン電極５０の接続部において、ドレイン電極５０と半導体層２０との距離を大きくすることができるため、寄生容量を更に低減することができる。

実施例１〜３では、ドレイン電極５０を２つに分割する例について説明したが、ドレイン電極５０を３つ以上に分割してもよい。その場合は、分割領域７０を２つ以上設ければよい。

また、実施例１〜３では、ＧａＮ系の半導体を用いるトランジスタを例に説明したが、実施例１〜３の構成はＧａＡｓ系やシリコン系の半導体を用いるトランジスタにおいても適用することができる。ただし、実施例１〜３の構成は、高出力によりゲート間隔を大きくすることが好ましいトランジスタに対し特に好適である。高出力トランジスタとしては、例えば半導体層２０に窒化物半導体層を含む化合物半導体のトランジスタを用いることができる。窒化物半導体としては、ＧａＮ及びＡｌＧａＮの他に、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
２０ 半導体層
３０ ゲート電極
４０ ソース電極
５０ ドレイン電極
６０ 背面電極
７０ 分割領域

Claims (9)

1. 基板と、
   前記基板の第１主面に設けられた半導体層と、
   前記半導体層上に設けられた隣接する２つのゲート電極と、
   前記隣接する２つのゲート電極に挟まれた領域に設けられ、前記隣接する２つのゲート電極の延在方向と交差する方向に配置された分割領域によって分割されてなるドレイン電極と、
   前記ドレイン電極に対向して設けられたソース電極と、
   前記基板の第２主面に設けられた背面電極とを有することを特徴とする半導体装置。
2. 前記分割されたドレイン電極は、前記分割領域上において接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記分割されたドレイン電極は、当該ドレイン電極の延在方向の端部において接続されていることを特徴とする請求項１に記載の半導体装置。
4. 前記分割領域には、空気または絶縁体が設けられていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記分割領域に位置する前記半導体層の表面には、凹部が設けられていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記半導体層は、窒化物半導体層を含むことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記背面電極は、グランド電位に接続されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
8. 前記ゲート電極、前記ドレイン電極、及び前記ソース電極を含む電界効果型のトランジスタを複数有し、
   前記複数のトランジスタのうち、隣接する２つのトランジスタにおける前記ゲート電極同士の距離は、１０μｍ〜１００μｍであることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
9. 前記基板の厚さは、５０μｍ〜１５０μｍであることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
   

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