CN103053015A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。半导体装置具备：被设于基板(101)上且由III-V族氮化物半导体构成的缓冲层(102)；被设于缓冲层(102)上且由III-V族氮化物半导体构成的第1半导体层(103)；被设于第1半导体层(103)上且由III-V族氮化物半导体构成的第2半导体层(104)；被设于基板(101)的背面上且与接地连接的背面电极(111)；在第2半导体层104上被设置成相互分离开的源电极(132)及漏电极(134)；被设于第2半导体层(104)上的栅电极(136)；以及贯通第2半导体层(104)、第1半导体层(103)、及缓冲层(102)并至少抵达基板(101)且使源电极(132)与背面电极(111)电连接的插塞(109)。

Description

半导体装置及其制造方法
技术领域
本说明书所记载的技术涉及由III-V族氮化物半导体构成的场效应型的半导体装置。
背景技术
对于III-V族氮化物半导体、即氮化镓(GaN)、氮化铝(AlN)及氮化铟(InN)等的、通式以AlxGa1-x-yInyN(其中、0≤x≤1、0≤y≤1、0≤x+y≤1)表示的混合结晶物而言，不仅正在研究利用作为其物理性特征的宽带隙与直接跃迁型的频带结构而应用到短波长光学元件，而且还正在研究根据高击穿电场与饱和电子速度这样的等特征而应用到电子器件中。
尤其是，作为高输出器件或高频器件而正在开发异质结场效应晶体管(Hetero-junction Field Effect Transistor：以下称为HFET)，其利用在半绝缘性基板之上依次外延生长的AlxGa1-xN层(其中、0＜x≤1)与GaN层的界面出现的二维电子气体(Two Dimensional Electron Gas：以下称为2DEG)。在该HFET中，除了来自载流子供给层(N型AlGaN肖特基层)的电子供给以外，还存在基于主动极化及压电极化的极化效而实现的电荷供给。其电子密度超过1013cm-2，与AlGaAs/GaAs系HFET相比，也大1位数左右。
这样，在采用了III-V族氮化物半导体的HFET中，可期待比GaAs系HFET更高的漏极电流密度，公开了一种最大漏极电流超过1A/mm的元件(参照非专利文献1)。进而，由于III-V族氮化物半导体具有宽带隙(例如GaN的带隙为3.4eV)，故表示出高的耐压特性，在采用了III-V族氮化物半导体的HFET中，能够使栅-漏电极间的耐压成为100V以上(参照非专利文献1)。这样，因为可期待表现出高耐压且高电流密度的电气特性，所以以采用了III-V族氮化物半导体的HFET为中心的电子器件，正在研究将其应用作为高频元件、另外作为以比以往更小的设计尺寸来处理大功率的元件。
然而，由III-V族氮化物半导体构成的电子器件虽然有望作为高频、高输出或大功率元件，但为了实现这些想法而需要想尽各种办法。作为用于实现这种具备高频特性、高输出特性及大功率特性的元件的办法之一，公知一种采用通孔构造的技术(参照非专利文献1)。
以下，参照图5对这种采用了现有的通孔构造的FET进行说明。图5是表示具有通孔构造的现有的FET的构造的剖视图。
如图5所示，现有的FET具备：在由硅(Si)构成的高电阻基板1之上形成的由III-V族氮化物半导体构成的沟道层3；以及形成于沟道层3之上且由III-V族氮化物半导体构成的肖特基层5。
在肖特基层5之上形成有肖特基电极7、和位于其两侧方且具有欧姆性的源电极11及漏电极13。在高电阻基板1、缓冲层、沟道层3、及肖特基层5中的位于源电极11之下的部分的一部分上有选择地形成通孔25，并在该通孔25内嵌入与背面电极15连接的插塞9。FET的源电极11经由插塞9及背面电极15而与接地电源连接。
在非专利文献2中报告了：在现有的FET中，与源电极通过电线而被接地的构成的FET相比，由于可降低源极电感，故可以看到线性增益上有约2dB的改善。
在先技术文献
非专利文献
非专利文献1：安藤祐二、冈本康宏、宫本广信、中山达峰、井上隆、葛原正明著「高耐压AlGaN/GaN异质结FET的评价」信学技报、ED2002-214，CPM 2002-105(2002-10)，pp.29-34
非专利文献2：福田益美、平地康刚著「GaAs场效应晶体管的基础」电子信息通信学会、1992年、p.214
发明内容
-发明所要解决的技术问题-
然而，在采用通孔的现有的半导体装置中，产生了以下的瑕疵。采用低价的Si基板的半导体装置中，由于热传导性与SiC基板相比劣化，故与采用了SiC基板的半导体元件相比输出会下降。
鉴于所述课题，本发明的目的在于：在具有III-V族氮化物半导体的半导体装置中降低由热引起的输出下降。
用于解决技术问题的方案
图6是表示以通常模式与脉冲模式分别驱动时的现有半导体装置的输出的比较的图。根据该图所示的结果可知：脉冲驱动的情况下，输出的下降被抑制。认为这是因为：在脉冲驱动时，与通常驱动相比基板温度的上升被降低。
再有，图7是表示动作时的半导体装置内的温度分布的图。该图中，颜色浓的部分、即温度高的部分是活性区域(主要是源极-漏极间的区域)，可知在活性区域内产生热。基于以上事实，本申请发明人们独自地反复研究之后想到了本申请的发明。
本发明的一例涉及的半导体装置具备：基板；被设于所述基板的上表面上或上方且由III-V族氮化物半导体构成的第1半导体层；被设于所述第1半导体层上且由III-V族氮化物半导体构成的第2半导体层；被设于所述基板的背面上且与接地连接的背面电极；以相互分离开的方式被设置在所述第2半导体层上的源电极及漏电极；被设于所述第2半导体层上的所述源电极与漏电极之间的位置且与所述第2半导体层进行肖特基接触的栅电极；以及贯通所述第2半导体层及所述第1半导体层并至少抵达所述基板且使所述源电极与所述背面电极电连接的插塞。
根据该构成，由于源电极并未经由第2半导体层上方的布线而是经由插塞被连接至背面电极及接地，故与源电极经由布线而被接地的情况相比，可降低源极电感。
再有，由于在源电极与漏电极之间动作时产生热的场所，在源电极下设置插塞，故热经由插塞而被传递到背面电极，可缓和动作时的温度上升。因而，在上述构成的半导体装置中，与现有的半导体装置相比能够抑制输出的下降。
本发明的一例涉及的半导体装置的制造方法具备：基板；被设于所述基板的上表面上或上方且由III-V族氮化物半导体构成的第1半导体层；被设于所述第1半导体层上且由III-V族氮化物半导体构成的第2半导体层；被设于所述基板的背面上且被连接至接地电位的背面电极；以相互分离开的方式被设置在所述第2半导体层上的源电极及漏电极；被设于所述第2半导体层上的所述源电极与漏电极之间的位置且与所述第2半导体层进行肖特基接触的栅电极；以及贯通所述第2半导体层及所述第1半导体层并至少抵达所述基板且使所述源电极与所述背面电极电连接的插塞。
根据该方法，可制作易于经由插塞将动作时产生的热向背面电极散热的构造。再有，可制造降低了源极电感的半导体装置。
-发明效果-
本发明的一例涉及的半导体装置中，与现有的半导体装置相比能够降低由热引起的输出下降。
附图说明
图1(a)、(b)是分别示意地表示本发明第1实施方式涉及的异质结场效应晶体管(HFET)的构造的剖视图及布局图，(c)、(d)是分别表示源电极与插塞(plug)的连接部分的例子的放大剖视图。
图2是示意地表示本发明第2实施方式涉及的HFET的构造的剖视图。
图3是示意地表示本发明第3实施方式涉及的HFET的构造的剖视图。
图4(a)、(b)是示意地表示本发明第4实施方式涉及的HFET的构造的剖视图。
图5是表示具有通孔构造的现有的FET的构造的剖视图。
图6表示以通常模式与脉冲模式分别驱动时的现有的半导体装置的输出的比较的图。
图7是表示动作时的半导体装置内的温度分布的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
(第1实施方式)
图1(a)、(b)是分别示意地表示本发明第1实施方式涉及的异质结场效应晶体管(HFET)的构造的剖视图及布局图，(c)、(d)是分别表示源电极与插塞的连接部分的例子的放大剖视图。图1(a)表示图1(b)中通过插塞109的横向的剖面。
如图1(a)、(b)所示，本实施方式的HFET具备：例如由硅(Si)构成的高电阻基板101；被设于高电阻基板101上且由高电阻的氮化铝镓(AlxGa1-xN(0＜x≤1))构成的缓冲层102；被设于缓冲层102上且由无掺杂的氮化镓(GaN)构成的沟道层(第1半导体层)103；以及被设于沟道层103上且由N型的氮化铝镓(AlyGa1-yN(0＜y≤1))构成的肖特基层(第2半导体层)104。
高电阻基板101的厚度例如为500μm，缓冲层102的膜厚例如为500nm，沟道层103的膜厚例如为1000nm，肖特基层104的膜厚例如为25nm。
缓冲层102是为了缓和高电阻基板101与沟道层103及肖特基层104之间的晶格失配(lattice mismatch)而形成的。再有，与肖特基层104形成异质结的沟道层103中，在与肖特基层104的界面附近形成由2DEG构成的沟道。另外，基板及缓冲层为「高电阻」指的是在HFET的通常动作时几乎不会有电流流动的意思，所谓的半绝缘性层也称为高电阻层。
肖特基层104之上设置有由氮化硅(SiN)构成的厚度100nm的第1绝缘膜105，在第1绝缘膜105上，开口121、122、123按照相互分离开的方式设置。
开口121内的肖特基层104上及第1绝缘膜105的一部分上设置有源电极132。另外，有时源电极132一部分嵌入通孔150内。例如，如图1(c)所示，也可以是源电极132的一部分被嵌入通孔150中形成于肖特基层104的部分，如图1(d)所示，也可以是源电极132未被嵌入通孔150内。这对于以后说明的图2、图3、图4(a)、(b)所示的HFET来说也是同样的。另外，更详细的是源电极132与通孔150内的插塞109也可以经由金(Au)等的金属而连接。
按照相对于由N型的AlyGa1-yN构成的肖特基层104而表现欧姆性的方式，例如由钛(Ti)与铝(Al)的层叠体来构成源电极132。源电极132中的被设于肖特基层104上的部分距肖特基层104的上表面的膜厚例如为200nm。
栅电极136被设置在开口122内的肖特基层104上及第1绝缘膜105的一部分上。栅电极136中的被设于肖特基层104上的部分的膜厚例如为400nm。按照相对于肖特基层104而表现肖特基性的方式，栅电极108例如由镍(Ni)与金(Au)的层叠体构成。
漏电极134被设置在开口123内的肖特基层104上及第1绝缘膜105的一部分上。漏电极134与源电极132同样地，为了与肖特基层104进行欧姆接触，例如由Ti与Al的层叠体构成。漏电极134中的被设于肖特基层104上的部分的膜例如为200nm。
在高电阻基板101的背面上设置有铬(Cr)/金(Au)等构成的厚度例如为200nm左右的背面电极111。源电极132与背面电极111由贯通肖特基层104、沟道层103、缓冲层102及高电阻基板101的插塞109来连接。再有，背面电极111与接地布线连接。插塞109例如由Cr与Au的层叠体构成。如图1(b)所示，插塞109也可以相对于1个源电极132而设置多个。
在第1绝缘膜105上、栅电极136上、源电极132上、及漏电极134上设置有例如由SiN构成的厚度500nm的第2绝缘膜130。第2绝缘膜130上设置有：经由接触插塞(contact plug)而与源电极132连接的源极布线120、经由接触插塞而与栅电极136连接的栅极布线(未图示)、以及经由接触插塞而与漏电极134连接的漏极布线124。栅极布线、源极布线120、及漏极布线124均被配置为并不相互连接。再有，在栅极布线、源极布线120、及漏极布线124被设于2层以上的布线层内的情况下，为了实现寄生电容的降低而优选各布线相互并不交叉。
第2绝缘膜130上设置有例如膜厚为400nm的第3绝缘膜140。
在本实施方式的HFET中，电流经过产生2DEG的沟道层103与肖特基层104的界面后在源电极132与漏电极134之间流动。再有，通过向栅电极136施加电压，从而可控制在源极-漏极间流动的电流量。
在本实施方式的HFET中，由于源电极132并未经由第2绝缘膜130上的布线而是经由插塞109被连接到背面电极111及接地布线，故与源电极132经由布线而被接地的情况相比，可缩短源极布线长，可降低源极电感。因而，可使线性增益提高。再有，由于插塞109被设于源电极132的正下，故在动作时产生的热经由插塞109而被传递至背面电极111，被有效地散热。这样，通过在动作时产生热的区域设置插塞109，从而能够有效地散热，因此，在本实施方式的HFET中与现有的HFET相比可大幅地抑制输出下降。
另外，在本实施方式的HFET中虽然插塞109贯通高电阻基板101，但在采用导电性的基板的情况下，只要插塞109与基板相接即可，而无需贯通基板。
再有，取代由Si构成的高电阻基板101，也可以采用导电性基板或GaN基板等的半绝缘性基板、蓝宝石基板等的绝缘性基板。在采用GaN基板的情况下并非一定需要缓冲层。
在制造本实施方式的HFET之际，利用CVD(chemical vapordeposition)法等在高电阻基板101的背面上形成由金属构成的背面电极111。接着，利用MOCVD(metal-organicCVD)法等在高电阻基板101上依次形成由AlxGa1-xN(0＜x≤1)等的III-V族氮化物半导体构成的缓冲层102、由GaN等的III-V族氮化物半导体构成的沟道层103、由N型的AlyGa1-yN(0＜y≤1)等的III-V族氮化物半导体构成的肖特基层104。
接下来，在肖特基层104上形成了由SiN等构成的第1绝缘膜之后借助平版印刷及蚀刻来形成开口121、122、123。此后，在开口121内的肖特基层104上形成源电极132，并且在开口123内的肖特基层104上形成漏电极134。接下来，在开口122内的肖特基层104上形成栅电极136。
接着，除去源电极132的一部分及位于源电极132下的肖特基层104、沟道层103、缓冲层102及高电阻基板101，以形成抵达背面电极111的通孔150。接下来，在通孔150内形成插塞109。
接下来，在第1绝缘膜105上形成了第2绝缘膜130之后，在第2绝缘膜130上分别形成与源电极132连接的源极布线120、与漏电极134连接的漏极布线124、与栅电极136连接的栅极布线。
(第2实施方式)
图2是示意地表示本发明第2实施方式涉及的HFET的构造的剖视图。本实施方式的HFET在肖特基层104中开口121下方的形成了通孔150的部分设置高电阻区域212，这一点不同于第1实施方式涉及的HFET。高电阻区域212以外的构成都与第1实施方式涉及的HFET同样。
即，如图2所示，本实施方式的HFET具备高电阻基板101、被设于高电阻基板101上的缓冲层102、被设于缓冲层102上的沟道层103、被设于沟道层103上的肖特基层104。
在肖特基层104之上形成有被设置为开口121、122、123相互分离开的第1绝缘膜105。
在开口121内的肖特基层104上及第1绝缘膜105的一部分上设置着源电极132。在开口122内的肖特基层104上及第1绝缘膜105的一部分上设置着栅电极136。在开口123内的肖特基层104上及第1绝缘膜105的一部分上设置着漏电极134。
在高电阻基板101的背面上设置有背面电极111。源电极132与背面电极111借助贯通肖特基层104、沟道层103、缓冲层102及高电阻基板101的插塞109而被连接在一起。
第2绝缘膜130被设置在第1绝缘膜105上、栅电极136上、源电极132上、及漏电极134上。经由接触插塞而与源电极132连接的源极布线120、经由接触插塞而与栅电极136连接的栅极布线(未图示)、经由接触插塞而与漏电极134连接的漏极布线124被设置在第2绝缘膜130上。在栅极布线、源极布线120、及漏极布线124配置于2层以上的布线层内的情况下，这些布线均被配置为相互并不交叉。
再有，肖特基层104中的与插塞109相接的部分(形成了接触孔的区域的附近部分)的至少一部分，成为电阻比其他部分更高的高电阻区域212。
[0049]在第1实施方式说明过的HFET的制造方法中，在形成开口121后，通过向肖特基层104注入硼(B)等的离子或通过对肖特基层104实施用于形成通孔150的干式蚀刻来形成该高电阻区域212。
在本实施方式的HFET中，由于源电极132并不经由第2绝缘膜130上的布线而是经由插塞109被连接至背面电极111及接地布线，故与源电极132经由布线而被接地的情况相比可降低源极电感(source inductance)。再有，由于插塞109被设于源电极132的正下，故动作时产生的热经由插塞109而被传递至背面电极111，被有效地散热。这样，通过在动作时产生热的区域设置插塞109，从而能够有效地散热，因此在本实施方式的HFET中与现有的HFET相比可大幅地抑制输出下降。进而，由于在插塞109中的贯通肖特基层104的部分周围设置高电阻区域212，故可抑制经由半导体层的漏电流的增加。
(第3实施方式)
图3是示意地表示本发明第3实施方式涉及的HFET的构造的剖视图。本实施方式的HFET和第1实施方式涉及的HFET的不同点在于：在源极布线120及漏极布线124之上具备抵消基板的翘曲(warpage)的翘曲缓和层312。翘曲缓和层312以外的构成都和第1实施方式涉及的HFET同样。
即，如图3所示，本实施方式的HFET具备高电阻基板101、被设于高电阻基板101上的缓冲层102、被设于缓冲层102上的沟道层103、被设于沟道层103上的肖特基层104。
在肖特基层104之上形成有被设置成开口121、122、123相互分离开的第1绝缘膜105。
在开口121内的肖特基层104上及第1绝缘膜105的一部分上设置有源电极132。栅电极136被设置于开口122内的肖特基层104上及第1绝缘膜105的一部分上。漏电极134被设置于开口123内的肖特基层上及第1绝缘膜105的一部分上。
背面电极111被设置在高电阻基板101的背面上。源电极132与背面电极111借助贯通肖特基层104、沟道层103、缓冲层102及高电阻基板101的插塞109而被连接在一起。
在第1绝缘膜105上、栅电极136上、源电极132上、及漏电极134上设置第2绝缘膜130。第2绝缘膜130上设置有：经由接触插塞而与源电极132连接的源极布线120；经由接触插塞而与栅电极136连接的栅极布线(未图示)；经由接触插塞而与漏电极134连接的漏极布线124。栅极布线、源极布线120、及漏极布线124均被配置为相互并不连接。
进而，在本实施方式的HFET中，在源极布线120上及漏极布线124上设置着抵消基板的翘曲的由具有大应力的材料构成的翘曲缓和层312。翘曲缓和层312具有至少比高电阻基板101或沟道层103、肖特基层104等还大的应力，只要施加缓和高电阻基板101的翘曲的方向的应力即可。只要适当地调整翘曲缓和层312的数量、膜厚、及面积即可，并未特别限定。翘曲缓和层312的构成材料例如为WSi等。
在HFET中，存在高电阻基板101的背面会向朝向内侧的方向翘曲的情况。与此相对，在本实施方式的HFET中由于设置有翘曲缓和层312，故可有效地降低基板的翘曲，在其他电子设备等中采用本实施方式的HFET的情况等下可确保较高的连接可靠性。
(第4实施方式)
图4(a)、(b)是示意地表示本发明第4实施方式涉及的HFET的构造的剖视图。本实施方式的HFET在具备被设于漏极布线124上的空气桥(air bridge)412这一点上不同于第1实施方式涉及的HFET。空气桥412以外的构成和第1实施方式涉及的HFET同样。另外，图4(a)中，虽然实际上如图4(b)所示的那样空气桥412自漏极布线124起延伸，但为了避免繁杂度而未图示该空气桥412。
即，如图4所示，本实施方式的HFET具备高电阻基板101、被设于高电阻基板101上的缓冲层102、被设于缓冲层102上的沟道层103、被设于沟道层103上的肖特基层104。
肖特基层104之上形成有被设置为开口121、122、123相互分离开的第1绝缘膜105。
源电极132被设置在开口121内的肖特基层104上及第1绝缘膜105的一部分上。栅电极136被设置于开口122内的肖特基层104上及第1绝缘膜105的一部分上。漏电极134被设置在开口123内的肖特基层上及第1绝缘膜105的一部分上。
高电阻基板101的背面上设置有背面电极111。源电极132与背面电极111借助贯通肖特基层104、沟道层103、缓冲层102及高电阻基板101的插塞109而被连接在一起。
第2绝缘膜130被设置在第1绝缘膜105上、栅电极136上、源电极132上、及漏电极134上。第2绝缘膜130上设置有：经由接触插塞而与源电极132连接的源极布线120、经由接触插塞而与栅电极136连接的栅极布线(未图示)、经由接触插塞而与漏电极134连接的漏极布线124。栅极布线、源极布线120、及漏极布线124均被配置为相互并不连接。
进而，在本实施方式的HFET中设置有从漏极布线124上向与其分离的漏极布线124上延伸且由导电体构成的空气桥412，由此多个漏极布线124彼此之间通过空气桥412而相互连接在一起。空气桥412之下成为中空，空气桥412并不与源极布线120连接而是跨越源极布线120上。
根据本实施方式的HFET，由于漏极布线124彼此经由空气桥412而被相互连接在一起，故散热性进一步提高。因而，可更有效地抑制动作时产生的热所引起的输出下降。
另外，取代空气桥412，也可以经由通常的接点及金属布线来连接漏极布线彼此。
以上所说明的内容是实施方式的一例，能够在不脱离发明主旨的范围内适当地变更各部件的形状、构成材料、膜厚等。再有，也可以对各实施方式中说明过的构成进行组合。还有，作为基板也可以采用蓝宝石等构成的绝缘基板。
-工业实用性-
本发明的HFET具有优越的高频特性，能够利用于各种电子设备。
-符号说明-
101高电阻基板
102缓冲层
103沟道层
104肖特基层
105第1绝缘膜
108栅电极
109插塞
111背面电极
120源极布线
121、122、123开口
124漏极布线
130第2绝缘膜
132源电极
134漏电极
136栅电极
140第3绝缘膜
150通孔
212高电阻区域
312翘曲缓和层
412空气桥

Claims (11)

1.一种半导体装置，其具备：
基板；
被设于所述基板的上表面上或上方且由III-V族氮化物半导体构成的第1半导体层；
被设于所述第1半导体层上且由III-V族氮化物半导体构成的第2半导体层；
被设于所述基板的背面上且与接地连接的背面电极；
以相互分离开的方式被设置在所述第2半导体层上的源电极及漏电极；
被设于所述第2半导体层上的所述源电极与漏电极之间的位置且与所述第2半导体层进行肖特基接触的栅电极；以及
贯通所述第2半导体层及所述第1半导体层并至少抵达所述基板且使所述源电极与所述背面电极电连接的插塞。
2.根据权利要求1所述的半导体装置，其中，
所述第1半导体层由GaN构成，
所述第2半导体层由N型的AlxGa1-xN构成，其中0＜x≤1。
3.根据权利要求1所述的半导体装置，其中，
该半导体装置还具备：
被设于所述第2半导体层的上方且与所述源电极连接的源极布线；
被设于所述第2半导体层的上方且与所述漏电极连接的漏极布线；以及
被设于所述第2半导体层的上方且与所述栅电极连接的栅极布线，
所述源极布线、所述漏极布线及所述栅极布线被配置为相互不交叉。
4.根据权利要求1所述的半导体装置，其中，
所述第2半导体层中与所述插塞相接的部分，与所述第2半导体层的其他部分相比为高电阻。
5.根据权利要求3所述的半导体装置，其中，
在所述源极布线上及所述漏极布线上的至少一方还具备翘曲缓和层，该翘曲缓和层向所述源极布线或所述漏极布线施加缓和所述基板的翘曲的方向的应力。
6.根据权利要求3所述的半导体装置，其中，
配置了多根所述漏极布线，
该半导体装置还具备使被设置为相互分离的所述漏极布线彼此连接的空气桥。
7.根据权利要求1所述的半导体装置，其中，
所述插塞还贯通所述基板。
8.根据权利要求1所述的半导体装置，其中，
所述基板是导电性的，
所述插塞抵达所述基板的一部分。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
该半导体装置还具备被设于所述基板的上表面上且由III-V族氮化物半导体构成的缓冲层，
所述第1半导体层被设于所述缓冲层之上，
所述插塞贯通所述缓冲层。
10.一种半导体装置的制造方法，其包括：
在基板的背面上形成背面电极的工序；
在所述基板的上表面上或上方形成由III-V族氮化物半导体构成的第1半导体层的工序；
在所述第1半导体层之上形成由III-V族氮化物半导体构成的第2半导体层的工序；
在所述第2半导体层上的相互分离的位置形成源电极及漏电极的工序；
在所述第2半导体层上形成栅电极的工序；以及
形成与所述源电极连接、并且贯通所述第1半导体层及所述第2半导体层且至少抵达所述基板的一部分的插塞的工序。
11.根据权利要求10所述的半导体装置的制造方法，其中，
该半导体装置的制造方法还具备在所述基板的上表面上形成由III-V族氮化物半导体构成的缓冲层的工序，
所述第1半导体层被形成在所述缓冲层上，
所述插塞贯通所述缓冲层。
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