JP5386987B2 - 半導体装置 - Google Patents
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Description
図1(a)は、本発明による半導体装置の第1実施形態を示す断面図である。この半導体装置は、高抵抗基板1と、高抵抗基板1の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、上記活性層上に設けられたソース電極11と、高抵抗基板1の裏面(他方の主面)上に設けられ、当該高抵抗基板1の一方の主面に向かって突出した突出部を有するドレイン電極13と、上記活性層上に設けられ、平面視で、ソース電極11とドレイン電極13の上記突出部との間に位置するゲート電極12と、を備えている。ドレイン電極13の上記突出部は、上記活性層中の電子走行領域と電気的に接続されている。
図3は、本発明による半導体装置の第2実施形態を示す断面図である。本実施形態においては、ドレイン電極13の突出部が二次元電子層21まで延びている。すなわち、ドレイン電極13は、n型領域31(図1(a)参照)を介することなく、直接に二次元電子層21と接続されている。本実施形態のその他の構成は、第1実施形態と同様である。
図4は、本発明による半導体装置の第3実施形態を示す断面図である。本実施形態においては、AlGaN電子供給層4上に、フィールドプレート膜(絶縁膜)41が形成されている。また、ゲート電極12は、フィールドプレート膜41上に張り出している。より詳細には、ゲート電極12は、ドレイン電極13の方向にひさし上に張り出している。この張り出した部分が、フィールドプレート15である。本実施形態のその他の構成は、第1実施形態と同様である。
図5は、本発明による半導体装置の第4実施形態を示す断面図である。本実施形態においては、ドレイン電極13の突出部が二次元電子層21まで延びている。本実施形態のその他の構成は、第3実施形態と同様である。本実施形態によれば、第3実施形態よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できるため、更に低損失なスイッチングデバイスを実現できる。
図6は、本発明による半導体装置の第5実施形態を示す断面図である。本実施形態においては、基板として、導電性基板5が用いられている。導電性基板5は、例えば、SiC基板またはSi基板である。また、導電性基板5と活性層との間に、p型GaNバッファ層6(第2導電型の半導体層)が設けられている。具体的には、導電性基板5上に、緩衝層2、p型GaNバッファ層6、GaNチャネル層3およびAlGaN電子供給層4が順に形成されている。本実施形態のその他の構成は、第3実施形態と同様である。
図8は、本発明による半導体装置の第6実施形態を示す断面図である。本実施形態においては、ドレイン電極13の突出部が二次元電子層21まで延びている。本実施形態のその他の構成は、第5実施形態と同様である。本実施形態によれば、第5実施形態よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できるため、更に低損失なスイッチングデバイスを実現できる。
図9は、本発明による半導体装置の第7実施形態を示す断面図である。本実施形態においては、ゲート電極12が、金属膜、絶縁体膜および半導体層からなるMIS(Metal-Insulator-Semiconductor)構造を構成している。具体的には、AlGaN電子供給層4上にゲート絶縁膜51が形成されており、そのゲート絶縁膜51を介してゲート電極12が設けられている。これにより、ゲート電極12、ゲート絶縁膜51およびAlGaN電子供給層4からなるMIS構造が実現されている。
図10は、本発明による半導体装置の第8実施形態を示す断面図である。本実施形態においては、ドレイン電極13の突出部が二次元電子層21まで延びている。本実施形態のその他の構成は、第7実施形態と同様である。本実施形態によれば、第7実施形態よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できるため、更に低損失なスイッチングデバイスを実現できる。
以下、参考形態の例を付記する。
1.基板と、
前記基板の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、
前記活性層上に設けられたソース電極と、
前記基板の他方の主面上に設けられ、前記基板の当該一方の主面に向かって突出した突出部を有するドレイン電極と、
前記活性層上に設けられ、平面視で、前記ソース電極と前記ドレイン電極の前記突出部との間に位置するゲート電極と、を備え、
前記ドレイン電極の前記突出部は、前記活性層中の電子走行領域と電気的に接続されていることを特徴とする半導体装置。
2.1.に記載の半導体装置において、
前記基板は、高抵抗基板である半導体装置。
3.1.または2.に記載の半導体装置において、
前記ドレイン電極の前記突出部と前記電子走行領域とを接続する第1導電型の領域を更に備える半導体装置。
4.3.に記載の半導体装置において、
前記第1導電型の領域と前記ドレイン電極との接続面は、当該第1導電型の領域の直下にのみ存在する半導体装置。
5.1.または2.に記載の半導体装置において、
前記ドレイン電極の前記突出部は、前記電子走行領域まで延びている半導体装置。
6.1.乃至5.のうちのいずれか1項に記載の半導体装置において、
前記基板と前記活性層との間に設けられた第2導電型の半導体層を更に備える半導体装置。
7.1.乃至6.のうちのいずれか1項に記載の半導体装置において、
前記活性層は、チャネル層および電子供給層を含み、
前記チャネル層と前記電子供給層との界面に形成される二次元電子層が、前記電子走行領域に相当する半導体装置。
8.1.乃至7.のうちのいずれか1項に記載の半導体装置において、
前記活性層上に設けられた絶縁膜を更に備え、
前記ゲート電極は、前記絶縁膜上に張り出している半導体装置。
9.1.乃至8.のうちのいずれか1項に記載の半導体装置において、
前記ゲート電極は、金属膜、絶縁体膜および半導体層からなるMIS構造を構成している半導体装置。
10.1.乃至9.のうちのいずれか1項に記載の半導体装置において、
前記ドレイン電極の前記突出部の上面の位置は、前記活性層の上面の位置よりも低い半導体装置。
Claims (8)
- 基板と、
前記基板の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、
前記活性層上に設けられたソース電極と、
前記基板の他方の主面上に設けられ、前記基板の当該一方の主面に向かって突出した突出部を有するドレイン電極と、
前記活性層上に設けられ、平面視で、前記ソース電極と前記ドレイン電極の前記突出部との間に位置するゲート電極と、を備え、
前記ドレイン電極の前記突出部は、前記活性層中の電子走行領域と電気的に接続されており、
前記ドレイン電極の前記突出部と前記電子走行領域とを接続する第1導電型の領域を更に備え、
前記第1導電型の領域の上面の位置は、前記活性層の上面の位置よりも低く、前記第1導電型の領域は、前記電子走行領域と接触するように形成されており、
前記第1導電型の領域と前記ドレイン電極との接続面は、前記電子走行領域の位置よりも低い半導体装置。 - 請求項1に記載の半導体装置において、
前記基板は、高抵抗基板である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1導電型の領域と前記ドレイン電極との接続面は、当該第1導電型の領域の直下にのみ存在する半導体装置。 - 請求項1乃至3のうちのいずれか1項に記載の半導体装置において、
前記基板と前記活性層との間に設けられた第2導電型の半導体層を更に備える半導体装置。 - 請求項1乃至4のうちのいずれか1項に記載の半導体装置において、
前記活性層は、チャネル層および電子供給層を含み、
前記チャネル層と前記電子供給層との界面に形成される二次元電子層が、前記電子走行領域に相当する半導体装置。 - 請求項1乃至5のうちのいずれか1項に記載の半導体装置において、
前記活性層上に設けられた絶縁膜を更に備え、
前記ゲート電極は、前記絶縁膜上に張り出している半導体装置。 - 請求項1乃至6のうちのいずれか1項に記載の半導体装置において、
前記ゲート電極は、金属膜、絶縁体膜および半導体層からなるMIS構造を構成している半導体装置。 - 請求項1乃至7のうちのいずれか1項に記載の半導体装置において、
前記ドレイン電極の前記突出部の上面の位置は、前記活性層の上面の位置よりも低い半導体装置。
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