JP2009124001A - ＧａＮ系半導体装置 - Google Patents

Abstract

【課題】エレクトロマイグレーションの発生を抑制でき、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図ったＧａＮ系半導体装置を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で２つの電極間で能動層２５を介して電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。ソース電極３１は、能動層２５におけるソース電極３１を形成する部分を、能動層２５の表面側からＰ型のシリコン基板２１に達する深さまで掘った溝２７の内壁面に、その表面側からシリコン基板２１と接触する位置まで延びている。ソース電極３１には、シリコン基板２１および能動層２５の両方にオーミック接合する金属を用いている。
【選択図】図１

Description

本発明は、ＧａＮ系ヘテロ接合電界効果トランジスタなどのＧａＮ系半導体素子に関する。

ＧａＮ系半導体素子は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れているので、これらの材料、とくにＧａＮ／ＡｌＧａＮ系半導体を用いた電界効果トランジスタ（Field Effect Transistor：FET）の開発が進められている。

従来、ＧａＮ系半導体を用いた電界効果トランジスタとして、窒化ガリウム系化合物半導体で構成されるＧａＮ系ＨＥＭＴ(High Electron Mobility Transistor： 高電子移動度トランジスタ)が知られている（例えば、特許文献１参照）。このＧａＮ系ＨＥＭＴは基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層、キャリア供給層を順にエピタキシャル成長し、さらに電極を積層している。

また、シリコン(Ｓｉ)基板上にＧａＮ系半導体層を形成したＦＥＴは横型デバイスであり、小さい面積で大電力を得ることができるが、配線を流れる電流密度が高くなり、エレクトロマイグレーション（電極の断線）が起こりやすい。このような横型素子（横型パワー素子）では、櫛型の電極形状にすることが多いため、電流密度は２ＭＡ／ｃｍ²を超えてしまい、ＡｕやＡｌの電極では十分なエレクトロマイグレーション(ＥＭ)耐性を得られない。この問題を解決するためには、電流密度を緩和するような構造的工夫をする方法がある。

この方法として、金属を縦方向に厚くするという方法と、ソース電極部分を掘って縦方向に電流を流すという方法がある。前者の金属を厚くする方法では、例えば電極幅１０ｕｍに対して、厚さが２０ｕｍとなり、背の高い電極構造となってしまうため、樹脂モールド時に電極が倒れてしまうという問題と、熱応力のストレスにより、電極が断線したり、パッシベーション膜にクラックが入るという問題とがある。それに対し、後者の縦方向に電流を流すという方法は、電流密度が１ＫＡ／ｃｍ²以下となり劇的に電流密度を下げることが出来る。縦方向に電流を流す技術として、例えば特許文献２および３に開示された技術がある。
特開２００６−１７３５８２号公報 特開２００６−８６３９８号公報 特開２００４−３６３５６３号公報

ところで、上記特許文献２に開示された半導体装置では、ソース電極と、導電性基板とオーミック接合する電極とが別々に形成されるのでプロセスが複雑になり、コストアップにつながる。また、実際上、トレンチの底面のみに、導電性基板とオーミック接触する電極を形成することは難しい。

また、上記特許文献３に開示された半導体装置では、ソース電極と、導電性基板とオーミック接合する電極は一括形成されているが、「ソース電極には素子形成層（ＧａＮ）とショットキー性を示す金属材料が好ましい」と記載されているので、オン抵抗が高くなる。これにより、ＧａＮ系半導体素子の低オン抵抗というメリットがなくなってしまう。

本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、エレクトロマイグレーションの発生を抑制でき、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図ったＧａＮ系半導体装置を提供することにある。

上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系半導体装置は、Ｐ型のシリコン（Ｓｉ）基板と、該基板上に形成されたＧａＮ系半導体からなる能動層と、オン状態で能動層を介して相互間に電流が流れる第１電極および第２電極と、前記基板の裏面に形成された裏面電極と、を備え、前記第１電極は、前記能動層の表面側から前記シリコン基板に達する溝の内壁面に、前記表面側から前記シリコン基板と接触する位置まで延びており、前記第１電極に、前記シリコン基板および前記能動層の両方にオーミック接合する金属を用いていることを特徴とする。

これによれば、オン状態で、電流が第２電極から能動層を介して第１電極へ流れ、さらに第１電極を縦方向に流れ、Ｐ型のシリコン基板を介して裏面電極へ流れる。このように、電流が第１電極を縦方向に流れる構造にすることで、電極部分の電流密度が低減され、エレクトロマイグレーション（電極の断線）が発生するのを抑制でき、信頼性が向上する。

また、第１電極に、Ｐ型のシリコン基板および能動層の両方とオーミック接合する金属を用いているので、低いオン抵抗が得られ、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図れる。さらに、第１電極のボンディングパッドが不要となるため、チップ面積を小さくすることができる。

請求項２に記載の発明に係るＧａＮ系半導体装置は、前記第２電極は、前記能動層上に形成された絶縁膜上面の少なくとも一部に形成されかつ前記絶縁膜の貫通孔内部に延びるパッドと電気的に接続されていることを特徴とする。

これによれば、電極部分の電流密度がさらに低減されるので、エレクトロマイグレーションが発生するのをさらに抑制でき、信頼性がさらに向上する。

請求項３に記載の発明に係るＧａＮ系半導体装置は、前記第１電極は、前記シリコン基板および前記能動層と接触するチタン（Ｔｉ）層を有することを特徴とする。

これによれば、基板をＰ型のシリコン基板とし、第１電極の、シリコン基板および能動層と接触する金属層をチタン層とすることで、第１電極とシリコン基板および能動層との良好なオーミック接触が得られる。また、第１電極のＴｉ層がＮ型のシリコン基板と接触する構成では、熱処理したときに抵抗が高くなってしまい好ましくない。これに対して、第１電極のＴｉ層がＰ型のシリコン基板と接触する構成にしているので、熱処理したときに抵抗（電極と半導体の接触抵抗）が高くなるのが抑制される。

請求項４に記載の発明に係るＧａＮ系半導体装置は、前記チタン層の厚さは、１５ｎｍから４０ｎｍの間の厚さであることを特徴とする。

これによれば、一方の電極のチタン層と能動層との良好なオーミック接触が得られ、能動層とのコンタクト抵抗を十分低くすることができる。

請求項５に記載の発明に係るＧａＮ系半導体装置は、前記Ｐ型のシリコン基板のＰ型不純物濃度は、５×１０¹⁹ｃｍ^-3以上、１×１０²¹ｃｍ^-3以下であることを特徴とする。

これによれば、一方の電極とＰ型のシリコン基板とのコンタクト抵抗（Ｒｃ）を、例えば１０^-3Ωｃｍ²より小さくすることができる。Ｐ型のシリコン基板のＰ型不純物濃度を５×１０¹⁹ｃｍ^-3以上にすると、コンタクト抵抗を更に低くすることができので好ましい。そのＰ型不純物濃度を１×１０²¹ｃｍ^-3以下にすると、ＧａＮ系半導体からなる能動層の結晶性が悪くなるのを抑制できるので好ましい。

請求項６に記載の発明に係るＧａＮ系半導体装置は、前記第１電極としてのソース電極と、前記第２電極としてのドレイン電極と、ゲート電極とを備える電界効果トランジスタであることを特徴とする。

これによれば、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系電界効果トランジスタを実現できる。

請求項７に記載の発明に係るＧａＮ系半導体装置は、前記電界効果トランジスタは、前記能動層が、キャリア走行層となる第１ＧａＮ系半導体層と、キャリア供給層となる第２ＧａＮ系半導体層のへテロ接合構造を有するヘテロ接合電界効果トランジスタであり、前記ソース電極が、前記能動層における前記ソース電極を形成する部分を前記シリコン基板に達する深さまで掘った溝内に、前記シリコン基板および前記能動層の両方と電気的に接触するように形成されていることを特徴とする。

これによれば、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系ヘテロ接合電界効果トランジスタ（ＧａＮ系ＨＦＥＴ）を実現できる。

請求項８に記載の発明に係るＧａＮ系半導体装置は、前記電界効果トランジスタは、前記能動層上に形成されたゲート酸化膜を備え、前記ゲート酸化膜上に前記ゲート電極が形成されたＭＯＳ型電界効果トランジスタであり、前記ソース電極が、前記能動層における前記ソース電極を形成する部分を前記シリコン基板に達する深さまで掘った溝内に、前記シリコン基板および前記能動層の両方と電気的に接触するように形成されていることを特徴とする。

これによれば、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系ＭＯＳ型電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）を実現できる。

請求項９に記載の発明に係るＧａＮ系半導体装置は、前記能動層とオーミック接合する前記第１電極としてのカソード電極と、前記能動層とショットキー接合する前記第２電極としてのアノード電極と、を備えるショットキーダイオードであり、前記カソード電極が、前記能動層における前記カソード電極を形成する部分を前記シリコン基板に達する深さまで掘った溝内に、前記シリコン基板および前記能動層の両方と電気的に接触するように形成されていることを特徴とする。

これによれば、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系ショットキーダイオード（ＧａＮ系ＳＢＤ）を実現できる。

本発明によれば、エレクトロマイグレーションの発生を抑制でき、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図ったＧａＮ系半導体装置を実現することができる。

次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。

（第１実施形態）
第１実施形態に係るＧａＮ系半導体装置２０を、図１に基づいて説明する。

このＧａＮ系半導体装置２０は、ＧａＮ系ヘテロ接合電界効果トランジスタ（ＧａＮ系ＨＦＥＴ）として構成されている。

ＧａＮ系半導体装置２０は、Ｐ型のシリコン（Ｓｉ）基板２１と、この基板上に形成されたＧａＮ層から成るバッファ層２２と、バッファ層２２上に形成されたアンドープＧａＮ層から成るチャネル層（電子走行層）２３と、チャネル層２３上に形成されたアンドープＡｌＧａＮから成る電子供給層２４と、を備える。バッファ層２２は、ｎ型の導電性を有するn-GaN層から成る。バッファ層２２、チャネル層２３および電子供給層２４により、ＧａＮ系半導体からなる能動層２５が構成されている。

また、ＧａＮ系半導体装置２０は、オン状態で２つの電極間で能動層２５を介して電流が流れる第１電極としてのソース電極（Ｓ）３１および第２電極としてのドレイン電極３２（Ｄ）と、ゲート電極（Ｇ）３３と、シリコン基板２１の裏面に形成された裏面電極３４と、を備えている。

このＧａＮ系半導体素子２０では、チャネル層（アンドープＧａＮ層）２３の表面には、電子供給層２４（アンドープＡｌＧａＮ層）がヘテロ接合しているため、接合している部分の界面には２次元電子ガス２６が発生する。そのため、２次元電子ガス２６がキャリアとなってチャネル層２３は導電性を示すようになる。

また、このＧａＮ系半導体装置２０では、ソース電極３１は、能動層２５におけるソース電極３１を形成する部分を、能動層２５の表面（電子供給層２４の表面）側からシリコン基板２１に達する深さまで掘った溝２７の内壁面に、その表面側からシリコン基板２１と接触する位置まで延びている。溝２７は、その内壁面が傾斜面となった断面逆台形状の溝である。ソース電極３１は、断面逆台形状の溝２７の内壁面全体に、後述する所定の厚さに形成されている。

ソース電極３１には、シリコン基板２１および能動層２５の両方にオーミック接合する金属を用いている。例えば、ソース電極３１は、能動層２５およびシリコン基板２１と接触するＴｉ層と、このＴｉ層上に積層されたＡｌとＳｉの合金からなる層とを含む積層体である。ドレイン電極３２も、電子供給層２４と接触するＴｉ層と、このＴｉ層上に積層されたＡｌとＳｉの合金とを含む積層体である。ゲート電極３３は、例えば、ＮｉとＡｕの積層体である。

電子供給層２４の表面における、ソース電極３１、ゲート電極３３およびドレイン電極３２の間には、パッシベーション膜２８が形成されている。このパッシベーション膜２８上には、ソース電極３１の断面逆台形状の溝を埋めるように、窒化Ｓｉ（ＳｉＮ）からなる層間絶縁膜（絶縁膜）２９が形成されている。ドレイン電極３２は、能動層２５上に形成された層間絶縁膜２９上面の一部に形成されかつ層間絶縁膜２９の貫通孔２９ａ内部で延びるドレインパッド（パッド）３０ｄと電気的に接続されている。

図２は、ＧａＮ系半導体装置２０の上面を示している。図２に示すように、層間絶縁膜２９の上面には、ドレインパッド３０ｄとゲートパッド３３ａとが形成されている。ドレインパッド３０ｄは、貫通孔２９ａ内部で延びる導体部を介して、櫛型のドレイン電極３２の複数の櫛３２ａと電気的に接続されている。このように、ドレインパッド３０ｄは、櫛型のドレイン電極３２の櫛３２ａと櫛３２ａとを電気的に接続することにより、電流密度を緩和している。一方、図１及び図２に示すソース電極（櫛型のソース電極の複数の櫛）３１は、Ｐ型のシリコン（Ｓｉ）基板２１の裏面に形成された裏面電極３４と電気的に接続されている。ゲートパッド３３ａは、図１に示すゲート電極３３と電気的に接続されている。

ソース電極３１のＴｉ層の厚さは、能動層２５との良好なオーミック接触を得るためには、１５ｎｍから４０ｎｍの間の厚さにすることが好ましい（図３参照）。Ｔｉ層の厚さが上記の範囲の場合、能動層２５とのコンタクト抵抗を十分低くすることができ、具体的にはおよそ１０^−４Ωｃｍ²以下にすることができ、より好ましい。

そして、Ｐ型のシリコン基板２１のＰ型不純物濃度は、５×１０¹⁹ｃｍ^-3以上、１×１０²¹ｃｍ^-3以下である。Ｐ型のシリコン基板２１のＰ型不純物濃度を５×１０¹⁹ｃｍ^-3以上にすると、コンタクト抵抗（Ｒｃ）を更に低くすることができるので好ましい。そのＰ型不純物濃度が１×１０²¹ｃｍ^-3以下にすると、バッファ層２２、チャネル層２３および電子供給層２４（能動層２５）の結晶性が悪くなるのを抑制できるので好ましい。

上記構成を有するＧａＮ系半導体装置２０は、例えば、以下のようにして作製することが可能である。成長装置はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を用いた。

（１）まず、Ｐ型のシリコン基板２１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０^-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板２１を６００℃に昇温した。温度が安定したところで、基板２１を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ³／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板２１の表面に導入しＧａＮ層から成るバッファ層２２の成長を行った。成長時間は４ｍｉｎでバッファ層２２の膜厚は５０ｎｍ程度である。この後、バッファ層２２にｎ型の不純物をドープしてn-GaN層から成るバッファ層２２を形成した。

（２）次に、アンモニアを１２リットル／ｍｉｎの流量を流しながら温度上昇させ、１０５０℃に保った後に、トリメチルガリウム（ＴＭＧ）を３００ｃｍ³／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でバッファ層２２の上に導入してＧａＮ層から成るチャネル層（電子走行層）２３の成長を行った。成長時間は２０００ｓｅｃで、チャネル層２３の膜厚は３０００ｎｍであった。

（３）次に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ³／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ³／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ_0.25Ｇａ_0.75Ｎ層から成る電子供給層２４の成長を行った。成長時間は４０ｓｅｃで、電子供給層２４の膜厚は２０ｎｍである。このようにして、図１に示した層構造が完成する。

（４）次に、塩素ガスなどを用いて素子分離を行う。

（５）次に、フォトレジストを塗布し、パターニングを行って、ソース電極３１とドレイン電極３２を形成すべき箇所を開口する。このパターニングされたフォトレジストをマスクとして、リフトオフ法により、ＴｉおよびＡｌとＳｉの合金膜からなるドレイン電極３２とドレイン電極３２を形成する。

（６）次に、前記フォトレジストを除去し、ＳｉＯ_２絶縁膜を形成し、この絶縁膜のパターニングを行ってソース電極３１を形成すべき箇所を開口する。この後、その開口において、能動層２５を、その表面側からシリコン基板２１に達する深さまでエッチングで除去して、内壁面が傾斜面となった断面逆台形状の溝２７を形成する。

（７）次に、エッチングで除去して形成された溝２７内に、Ｔｉと、ＡｌとＳｉの合金膜とを順次蒸着して、シリコン基板２１および能動層２５と接触するＴｉ層と、ＡｌとＳｉの合金からなる層とを含む積層体からなるソース電極３１を、溝２７の内壁面全体に、上述した所定の厚さで、シリコン基板２１に達する深さまで形成する。

（８）次に、前記ＳｉＯ_２絶縁膜を除去し、電子供給層２４の表面にパッシベーション膜２８を形成する。

（９）次に、パッシベーション膜２８のゲート電極３３形成部を開口し、Ｎｉ、Aｕを蒸着してゲート電極３３を形成する。

（１０）次に、パッシベーション膜２８上に、ソース電極３１の断面逆台形状の溝を埋めるように、窒化Ｓｉ（ＳｉＮ）からなる層間絶縁膜２９を堆積する。

(１１)次に、層間絶縁膜２９におけるドレイン電極３２と対応する箇所に貫通孔２９ａを開ける。この後、ドレイン電極３２と電気的に接続するドレインパッド（パッド）３０ｄを、層間絶縁膜２９上面の一部および貫通孔２９ａ内部に形成する。

（１２）最後に、シリコン基板２１の裏面に裏面電極３４を形成する。
これにより、図１に示すＧａＮ系半導体装置（ＧａＮ系ＨＥＭＴ）２０が完成する。
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。

○オン状態で、電流がドレイン電極から能動層２５のチャネル層（電子走行層）２３を介してソース電極３１へ流れ、さらにソース電極３１を縦方向に流れ、Ｐ型のシリコン基板２１を介して裏面電極３４へ流れる。このように、電流がソース電極３１を縦方向に流れる構造にすることで、電極部分の電流密度が低減され、エレクトロマイグレーション（電極の断線）が発生するのを抑制でき、信頼性が向上する。

○ソース電極３１に、Ｐ型のシリコン基板２１および能動層２５の両方とオーミック接合する金属を用いているので、低いオン抵抗が得られ、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図れる。

○ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系ヘテロ接合電界効果トランジスタ（ＧａＮ系ＨＦＥＴ）を実現できる。

○ソース電極３１のボンディングパッドが不要となるため、チップ面積を小さくすることができる。

○ドレイン電極３２の各櫛３２ａは、図２に示すように、層間絶縁膜２９上面の一部に形成されかつその貫通孔２９ａ内部で延びるドレインパッド３０ｄと電気的に接続されているので、電極部分の電流密度がさらに低減される。これにより、エレクトロマイグレーションが発生するのをさらに抑制でき、信頼性がさらに向上する。

○ソース電極３１は、シリコン基板２１および能動層２５と接触するチタン（Ｔｉ）層を有している。これにより、基板をＰ型のシリコン基板２１とし、ソース電極３１の、シリコン基板２１および能動層２５と接触する金属層をチタン層とすることで、ソース電極３１とシリコン基板２１および能動層２５との良好なオーミック接触が得られる。

また、ソース電極３１のＴｉ層がＮ型のシリコン基板と接触する構成では、熱処理したときに抵抗が高くなってしまい好ましくない。これに対して、ソース電極３１のＴｉ層がＰ型のシリコン基板２１と接触する構成にしているので、熱処理したときに抵抗（電極と能動層２５の接触抵抗）が高くなるのが抑制される。

○ソース電極３１のチタン層の厚さを、１５ｎｍから４０ｎｍの間の厚さにしているので、ソース電極３１のチタン層と能動層２５との良好なオーミック接触が得られる。

○Ｐ型のシリコン基板２１のＰ型不純物濃度は、５×１０¹⁹ｃｍ^-3以上、１×１０²¹ｃｍ^-3以下である。これにより、ソース電極３１とＰ型のシリコン基板２１とのコンタクト抵抗（Ｒｃ）を、例えば１０^-４Ωｃｍ²より小さくすることができる。

○溝２７を、その内壁面が傾斜面となった断面逆台形状の溝としているので、溝２７内に、Ｔｉと、ＡｌとＳｉの合金膜とを順次蒸着して、ソース電極３１を、溝２７の内壁面全体に、シリコン基板２１に達する深さまで形成する際に、所定の厚さのソース電極３１を確実に形成することが可能になる。

（第２実施形態）
次に、第２実施形態に係るＧａＮ系半導体装置２０Ｂを、図３に基づいて説明する。

このＧａＮ系半導体装置２０Ｂは、ＧａＮ系ＭＯＳ型電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）として構成されている。

ＧａＮ系半導体装置２０Ｂは、Ｐ型のシリコン基板２１と、この基板上に形成されたＧａＮ系半導体からなるエピタキシャル層（能動層）４１と、ソース電極４２と、ゲート電極４３と、ドレイン電極４４と、エピタキシャル層４１上に形成されたゲート酸化膜４５とを備え、ゲート酸化膜４５上にゲート電極４３が形成されたＭＯＳ型電界効果トランジスタである。

このＧａＮ系半導体装置２０Ｂでは、ソース電極４２が、エピタキシャル層４１におけるソース電極４２を形成する部分をシリコン基板２１に達する深さまで掘った溝２７Ｂ内に、シリコン基板２１およびエピタキシャル層４１の両方と電気的に接触するように形成されている。

また、ＧａＮ系半導体装置２０Ｂは、エピタキシャル層４１の表面に、再成長技術或いはイオン注入技術を用いて形成されたオーミック電極（ソース電極４２およびドレイン電極４４）下の不純物層を備える。このＧａＮ系半導体装置２０Ｂは、不純物層として、エピタキシャル層４１表面におけるソース電極４２下（ソース電極４２の左右の上端部４２ａ、４２ｂ下）の領域にそれぞれ形成されたオーミックコンタクト層４６ａ，４６ｂと、ドレイン電極４４下の領域に形成されたオーミックコンタクト層４７と、電界集中の緩和を目的としたリサーフ層４８とを備える。

エピタキシャル層４１は、Ｐ型のシリコン基板２１上に、例えば所定量のＭｇを添加（ドープ）したＧａＮをＭＯＣＶＤ法によってエピタキシャル成長させたp-GaN層である。

オーミックコンタクト層４６ａ，４６ｂおよび４７はそれぞれ、ＧａＮ系半導体にシリコン（Ｓｉ）などを所望の濃度になるように添加したものをＭＯＣＶＤ法で成長させて形成されたｎ+層である。

また、リサーフ層４８は、ＧａＮ系半導体にシリコン（Ｓｉ）などをオーミックコンタクト層４６ａ，４６ｂおよび４７の濃度より低い所望の濃度になるように添加したものをＭＯＣＶＤ法で成長させて形成されている。なお、図４において、符号２９Ｂは層間絶縁膜である。

以上のように構成された第２実施形態によれば、上記第１実施形態と同様の作用効果を奏すると共に、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系MOSFETを実現できる。

（第３実施形態）
次に、第３実施形態に係るＧａＮ系半導体素子２０Ｃを、図４に基づいて説明する。

このＧａＮ系半導体装置２０Ｃは、ＧａＮ系ショットキーダイオード（ＧａＮ系ＳＢＤ）として構成されている。

ＧａＮ系半導体装置２０Ｃは、Ｐ型のシリコン基板２１と、この基板上に形成されたＧａＮ系半導体からなる能動層５５と、能動層５５とオーミック接合する第１電極としてのカソード電極６１と，能動層５５とショットキー接合する第２電極としてのアノード電極６２と、を備える。

能動層５５は、例えば、シリコン基板２１上に形成されたＧａＮ系半導体からなるバッファ層５２と、バッファ層５２上に形成されたアンドープＧａＮからなる電子走行層５３と、電子走行層５３上に形成されたアンドープＡｌＧａＮからなる電子供給層５４とにより構成されている。

このＧａＮ系半導体装置２０Ｃでは、カソード電極６１が、能動層５５におけるカソード電極６１を形成する部分をシリコン基板２１に達する深さまで掘った溝２７Ｃ内に、シリコン基板２１および能動層５５の両方と電気的に接触するように形成されている。

また、電子供給層５４の表面における、カソード電極６１およびアノード電極６２間には、パッシベーション膜２８Ｃが形成されている。このパッシベーション膜２８Ｃ上には、カソード電極６１の断面Ｖ字形状の溝を埋めるように、窒化Ｓｉ（ＳｉＮ）からなる層間絶縁膜（絶縁膜）２９Ｃが形成されている。

以上のように構成された第３実施形態によれば、上記第１実施形態と同様の作用効果を奏すると共に、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系ショットキーダイオードを実現できる。
なお、この発明は以下のように変更して具体化することもできる。

・図３に示す上記第２実施形態に係るＧａＮ系半導体装置２０Ｂでは、ソース電極４２が、エピタキシャル層４１におけるソース電極４２を形成する部分をシリコン基板２１に達する深さまで掘った溝２７Ｂ内に、シリコン基板２１およびエピタキシャル層４１の両方と電気的に接触するように形成されているが、本発明はこれに限定されない。ドレイン電極４４が、エピタキシャル層４１におけるドレイン電極４４を形成する部分をシリコン基板２１に達する深さまで掘った溝２７Ｂ内に、シリコン基板２１およびエピタキシャル層４１の両方と電気的に接触するように形成した構成にも、本発明は適用可能である。

・上記各実施形態で説明したＧａＮ系半導体装置に限らず、本発明は、ＧａＮ系半導体を用いたＭＯＳＦＥＴやＤｉｏｄｅ、Ｂｉｐｏｌａｒ ＴｒａｎｓｉｓｔｏｒなどのＧａＮ系半導体装置にも適用可能である。

本発明の第１実施形態に係るＧａＮ系半導体装置を示す断面図。 ＧａＮ系半導体装置の上面を示す平面図。 第１実施形態におけるＴｉ層の膜厚（Ｔｉ厚）と能動層とのコンタクト抵抗の関係を示すグラフ。 本発明の第２実施形態に係るＧａＮ系半導体装置を示す断面図。 本発明の第３施形態に係るＧａＮ系半導体装置を示す断面図。

符号の説明

２０，２０Ｂ，２０Ｃ：ＧａＮ系半導体装置
２１：Ｐ型のシリコン（Ｓｉ）基板
２２：バッファ層
２３：チャネル層（電子走行層）
２４：電子供給層
２５：能動層
３１：ソース電極（第１電極）
３２：ドレイン電極（第２電極）
３３：ゲート電極
２７，２７Ｂ，２７Ｃ：溝
２８，２８Ｃ：パッシベーション膜
２９，２９Ｂ，２９Ｃ：層間絶縁膜（絶縁膜）
２９ａ：貫通孔
３０ｄ：ドレインパッド（パッド）
４１：エピタキシャル層（能動層）
４２：ソース電極
４３：ゲート電極
４４：ドレイン電極
４５：ゲート酸化膜
５２：バッファ層
５３：電子走行層
５４：電子供給層
５５：能動層
６１：カソード電極（第１電極）
６２：アノード電極（第２電極）

Claims (9)

1. Ｐ型のシリコン（Ｓｉ）基板と、該基板上に形成されたＧａＮ系半導体からなる能動層と、オン状態で能動層を介して相互間に電流が流れる第１電極および第２電極と、前記基板の裏面に形成された裏面電極と、を備え、
   前記第１電極は、前記能動層の表面側から前記シリコン基板に達する溝の内壁面に、前記表面側から前記シリコン基板と接触する位置まで延びており、
   前記第１電極に、前記シリコン基板および前記能動層の両方にオーミック接合する金属を用いていることを特徴とするＧａＮ系半導体装置。
2. 前記第２電極は、前記能動層上に形成された絶縁膜上面の少なくとも一部に形成されかつ前記絶縁膜の貫通孔内部に延びるパッドと電気的に接続されていることを特徴とする請求項１に記載のＧａＮ系半導体装置。
3. 前記第１電極は、前記シリコン基板および前記能動層と接触するチタン（Ｔｉ）層を有することを特徴とする請求項１又は２に記載のＧａＮ系半導体装置。
4. 前記チタン層の厚さは、１５ｎｍから４０ｎｍの間の厚さであることを特徴とする請求項３に記載のＧａＮ系半導体装置。
5. 前記Ｐ型のシリコン基板のＰ型不純物濃度は、５×１０¹⁹ｃｍ^-3以上、１×１０²¹ｃｍ^-3以下であることを特徴とする請求項１乃至４のいずれか一つに記載のＧａＮ系半導体装置。
6. 前記第１電極としてのソース電極と、前記第２電極としてのドレイン電極と、ゲート電極とを備える電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一つに記載のＧａＮ系半導体装置。
7. 前記電界効果トランジスタは、前記能動層が、キャリア走行層となる第１ＧａＮ系半導体層と、キャリア供給層となる第２ＧａＮ系半導体層のへテロ接合構造を有するヘテロ接合電界効果トランジスタであり、前記ソース電極が、前記能動層における前記ソース電極を形成する部分を前記シリコン基板に達する深さまで掘った溝内に、前記シリコン基板および前記能動層の両方と電気的に接触するように形成されていることを特徴とする請求項６に記載のＧａＮ系半導体装置。
8. 前記電界効果トランジスタは、前記能動層上に形成されたゲート酸化膜を備え、前記ゲート酸化膜上に前記ゲート電極が形成されたＭＯＳ型電界効果トランジスタであり、前記ソース電極が、前記能動層における前記ソース電極を形成する部分を前記シリコン基板に達する深さまで掘った溝内に、前記シリコン基板および前記能動層の両方と電気的に接触するように形成されていることを特徴とする請求項６に記載のＧａＮ系半導体装置。
9. 前記能動層とオーミック接合する前記第１電極としてのカソード電極と、前記能動層とショットキー接合する前記第２電極としてのアノード電極と、を備えるショットキーダイオードであり、前記カソード電極が、前記能動層における前記カソード電極を形成する部分を前記シリコン基板に達する深さまで掘った溝内に、前記シリコン基板および前記能動層の両方と電気的に接触するように形成されていることを特徴とする請求項６に記載のＧａＮ系半導体装置。

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