JP5589850B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5589850B2 JP5589850B2 JP2010546466A JP2010546466A JP5589850B2 JP 5589850 B2 JP5589850 B2 JP 5589850B2 JP 2010546466 A JP2010546466 A JP 2010546466A JP 2010546466 A JP2010546466 A JP 2010546466A JP 5589850 B2 JP5589850 B2 JP 5589850B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- compound semiconductor
- drain electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000000903 blocking effect Effects 0.000 claims description 39
- 150000001875 compounds Chemical class 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 description 84
- 230000001681 protective effect Effects 0.000 description 28
- 238000005530 etching Methods 0.000 description 27
- 239000000758 substrate Substances 0.000 description 27
- 230000005669 field effect Effects 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 230000005684 electric field Effects 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000002457 bidirectional effect Effects 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000001704 evaporation Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000001451 molecular beam epitaxy Methods 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 230000002040 relaxant effect Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910002704 AlGaN Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Description
チャネル層を含む第1半導体層と、
前記第1半導体層上に形成されたソース電極と、
前記第1半導体層上において、前記ソース電極と離間して形成されたドレイン電極と、
前記第1半導体層上において、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を備え、
前記ドレイン電極は、
前記第1半導体層との間の逆電流が阻止された第1ドレイン領域と、
前記第1ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第1ドレイン領域よりも前記第1半導体層との間の抵抗が低い第2ドレイン領域と、を含むものである。
チャネル層を含む第1半導体層を形成する工程と、
前記第1半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間のゲート電極と、を形成する工程と、を備え、
前記ドレイン電極が、
前記第1半導体層との間の逆電流が阻止された第1ドレイン領域と、
前記第1ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第1ドレイン領域よりも前記第1半導体層との間の抵抗が低い第2ドレイン領域と、を含むものである。
図1Aは、本発明の第1の実施の形態に係る電界効果トランジスタ(FET:Field Effect Transistor)の断面図である。このFETでは、例えばGaAsなどからなる基板10上にn型のチャネル層11が形成されている。また、チャネル層(第1半導体層)11上には、オーム性接触するソース電極1、このソース電極1と離間して設けられた第1ドレイン電極(第1ドレイン領域)3及び第2ドレイン電極(第2ドレイン領域)4が形成されている。更に、ソース電極1と第1ドレイン電極3の間には、ショットキ接触するゲート電極2が形成されている。
次に、第1の実施の形態の具体例である実施例1について説明する。図1Bは、本実施例に係るFETの断面図である。
次に、図3Aを参照して本発明の第2の実施の形態について説明する。
図3Aは、本実施の形態に係るFETの断面図である。本実施の形態では、ソース電極1に近い位置に配置された第1ドレイン電極3は絶縁膜5を介してチャネル層11とMIS構造を構成している点が実施の形態1と異なる。それ以外の構成は実施の形態1と同様であるため説明を省略する。
次に、第2の実施の形態の具体例である実施例2について説明する。図3Bは、本実施例に係るFETの断面図である。
次に、図4Aを参照して本発明の第3の実施の形態について説明する。
図4Aは、本実施の形態に係るFETの断面図である。本実施の形態では、ソース電極1に近い位置に配置された第1ドレイン電極3は、チャネル層(第1半導体層)11と導電型の異なるp型層(第2半導体層)16を介してチャネル層11上に形成されている点が実施の形態1と異なる。それ以外の構成は実施の形態1と同様であるため説明を省略する。
次に、第3の実施の形態の具体例である実施例3について説明する。図4Bは、本実施例に係るFETの断面図である。
次に、図5Aを参照して本発明の第4の実施の形態について説明する。
図5Aは、本実施の形態に係るFETの断面図である。本実施の形態では、チャネル層(第1半導体層)11上に、ドレイン電極6が形成されている。ドレイン電極6のゲート電極2から近い側(第1ドレイン領域)は、チャネル層11とショットキ接触している。また、ドレイン電極6のゲート電極2から遠い側(第2ドレイン領域)は、高濃度n型不純物拡散層からなるコンタクト領域(第3半導体層)18に接して形成されている。コンタクト領域18の不純物濃度を十分に高く取ることにより、電子のトンネル距離を短くし、実質的にオーム性に近い接触特性を実現する。それ以外の構成は実施の形態1と同様であるため説明を省略する。
次に、第4の実施の形態の具体例である実施例4について説明する。図5Bは、本実施例に係るFETの断面図である。
次に、図6Aを参照して本発明の第5の実施の形態について説明する。
図6Aは、本実施の形態に係るFETの断面図である。本実施の形態では、実施の形態4と同様に、チャネル層(第1半導体層)11上に、ドレイン電極6が形成されている。ドレイン電極6のゲート電極2から近い側(第1ドレイン領域)は、チャネル層11とショットキ接触している。また、ドレイン電極6におけるソース電極1から遠い側(第2ドレイン領域)は、高濃度n型不純物拡散層からなるコンタクト領域(第2半導体層)18に接して形成されている。さらに、本実施の形態では、実施の形態4と異なり、ソース電極1に近い側のドレイン電極6の一部が、チャネル層11に形成されたリセスに埋め込まれている。すなわち、図6Aに示すように、ドレイン電極埋込部7が形成されている。それ以外の構成は実施の形態1と同様であるため説明を省略する。
次に、第5の実施の形態の具体例である実施例5について説明する。図6Bは、本実施例に係るFETの断面図である。
次に、図7Aを参照して本発明の第6の実施の形態について説明する。
図7Aは、本実施の形態に係るFETの断面図である。本実施の形態では、チャネル層(第1半導体層)11上に高濃度n型エピタキシャル層であるコンタクト層(第3半導体層)19が形成されている。コンタクト層19上にオーム性接触のソース電極1と、ショットキ接触のドレイン電極6が形成されている。ドレイン電極6のゲート電極2から遠い側(第2ドレイン領域)が接するコンタクト層19の不純物濃度を十分に高く取ることにより、電子のトンネル距離を短くし、実質的にオーム性に近い接触特性を実現する。また、ドレイン電極6が形成されたn型コンタクト層19のソース電極1に近い側の一部には、コンタクト層19を貫通してn型チャネル層に至るリセスが形成されている。リセス内部にはドレイン電極6の一部が埋め込まれ、ドレイン電極埋込部(第1ドレイン領域)7が形成されている。それ以外の構成は実施の形態1と同様であるため説明を省略する。
次に、第6の実施の形態の具体例である実施例6について説明する。図7Bは、本実施例に係るFETの断面図である。
次に、図8Aを参照して本発明の第7の実施の形態について説明する。
図8Aは、本実施の形態に係るFETの断面図である。本実施の形態では、チャネル層(第1半導体層)11上に高濃度n型エピタキシャル層であるコンタクト層(第3半導体層)19が形成されている。コンタクト層19上にオーム性接触のソース電極1と、ショットキ接触のドレイン電極6が形成されている。ドレイン電極6のゲート電極2から遠い側(第2ドレイン領域)が接するコンタクト層19の不純物濃度を十分に高く取ることにより、電子のトンネル距離を短くし、実質的にオーム性に近い接触特性を実現する。また、ドレイン電極6が形成されたn型コンタクト層19のソース電極1に近い側の一部には、コンタクト層19を貫通してチャネル層11に至るリセスが形成されている。リセス内部には、絶縁膜5を介してドレイン電極6の一部が埋め込まれ、ドレイン電極埋込部(第1ドレイン領域)7が形成されている。すなわち、ドレイン電極埋込部7はチャネル層11とMIS構造を形成している。それ以外の構成は実施の形態1と同様であるため説明を省略する。
次に、第7の実施の形態の具体例である実施例7について説明する。図8Bは、本実施例に係るFETの断面図である。
2 ゲート電極
3 第1ドレイン電極
4 第2ドレイン電極
5 絶縁膜
6 ドレイン電極
7 ドレイン電極埋込部
10 基板
11 チャネル層
12 基板
13 緩衝層
14 チャネル層
15 電子供給層
16 p型層
18 コンタクト領域
19 コンタクト層
20 フィールドプレート
21 表面保護膜
22 ゲート絶縁膜
Claims (8)
- チャネル層を含む第1化合物半導体層と、
前記第1化合物半導体層上に形成されたソース電極と、
前記第1化合物半導体層上において、前記ソース電極と離間して形成されたドレイン電極と、
前記第1化合物半導体層上において、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を備え、
前記ドレイン電極は、
負電圧が印加された際の前記第1化合物半導体層との間の逆電流を阻止するための第1ドレイン領域と、
前記第1ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第1ドレイン領域よりも前記第1化合物半導体層との間の抵抗が低い第2ドレイン領域と、を含み、
前記第1ドレイン領域は、前記第1化合物半導体層とショットキ接触しており、
前記ゲート電極と前記第1化合物半導体層との間に絶縁膜が形成され、MIS構造となっており、
前記第1ドレイン領域と前記第2ドレイン領域とが、一体に形成されている、
半導体装置。 - 前記第1化合物半導体層にリセスが形成されており、当該リセス上に前記第1ドレイン領域が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2ドレイン領域と前記第1化合物半導体層との間に、前記第1化合物半導体層と同一導電型であって、前記第1化合物半導体層よりも不純物濃度が高い第2化合物半導体層が形成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第2化合物半導体層が、前記第1化合物半導体層の内部に形成された拡散層であることを特徴とする請求項3に記載の半導体装置。
- 前記第2化合物半導体層が、前記第1化合物半導体層上に形成されたエピタキシャル層であることを特徴とする請求項3に記載の半導体装置。
- 前記ソース電極は、前記第1化合物半導体層とオーム性接触することを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記第1化合物半導体層にバンドギャップの異なる化合物半導体層によるヘテロ接合を含むことを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
- チャネル層を含む第1化合物半導体層を形成する工程と、
前記第1化合物半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間のゲート電極と、を形成する工程と、を備え、
前記ドレイン電極を、
負電圧が印加された際の前記第1化合物半導体層との間の逆電流を阻止するための第1ドレイン領域と、
前記第1ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第1ドレイン領域よりも前記第1化合物半導体層との間の抵抗が低い第2ドレイン領域と、から構成し、
前記第1ドレイン領域を、前記第1化合物半導体層とショットキ接触させ、
前記ゲート電極と前記第1化合物半導体層との間に絶縁膜を形成し、MIS構造とし、
前記第1ドレイン領域と前記第2ドレイン領域とを、一体に形成する、
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010546466A JP5589850B2 (ja) | 2009-01-16 | 2009-12-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009007395 | 2009-01-16 | ||
JP2009007395 | 2009-01-16 | ||
JP2010546466A JP5589850B2 (ja) | 2009-01-16 | 2009-12-11 | 半導体装置及びその製造方法 |
PCT/JP2009/006776 WO2010082272A1 (ja) | 2009-01-16 | 2009-12-11 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010082272A1 JPWO2010082272A1 (ja) | 2012-06-28 |
JP5589850B2 true JP5589850B2 (ja) | 2014-09-17 |
Family
ID=42339542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010546466A Expired - Fee Related JP5589850B2 (ja) | 2009-01-16 | 2009-12-11 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8552471B2 (ja) |
JP (1) | JP5589850B2 (ja) |
WO (1) | WO2010082272A1 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
US9378965B2 (en) * | 2009-12-10 | 2016-06-28 | Infineon Technologies Americas Corp. | Highly conductive source/drain contacts in III-nitride transistors |
JP5903642B2 (ja) | 2011-08-08 | 2016-04-13 | パナソニックIpマネジメント株式会社 | 半導体装置 |
US8933533B2 (en) * | 2012-07-05 | 2015-01-13 | Infineon Technologies Austria Ag | Solid-state bidirectional switch having a first and a second power-FET |
CN102810559A (zh) * | 2012-08-21 | 2012-12-05 | 中山大学 | 一种兼具反向导通的异质结构场效应晶体管及其制作方法 |
JP2014072377A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
KR102071018B1 (ko) * | 2013-03-27 | 2020-03-11 | 서울반도체 주식회사 | 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법 |
KR102052181B1 (ko) * | 2013-03-05 | 2019-12-05 | 서울반도체 주식회사 | 리세스-드레인 쇼트키 전극을 이용한 단방향 이종접합 트랜지스터 및 그 제조방법 |
US9171946B2 (en) * | 2013-03-05 | 2015-10-27 | Seoul Semiconductor Co., Ltd. | Nitride semiconductor device and method of manufacturing the same |
JP6326638B2 (ja) | 2013-04-25 | 2018-05-23 | パナソニックIpマネジメント株式会社 | 半導体装置 |
US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
JP2015228458A (ja) * | 2014-06-02 | 2015-12-17 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
US20160181409A1 (en) * | 2014-10-20 | 2016-06-23 | Ideal Power Inc. | Bidirectional Power Switching with Bipolar Conduction and with Two Control Terminals Gated by Two Merged Transistors |
JP6304199B2 (ja) | 2015-11-05 | 2018-04-04 | トヨタ自動車株式会社 | スイッチング素子 |
US10741682B2 (en) | 2016-11-17 | 2020-08-11 | Semiconductor Components Industries, Llc | High-electron-mobility transistor (HEMT) semiconductor devices with reduced dynamic resistance |
CN106449747A (zh) * | 2016-11-28 | 2017-02-22 | 电子科技大学 | 一种逆阻型氮化镓高电子迁移率晶体管 |
JP6924166B2 (ja) * | 2018-05-14 | 2021-08-25 | 株式会社東芝 | 半導体装置 |
CN108807510B (zh) * | 2018-07-10 | 2021-05-14 | 电子科技大学 | 一种逆阻型氮化镓高电子迁移率晶体管 |
JP7065329B2 (ja) * | 2018-09-27 | 2022-05-12 | パナソニックIpマネジメント株式会社 | 窒化物半導体装置及びその製造方法 |
JPWO2021029183A1 (ja) * | 2019-08-09 | 2021-02-18 | ||
CN111527610A (zh) | 2020-03-23 | 2020-08-11 | 英诺赛科(珠海)科技有限公司 | 半导体装置及其制造方法 |
US11855198B2 (en) * | 2020-04-09 | 2023-12-26 | Qualcomm Incorporated | Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity |
WO2021217651A1 (en) | 2020-04-30 | 2021-11-04 | Innoscience (suzhou) Semiconductor Co., Ltd. | Semiconductor device and method for manufacturing the same |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235551A (ja) * | 1994-02-22 | 1995-09-05 | Nec Yamagata Ltd | 接合型電界効果トランジスタ |
JPH07283417A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置,及びその製造方法 |
JPH09116144A (ja) * | 1995-10-16 | 1997-05-02 | Semiconductor Res Found | 絶縁ゲート型静電誘導トランジスタ |
JP2002343814A (ja) * | 2001-05-17 | 2002-11-29 | Nec Corp | 電界効果型トランジスタ |
JP2007200984A (ja) * | 2006-01-24 | 2007-08-09 | Sony Corp | 電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法 |
JP2007242746A (ja) * | 2006-03-07 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | デュアルゲートhemt構造半導体変調素子及びその製造方法 |
JP2007250910A (ja) * | 2006-03-16 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007273795A (ja) * | 2006-03-31 | 2007-10-18 | Sanken Electric Co Ltd | 複合半導体装置 |
JP2010147387A (ja) * | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4989058A (en) * | 1985-11-27 | 1991-01-29 | North American Philips Corp. | Fast switching lateral insulated gate transistors |
JPH01202870A (ja) | 1988-02-08 | 1989-08-15 | Nec Corp | 電界効果トランジスタ |
JPH10144912A (ja) * | 1996-11-12 | 1998-05-29 | Mitsubishi Electric Corp | 電界効果トランジスタ,及びその製造方法 |
US6686616B1 (en) * | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
JP2003007976A (ja) | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置及びモジュール装置 |
US7265399B2 (en) * | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
US8686562B2 (en) * | 2009-08-25 | 2014-04-01 | International Rectifier Corporation | Refractory metal nitride capped electrical contact and method for frabricating same |
-
2009
- 2009-12-11 JP JP2010546466A patent/JP5589850B2/ja not_active Expired - Fee Related
- 2009-12-11 WO PCT/JP2009/006776 patent/WO2010082272A1/ja active Application Filing
- 2009-12-11 US US13/139,789 patent/US8552471B2/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235551A (ja) * | 1994-02-22 | 1995-09-05 | Nec Yamagata Ltd | 接合型電界効果トランジスタ |
JPH07283417A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置,及びその製造方法 |
JPH09116144A (ja) * | 1995-10-16 | 1997-05-02 | Semiconductor Res Found | 絶縁ゲート型静電誘導トランジスタ |
JP2002343814A (ja) * | 2001-05-17 | 2002-11-29 | Nec Corp | 電界効果型トランジスタ |
JP2007200984A (ja) * | 2006-01-24 | 2007-08-09 | Sony Corp | 電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法 |
JP2007242746A (ja) * | 2006-03-07 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | デュアルゲートhemt構造半導体変調素子及びその製造方法 |
JP2007250910A (ja) * | 2006-03-16 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007273795A (ja) * | 2006-03-31 | 2007-10-18 | Sanken Electric Co Ltd | 複合半導体装置 |
JP2010147387A (ja) * | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2010082272A1 (ja) | 2010-07-22 |
JPWO2010082272A1 (ja) | 2012-06-28 |
US8552471B2 (en) | 2013-10-08 |
US20110260217A1 (en) | 2011-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5589850B2 (ja) | 半導体装置及びその製造方法 | |
JP5678866B2 (ja) | 半導体装置およびその製造方法 | |
US7498618B2 (en) | Nitride semiconductor device | |
JP4478175B2 (ja) | 半導体装置 | |
US8716756B2 (en) | Semiconductor device | |
US8390029B2 (en) | Semiconductor device for reducing and/or preventing current collapse | |
JP6371986B2 (ja) | 窒化物半導体構造物 | |
US8405126B2 (en) | Semiconductor device | |
US9570438B1 (en) | Avalanche-rugged quasi-vertical HEMT | |
JP5595685B2 (ja) | 半導体装置 | |
US9589951B2 (en) | High-electron-mobility transistor with protective diode | |
US8519439B2 (en) | Nitride semiconductor element with N-face semiconductor crystal layer | |
WO2017138505A1 (ja) | 半導体装置 | |
JP2010135640A (ja) | 電界効果トランジスタ | |
JP2012064900A (ja) | 半導体装置 | |
KR20130109997A (ko) | 화합물 반도체 장치 및 그의 제조 방법 | |
JP6244557B2 (ja) | 窒化物半導体デバイス | |
JP2012038966A (ja) | 化合物半導体装置 | |
JP5549081B2 (ja) | 半導体装置及びその製造方法 | |
JP2013004594A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6693142B2 (ja) | 半導体装置、電子部品、電子機器、および半導体装置の製造方法 | |
JP2015056413A (ja) | 窒化物半導体装置 | |
JP2013179376A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140204 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140422 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140701 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140714 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5589850 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |