JP2007250910A

JP2007250910A - 半導体装置

Info

Publication number: JP2007250910A
Application number: JP2006073458A
Authority: JP
Inventors: Tomohiro Murata; 智洋村田; Hidetoshi Ishida; 秀俊石田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2007-09-27

Abstract

【課題】超格子キャップ層に有しているIII族窒化物半導体を用いた電界効果トランジスタにおいて、超格子キャップ層による高周波特性向上の効果に加えて高耐圧化を図ることで、高周波化と高出力化を両立させる。
【解決手段】サファイアからなる基板201上に、AlN又は低温成長した窒化ガリウム(GaN)からなるバッファ層202、GaNからなる活性層203、Al_0.26Ga_0.74Nからなる障壁層204、例えばAl_0.26Ga_0.74N5.6nmとGaN 1.4nmの薄層を7周期繰り返してなる超格子層205、n型にドープしたGaN（n-GaN）層206を有機金属化学気相成長法により順次形成する。その後、ゲートが形成される領域の超格子層205とn-GaN層206をドライエッチングなどにより除去し、第１のリセス207を形成する。この第１のリセス207の深さは、n-GaN層106より深く、障壁層204上に超格子層205の一部が残るようにする。
【選択図】図２

Description

本発明は、窒化ガリウム系半導体装置及びその製造方法に関し、特に高周波デバイスに用いるトランジスタに関する。

窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（Ｉｎ_xＡｌ_1-x）_yＧａ_1-yＮ（０≦ｘ≦１、０≦ｙ≦１）で表される混晶物である窒化物半導体は、その物理的特長である広いバンドギャップ及び直接遷移型バンド構造を利用した光学素子への応用のみならず、破壊電界及び飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。特に、半絶縁性基板の上にエピタキシャル成長したＡｌ_xＧａ_1-xＮとＧａＮとの界面に現れる二次元電子ガス（2 Dimensional Electron Gas; 以下２ＤＥＧと略す）を利用するヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor; 以下ＨＦＥＴと略す）は、高出力高周波デバイスとして開発が進められている。

これらの窒化物半導体について、高周波特性の向上のために半導体素子内においてコンタクト抵抗やチャネル抵抗等の寄生抵抗成分を出来る限り低減させる必要がある。オーミック電極のコンタクト抵抗を低減する方法として、オーミック電極を、高濃度のn型にドープしたGaN層もしくはＡｌＧａＮ層とＧａＮ層とが積層された超格子層の上に形成する方法が提案されている（例えば、特許文献１を参照。）。
特開２００５−２６６７１号公報

しかしながら、従来技術には以下のような課題がある。

オーミック電極を高濃度のn型にドープしたGaN層もしくはＡｌＧａＮ層とＧａＮ層とが積層された超格子層からなるキャップ層（以下、超格子キャップ層と呼ぶ。）上に形成する従来手法は、コンタクト抵抗を低減できると同時に、実効的にオーミック電極として働く低抵抗のキャップ層をゲート脇近傍まで接近させることでトランジスタの寄生抵抗の１つであるオン抵抗を低減できるため、高周波特性向上に有効な手法である。しかし、キャップ層をゲート電極に接近させた結果、電界がもっとも集中するゲート電極−ドレイン電極間隔も狭くなるので、高耐圧化が困難である課題がある。

本発明は、超格子キャップ層に有しているIII族窒化物半導体を用いた電界効果トランジスタにおいて、超格子キャップ層による高周波特性向上の効果に加えて高耐圧化を図ることで、高周波化と高出力化を両立させることを目的とする。

上記の課題を解決すべく、本発明では超格子キャップを有する電界効果トランジスタの高耐圧化を実現する目的で、次のような構成とする。

第１の請求項に記載の半導体装置においては、少なくとも１つ以上のチャネル層を含む第１のIII族窒化物半導体層と、前記第１の半導体層上に形成され、第２のIII族窒化物半導体層と前記第２の半導体よりバンドギャップが広い第３のIII族窒化物半導体層を交互に積層してなる多層膜層と、前記多層膜上に形成されたn型にドープした第４のIII族窒化物半導体層と、前記第４の半導体上に形成したソース電極およびドレイン電極と、前記ソース電極とドレイン電極の間にあって、前記多層膜層および前記第４のIII族窒化物半導体層を除去して形成したリセスと、前記第１の半導体層上に形成されたゲート電極を有する電界効果トランジスタであって、ドレイン電極側のリセス端からゲート電極までの距離がソース電極側のリセス端からゲート電極までの距離より長い構成とする。

このような構成とし、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層が広がる領域を確保することで、ゲート下の電界を緩和することができ、その結果、ゲート−ドレイン耐圧を向上させることができる。図２に示すようにドレイン電極側のリセス端とゲート電極までの距離112を0.2μｍから5μｍに長くすることで、トランジスタのオフ耐圧が20Vから150Vに向上した。

第２の請求項に記載の半導体装置においては、請求項１に記載の半導体装置であって、前記ドレイン電極に近いリセス端からゲート電極までの距離が0.3μｍ以上10μｍ以下である構成とする。

上記の距離範囲外に設定してしまうと、高耐圧と高周波動作を両立することが困難になる。すなわち、0.3μｍ未満では耐圧を確保することができず、10μｍよりも長いと寄生抵抗が増大し、高周波特性を劣化させてしまう。

第３の請求項に記載の半導体装置においては、少なくとも１つのチャネル層を含む第１のIII族窒化物半導体層と、前記第１の半導体層上に形成され、第２のIII族窒化物半導体層と前記第２の半導体よりバンドギャップが広い第３のIII族窒化物半導体層を交互に積層してなる多層膜層と、前記多層膜上に形成されたn型にドープした第４のIII族窒化物半導体層と、前記第４の半導体上に形成したソース電極およびドレイン電極と、前記ソース電極とドレイン電極の間にあって、前記多層膜および前記第４のIII族窒化物半導体層を除去して形成した第１のリセスと、前記第１のIII族窒化物半導体層上形成されたゲート電極を有する電界効果トランジスタであって、前記第４のIII族窒化物半導体層の厚さより深く、かつ前記第１のリセスの深さより浅い深さを持ち、前記第１のリセスより幅が広く、かつ前記第１のリセスを内包するように位置する第２のリセスをさらに備えており、ドレイン電極側の前記第１のリセス端から第２のリセス端までの距離がソース電極側の前記第１のリセス端から第２のリセス端までの距離より長い構成とする。

このような構成とすることで、前記多層膜をゲート電極近傍まで寄せることができるので、前記多層膜と前記第１の半導体の界面に生じるポテンシャルバリアを低減する多層膜の効果により寄生抵抗の増加が抑制されて高周波特性を劣化させることがない。同時に前記第２のリセスの内部であって前記第１のリセスの外側にあたる領域（領域A）の前記多層膜中の電子濃度が低下するため、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層の一部が領域A内のチャネル部分にも広がることができる。このため、ゲート電極のドレイン端に集中する電界を緩和できることから、高耐圧化することができる。

第４の請求項に記載の半導体装置においては、少なくとも１つのチャネル層を含む第１のIII族窒化物半導体層と、前記第１の半導体層上に形成され、第２のIII族窒化物半導体層と前記第２の半導体よりバンドギャップが広い第３のIII族窒化物半導体層を交互に積層してなる多層膜層と、前記多層膜上に形成されたn型にドープした第４のIII族窒化物半導体層と、前記第４の半導体上に形成されたソース電極およびドレイン電極と、前記ソース電極とドレイン電極の間にあって、前記第４の半導体層と前記多層膜を除去して形成されたリセスと、前記第１のIII族窒化物半導体層上に形成されたゲート電極を有する電界効果トランジスタであって、前記リセスの側面の一部領域にIII族窒化物半導体を酸化してなる酸化物が形成されている構成とする。

このような構成とすることで、前記多層膜を前記ゲート電極近傍まで寄せることができるので、高周波特性を劣化させることがない。その上、前記酸化物近傍のキャップ領域では自由電子濃度が低下するため、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層の一部が前記酸化物下のチャネル部分に広がることで電界集中を緩和できるため、高耐圧化することができる。さらに、前記酸化物は以下２つの理由でゲート−キャップ間の絶縁破壊を防ぐことができる。１つは、前記酸化物は絶縁性が高いので、前記ゲート電極と前記ドレイン電極と電気的に接続しているキャップ層との間にあることで両電極を電気的に絶縁することができるためであり、もうひとつは、酸化時の体積膨張によりゲート電極とキャップとの空間的間隔を広げるためである。

第５の請求項に記載の半導体装置においては、請求項１に記載の電界効果トランジスタであって、前記ゲート電極が前記ドレイン電極方向に伸びている庇を有したＴ型もしくはΓ型ゲートであり、前記ゲート電極と前記ドレイン電極側のリセス端の間に第２のゲート電極を有する構成とする。

このような構成とするとともに、第２ゲートにドレイン電極の電位とゲート電極電位の中間の電位を与えるような電圧を印加する。すると、図９に示すように、ゲート電極とドレイン電極間にかかる電位差が第２ゲートで分割されるのでゲートのドレイン端に集中する電界を緩和でき、高耐圧化することができる。

第６の請求項に記載の半導体装置においては、請求項５に記載の半導体装置であって、
前記第２のゲート電極が、前記ソース電極と電気的に接続されている構成とする。

このような構成とすることで、ソース接地のトランジスタのドレイン電極にゲート接地のトランジスタを接続した構成と等価となり、ゲート・ドレイン間容量Cgdを小さくすることができ、高周波特性を改善することができる。

第７の請求項に記載の半導体装置においては、請求項１に記載の電界効果トランジスタであって、前記リセス内部に、絶縁膜と、前記絶縁膜上に前記ゲート電極と電気的に接続された金属層をさらに有している構成とする。

このような構成とすることで、前記ゲート電極と電気的に接続された前記金属層がゲートのドレイン端に集中する電界を緩和することで、ゲート−ドレイン電極間の耐圧を向上させることができる。さらにゲート横を一部掘り込むことで前記金属層に印加される電界をより強くチャネル層に伝えることができるので、上記電界緩和の効果を向上させることができる。

第８の請求項に記載の半導体装置においては、請求項７に記載の半導体装置であって、
前記金属層下の前記絶縁膜の厚さが、前記ゲート電極近傍で薄く、前記ドレイン電極側で厚くなっている構成とする。

このような構成とすることで、前記金属層のドレイン電極側に近い端部の下においても電界集中を抑えることができるので、高耐圧化することができる。

本発明の半導体装置によれば、超格子キャップを有する電界効果トランジスタにおいて、（１）ドレイン電極側のリセス端とゲート電極の距離をソース電極側より長くする構成とすることで、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層が広がる領域を確保する。その結果、ゲート下の電界を緩和でき、ゲート−ドレイン耐圧を向上させることができる。また、（２）ドレイン電極側のリセスを２段にして超格子キャップ層の一部を残存させ、ゲート脇近傍まで伸ばす。もしくは、（３）リセス端部を酸化して絶縁膜を形成する。このような構成で、キャップ層の高周波特性向上の効果を損なうことなく、耐圧の向上を実現できる。

また、（４）リセス内に第２ゲートを設ける、もしくは、（５）ゲートと電気的に接続され絶縁膜上に形成された金属層をドレイン電極側に伸ばすことで、ゲート下の電界集中を抑制し、高耐圧化を実現することができる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る本発明の半導体装置の一例である電界効果トランジスタをプロセスフローとともに示している。

図１(a)に示すようにサファイアからなる基板101上に、AlNもしくは低温成長した窒化ガリウム(GaN)からなるバッファ層102、GaNからなる活性層103、Al_0.26Ga_0.74Nからなる障壁層104、例えばAl_0.26Ga_0.74N5.6nmとGaN 1.4nmとの薄層を7周期繰り返してなる超格子層105、n型にドープしたGaN（n-GaN）層106を有機金属化学気相成長（MOCVD）法より順次形成する。続いて、図１(b)に示すようにゲートが形成される領域となる超格子層105とn-GaN層106をドライエッチングなどにより除去し、リセス107を形成する。次に図１(c)に示すように、超格子層105とn-GaN層106上に例えばチタン（Ti）、アルミニウム（Al）からなるソース電極108、ドレイン電極109を形成する。続いて、リセス107の内部であってゲート電極110をソース電極側のリセス端とゲート電極の距離112よりドレイン電極側のリセス端とゲート電極までの距離113が長くなる位置、例えばソース電極側のリセス端とゲート電極の距離112が0.2μｍ、ドレイン電極側のリセス端とゲート電極までの距離113が4μｍとなる位置に、例えば、パラジウム・シリコン合金（PdSi）、パラジウム（Pd）、金（Au）からなるゲート電極110を形成し、保護膜として窒化シリコン（SiN）膜111を堆積して本発明の半導体装置を得る。

本実施形態に係る半導体装置の電気的特性を図２に示す。図２に示すようにドレイン電極側のリセス端とゲート電極までの距離112を0.2μｍから5μｍに長くすることで、トランジスタのオフ耐圧が20Vから150Vに向上した。これは、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層が広がる領域を確保したことで、ゲート下の電界を緩和することができた結果であると説明できる。また、ソース側はソース電極側のリセス端とゲート電極までの距離111をできる限り短縮することで高周波特性の劣化を抑制しており、距離112を4μｍ程度まで伸ばしても高周波特性は劣化していない。

なお、超格子キャップ層105上に堆積したn-GaN層106は、n-InAlGaN層とすることができる。

なお、保護膜であるSiN膜111は、窒化アルミニウム（AlN）膜、もしくはこれらを組み合わせた多層膜とすることができる。

（第２の実施形態）
本発明の第２の実施形態について図面を参照して説明する。図３は第２の実施形態に係る本発明の半導体装置の一例である電界効果トランジスタをプロセスフローとともに示している。

図３(a)に示すようにサファイアからなる基板201上に、AlNもしくは低温成長した窒化ガリウム(GaN)からなるバッファ層202、GaNからなる活性層203、Al_0.26Ga_0.74Nからなる障壁層204、例えばAl_0.26Ga_0.74N5.6nmとGaN 1.4nmとの薄層を7周期繰り返してなる超格子層205、n型にドープしたGaN（n-GaN）層206を有機金属化学気相成長（MOCVD）法より順次形成する。

図３(b)に示すようにゲートが形成される領域の超格子層205とn-GaN層206をドライエッチングなどにより除去し、第１のリセス207を形成する。この第１のリセス207の深さは、n-GaN層106より深く、障壁層204上に超格子層205の一部が残るようにすることが望ましい。続いて、図３(c)に示すように第１のリセスの内側に第２のリセス208を形成する。この第２のリセス208に深さは、超格子層205が障壁層204上に残存しない程度に設定することが望ましい。

次に、図３(d)に示すように、超格子層205とn-GaN層206上に例えばチタン（Ti）、アルミニウム（Al）からなるソース電極209、ドレイン電極210を形成する。続いて、第２のリセス208の内部に、例えば、パラジウム・シリコン合金（PdSi）、パラジウム（Pd）、金（Au）からなるゲート電極211を形成し、保護膜として窒化シリコン（SiN）膜212を堆積して本発明の半導体装置を得る。

本実施形態において、n-GaN層206を除去して超格子層205だけが残っている領域（以下、超格子残存領域とする。）のソース電極側の寸法213は、できる限り短いほうが望ましく、ソース側の超格子残存領域の距離213よりドレイン側の超格子残存領域の距離214のほうが長いことが望ましい。さらに、超格子層205をゲート電極211近傍まで寄せることで、超格子層205と障壁層204の界面に生じるポテンシャルバリアを低減する超格子キャップ層の効果を得られるので、高周波特性を劣化させることがない。加えて、図４に示す半導体装置におけるチャネル内電子のポテンシャルを示すグラフから明らかなように、超格子残存領域の電子濃度が低下するため、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層の一部が超格子残存領域にも広がって電界集中を緩和できるので、高耐圧化することができる。

なお、超格子キャップ層205上に堆積したn-GaN層206は、n-InAlGaN層とすることができる。

なお、保護膜であるSiN膜212は、窒化アルミニウム（AlN）膜、もしくはこれらを組み合わせた多層膜とすることができる。

（第３の実施形態）
本発明の第３の実施形態について図面を参照して説明する。図５、図６は第３の実施形態に係る本発明の半導体装置の一例である電界効果トランジスタをプロセスフローとともに示している。

図５(a)に示すようにサファイアからなる基板301上に、AlNもしくは低温成長した窒化ガリウム(GaN)からなるバッファ層302、GaNからなる活性層303、Al_0.26Ga_0.74Nからなる障壁層304、例えばAl_0.26Ga_0.74N5.6nmとGaN 1.4nmとの薄層を7周期繰り返してなる超格子層305、n型にドープしたGaN（n-GaN）層306を有機金属化学気相成長（MOCVD）法より順次形成する。図５(b)に示すようにゲートが形成される領域の超格子層305とn-GaN層306をドライエッチングなどにより除去し、リセス307を形成する。続いて、図５(c)に示すように、シリコン308を真空蒸着法により堆積する。このシリコン308の膜厚は、リセス307の深さより薄いほうが望ましい。また、真空蒸着は法線蒸着でおこない、サンプル面に対して垂直方向からシリコンが入射するようにする。このようにすることで、リセス端の一部にシリコンで覆われていないもしくはきわめて薄いシリコンで覆われている領域309が形成できる。続いて酸素雰囲気中で1000℃の高温で10分熱処理すると、図５(d)に示すように、酸化物310が形成される。

次に、図６に示すように、超格子層305とn-GaN層306上に例えばチタン（Ti）、アルミニウム（Al）からなるソース電極311、ドレイン電極312を形成する。続いて、第２のリセス307の内部に、例えば、パラジウム・シリコン合金（PdSi）、パラジウム（Pd）、金（Au）からなるゲート電極313を形成し、保護膜として窒化シリコン（SiN）膜314を堆積して本発明の半導体装置を得る。

本実施形態に示す構成とすることで、超格子層305をゲート電極313近傍まで寄せることができるので、高周波特性を劣化させることがない。その上、酸化物310近傍のキャップ領域では自由電子濃度が低下するため、ゲートのドレイン端からドレイン電極に向かって伸びる空乏層の一部が酸化物310下のチャネル部分に広がることで電界集中を緩和できるため、高耐圧化することができる。さらに、前記酸化物は以下２つの理由でゲート−キャップ間の絶縁破壊を防ぐことができる。１つは、酸化物310は絶縁性が高いので、前記ゲート電極と前記ドレイン電極と電気的に接続しているキャップ層との間にあることで両電極を電気的に絶縁することができるためであり、もうひとつは、酸化時に体積膨張によりゲート電極とキャップとの空間的間隔を広げるためである。

なお、超格子キャップ層305上に堆積したn-GaN層306は、n-InAlGaN層とすることができる。

なお、保護膜であるSiN膜314は、窒化アルミニウム（AlN）膜、もしくはこれらを組み合わせた多層膜とすることができる。

（第４の実施形態）
本発明の第４の実施形態について図面を参照して説明する。図７、図８は第４の実施形態に係る本発明の半導体装置の一例である電界効果トランジスタをプロセスフローとともに示している。

図７(a)に示すようにサファイアからなる基板401上に、AlNもしくは低温成長した窒化ガリウム(GaN)からなるバッファ層402、GaNからなる活性層403、Al_0.26Ga_0.74Nからなる障壁層404、例えばAl_0.26Ga_0.74N5.6nmとGaN 1.4nmとの薄層を7周期繰り返してなる超格子層405、n型にドープしたGaN（n-GaN）層406を有機金属化学気相成長（MOCVD）法より順次形成する。図７(b)に示すようにゲートが形成される領域の超格子層405とn-GaN層406をドライエッチングなどにより除去し、リセス407を形成する。

次に、図７(c)に示すように、超格子層405とn-GaN層406上に例えばチタン（Ti）、アルミニウム（Al）からなるソース電極408、ドレイン電極409を形成する。続いて、第２のリセス407の内部に、例えばパラジウム・シリコン合金（PdSi）、パラジウム（Pd）、金（Au）からなるＴ型ゲート電極310を３層レジストプロセス技術と蒸着、リフトオフ法により形成する。Ｔ型ゲートは、ドレイン側に伸びる庇を有している。次に２層レジスト411を塗布し、露光、現像を行い、金属層412を真空蒸着法により堆積する（図７(d)）。最後にリフトオフを行って第２ゲート電極413を形成して、本発明の半導体装置を得る（図８）。このとき、図７（ｄ）において２層レジスト411の開口をゲートの一部が含まれるように開口し、金属層412の厚さをＴ型ゲートの半導体表面から庇までの高さより薄くすることで、ゲートに極めて近くの位置にＴ型ゲート310と電気的に分離している第２ゲート電極413を配置できる。

本実施形態に示す本発明の半導体装置において、上記のような構成とするとともに、第２ゲートにドレイン電極の電位とゲート電極電位の中間の電位を与えるような電圧を印加する。すると、図９に示すように、ゲート電極とドレイン電極間にかかる電位差が第２ゲートで分割されるのでゲートのドレイン端に集中する電界を緩和でき、高耐圧化することができる。

なお、本実施形態において、第２ゲート電極に印加する電圧をソース電極と同じとしてもよい。このようにすることで、ソース接地のトランジスタのドレイン電極にゲート接地のトランジスタを接続した構成と等価となり、ゲート・ドレイン間容量Cgdを小さくすることができ、高周波特性を改善することができる。

なお、超格子キャップ層405上に堆積したn-GaN層406は、n-InAlGaN層とすることができる。

（第５の実施形態）
本発明の第５の実施形態について図面を参照して説明する。図１０、図１１は第５の実施形態に係る本発明の半導体装置の一例である電界効果トランジスタをプロセスフローとともに示している。

図１０(a)に示すようにサファイアからなる基板501上に、AlNもしくは低温成長した窒化ガリウム(GaN)からなるバッファ層502、GaNからなる活性層503、Al_0.26Ga_0.74Nからなる障壁層504、例えばAl_0.26Ga_0.74N5.6nmとGaN 1.4nmとの薄層を7周期繰り返してなる超格子層505、n型にドープしたGaN（n-GaN）層506を有機金属化学気相成長（MOCVD）法より順次形成する。図１０(b)に示すようにゲートが形成される領域の超格子層505とn-GaN層506をドライエッチングなどにより除去し、リセス507を形成する。

次に、プラズマCVD法などにより窒化シリコン膜508を堆積し、ソース電極509、ドレイン電極510となる領域をドライエッチにより開口してからそれぞれ電極を蒸着、リフトオフ法により形成し、熱処理によりオーミック電極を形成する。続いて、ゲートが形成される領域にスリット511を開口する（図１０(c)）。このとき、スリット511の位置はリセス507の中にあって、ソース電極側に近い領域に形成することが望ましい。次に蒸着、リフトオフ法によりゲート電極512を形成し、ドライエッチによってゲート横一部領域513の窒化シリコンを半導体層に到達しない程度の深さまで掘り下げる（図１０(d)）。次にゲート512に一部かぶさるように金属層514を蒸着、リフトオフ法により形成して、本発明の半導体装置を得る（図１１）。

このような構成とすることで、ゲート電極512と電気的に接続された金属層514がゲートのドレイン端に集中する電界を緩和することで、ゲート−ドレイン電極間の耐圧を向上させることができる。さらにゲート横を一部掘り込むことで金属層514に印加される電界をより強くチャネル層に伝えることができるので、上記電界緩和の効果を向上させることができる。

なお、金属層514下の前記窒化シリコン508の厚さが、ゲート電極512近傍で薄く、ドレイン電極510側で厚くなっていることが望ましい。このような構成にすることで、金属層514のドレイン電極側に近い端部の下においても電界集中を抑えることができるので、高耐圧化することができる。

なお、超格子キャップ層505上に堆積したn-GaN層506は、n-InAlGaN層とすることができる。

なお、保護膜である窒化シリコン膜508は、窒化アルミニウム（AlN）膜、もしくはこれらを組み合わせた多層膜とすることができる。

本発明の半導体装置は、III族窒化物半導体を用いた超格子キャップとリセス構造を有する電界効果トランジスタにおいて、超格子キャップによる寄生抵抗低減とゲート−ドレイン電極間の高耐圧化を同時に実現できる効果を有し、窒化ガリウム系半導体装置、特に高周波かつ高出力が要求されるデバイスに用いるトランジスタとして有用である。

本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第１の実施形態に係る半導体装置における電気的特性を示すグラフである。本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第２の実施形態に係る半導体装置におけるチャネル内電子のポテンシャルを示すグラフである。本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第４の実施形態に係る半導体装置におけるチャネル内電子のポテンシャルを示すグラフである。本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。

符号の説明

101 基板
102 バッファ層
103 活性層
104 障壁層
105 超格子層
106 n-GaN層
107 リセス
108 ソース電極
109 ドレイン電極
110 ゲート電極
111 保護膜
112 ソース電極側のリセス端とゲート電極の距離
113 ドレイン電極側のリセス端とゲート電極の距離
201 基板
202 バッファ層
203 活性層
204 障壁層
205 超格子層
206 n-GaN層
207 第１のリセス
208 第２のリセス
209 ソース電極
210 ドレイン電極
211 ゲート電極
212 保護膜
213 ソース側の超格子残存領域の距離
214 ドレイン側の超格子残存領域の距離
301 基板
302 バッファ層
303 活性層
304 障壁層
305 超格子層
306 n-GaN層
307 リセス
308 シリコン層
309 シリコンで覆われていないもしくはきわめて薄いシリコンで覆われている領域
310 酸化物
311 ソース電極
312 ドレイン電極
313 ゲート電極
314 保護膜
401 基板
402 バッファ層
403 活性層
404 障壁層
405 超格子層
406 n-GaN層
407 リセス
408 ソース電極
409 ドレイン電極
410 ゲート電極
411 レジスト
412 金属層
413 第２のゲート電極
501 基板
502 バッファ層
503 活性層
504 障壁層
505 超格子層
506 n-GaN層
507 リセス
508 窒化シリコン膜
509 ソース電極
510 ドレイン電極
511 スリット
512 ゲート電極
513 ゲート電極横の一部領域
514 金属層

Claims

少なくとも１つのチャネル層を含む第１のIII族窒化物半導体層と、
前記第１のIII族窒化物半導体層の上に形成され、第２のIII族窒化物半導体層と該第２のIII族窒化物半導体層よりもバンドギャップが広い第３のIII族窒化物半導体層とを交互に積層してなる多層膜層と、
前記多層膜の上に形成され、ｎ型にドープされた第４のIII族窒化物半導体層と、
前記第４のIII族窒化物半導体層の上に形成されたソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間であって、前記多層膜層および前記第４のIII族窒化物半導体層を除去して形成したリセスと、
前記第１のIII族窒化物半導体層の上に形成されたゲート電極とを有する電界効果トランジスタであって、
ドレイン電極側のリセス端から前記ゲート電極までの距離がソース電極側のリセス端から前記ゲート電極までの距離よりも長いことを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記ドレイン電極に近いリセス端から前記ゲート電極までの距離が０．３マイクロメートル以上且つ１０マイクロメートル以下であることを特徴とする半導体装置。
少なくとも１つのチャネル層を含む第１のIII族窒化物半導体層と、
前記第１のIII族窒化物半導体層の上に形成され、第２のIII族窒化物半導体層と該第２のIII族窒化物半導体層よりもバンドギャップが広い第３のIII族窒化物半導体層をと交互に積層してなる多層膜層と、
前記多層膜層の上に形成され、ｎ型にドープされた第４のIII族窒化物半導体層と、
前記第４のIII族窒化物半導体層の上に形成されたソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間であって、前記多層膜層および前記第４のIII族窒化物半導体層を除去して形成された第１のリセスと、
前記第１のIII族窒化物半導体層の上に形成されたゲート電極とを有する電界効果トランジスタであって、
前記第４のIII族窒化物半導体層の厚さよりも深く、かつ前記第１のリセスの深さよりも浅い深さを持ち、前記第１のリセスよりも幅が広く、かつ前記第１のリセスを内包するように位置する第２のリセスを備えており、
ドレイン電極側の前記第１のリセス端から第２のリセス端までの距離がソース電極側の前記第１のリセス端から第２のリセス端までの距離よりも長いことを特徴とする半導体装置。
少なくとも１つのチャネル層を含む第１のIII族窒化物半導体層と、
前記第１のIII族窒化物半導体層の上に形成され、第２のIII族窒化物半導体層と該第２のIII族窒化物半導体層よりもバンドギャップが広い第３のIII族窒化物半導体層とを交互に積層してなる多層膜層と、
前記多層膜層の上に形成され、ｎ型にドープされた第４のIII族窒化物半導体層と、
前記第４のIII族窒化物半導体層の上に形成されたソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間であって、前記第４のIII族窒化物半導体層および前記多層膜層を除去して形成されたリセスと、
前記第１のIII族窒化物半導体層の上に形成されたゲート電極とを有する電界効果トランジスタであって、
前記リセスの側面の一部の領域にIII族窒化物半導体を酸化してなる酸化物が形成されていることを特徴とする半導体装置。
請求項１に記載の電界効果トランジスタであって、
前記ゲート電極は、前記ドレイン電極方向に伸びている庇を有したＴ型又はΓ型ゲートであり、
前記ゲート電極と前記ドレイン電極側のリセス端との間に第２のゲート電極を有することを特徴とする半導体装置。
請求項５に記載の半導体装置であって、
前記第２のゲート電極は、前記ソース電極と電気的に接続されていることを特徴とする半導体装置。
請求項１に記載の電界効果トランジスタであって、
前記リセス内部に形成された絶縁膜と、
前記絶縁膜の上に前記ゲート電極と電気的に接続された金属層とをさらに有していることを特徴とする半導体装置。
請求項７に記載の半導体装置であって、
前記金属層の下における前記絶縁膜の厚さは、前記ゲート電極の近傍で薄く、前記ドレイン電極側で厚くなっていることを特徴とする半導体装置。