JP2008305816A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008305816A JP2008305816A JP2007148754A JP2007148754A JP2008305816A JP 2008305816 A JP2008305816 A JP 2008305816A JP 2007148754 A JP2007148754 A JP 2007148754A JP 2007148754 A JP2007148754 A JP 2007148754A JP 2008305816 A JP2008305816 A JP 2008305816A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- barrier layer
- gate electrode
- insulating film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】ゲート電極と各ソース／ドレイン電極間に有限の間隔が存在するため、寄生抵抗が発生する。
【解決手段】バリア層４の内で第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間の領域４Ａ全体の表面上に、ＡｌＧａＯから成る絶縁膜８が全面的に形成されている。更に、絶縁膜８の表面上に、ゲート電極９が全面的に形成されている。本構造によって、ゲート電極９と第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂないしは第１及び第２ソース／ドレイン電極７Ａ，７Ｂとが直接に接触することはない。
【選択図】図１
【解決手段】バリア層４の内で第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間の領域４Ａ全体の表面上に、ＡｌＧａＯから成る絶縁膜８が全面的に形成されている。更に、絶縁膜８の表面上に、ゲート電極９が全面的に形成されている。本構造によって、ゲート電極９と第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂないしは第１及び第２ソース／ドレイン電極７Ａ，７Ｂとが直接に接触することはない。
【選択図】図１
Description
この発明は、半導体装置及びその製造方法に関する。より詳細には、本発明は、窒化物を含む半導体（以下「窒化物半導体」と言う。）から成るヘテロ接合電界効果型トランジスタとその製造方法とに関する。
従来の窒化物半導体から成るヘテロ接合電界効果型トランジスタでは、ゲート電極と、ソース／ドレイン電極の下側に形成された高濃度ｎ型不純物領域との間には、間隔が存在する（特許文献１参照）。
（問題点１）
窒化物半導体から成るヘテロ接合電界効果型トランジスタを高周波化するためには、ゲート電極とソース／ドレイン電極間に生じる寄生抵抗を低減することが望ましい。従来の構造では、トランジスタが動作する際にキャリアが走行する領域(ソース／ドレイン電極間、或いは、ソース／ドレイン電極下部の高濃度ｎ型不純物領域間)の全てがゲート電極によって覆われておらず、ゲート電極と高濃度ｎ型不純物領域(或いはソース／ドレイン電極)との間には、間隔が生じていた。この領域があることによって、ゲート、ソース及びドレインの各電極間には、寄生抵抗が生じる。しかも、従来の構造では、トランジスタが動作する際にキャリアが走行する領域の全てをゲート電極で覆おうとした場合には、ゲート電極とソース／ドレイン電極とが接してしまうため、実質的にそのような構造を実現することは不可能である。
窒化物半導体から成るヘテロ接合電界効果型トランジスタを高周波化するためには、ゲート電極とソース／ドレイン電極間に生じる寄生抵抗を低減することが望ましい。従来の構造では、トランジスタが動作する際にキャリアが走行する領域(ソース／ドレイン電極間、或いは、ソース／ドレイン電極下部の高濃度ｎ型不純物領域間)の全てがゲート電極によって覆われておらず、ゲート電極と高濃度ｎ型不純物領域(或いはソース／ドレイン電極)との間には、間隔が生じていた。この領域があることによって、ゲート、ソース及びドレインの各電極間には、寄生抵抗が生じる。しかも、従来の構造では、トランジスタが動作する際にキャリアが走行する領域の全てをゲート電極で覆おうとした場合には、ゲート電極とソース／ドレイン電極とが接してしまうため、実質的にそのような構造を実現することは不可能である。
（問題点２）
又、窒化物半導体から成るヘテロ接合電界効果型トランジスタをスイッチング素子等に用いる場合には、当該トランジスタがノーマリオフ動作することが望ましい。窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いては、バリア層の厚さ及びチャネル層とバリア層とを構成する原子の混晶比(例えば、ＡｌＧａＮの場合にはＡｌの組成)を制御することによって、ゲート電極に電圧を印加しない状態で２次元電子ガス（２ＤＥＧ）を発生させないことが可能である。この様に、ゲート電極に電圧を印加しない状態では２次元電子ガスが発生しない様にヘテロエピタキシャル構造を設計した場合に於いて、トランジスタが動作する際にキャリアが走行する領域の全てがゲート電極で覆われていれば、ゲート電極に電圧を印加することで、キャリアが走行する領域の全てに２次元電子ガスを発生させることが出来、ノーマリオフ型のトランジスタを作製することが出来る。しかし、従来の構造では、ゲート電極と高濃度ｎ型不純物領域との間の領域には間隔が生じるため、高抵抗となって、電流が流れない。そのため、ゲート電極と高濃度ｎ型不純物領域との間の上記領域には、２次元電子ガスを発生させられず、当該領域は大きな抵抗を呈するため、従来の構造をトランジスタ動作させることは難しい。
又、窒化物半導体から成るヘテロ接合電界効果型トランジスタをスイッチング素子等に用いる場合には、当該トランジスタがノーマリオフ動作することが望ましい。窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いては、バリア層の厚さ及びチャネル層とバリア層とを構成する原子の混晶比(例えば、ＡｌＧａＮの場合にはＡｌの組成)を制御することによって、ゲート電極に電圧を印加しない状態で２次元電子ガス（２ＤＥＧ）を発生させないことが可能である。この様に、ゲート電極に電圧を印加しない状態では２次元電子ガスが発生しない様にヘテロエピタキシャル構造を設計した場合に於いて、トランジスタが動作する際にキャリアが走行する領域の全てがゲート電極で覆われていれば、ゲート電極に電圧を印加することで、キャリアが走行する領域の全てに２次元電子ガスを発生させることが出来、ノーマリオフ型のトランジスタを作製することが出来る。しかし、従来の構造では、ゲート電極と高濃度ｎ型不純物領域との間の領域には間隔が生じるため、高抵抗となって、電流が流れない。そのため、ゲート電極と高濃度ｎ型不純物領域との間の上記領域には、２次元電子ガスを発生させられず、当該領域は大きな抵抗を呈するため、従来の構造をトランジスタ動作させることは難しい。
この発明は、以上に記載の問題点に鑑みて成されたものであり、その主目的は、ゲート電極とソース／ドレイン電極間に発生する寄生抵抗を低減化することにある。又、この発明の副目的は、寄生抵抗が低減化された、ノーマリオフ型の窒化物半導体から成るヘテロ接合電界効果型トランジスタを実現することにある。
この発明の主題に係る半導体装置は、第１窒化物半導体から成るチャネル層と、前記チャネル層の表面上に形成され、前記第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体から成るバリア層と、前記バリア層の表面上に形成された第１及び第２ソース／ドレイン電極と、前記バリア層の前記表面の内で少なくとも前記第１ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第１高濃度不純物領域と、前記バリア層の前記表面の内で少なくとも前記第２ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第２高濃度不純物領域と、少なくとも、前記バリア層の内で前記第１高濃度不純物領域と前記第２高濃度不純物領域とで挟まれた領域の表面上に全面的に形成された絶縁膜と、少なくとも、前記絶縁膜の表面の内で、前記第１高濃度不純物領域と前記第２高濃度不純物領域とで挟まれた前記バリア層の前記領域全体の直上に該当する領域上に全面的に形成されたゲート電極とを備えることを特徴とする。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
本発明の主題によれば、トランジスタが動作する際にキャリアが走行する領域の全て、即ち、各ソース／ドレイン電極下部に形成される高濃度ｎ型不純物領域間の全てが、平面視に於いて、絶縁膜及びその上のゲート電極によって覆われているため、従来型のトランジスタには存在するソース／ドレイン電極の下側に形成されている高濃度ｎ型不純物領域とゲート電極との間の横方向の間隔を無くすことが出来る。このため、この領域があることよって生じる寄生抵抗をなくすことが出来、トランジスタの大電流化、大出力化及び高出力化を実現することが出来る。更には、従来型のトランジスタに於ける上記横方向の間隔が本発明の主題に係る半導体装置では無いために、トランジスタが動作する際にキャリアが走行する距離が従来型のトランジスタよりも短くなることから、トランジスタの高周波化にも繋がると言う効果が得られる。
（実施の形態１）
本実施の形態の特徴点は、「窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、少なくともソース／ドレイン電極の下側に形成されている高濃度ｎ型不純物領域の間のバリア層の表面全てが覆われる様にバリア層表面上に絶縁膜が形成され、更に、その上に、少なくともソース／ドレイン電極の下側に形成されている高濃度ｎ型不純物領域の間のバリア層の表面全てが覆われる様に、ゲート電極が形成されている」点にある。この様に、ゲート電極とバリア層表面との間に絶縁膜がトランジスタのチャネル領域の上側全てを覆う様に存在している。この点で、本実施の形態に係る半導体装置は、特許文献２に記載の従来の半導体装置とは顕著に相違する。以下、図面を参照しながら、本実施の形態の特徴点について詳述する。
本実施の形態の特徴点は、「窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、少なくともソース／ドレイン電極の下側に形成されている高濃度ｎ型不純物領域の間のバリア層の表面全てが覆われる様にバリア層表面上に絶縁膜が形成され、更に、その上に、少なくともソース／ドレイン電極の下側に形成されている高濃度ｎ型不純物領域の間のバリア層の表面全てが覆われる様に、ゲート電極が形成されている」点にある。この様に、ゲート電極とバリア層表面との間に絶縁膜がトランジスタのチャネル領域の上側全てを覆う様に存在している。この点で、本実施の形態に係る半導体装置は、特許文献２に記載の従来の半導体装置とは顕著に相違する。以下、図面を参照しながら、本実施の形態の特徴点について詳述する。
図１は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造例を示す縦断面図である。
図１に於いて、最下層は半絶縁性ＳｉＣ基板１であり、その上にバッファ層２を介して、ＧａＮ（第１窒化物半導体に該当。）から成るチャネル層３が形成されている。更に、チャネル層３の表面上には、チャネル層３との界面に於いてヘテロ接合を形成する、Ａｌ0.2Ｇａ0.8Ｎ（第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体に該当。）から成るバリア層４が形成されている。そして、バリア層４を挟み込む領域５は、素子分離領域である。又、バリア層４の表面上には、共にＴｉ／Ａｌから成る、第１及び第２ソース／ドレイン電極７Ａ，７Ｂが形成されている。そして、Ｓｉが高濃度で含まれる第１高濃度ｎ型不純物領域６Ａ（第１高濃度不純物領域に該当。）が、バリア層４の表面の内で第１ソース／ドレイン電極７Ａの直下部分及びその周縁部分に該当する領域からチャネル層３の内部に向けて形成されている。同様に、Ｓｉが高濃度で含まれる第２高濃度ｎ型不純物領域６Ｂ（第２高濃度不純物領域に該当。）が、バリア層４の表面の内で第２ソース／ドレイン電極７Ｂの直下部分及びその周縁部分に該当する領域からチャネル層３の内部に向けて形成されている。これにより、第１及び第２ソース／ドレイン電極７Ａ，７Ｂは、それぞれ、対応する第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂとオーミック接触を成す。更に、ＡｌＧａＯから成る絶縁膜８が、バリア層４の内で、第１高濃度ｎ型不純物領域６Ａと第２高濃度ｎ型不純物領域６Ｂとで挟まれた領域４Ａの表面上に全面的に形成されている。そして、Ｎｉ／Ａｕから成るゲート電極９が、絶縁膜８の表面上に全面的に形成されている。換言すれば、絶縁膜８の表面の内で、第１高濃度ｎ型不純物領域６Ａと第２高濃度ｎ型不純物領域６Ｂとで挟まれた上記バリア層領域４Ａ全域の直上に該当する領域上に、ゲート電極９が全面的に形成されている。
以上の様に、ＡｌＧａＯから成る絶縁膜８は、第１及び第２ソース／ドレイン電極７Ａ，７Ｂ下側の第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間のバリア層４Ａの全表面を覆う様に形成されており、且つ、絶縁膜８の上に形成されるゲート電極９も同様に、バリア層４Ａの全表面を覆う様に形成されている。
この様な構造とすることによって、ゲート電極９と各高濃度ｎ型不純物領域６Ａ，６Ｂ或いは各ソース／ドレイン電極７Ａ，７Ｂとが直接に接することなく、トランジスタが動作する際にキャリアが走行する第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間のバリア層４Ａの全てを平面視的に見てゲート電極９で覆うことが出来るため、ゲート電極９と各ソース／ドレイン電極７Ａ，７Ｂ間に生じる寄生抵抗をなくすことが出来る。
以上の通り、図１に例示する本実施の形態では、代表的な条件について記載したが、下記の本実施の形態の各変形例に示す各条件下に於いても、同様の効果が得られる。尚、後述する図２〜図８に於いて、図１と同一の参照符号を付したものは、図１に於いて対応する構成要素と同一又はこれに相当するものに該当する。
＜変形例１＞
図１における半絶縁性ＳｉＣ基板１に代えて、Ｓｉ基板、サファイア基板、ＧａＮ基板又はＡｌＮ基板等を用いても良い。
図１における半絶縁性ＳｉＣ基板１に代えて、Ｓｉ基板、サファイア基板、ＧａＮ基板又はＡｌＮ基板等を用いても良い。
＜変形例２＞
図１に於けるチャネル層３とバリア層４との関係については、バリア層４を構成する窒化物半導体のバンドギャップがチャネル層３を形成する窒化物半導体のバンドギャップよりも大きければ良い。従って、必ずしも図１に示す様に、チャネル層３を形成する窒化物半導体をＧａＮで、バリア層４を構成する窒化物半導体をＡｌ0.2Ｇａ0.8Ｎで構成する必要性はなく、例えば、チャネル層３をＩｎaＡｌbＧａ1-a-bＮで構成されている層とし、他方、バリア層４をＩｎcＡｌdＧａ1-c-dＮで構成される層に設定しても良い。
図１に於けるチャネル層３とバリア層４との関係については、バリア層４を構成する窒化物半導体のバンドギャップがチャネル層３を形成する窒化物半導体のバンドギャップよりも大きければ良い。従って、必ずしも図１に示す様に、チャネル層３を形成する窒化物半導体をＧａＮで、バリア層４を構成する窒化物半導体をＡｌ0.2Ｇａ0.8Ｎで構成する必要性はなく、例えば、チャネル層３をＩｎaＡｌbＧａ1-a-bＮで構成されている層とし、他方、バリア層４をＩｎcＡｌdＧａ1-c-dＮで構成される層に設定しても良い。
＜変形例３＞
図１に於けるチャネル層３及びバリア層４の構造に代えて、チャネル層３がＡｌbＧａ1-bＮで構成され、バリア層４がＡｌdＧａ1-dＮ(０≦ｂ＜１、０＜ｄ≦１、ｂ＜ｄ)で構成されていても良い（図１に示す構造はその一例である。）。この場合には、バリア層４（４Ａ）に大きな分極効果が発生するため、ヘテロ界面に高濃度の２次元電子ガスを発生させることが出来る。従って、本変形例に係る構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
図１に於けるチャネル層３及びバリア層４の構造に代えて、チャネル層３がＡｌbＧａ1-bＮで構成され、バリア層４がＡｌdＧａ1-dＮ(０≦ｂ＜１、０＜ｄ≦１、ｂ＜ｄ)で構成されていても良い（図１に示す構造はその一例である。）。この場合には、バリア層４（４Ａ）に大きな分極効果が発生するため、ヘテロ界面に高濃度の２次元電子ガスを発生させることが出来る。従って、本変形例に係る構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
＜変形例４＞
ヘテロ接合電界効果型トランジスタでは、チャネル層３に用いる半導体材料の絶縁破壊電界が高い程に、耐圧が高くなる。ＡｌbＧａ1-bＮは、そのＡｌ組成がより高い程にそのバンドギャップが大きく絶縁破壊電界が高いため、変形例３の構造に於いて、チャネル層３に用いるＡｌbＧａ1-bＮに関しては、よりＡｌ組成が高い(ｂが１に近い)方が好ましい。
ヘテロ接合電界効果型トランジスタでは、チャネル層３に用いる半導体材料の絶縁破壊電界が高い程に、耐圧が高くなる。ＡｌbＧａ1-bＮは、そのＡｌ組成がより高い程にそのバンドギャップが大きく絶縁破壊電界が高いため、変形例３の構造に於いて、チャネル層３に用いるＡｌbＧａ1-bＮに関しては、よりＡｌ組成が高い(ｂが１に近い)方が好ましい。
又、バリア層４に用いる半導体材料のバンドギャップが大きい程に、バリア層４を介してゲート電極８からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層４として用いるＡｌdＧａ1-dＮについても同様に、よりＡｌ組成が高い方が好ましく、バリア層４をＡｌＮ(ＡｌdＧａ1-dＮのｄが１の場合)で構成する場合に、最もリーク電流を低減することが出来る。
＜変形例５＞
変形例２〜４に示したチャネル層３及びバリア層４は、必ずしも同一組成の１層からなる構造である必要性はなく、Ｉｎ組成、Ａｌ組成、Ｇａ組成(a,b,c,d)が異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体において、ｎ型又はｐ型の不純物が含まれていても良い。
変形例２〜４に示したチャネル層３及びバリア層４は、必ずしも同一組成の１層からなる構造である必要性はなく、Ｉｎ組成、Ａｌ組成、Ｇａ組成(a,b,c,d)が異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体において、ｎ型又はｐ型の不純物が含まれていても良い。
＜変形例６＞
図２の縦断面図に示す様に、チャネル層３とバリア層４との間に、厚さ０．１ｎｍ〜５ｎｍのＩｎＮ、ＧａＮ或いはＡｌＮから成る薄いスペーサ層１０を挿入しても構わない。この様な２元系の半導体層から成るスペーサ層１０を挿入することによって、ヘテロ界面の電子移動度を向上させ、大きなドレイン電流を流すことが出来る。
図２の縦断面図に示す様に、チャネル層３とバリア層４との間に、厚さ０．１ｎｍ〜５ｎｍのＩｎＮ、ＧａＮ或いはＡｌＮから成る薄いスペーサ層１０を挿入しても構わない。この様な２元系の半導体層から成るスペーサ層１０を挿入することによって、ヘテロ界面の電子移動度を向上させ、大きなドレイン電流を流すことが出来る。
＜変形例７＞
図１に於けるバリア層４の表面を、厚さ０．１ｎｍ〜５ｎｍのＧａＮから成る薄いキャップ層１１で以って被覆しても良い(図３参照)。図３に於いて、領域４Ａの表面全体は、厚みが０．１ｎｍ〜５ｎｍの範囲内にあるＧａＮから成るキャップ層１１で被覆されている。この様な構造にすることによって、ゲート電極８の障壁がより高くなり、耐圧をより高くすることが出来る。
図１に於けるバリア層４の表面を、厚さ０．１ｎｍ〜５ｎｍのＧａＮから成る薄いキャップ層１１で以って被覆しても良い(図３参照)。図３に於いて、領域４Ａの表面全体は、厚みが０．１ｎｍ〜５ｎｍの範囲内にあるＧａＮから成るキャップ層１１で被覆されている。この様な構造にすることによって、ゲート電極８の障壁がより高くなり、耐圧をより高くすることが出来る。
＜変形例８＞
図１に於ける第１及び第２ソース／ドレイン電極７Ａ，７Ｂの各々は、必ずしもＴｉ／Ａｌで形成されている必要性はなく、オーミック特性が得られるのであれば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
図１に於ける第１及び第２ソース／ドレイン電極７Ａ，７Ｂの各々は、必ずしもＴｉ／Ａｌで形成されている必要性はなく、オーミック特性が得られるのであれば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
＜変形例９＞
図１に於ける各ソース／ドレイン電極７Ａ，７Ｂ直下の各高濃度ｎ型不純物領域６Ａ，６Ｂに関しては、必ずしもｎ型不純物の濃度が一定である必要性はなく、ｎ型不純物の濃度が領域内で分布していても良い。特に、ゲート電極９側からソース／ドレイン電極７Ａ，７Ｂ側に向けてｎ型不純物濃度を高くする様な構造を採用するときには、ドレイン電極に高電圧を印加した際にゲート電極９のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来ると言う利点がある。
図１に於ける各ソース／ドレイン電極７Ａ，７Ｂ直下の各高濃度ｎ型不純物領域６Ａ，６Ｂに関しては、必ずしもｎ型不純物の濃度が一定である必要性はなく、ｎ型不純物の濃度が領域内で分布していても良い。特に、ゲート電極９側からソース／ドレイン電極７Ａ，７Ｂ側に向けてｎ型不純物濃度を高くする様な構造を採用するときには、ドレイン電極に高電圧を印加した際にゲート電極９のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来ると言う利点がある。
＜変形例１０＞
図１に於ける第１及び第２ソース／ドレイン電極７Ａ，７Ｂ直下の第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの各々は、図４に示す様に、その一部を除去した構造になっていても良い。即ち、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの各々の表面は、バリア層４の領域４Ａの表面（上面）と絶縁膜８との界面よりも低く、且つ、バリア層４の領域４Ａの下面とチャネル層３との界面よりも高い位置に存在する。この様な構造に設定することによって、ゲート電極９と各高濃度ｎ型不純物領域６Ａ，６Ｂ間のコンタクト抵抗をより一層低く抑制することが出来る。
図１に於ける第１及び第２ソース／ドレイン電極７Ａ，７Ｂ直下の第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの各々は、図４に示す様に、その一部を除去した構造になっていても良い。即ち、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの各々の表面は、バリア層４の領域４Ａの表面（上面）と絶縁膜８との界面よりも低く、且つ、バリア層４の領域４Ａの下面とチャネル層３との界面よりも高い位置に存在する。この様な構造に設定することによって、ゲート電極９と各高濃度ｎ型不純物領域６Ａ，６Ｂ間のコンタクト抵抗をより一層低く抑制することが出来る。
＜変形例１１＞
図１に示す絶縁膜８は、その厚さが各ソース／ドレイン電極７Ａ，７Ｂよりも厚い場合には、絶縁膜８の側面が両ソース／ドレイン電極７Ａ，７Ｂの側面と接触していてもゲート電極９から各ソース／ドレイン電極７Ａ，７Ｂには電流は流れない。従って、絶縁膜８は、図５に示す様な両ソース／ドレイン電極７Ａ，７Ｂとの接触構造を有していても良い。この様な接触構造とすることによって、第１及び第２ソース／ドレイン電極７Ａ，７Ｂと対応する第１及び第２高濃度ｎ型不純物層６Ａ，６Ｂとの接触面積を図１の場合よりも増やすことが出来るため、第１及び第２ソース／ドレイン電極７Ａ，７Ｂと対応する第１及び第２高濃度ｎ型不純物層６Ａ，６Ｂとの接触抵抗を低減することが出来る。
図１に示す絶縁膜８は、その厚さが各ソース／ドレイン電極７Ａ，７Ｂよりも厚い場合には、絶縁膜８の側面が両ソース／ドレイン電極７Ａ，７Ｂの側面と接触していてもゲート電極９から各ソース／ドレイン電極７Ａ，７Ｂには電流は流れない。従って、絶縁膜８は、図５に示す様な両ソース／ドレイン電極７Ａ，７Ｂとの接触構造を有していても良い。この様な接触構造とすることによって、第１及び第２ソース／ドレイン電極７Ａ，７Ｂと対応する第１及び第２高濃度ｎ型不純物層６Ａ，６Ｂとの接触面積を図１の場合よりも増やすことが出来るため、第１及び第２ソース／ドレイン電極７Ａ，７Ｂと対応する第１及び第２高濃度ｎ型不純物層６Ａ，６Ｂとの接触抵抗を低減することが出来る。
又、図６に示す様な、上記の接触構造と変形例１０に示す構造(図４)とを組み合わせた構造となっていても良い。この場合、必ずしも絶縁膜８の膜厚が各ソース／ドレイン電極７Ａ，７Ｂよりも厚く設定されている必要性はなく、絶縁膜８と各高濃度ｎ型不純物領域６Ａ，６Ｂの内で図１の場合と比較して除去された部分の深さとを合わせた値が、各ソース／ドレイン電極７Ａ，７Ｂの厚みよりも大きければ良く、同様な効果が得られる。
＜変形例１２＞
本実施の形態に於けるゲート電極９と各ソース／ドレイン電極７Ａ，７Ｂは、これらの直下の領域の性質が異なるため、これらは同一の材料でもゲート電極９、各ソース／ドレイン電極７Ａ，７Ｂとして機能することが出来る。従って、ゲート電極９と第１ソース／ドレイン電極７Ａと第２ソース／ドレイン電極７Ｂとは、必ずしも異なる材料で構成されている必要性はなく、同じ材料で構成されていても良い。この場合には、ゲート電極９と第１及び第２ソース／ドレイン電極７Ａ，７Ｂとを同時に形成することが出来るため、デバイス形成プロセスを簡略化することが出来ると言う利点がある。
本実施の形態に於けるゲート電極９と各ソース／ドレイン電極７Ａ，７Ｂは、これらの直下の領域の性質が異なるため、これらは同一の材料でもゲート電極９、各ソース／ドレイン電極７Ａ，７Ｂとして機能することが出来る。従って、ゲート電極９と第１ソース／ドレイン電極７Ａと第２ソース／ドレイン電極７Ｂとは、必ずしも異なる材料で構成されている必要性はなく、同じ材料で構成されていても良い。この場合には、ゲート電極９と第１及び第２ソース／ドレイン電極７Ａ，７Ｂとを同時に形成することが出来るため、デバイス形成プロセスを簡略化することが出来ると言う利点がある。
＜変形例１３＞
図１に於ける絶縁膜８は必ずしもＡｌＧａxＯyである必要性はなく、その代わりに、ＳｉＮe、ＳｉＯf、ＨｆＯg、ＴｉＯh等で形成されていても構わない。但し、実施の形態３に於いて示す様に、ＡｌＧａxＯyはＡｌＧａＮを酸化することによって形成出来るため、ＣＶＤや蒸着法により成膜する場合に比べて、不純物が少なく絶縁性の高い膜となる。そのため、ゲート電極９から各ソース／ドレイン電極７Ａ，７Ｂに流れるリーク電流を格段に低減することが出来る。その意味では、上記の変形例３で示した様なバリア層４にＡｌdＧａ1-dＮを用いた場合には、絶縁膜８として、ＡｌＧａxＯyを用いた方が好ましい。
図１に於ける絶縁膜８は必ずしもＡｌＧａxＯyである必要性はなく、その代わりに、ＳｉＮe、ＳｉＯf、ＨｆＯg、ＴｉＯh等で形成されていても構わない。但し、実施の形態３に於いて示す様に、ＡｌＧａxＯyはＡｌＧａＮを酸化することによって形成出来るため、ＣＶＤや蒸着法により成膜する場合に比べて、不純物が少なく絶縁性の高い膜となる。そのため、ゲート電極９から各ソース／ドレイン電極７Ａ，７Ｂに流れるリーク電流を格段に低減することが出来る。その意味では、上記の変形例３で示した様なバリア層４にＡｌdＧａ1-dＮを用いた場合には、絶縁膜８として、ＡｌＧａxＯyを用いた方が好ましい。
又、変形例４で示した様なバリア層にＡｌＮを用いる場合には、絶縁膜８としては、ＡＩＯzを用いることが、上記の理由と同様に、より好ましい。
＜変形例１４＞
図１に示す絶縁膜８のゲート長方向に於ける長さは、必ずしも第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間の距離と等しく設定されている必要性はなく、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間のバリア層領域４Ａの表面全体を覆っていれば良く、図７に示す様に、絶縁膜８が、ゲート長方向に関して、バリア層領域４Ａと各高濃度ｎ型不純物領域６Ａ，６Ｂとの境界から、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの表面の一部にまで食み出した(オーバーラップした)構造を有していても良い。
図１に示す絶縁膜８のゲート長方向に於ける長さは、必ずしも第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間の距離と等しく設定されている必要性はなく、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂ間のバリア層領域４Ａの表面全体を覆っていれば良く、図７に示す様に、絶縁膜８が、ゲート長方向に関して、バリア層領域４Ａと各高濃度ｎ型不純物領域６Ａ，６Ｂとの境界から、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの表面の一部にまで食み出した(オーバーラップした)構造を有していても良い。
＜変形例１５＞
図７に示す絶縁膜８及びゲート電極９は、ゲート長方向に関して、必ずしも同じ長さを有している必要性はない。例えば、図８に示す様に、ゲート電極９が平面視に於いてバリア層領域４Ａの全表面を覆う様に絶縁膜８上に形成されていれば、ゲート長方向に関して、ゲート電極９の長さが絶縁膜８よりも短くても良い。
図７に示す絶縁膜８及びゲート電極９は、ゲート長方向に関して、必ずしも同じ長さを有している必要性はない。例えば、図８に示す様に、ゲート電極９が平面視に於いてバリア層領域４Ａの全表面を覆う様に絶縁膜８上に形成されていれば、ゲート長方向に関して、ゲート電極９の長さが絶縁膜８よりも短くても良い。
＜変形例１６＞
図１に於けるゲート電極８は、必ずしもＮｉ／Ａｕで形成されている必要性はなく、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
図１に於けるゲート電極８は、必ずしもＮｉ／Ａｕで形成されている必要性はなく、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
＜変形例１７＞
上述した構造は全て個々に採用する必要性はなく、それぞれを組み合わせた構造としても良い。
上述した構造は全て個々に採用する必要性はなく、それぞれを組み合わせた構造としても良い。
（実施の形態２）
図９は、図１に示す構造に於いて、ゲート電極９直下のバリア層４の領域４Ａの厚さを２０ｎｍに設定した場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いたものである。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図９に示す様に、バリア層４の厚さが２０ｎｍの場合には、ヘテロ界面に高濃度(２Ｅ＋２０ｃｍ-3)の２次元電子ガス（２ＤＥＧ）が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが形成される。
図９は、図１に示す構造に於いて、ゲート電極９直下のバリア層４の領域４Ａの厚さを２０ｎｍに設定した場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いたものである。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図９に示す様に、バリア層４の厚さが２０ｎｍの場合には、ヘテロ界面に高濃度(２Ｅ＋２０ｃｍ-3)の２次元電子ガス（２ＤＥＧ）が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが形成される。
他方、図１０は、ゲート電極９直下のバリア層４の領域４Ａの厚さを４ｎｍに設定した場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を同様の計算方法によって導いたものである。この場合には、ヘテロ界面に２次元電子ガス（２ＤＥＧ）は発生しておらず、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオフ型のトランジスタが形成される。トランジスタをスイッチング素子等のパワーデバイスとして用いる場合には、異常時の安全確保のため、しきい値が正となるノーマリオフ型のトランジスタが望まれている。窒化物半導体から成るヘテロ接合電界効果型トランジスタの場合、バリア層４の厚さ及びチャネル層３とバリア層４を構成する原子の混晶比(例えばＡｌＧａＮの場合にはＡｌ組成)を制御することによって、図１０に示した様なゲート電極に電圧を印加しない状態でヘテロ界面に２次元電子ガスを発生させないことが可能であり、その様な構造とすることによって、ノーマリオフ型のトランジスタを作製することが可能となる。
（実施の形態３：製造方法例１）
図１１〜図１９は、図１に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図１１〜図１９に於いて、図１〜図８と同一の符号を付したものは、同一又はこれに相当するものを示す。
図１１〜図１９は、図１に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図１１〜図１９に於いて、図１〜図８と同一の符号を付したものは、同一又はこれに相当するものを示す。
先ず、図１１に示す様に、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル成長法を適用することで、基板１上に、バッファ層２、チャネル層(ＧａＮ)３、及びバリア層(Ａｌ0.2Ｇａ0.8Ｎ)４を、それぞれ下から順にエピタキシャル成長させる。
次に、図１２に示す様に、トランジスタを作製する領域外のチャネル層３及びバリア層４の部分に、例えばイオン注入法やエッチング等を用いて、素子分離領域５を形成する。図１２には、イオン注入法による方法を示した。
次に、図１３に示す様に、酸素中でアニールすることにより、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)４内の窒素を酸素と置換し、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)4の表面側を絶縁膜(ＡｌＧａＯ)８とする。
次に、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いは、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜からなるゲート電極層を蒸着法やスパッタ法を用いて絶縁膜８上に堆積した上で、当該ゲート電極層にリフトオフ法等を適用することで、図１４に示す様に、絶縁膜８上にゲート電極９を形成する。
その後、図１５に示す様に、ゲート電極９をマスクとして、例えばイオンミリング法やＩＣＰエッチング法によって、ゲート電極９直下以外の領域の絶縁膜８を除去する。
次に、図１６に示す様に、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成する両領域及びゲート電極９が開口する様に、レジストパターン１２を形成する。
次に、図１７に示す様に、レジストパターン１２及びゲート電極９をマスクとして、イオン注入法等を用いて、Ｓｉ等の窒化物半導体中に於いてｎ型となるイオンが高濃度にドーピングされた領域６Ａ，６Ｂを、その底面がチャネル層３内に存在する様に、バリア層４及びチャネル層３内に形成する。その後、レジストパターン１２を除去する。
次に、図１８に示す様に、ＲＴＡ(Rapid Thermal Annealing)法等を用いてドーピングしたイオンを活性化させて、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成する。
次に、図１９に示す様に、例えば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜から成るソース/ドレイン電極層を蒸着法やスパッタ法を用いて堆積し、リフトオフ法等を適用して第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの表面上に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する。
以上の記載では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、及びバイアホール等の形成プロセスを経て、半導体デバイスが完成される。
本実施の形態に記載の工程によれば、実施の形態１に於ける図１に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
尚、以上の記載では、代表的な条件について述べたが、下記の各変形例に示す様な条件下においても、同様に、本発明の効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
＜変形例１＞
図１１に示すチャネル層３及びバリア層４の成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度を調整し、チャネル層３及びバリア層４を所望の組成とすることで、実施の形態1の変形例１〜４に示した様々なノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
図１１に示すチャネル層３及びバリア層４の成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度を調整し、チャネル層３及びバリア層４を所望の組成とすることで、実施の形態1の変形例１〜４に示した様々なノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
＜変形例２＞
図１１に示すチャネル層３及びバリア層４の成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度を調整し、チャネル層３及びバリア層４を所望のＡｌ組成とすることで、実施の形態２に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
図１１に示すチャネル層３及びバリア層４の成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度を調整し、チャネル層３及びバリア層４を所望のＡｌ組成とすることで、実施の形態２に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
＜変形例３＞
図１１に示すチャネル層３を成長した後に、厚さ０．１ｎｍ〜５ｎｍのＩｎＮ、ＧａＮ或いはＡｌＮから成る薄いスペーサ層１０を成長し、その後にバリア層４を成長すると、実施の形態１の変形例６（図２）に示した構造を得ることが出来る。
図１１に示すチャネル層３を成長した後に、厚さ０．１ｎｍ〜５ｎｍのＩｎＮ、ＧａＮ或いはＡｌＮから成る薄いスペーサ層１０を成長し、その後にバリア層４を成長すると、実施の形態１の変形例６（図２）に示した構造を得ることが出来る。
＜変形例４＞
図１１に示すバリア層４を成長した後に、厚さ０．１ｎｍ〜５ｎｍのＧａＮから成る薄いキャップ層１１を成長すると、実施の形態１の変形例７（図３）に示した構造を得ることが出来る。
図１１に示すバリア層４を成長した後に、厚さ０．１ｎｍ〜５ｎｍのＧａＮから成る薄いキャップ層１１を成長すると、実施の形態１の変形例７（図３）に示した構造を得ることが出来る。
＜変形例５＞
図１６及び図１７に示すレジストパターン１２の形成及びイオン注入を、レジストパターン及び注入条件(注入エネルギー及び注入量)を変えて数回繰り返して行なうことにより、実施の形態１の変形例９に示す様なｎ型不純物濃度が分布した第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成することが出来る。
図１６及び図１７に示すレジストパターン１２の形成及びイオン注入を、レジストパターン及び注入条件(注入エネルギー及び注入量)を変えて数回繰り返して行なうことにより、実施の形態１の変形例９に示す様なｎ型不純物濃度が分布した第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成することが出来る。
＜変形例６＞
図１７に示すイオン注入プロセス後に、例えばイオンミリングやＣｌ2を用いたドライエッチング法によって、後の工程で形成される第１及び第２ソース／ドレイン電極７Ａ，７Ｂの直下に該当する第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの部分を含む第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの一部を除去した後に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成することにより、実施の形態１の変形例１０（図４）に記載した構造を得ることが出来る。
図１７に示すイオン注入プロセス後に、例えばイオンミリングやＣｌ2を用いたドライエッチング法によって、後の工程で形成される第１及び第２ソース／ドレイン電極７Ａ，７Ｂの直下に該当する第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの部分を含む第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの一部を除去した後に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成することにより、実施の形態１の変形例１０（図４）に記載した構造を得ることが出来る。
＜変形例７＞
図１３に示す絶縁膜８の形成に関しては、必ずしも熱酸化により絶縁膜８を形成する必要性はなく、例えばプラズマＣＶＤ法やＣａｔ-ＣＶＤ法、或いは蒸着法によって、ＡｌＯx、ＳｉＮx、ＳｉＯx、ＨｆＯx、又はＴｉＯx等から成る絶縁膜８を形成することとしても良い。
図１３に示す絶縁膜８の形成に関しては、必ずしも熱酸化により絶縁膜８を形成する必要性はなく、例えばプラズマＣＶＤ法やＣａｔ-ＣＶＤ法、或いは蒸着法によって、ＡｌＯx、ＳｉＮx、ＳｉＯx、ＨｆＯx、又はＴｉＯx等から成る絶縁膜８を形成することとしても良い。
＜変形例８＞
図１３に示す絶縁膜８の形成では、バリア層４がＡｌＮの場合には、熱酸化することによってＡｌＯxを絶縁膜８として形成することが出来る。
図１３に示す絶縁膜８の形成では、バリア層４がＡｌＮの場合には、熱酸化することによってＡｌＯxを絶縁膜８として形成することが出来る。
＜変形例９＞
図１７に示すイオン注入時に注入角度を垂直方向から傾けることで、絶縁膜８下部の一部の領域にも第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成することが出来る。これによって、実施の形態１の変形例１４（図７）に示す様な絶縁膜８が第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの一部に食み出した(オーバーラップした)構造を実現することが出来る。
図１７に示すイオン注入時に注入角度を垂直方向から傾けることで、絶縁膜８下部の一部の領域にも第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成することが出来る。これによって、実施の形態１の変形例１４（図７）に示す様な絶縁膜８が第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの一部に食み出した(オーバーラップした)構造を実現することが出来る。
＜変形例１０＞
図１２に示す素子分離領域５の形成工程、及び、図１５に示すゲート電極９直下領域を除くゲート絶縁膜８の領域除去の工程に関しては、必ずしもこの順序で行なう必要性はなく、工程の順番を入れ替えても良い。例えば、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する前に、ゲート電極９直下領域を除くゲート絶縁膜８の領域の除去を行なうこととしても良い。
図１２に示す素子分離領域５の形成工程、及び、図１５に示すゲート電極９直下領域を除くゲート絶縁膜８の領域除去の工程に関しては、必ずしもこの順序で行なう必要性はなく、工程の順番を入れ替えても良い。例えば、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する前に、ゲート電極９直下領域を除くゲート絶縁膜８の領域の除去を行なうこととしても良い。
（実施の形態４：製造方法例２）
図２０〜図３２は、実施の形態１の変形例１１（図５）に記載した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。図２０〜図３２に於いて、図１〜図８、図１１〜図１９と同一の符号を付したものは、同一又はこれに相当するものを示す。
図２０〜図３２は、実施の形態１の変形例１１（図５）に記載した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。図２０〜図３２に於いて、図１〜図８、図１１〜図１９と同一の符号を付したものは、同一又はこれに相当するものを示す。
先ず、図２０に示す様に、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル成長法を適用することで、基板１上に、バッファ層２、チャネル層(ＧａＮ)３、及びバリア層(Ａｌ0.2Ｇａ0.8Ｎ)４を、それぞれ下から順にエピタキシャル成長させる。
次に、図２１に示す様に、トランジスタを作製する領域外のチャネル層３及びバリア層４の部分に、例えばイオン注入法やエッチング等を用いて、素子分離領域５を形成する。図１２には、イオン注入法による方法を示した。
次に、図２２に示す様に、酸素中でアニールすることにより、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)４内の窒素を酸素と置換し、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)4の表面側を絶縁膜(ＡｌＧａＯ)８とする。
次に、図２３に示す様に、絶縁膜８の表面中でゲート電極９を形成すべき領域を、例えばレジストパターン１３等を用いてマスクする。
次に、図２４に示す様に、例えばイオンミリング法又はＩＣＰエッチング法によって、ゲート電極９を形成すべき領域直下以外の絶縁膜８の領域を除去する。
その後、図２５に示す様に、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成する領域及びゲート電極９が開口する様に、レジストパターン１２を形成する。
その上で、図２６に示す様に、レジストパターン１２及び絶縁膜８をマスクとして、イオン注入法等を用いて、Ｓｉ等の窒化物半導体中に於いてｎ型となるイオンが高濃度にドーピングされた領域６Ａ，６Ｂを、その底面がチャネル層３内に存在する様に、バリア層４及びチャネル層３内に形成する。その後、レジストパターン１２を除去する。
次に、図２７に示す様に、ＲＴＡ(Rapid Thermal Annealing)法等を用いてドーピングしたイオンを活性化させて、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成する。
次に、少なくとも絶縁膜８の上面全体を被覆する様に、例えば、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いは、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜からなる層を、蒸着法やスパッタ法を用いて堆積し、その後、リフトオフ法等を適用することにより、図２８に示す様な層１４を絶縁膜８の上面全体上等に形成する。
その上で、図２９に示す様に、絶縁膜８とその上に堆積された層１４とを覆う様に、レジストパターン１５を形成する。
次に、図３０に示す様に、例えばウェットエッチングなどの等方的にエッチング出来る手法を用いて、絶縁膜８の上面上部分以外の層１４を除去し、除去後に残存した層１４をゲート電極９として形成する。その後、レジストパターン１５を除去する。
次に、図３１に示す様に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する領域及びゲート電極９の領域が開口したレジストパターン１６を形成する。
その上で、図３２に示す様に、レジストパターン１６をマスクとして、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜から成るソース/ドレイン電極層を蒸着法やスパッタ法を用いて堆積し、リフトオフ法等を適用して、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの表面上に、絶縁膜８の側面と接触する第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する。
以上の方法により、実施の形態1の変形例１１における図５に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
特に、イオン注入後の活性化熱処理は、１０００℃を越える高温で行なわれる場合があるため、活性化熱処理よりも先にゲート電極９を形成する実施の形態３の製造プロセスでは、ゲート電極９として用いる材料が変質して、リーク電流の増加等、デバイス特性の劣化に繋がる可能性がある。従って、本実施の形態に係る方法の様に、イオン注入後の活性化熱処理を行なった後に、ゲート電極９を形成することが望ましい。これにより、ゲート電極９を高温熱処理することを防ぐことが出来る。
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、半導体デバイスが形成される。
尚、以上の記載では、代表的な条件について述べたが、下記の各変形例に示す様な条件下においても、同様に、本発明の効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
＜変形例１＞
図２６に示すイオン注入プロセス後に、例えばイオンミリングやＣＬ2を用いたドライエッチング法によって、各ソース／ドレイン電極７Ａ，７Ｂ直下の高濃度ｎ型不純物領域６Ａ，６Ｂの部分を含む高濃度ｎ型不純物領域６Ａ，６Ｂの一部を除去した後に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成するときには、実施の形態１の変形例１１に於ける図６に示した様な構造を得ることが出来る。
図２６に示すイオン注入プロセス後に、例えばイオンミリングやＣＬ2を用いたドライエッチング法によって、各ソース／ドレイン電極７Ａ，７Ｂ直下の高濃度ｎ型不純物領域６Ａ，６Ｂの部分を含む高濃度ｎ型不純物領域６Ａ，６Ｂの一部を除去した後に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成するときには、実施の形態１の変形例１１に於ける図６に示した様な構造を得ることが出来る。
＜変形例２＞
図２９〜図３２に示した作製プロセスを行なわないときには、実施の形態１の変形例１２に示した様な、ゲート電極９と第１及び第２ソース／ドレイン電極７Ａ，７Ｂが同一の材料で構成された構造を得ることが出来る。
図２９〜図３２に示した作製プロセスを行なわないときには、実施の形態１の変形例１２に示した様な、ゲート電極９と第１及び第２ソース／ドレイン電極７Ａ，７Ｂが同一の材料で構成された構造を得ることが出来る。
＜変形例３＞
実施の形態３に示した製造プロセスと、本実施の形態に於いて既述した製造プロセスとは全て個々に採用する必要性はなく、それぞれの製造プロセスを組み合わせても良い。
実施の形態３に示した製造プロセスと、本実施の形態に於いて既述した製造プロセスとは全て個々に採用する必要性はなく、それぞれの製造プロセスを組み合わせても良い。
（実施の形態５：製造方法例３）
図３３〜図３９は、実施の形態１の変形例１４（図７）に記載した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。図３３〜図３９に於いて、図１〜図８、図１１〜図１９、図２０〜図３２に於ける符号と同一の符号を付したものは、同一またはこれに相当するものを示す。
図３３〜図３９は、実施の形態１の変形例１４（図７）に記載した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。図３３〜図３９に於いて、図１〜図８、図１１〜図１９、図２０〜図３２に於ける符号と同一の符号を付したものは、同一またはこれに相当するものを示す。
先ず、図３３に示す様に、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル成長法を適用することで、基板１上に、バッファ層２、チャネル層(ＧａＮ)３、及びバリア層(Ａｌ0.2Ｇａ0.8Ｎ)４を、それぞれ下から順にエピタキシャル成長させる。
次に、図３４に示す様に、トランジスタを作製する領域外のチャネル層３及びバリア層４の部分に、例えばイオン注入法やエッチング等を用いて、素子分離領域５を形成する。図３４には、イオン注入法による方法を示した。
次に、図３５に示す様に、レジストパターン等をマスクとして、イオン注入法等を用いて、Ｓｉ等の窒化物半導体中に於いてｎ型となるイオンが高濃度にドーピングされた領域６Ａ，６Ｂをチャネル層３及びバリア層４内に形成し、その後、ＲＴＡ(Rapid Thermal Annealing)法等を用いてドーピングしたイオンを活性化させて、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成する。
次に、図３６に示す様に、酸素中でアニールすることにより、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)４内の窒素を酸素と置換して、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)４の表面側を絶縁膜(ＡｌＧａＯ)８とする。この際に、素子分離領域５、並びに、第１及び第２高濃度n型不純物領域６Ａ，６Ｂの各々も、それを構成する材料の殆どはＡｌＧａＮであるため、本工程により絶縁膜８となる。
次に、例えば、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いは、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜からなるゲート電極層を蒸着法やスパッタ法を用いて絶縁膜８上に堆積した上で、当該ゲート電極層にリフトオフ法等を適用することで、図３７に示す様に、絶縁膜８上にゲート電極９を形成する。
次に、図３８に示す様に、ゲート電極９をマスクとして、例えばイオンミリング法やＩＣＰエッチング法によって、ゲート電極９直下の領域以外の絶縁膜８の領域を除去する。
その上で、例えば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜から成るソース/ドレイン電極層を蒸着法やスパッタ法を用いて堆積し、リフトオフ法等を適用して第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの表面上に、図３９に示す様な第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する。
以上の方法により、実施の形態1の変形例１４に於ける図７に示した構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
特に、イオン注入後の活性化熱処理は、１０００℃を越える高温で行なわれる場合があるため、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂよりも先に絶縁膜８を形成する実施の形態３又は４の製造プロセスでは、絶縁膜８として用いる材料が変質して、リーク電流の増加等、デバイス特性の劣化に繋がる可能性がある。その意味では、本実施の形態に記載した方法の様に、イオン注入後の活性化熱処理を行なって第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成した後に、絶縁膜８及びその上のゲート電極９を形成することが望ましい。これにより、絶縁膜８及びその上のゲート電極９を高温熱処理することを防ぐことが出来る。
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、半導体デバイスが形成される。
尚、以上の記載では、代表的な条件について述べたが、下記の各変形例に示す様な条件下においても、同様に、本発明の効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
＜変形例１＞
図３７に示すゲート電極９の形成後に、ゲート電極９よりも広い領域を覆う様にレジストパターンを形成し、それをマスクとして図３８に示す絶縁膜８の除去工程を行なえば、図８に示した様な構造を得ることが出来る。
図３７に示すゲート電極９の形成後に、ゲート電極９よりも広い領域を覆う様にレジストパターンを形成し、それをマスクとして図３８に示す絶縁膜８の除去工程を行なえば、図８に示した様な構造を得ることが出来る。
＜変形例２＞
実施の形態３又は４に示した製造プロセスと、本実施の形態に於いて既述した製造プロセスとは全て個々に採用する必要性はなく、それぞれの製造プロセスを組み合わせても良い。
実施の形態３又は４に示した製造プロセスと、本実施の形態に於いて既述した製造プロセスとは全て個々に採用する必要性はなく、それぞれの製造プロセスを組み合わせても良い。
（実施の形態６：製造方法例４）
図４０〜図４７は、実施の形態１の変形例１５（図８）に記載した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。図４０〜図４７に於いて、図１〜図８、図１１〜図１９、図２０〜図３２、図３３〜図３９に於ける符号と同一の符号を付したものは、同一またはこれに相当するものを示す。
図４０〜図４７は、実施の形態１の変形例１５（図８）に記載した構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。図４０〜図４７に於いて、図１〜図８、図１１〜図１９、図２０〜図３２、図３３〜図３９に於ける符号と同一の符号を付したものは、同一またはこれに相当するものを示す。
先ず、図４０に示す様に、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル成長法を適用することで、基板１上に、バッファ層２、チャネル層(ＧａＮ)３、及びバリア層(Ａｌ0.2Ｇａ0.8Ｎ)４を、それぞれ下から順にエピタキシャル成長させる。
次に、図４１に示す様に、トランジスタを作製する領域外のチャネル層３及びバリア層４の部分に、例えばイオン注入法やエッチング等を用いて、素子分離領域５を形成する。図４１には、イオン注入法による方法を示した。
次に、図４２に示す様に、レジストパターン等をマスクとして、イオン注入法等を用いて、Ｓｉ等の窒化物半導体中に於いてｎ型となるイオンが高濃度にドーピングされた領域６Ａ，６Ｂをチャネル層３及びバリア層４内に形成し、その後、ＲＴＡ(Rapid Thermal Annealing)法等を用いてドーピングしたイオンを活性化させて、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂを形成する。
次に、図４３に示す様に、酸素中でアニールすることにより、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)４内の窒素を酸素と置換して、バリア層(Ａｌ0.2Ｇａ0.8Ｎ)４の表面側を絶縁膜(ＡｌＧａＯ)８とする。この際に、素子分離領域５、並びに、第１及び第２高濃度n型不純物領域６Ａ，６Ｂの各々も、それを構成する材料の殆どはＡｌＧａＮであるため、本工程により絶縁膜８となる。
次に、図４４に示す様に、第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの間のバリア層領域４Ａの全体及び当該領域４Ａと各高濃度ｎ型不純物領域６Ａ，６Ｂとの境界周辺部分の直上に位置する絶縁膜８の領域上に、平面視に於いて領域４Ａを覆う様に、レジストパターン１７を形成する。
その上で、図４５に示す様に、レジストパターン１７をマスクとして、例えばイオンミリング法やＩＣＰエッチング法によって、レジストパターン１７直下の絶縁膜８のみを残す様に、絶縁膜８のその他の領域を除去する。その後、レジストパターン１７を除去する。
次に、例えば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜から成るソース/ドレイン電極層を蒸着法やスパッタ法を用いて堆積し、リフトオフ法等を適用して第１及び第２高濃度ｎ型不純物領域６Ａ，６Ｂの表面上に、図４６に示す様な第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成する。
更に、例えば、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いは、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜からなるゲート電極層を蒸着法やスパッタ法を用いて堆積した上で、当該ゲート電極層にリフトオフ法等を適用することで、図４７に示す様に、絶縁膜８上に、そのゲート長が領域４Ａのゲート長方向に於ける長さよりも長く且つ絶縁膜８のゲート長方向に於ける長さよりも短いゲート電極９を形成する。
以上の方法により、実施の形態1の変形例１５に於ける図８に示した構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
特に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂに対しては、そのコンタクト抵抗を低減化するために、熱処理を行なう場合があるが、この熱処理は、ゲート電極９として用いる材料が変質して、リーク電流の増加等、デバイス特性の劣化に繋がる可能性がある。従って、本実施の形態に既述した方法の様に、第１及び第２ソース／ドレイン電極７Ａ，７Ｂを形成した後に、ゲート電極９を形成することが望ましい。この場合には、ゲート電極９に対して、第１及び第２ソース／ドレイン電極７Ａ，７Ｂのコンタクト抵抗低減化のための熱処理を行なうことを防止することが出来る。
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、半導体デバイスが完成する。
尚、以上では、代表的な条件について記載したが、実施の形態３〜５に示した製造プロセスと、本実施の形態で上述した製造プロセスとは、全て個々に採用する必要性はなく、それぞれを組み合わせても良い。
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
この発明は、例えば、窒化物半導体から成るヘテロ接合電界効果型トランジスタに適用して好適である。
１ 半絶縁性基板、２ バッファ層、３ チャネル層、４ バリア層、４Ａ バリア層領域、５ 素子分離領域、６Ａ，６Ｂ 高濃度ｎ型不純物領域、７Ａ，７Ｂ ソース／ドレイン電極、８ 絶縁膜、９ ゲート電極、１０ スペーサ層、１１ キャップ層、１２，１３ レジストマスク、１４ ゲート電極材料の層、１５〜１７ レジストマスク。
Claims (11)
- 第１窒化物半導体から成るチャネル層と、
前記チャネル層の表面上に形成され、前記第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体から成るバリア層と、
前記バリア層の表面上に形成された第１及び第２ソース／ドレイン電極と、
前記バリア層の前記表面の内で少なくとも前記第１ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第１高濃度不純物領域と、
前記バリア層の前記表面の内で少なくとも前記第２ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第２高濃度不純物領域と、
少なくとも、前記バリア層の内で前記第１高濃度不純物領域と前記第２高濃度不純物領域とで挟まれた領域の表面上に全面的に形成された絶縁膜と、
少なくとも、前記絶縁膜の表面の内で、前記第１高濃度不純物領域と前記第２高濃度不純物領域とで挟まれた前記バリア層の前記領域全体の直上に該当する領域上に全面的に形成されたゲート電極とを備えることを特徴とする、
半導体装置。 - 請求項１記載の半導体装置であって、
前記チャネル層がＡｌbＧａ1-bＮで構成され、
前記バリア層がＡｌdＧａ1-dＮ(０≦ｂ＜１、０＜ｄ≦１、ｂ＜ｄ)で構成されることを特徴とする、
半導体装置。 - 請求項１記載の半導体装置であって、
前記バリア層がＡｌＮで構成されることを特徴とする、
半導体装置。 - 請求項２に記載の半導体装置であって、
前記絶縁膜はＡｌＧａxＯyから成ることを特徴とする、
半導体装置。 - 請求項３に記載の半導体装置であって、
前記絶縁膜はＡｌＯzから成ることを特徴とする、
半導体装置。 - 請求項１乃至５の何れかに記載の半導体装置であって、
前記ゲート電極と前記第１ソース／ドレイン電極と前記第２ソース／ドレイン電極とは何れも同一の材料から成ることを特徴とする、
半導体装置。 - 請求項１乃至６の何れかに記載の半導体装置であって、
前記ゲート電極に電圧を印加しない状態でヘテロ界面に２次元電子ガスが発生しない様に、前記バリア層の厚さ及び前記チャネル層と前記バリア層とを構成する原子の混晶比が制御されていることを特徴とする、
半導体装置。 - 基板上に、第１窒化物半導体から成るチャネル層と、前記第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体から成るバリア層とを順次に形成する工程と、
前記バリア層及び前記チャネル層内に対向する第１及び第２高濃度不純物領域を形成する工程と、
（１）少なくとも、前記バリア層の内で前記第１高濃度不純物領域と前記第２高濃度不純物領域とで挟まれた領域全体の表面上に全面的に位置する絶縁膜と、（２）少なくとも、前記絶縁膜の表面の内で前記第１高濃度不純物領域と前記第２高濃度不純物領域とで挟まれた前記領域全体の直上に該当する領域上に全面的に位置するゲート電極とから成る構造を形成する工程と、
前記第１及び第２高濃度不純物領域の表面上にそれぞれ第１及び第２ソース／ドレイン電極を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法であって、
前記第１及び第２高濃度不純物領域の形成後に、前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法であって、
前記第１及び第２高濃度不純物領域の形成後に、前記絶縁膜及び前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。 - 請求項８乃至１０の何れかに記載の半導体装置の製造方法であって、
前記第１及び第２ソース／ドレイン電極の形成後に、前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007148754A JP2008305816A (ja) | 2007-06-05 | 2007-06-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007148754A JP2008305816A (ja) | 2007-06-05 | 2007-06-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008305816A true JP2008305816A (ja) | 2008-12-18 |
Family
ID=40234311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007148754A Pending JP2008305816A (ja) | 2007-06-05 | 2007-06-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008305816A (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013065649A (ja) * | 2011-09-16 | 2013-04-11 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2013518436A (ja) * | 2010-01-30 | 2013-05-20 | ナショナル セミコンダクター コーポレーション | 低リークｇａｎｍｏｓｆｅｔ |
| JP2013197247A (ja) * | 2012-03-19 | 2013-09-30 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| US8669591B2 (en) * | 2011-12-27 | 2014-03-11 | Eta Semiconductor Inc. | E-mode HFET device |
| JP2016028445A (ja) * | 2015-10-16 | 2016-02-25 | ローム株式会社 | 窒化物半導体装置 |
| JP2017034201A (ja) * | 2015-08-06 | 2017-02-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR20170077115A (ko) * | 2014-10-30 | 2017-07-05 | 인텔 코포레이션 | 질화 갈륨 트랜지스터에서 2d 전자 가스에 대한 낮은 접촉 저항을 위한 소스/드레인 재성장 |
| JPWO2018037530A1 (ja) * | 2016-08-25 | 2018-08-23 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US10388777B2 (en) | 2015-06-26 | 2019-08-20 | Intel Corporation | Heteroepitaxial structures with high temperature stable substrate interface material |
| JP2019145602A (ja) * | 2018-02-19 | 2019-08-29 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US10573647B2 (en) | 2014-11-18 | 2020-02-25 | Intel Corporation | CMOS circuits using n-channel and p-channel gallium nitride transistors |
| US10658471B2 (en) | 2015-12-24 | 2020-05-19 | Intel Corporation | Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers |
| US10665708B2 (en) | 2015-05-19 | 2020-05-26 | Intel Corporation | Semiconductor devices with raised doped crystalline structures |
| US10756183B2 (en) | 2014-12-18 | 2020-08-25 | Intel Corporation | N-channel gallium nitride transistors |
| US10930500B2 (en) | 2014-09-18 | 2021-02-23 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
| US11177376B2 (en) | 2014-09-25 | 2021-11-16 | Intel Corporation | III-N epitaxial device structures on free standing silicon mesas |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US11282950B2 (en) | 2017-05-31 | 2022-03-22 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| DE112019007609T5 (de) | 2019-08-06 | 2022-04-21 | Mitsubishi Electric Corporation | Halbleitereinheit und herstellungsverfahren für dieselbe |
| US11624126B2 (en) | 2020-06-16 | 2023-04-11 | Ohio State Innovation Foundation | Deposition of single phase beta-(AlxGa1-x)2O3 thin films with 0.28< =x<=0.7 on beta Ga2O3(100) or (−201) substrates by chemical vapor deposition |
| CN117769762A (zh) * | 2021-07-27 | 2024-03-26 | 新唐科技日本株式会社 | 半导体装置 |
| US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
-
2007
- 2007-06-05 JP JP2007148754A patent/JP2008305816A/ja active Pending
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013518436A (ja) * | 2010-01-30 | 2013-05-20 | ナショナル セミコンダクター コーポレーション | 低リークｇａｎｍｏｓｆｅｔ |
| JP2013065649A (ja) * | 2011-09-16 | 2013-04-11 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US9337325B2 (en) | 2011-09-16 | 2016-05-10 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8669591B2 (en) * | 2011-12-27 | 2014-03-11 | Eta Semiconductor Inc. | E-mode HFET device |
| JP2013197247A (ja) * | 2012-03-19 | 2013-09-30 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| US10930500B2 (en) | 2014-09-18 | 2021-02-23 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
| US11177376B2 (en) | 2014-09-25 | 2021-11-16 | Intel Corporation | III-N epitaxial device structures on free standing silicon mesas |
| TWI688009B (zh) * | 2014-10-30 | 2020-03-11 | 美商英特爾股份有限公司 | 在氮化鎵電晶體中對二維電子氣具有低接觸電阻的源極／汲極再成長 |
| KR102238547B1 (ko) * | 2014-10-30 | 2021-04-09 | 인텔 코포레이션 | 질화 갈륨 트랜지스터에서 2d 전자 가스에 대한 낮은 접촉 저항을 위한 소스/드레인 재성장 |
| US10243069B2 (en) | 2014-10-30 | 2019-03-26 | Intel Corporation | Gallium nitride transistor having a source/drain structure including a single-crystal portion abutting a 2D electron gas |
| JP2017539073A (ja) * | 2014-10-30 | 2017-12-28 | インテル・コーポレーション | 窒化ガリウムトランジスタにおける２ｄ電子ガスに対する低接触抵抗のためのソース／ドレインの再成長 |
| KR20170077115A (ko) * | 2014-10-30 | 2017-07-05 | 인텔 코포레이션 | 질화 갈륨 트랜지스터에서 2d 전자 가스에 대한 낮은 접촉 저항을 위한 소스/드레인 재성장 |
| US10573647B2 (en) | 2014-11-18 | 2020-02-25 | Intel Corporation | CMOS circuits using n-channel and p-channel gallium nitride transistors |
| US10756183B2 (en) | 2014-12-18 | 2020-08-25 | Intel Corporation | N-channel gallium nitride transistors |
| US10665708B2 (en) | 2015-05-19 | 2020-05-26 | Intel Corporation | Semiconductor devices with raised doped crystalline structures |
| US10388777B2 (en) | 2015-06-26 | 2019-08-20 | Intel Corporation | Heteroepitaxial structures with high temperature stable substrate interface material |
| JP2017034201A (ja) * | 2015-08-06 | 2017-02-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2016028445A (ja) * | 2015-10-16 | 2016-02-25 | ローム株式会社 | 窒化物半導体装置 |
| US10658471B2 (en) | 2015-12-24 | 2020-05-19 | Intel Corporation | Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers |
| JPWO2018037530A1 (ja) * | 2016-08-25 | 2018-08-23 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US11282950B2 (en) | 2017-05-31 | 2022-03-22 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| DE112017007595B4 (de) | 2017-05-31 | 2023-02-09 | Mitsubishi Electric Corporation | Verfahren zur herstellung einer halbleitereinheit |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US11728346B2 (en) | 2017-09-29 | 2023-08-15 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| JP2019145602A (ja) * | 2018-02-19 | 2019-08-29 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| DE112019007609T5 (de) | 2019-08-06 | 2022-04-21 | Mitsubishi Electric Corporation | Halbleitereinheit und herstellungsverfahren für dieselbe |
| US11624126B2 (en) | 2020-06-16 | 2023-04-11 | Ohio State Innovation Foundation | Deposition of single phase beta-(AlxGa1-x)2O3 thin films with 0.28< =x<=0.7 on beta Ga2O3(100) or (−201) substrates by chemical vapor deposition |
| CN117769762A (zh) * | 2021-07-27 | 2024-03-26 | 新唐科技日本株式会社 | 半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008305816A (ja) | 半導体装置及びその製造方法 | |
| TWI431770B (zh) | 半導體裝置及製造其之方法 | |
| JP6251071B2 (ja) | 半導体装置 | |
| JP5487615B2 (ja) | 電界効果半導体装置及びその製造方法 | |
| US8035130B2 (en) | Nitride semiconductor heterojunction field effect transistor having wide band gap barrier layer that includes high concentration impurity region | |
| JP5383652B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US11462635B2 (en) | Nitride semiconductor device and method of manufacturing the same | |
| KR20150070001A (ko) | 반도체 장치 | |
| TWI478337B (zh) | 高電子遷移率電晶體及其製造方法 | |
| WO2008035403A1 (en) | Field-effect transistor | |
| JP5641821B2 (ja) | ヘテロ接合電界効果トランジスタの製造方法 | |
| JP5166576B2 (ja) | ＧａＮ系半導体素子の製造方法 | |
| WO2013011617A1 (ja) | 半導体装置及びその製造方法 | |
| JP2011071307A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2007250910A (ja) | 半導体装置 | |
| JP2013055224A (ja) | 半導体装置およびその製造方法 | |
| JP2008305894A (ja) | 半導体装置及びその製造方法 | |
| JP2013149732A (ja) | へテロ接合電界効果型トランジスタおよびその製造方法 | |
| JP7097708B2 (ja) | 窒化物半導体装置 | |
| JP2009152353A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
| JP2020080362A (ja) | 窒化物半導体装置 | |
| JP6650867B2 (ja) | ヘテロ接合電界効果型トランジスタの製造方法 | |
| JP2013229458A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
| CN110875383B (zh) | 半导体装置及其制造方法 | |
| JP2002329863A (ja) | 半導体装置及びその製造方法 |