KR20150070001A - 반도체 장치 - Google Patents

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KR20150070001A
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film
electrode
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타츠오 나카야마
히로노부 미야모토
야스히로 오카모토
요시나오 미우라
타카시 이노우에
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 반도체 장치의 특성을 향상시킨다.
[해결 수단] 기판(S)의 상방에 형성된 전위 고정층(VC), 채널 하지층(UC), 채널층(CH) 및 장벽층(BA) 중, 장벽층(BA)을 관통하여, 채널층(CH)의 내부까지 도달하는 홈(T)과, 이 홈(T) 내에 게이트 절연막(GI)을 개재하여 배치된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA)의 상방에 각각 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지도록 반도체 장치를 구성한다. 그리고, 전위 고정층(VC)까지 도달하는 관통공(TH)의 내부의 접속부(VIA)에 의해, 전위 고정층(VC)과 소스 전극(SE)을 전기적으로 접속한다. 이에 따라, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들면, 질화물 반도체를 이용한 반도체 장치에 적합하게 이용할 수 있는 것이다.
근년, 실리콘(Si)보다 큰 밴드 갭을 가지는 III-V족의 화합물을 이용한 반도체 장치가 주목받고 있다. 그 중에서도, 질화 갈륨(GaN)을 이용한 MISFET는, 1) 절연 파괴 전계가 큰 점, 2) 전자 포화 속도가 높은 점, 3) 열전도율이 큰 점, 4) AlGaN와 GaN의 사이에 양호한 헤테로 접합(hetero junction)이 형성가능한 점, 및 5) 무독이며 안전성이 높은 재료인 점 등의 이점을 가지고 있다.
예로써, 특허문헌 1(일본 특개 2008-288474호 공보)에는, 불순물로서 Fe를 포함한 GaN 버퍼층과 AlGaN 제1 배리어층을 포함한 AlGaN/GaN 더블 헤테로 접합 전계 효과 트랜지스터가 개시되어 있다. 버퍼층의 Fe는, 캐리어 트랩 효과(carrier trap effect)와 버퍼층의 전도대의 에너지 레벨의 상승을 가져온다. 이에 따라, 버퍼층/제1 배리어층 계면에의 캐리어의 축적이 억제되어, 리크 전류(leak current)가 저감한다.
또한, 특허문헌 2(일본 특개 2011-238685호 공보)에는, GaN층 및 AlN층이 복수 쌍으로 번갈아 적층된 제1 GaN/AlN 초격자층과, 이 제1 GaN/AlN 초격자층에 접하도록, GaN층 및 AlN층이 복수 쌍으로 번갈아 적층된 제2 GaN/AlN 초격자층을 가지는 HEMT가 개시되어 있다.
일본 특개 2008-288474호 공보 일본 특개 2011-238685호 공보
본 발명자는, 상기와 같은 질화물 반도체를 이용한 반도체 장치의 연구 개발에 종사하고 있으며, 그 특성 향상에 대해서, 예의 검토하고 있다. 그 과정에서, 질화물 반도체를 이용한 반도체 장치의 특성에 대해 한층 더 개선의 여지가 있는 것을 알아냈다.
그 외의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본 발명에서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명에서 개시되는 일 실시 형태에 따른 반도체 장치는, 기판의 상방에 형성된 전위 고정층, 채널 하지층, 채널층 및 장벽층을 갖는다. 그리고, 채널층의 상방에 배치된 게이트 전극과, 게이트 전극의 양측의 장벽층의 상방에 각각 형성된 소스 전극 및 드레인 전극을 갖는다. 그리고, 전위 고정층까지 도달하는 관통공의 내부의 접속부에 의해, 전위 고정층과 소스 전극이 접속된다.
본 발명에서 개시되는 이하에 나타내는 대표적인 실시 형태에 따른 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
[도 1] 실시 형태 1의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다.
[도 2] 실시 형태 1의 반도체 장치의 구성을 나타내는 평면도이다.
[도 3] 실시 형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
[도 4] 실시 형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
[도 5] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 6] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 5에 이어지는 제조 공정을 나타내는 단면도이다.
[도 7] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 8] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
[도 9] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 6에 이어지는 제조 공정을 나타내는 단면도이다.
[도 10] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 7에 이어지는 제조 공정을 나타내는 단면도이다.
[도 11] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
[도 12] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 9에 이어지는 제조 공정을 나타내는 단면도이다.
[도 13] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 10에 이어지는 제조 공정을 나타내는 단면도이다.
[도 14] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
[도 15] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 12에 이어지는 제조 공정을 나타내는 단면도이다.
[도 16] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 13에 이어지는 제조 공정을 나타내는 단면도이다.
[도 17] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 15에 이어지는 제조 공정을 나타내는 단면도이다.
[도 18] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 16에 이어지는 제조 공정을 나타내는 단면도이다.
[도 19] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
[도 20] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 17에 이어지는 제조 공정을 나타내는 단면도이다.
[도 21] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 18에 이어지는 제조 공정을 나타내는 단면도이다.
[도 22] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
[도 23] 전위 고정층(p-GaN층) 대신에 논도프의 질화 갈륨층(i-GaN층)을 형성한 경우의 반도체 장치의 게이트 전극 직하의 밴드 다이어그램이다.
[도 24] 실시 형태 1의 전위 고정층(p-GaN층)을 형성한 경우의 반도체 장치의 게이트 전극 직하의 밴드 다이어그램이다.
[도 25] 종 방향 드레인 내압과, 전위 고정층 내의 활성화한 억셉터 농도의 관계를 나타내는 그래프이다.
[도 26] 실시 형태 2의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다.
[도 27] 실시 형태 2의 반도체 장치의 구성을 나타내는 평면도이다.
[도 28] 실시 형태 2의 반도체 장치의 구성을 나타내는 단면도이다.
[도 29] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 30] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 29에 이어지는 제조 공정을 나타내는 단면도이다.
[도 31] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 30에 이어지는 제조 공정을 나타내는 단면도이다.
[도 32] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 31에 이어지는 제조 공정을 나타내는 단면도이다.
[도 33] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 32에 이어지는 제조 공정을 나타내는 단면도이다.
[도 34] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 33에 이어지는 제조 공정을 나타내는 단면도이다.
[도 35] 실시 형태 3의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다.
[도 36] 실시 형태 3의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 37] 실시 형태 3의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 36에 이어지는 제조 공정을 나타내는 단면도이다.
[도 38] 실시 형태 3의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 37에 이어지는 제조 공정을 나타내는 단면도이다.
[도 39] 실시 형태 3의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 38에 이어지는 제조 공정을 나타내는 단면도이다.
[도 40] 실시 형태 3의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 39에 이어지는 제조 공정을 나타내는 단면도이다.
[도 41] 실시 형태 4의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다.
[도 42] 실시 형태 4의 반도체 장치의 구성을 나타내는 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 좋다.
또한, 이하의 실시 형태에서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수적이라고 여겨지는 경우 등을 제외하고, 반드시 필수의 것은 아니다. 마찬가지로, 이하의 실시 형태에서, 구성요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 여겨지는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 가지는 부재에는 동일 또는 관련하는 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호로 기호를 추가하여 개별 또는 특정 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 같은 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에 있어서는, 단면도라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우가 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 붙이는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것은 아니며, 도면을 이해하기 쉽도록, 특정 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽도록, 특정 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 1은, 본 실시 형태의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다. 도 1 등에 나타내는 본 실시 형태의 반도체 장치(반도체소자)는, 질화물 반도체를 이용한 MIS(Metal Insulator Semiconductor)형의 전계 효과 트랜지스터(FET: Field Effect Transistor)이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)형의 파워트랜지스터로서 이용할 수 있다. 본 실시 형태의 반도체 장치는, 이른바 리세스 게이트형의 반도체 장치이다.
본 실시 형태의 반도체 장치에 있어서는, 기판(S) 상에, 핵생성층(nucleation layer: NUC), 버퍼층(buffer layer: BU), 전위 고정층(potential fixing layer: VC), 채널 하지층(channel underlayer: UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(barrier layer: BA)이 순차적으로 형성되어 있다. 핵생성층(NUC)은, 질화물 반도체층으로 이루어진다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위(準位: energy level)를 형성하는 불순물을 첨가한 1층 혹은 복수층의 질화물 반도체층으로 이루어진다. 여기에서는, 복수층의 질화물 반도체층으로 이루어진 초격자 구조체(초격자층이라고도 한다)를 이용하고 있다. 전위 고정층(VC)은, 질화물 반도체에 대해 p형이 되는 불순물을 첨가한 질화물 반도체층으로 이루어지고, 도전성을 가진다. 채널 하지층(channel underlayer: UC)은, 채널층(CH)보다 전자 친화력이 작고, 기판 표면 방향의 평균 격자 정수(average lattice constant)가 채널층(CH)보다 작은 질화물 반도체층으로 이루어진다. 채널층(CH)은, 채널 하지층(UC)보다 전자 친화력(electron affinity)이 큰 질화물 반도체층으로 이루어진다. 장벽층(BA)은, 채널층(CH)보다 전자 친화력이 작고, 채널 하지층(UC)보다 전자 친화력이 작은 질화물 반도체층으로 이루어진다. 장벽층(BA) 상에는, 절연막(미도시)이 형성되어 있다. 또한, 절연막(보호막)과 장벽층(BA)의 사이에, 캡층을 형성해도 좋다. 캡층(cap layer)은, 장벽층(BA)보다 전자 친화력이 큰 질화물 반도체층으로 이루어진다.
본 실시 형태의 MISFET는, 채널층(CH)의 상방에, 게이트 절연막(GI)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 MISFET는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되고 있다. 또한, 게이트 전극(GE)은, 장벽층(BA)을 관통하여, 채널층(CH)의 내부까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되고 있다.
채널층(CH)과 장벽층(BA)의 계면 근방의 채널층(CH) 측에, 2 차원 전자 가스(2-dimensional electron gas: 2 DEG)가 생성된다. 또한, 게이트 전극(GE)에 양(positive)의 전위(역치전위)가 인가된 경우에, 게이트 절연막(GI)과 채널층(CH)의 계면 근방에는, 채널이 형성된다.
상기 2 차원 전자 가스(2 DEG)는 다음의 메카니즘으로 형성된다. 채널층(CH)이나 장벽층(BA)을 구성하는 질화물 반도체층(여기에서는, 질화 갈륨계의 반도체층)은, 각각, 전자 친화력(금제대폭(밴드 갭))이 달라서, 장벽층(BA)은, 채널층(CH)보다 전자 친화력이 작은 질화물 반도체층으로 이루어진다. 이 때문에, 이들 반도체층의 접합면에, 우물형 포텐셜(well-type potential)이 생성된다. 이 우물형 포텐셜 내에 전자가 축적됨으로써, 채널층(CH)과 장벽층(BA)의 계면 근방에, 2 차원 전자 가스(2 DEG)가 생성된다. 특히, 여기에서는, 채널층(CH)과 장벽층(BA)을 갈륨(혹은 알루미늄)면 성장의 질화물 반도체 재료로 에피 형성하므로, 채널층(CH)과 장벽층(BA)의 계면에 양의 고정 분극 전하가 발생하고, 이 양의 분극 전하를 중화(中和)하도록 하여 전자가 축적되므로, 보다 2 차원 전자 가스(2 DEG)가 형성되기 쉬워진다.
그리고, 채널층(CH)과 장벽층(BA)의 계면 근방에 형성되는, 2 차원 전자 가스(2 DEG)는, 게이트 전극(GE)이 형성되어 있는 홈(T)에 의해 분단되고 있다. 이 때문에, 본 실시 형태의 반도체 장치에 있어서는, 게이트 전극(GE)에 양의 전위(역치전위)가 인가되지 않은 상태에서 오프 상태를 유지할 수 있고, 게이트 전극(GE)에 양의 전위(역치전위)를 인가한 상태에서 온 상태를 유지할 수 있다. 이와 같이, 정상-오프(normally off) 동작을 행할 수 있다. 또한, 온 상태 및 오프 상태에서, 소스 전극(SE)의 전위는, 예를 들면, 접지 전위이다.
또한, 채널층(CH)을, 채널층(CH)보다 전자 친화력이 작은 장벽층(BA) 및 채널 하지층(UC) 사이에 둠으로써, 전자 가둠 효과(electron confining effect)가 향상된다. 이에 따라, 쇼트 채널 효과(short channel effect)의 억제, 증폭율 향상, 동작 속도의 향상을 도모할 수 있다. 또한, 채널 하지층(UC)이 인장 변형을 받아서 변형되고 있는 경우는, 피에조 분극(piezo polarization)과 자발 분극(spontaneous polarization)에 의한 음전하가, 채널 하지층(UC)과 채널층(CH)의 계면에 유도되기 때문에, 역치전위가 양(+)측으로 이동한다. 이에 따라, 정상-오프 동작성의 향상을 도모할 수 있다. 또한, 채널 하지층(UC)의 변형이 완화되고 있는 경우는, 자발분극에 의한 음전하가, 채널 하지층(UC)과 채널층(CH)의 계면에 유도되기 때문에, 역치전위가 양측으로 이동한다. 이에 따라, 정상-오프 동작성의 향상을 도모할 수 있다.
여기서, 본 실시 형태에 있어서는, 소자 분리 영역(ISO)에서, 소자 분리 영역(ISO)을 관통하여, 그 하방의 전위 고정층(VC)까지 도달하는 접속부(비아라고도 한다)(VIA)를 형성하고, 이 접속부(VIA)를 소스 전극(SE)과 전기적으로 접속하고 있다. 이와 같이, 전위 고정층(VC)을 형성해서, 소스 전극(SE)과 접속함으로써, 추후 상세하게 설명하는 바와 같이, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.
도 2~도 4를 참조하면서, 실시 형태 1의 반도체 장치를 더 상세하게 설명한다. 도 2는, 본 실시 형태의 반도체 장치의 구성을 나타내는 평면도이다. 도 3 및 도 4는, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 3은, 도 2의 A-A 단면에 대응하고, 도 4는, 도 2의 B-B 단면에 대응한다.
도 2에 나타내는 바와 같이, 드레인 전극(DE)의 평면 형상은, Y 방향으로 장변을 가지는 직사각형 형상이다. 복수의 라인 형상의 드레인 전극(DE)이, X방향으로 일정한 간격을 두고 배치되어 있다. 또한, 소스 전극(SE)의 평면 형상은, Y방향으로 장변을 가지는 직사각형 형상이다. 복수의 라인 형상의 소스 전극(SE)이, X방향으로 일정한 간격을 두고 배치되어 있다. 그리고, 복수의 소스 전극(SE)의 각각과 복수의 드레인 전극(DE)의 각각은, X방향을 따라서 엇갈리게 배치되어 있다.
드레인 전극(DE)의 아래에는, 드레인 전극(DE)과 캡(CP)(장벽층(BA))의 접속부가 되는 컨택트홀(C1D)이 배치되어 있다. 이 컨택트홀(C1D)의 평면 형상은, Y방향으로 장변을 가지는 직사각형 형상이다. 소스 전극(SE)의 아래에는, 소스 전극(SE)과 캡(CP)(장벽층(BA))의 접속부가 되는 컨택트홀(C1S)이 배치되어 있다. 이 컨택트홀(C1S)의 평면 형상은, Y방향으로 장변을 가지는 직사각형 형상이다.
그리고, 드레인 전극(DE) 아래의 컨택트홀(C1D)과 소스 전극(SE) 아래의 컨택트홀(C1S)의 사이에는, 게이트 전극(GE)이 배치되어 있다. 게이트 전극(GE)은, Y방향으로 장변을 가지는 직사각형 형상이다. 하나의 소스 전극(SE)의 하방에는, 2개(한 쌍)의 게이트 전극(GE)이 배치되어 있다. 이 2개의 게이트 전극(GE)은, 소스 전극(SE) 아래의 컨택트홀(C1S)의 양측에 배치되어 있다. 이와 같이, 복수의 소스 전극(SE)에 대응하여, 2개의 게이트 전극(GE)이 반복 배치되어 있다.
복수의 드레인 전극(DE)은, 드레인 패드(단자부라고도 한다)(DP)에 의해 접속된다. 이 드레인 패드(DP)는, 드레인 전극(DE)의 일단측(도 2에서는, 아래 쪽)에서, X방향으로 연장되도록 배치된다. 바꿔 말하면, X방향으로 연장되는 드레인 패드(DP)로부터 Y방향으로 돌출되도록 복수의 드레인 전극(DE)이 배치된다. 이러한 형상을, 즐형(櫛形) 형상이라고 할 수 있다.
복수의 소스 전극(SE)은, 소스 패드(단자부라고도 한다)(SP)에 의해 접속된다. 이 소스 패드(SP)는, 소스 전극(SE)의 타단측(도 2에서는, 위쪽)에서, X방향으로 연장되도록 배치된다. 바꿔 말하면, X방향으로 연장되는 소스 패드(SP)로부터 Y방향으로 돌출되도록 복수의 소스 전극(SE)이 배치된다. 이러한 형상을, 즐형 형상이라고 할 수 있다.
복수의 게이트 전극(GE)은, 게이트선(GL)에 의해 접속된다. 이 게이트선(GL)은, 게이트 전극(GE)의 일단측(도 2에서는, 위쪽)에서, X방향으로 연장되도록 배치된다. 바꿔 말하면, X방향으로 연장되는 게이트선(GL)으로부터 Y방향으로 돌출되도록 복수의 게이트 전극(GE)이 배치된다. 또한, 게이트선(GL)은, 예를 들면, 게이트선(GL)의 X방향의 양측(도 2에서는, 우측 및 좌측)에 형성된 게이트 패드(미도시)와 접속된다.
여기서, 상기 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)은, 주로, 소자 분리 영역(ISO)으로 둘러싸인 활성 영역(AC) 상에 배치되어 있다. 활성 영역(AC)의 평면 형상은, X방향으로 장변을 가지는 직사각형 형상이다. 한편, 드레인 패드(DP), 게이트선(GL) 및 소스 패드(SP)는, 소자 분리 영역(ISO) 상에 배치되어 있다. 활성 영역(AC)과 소스 패드(SP)의 사이에, 게이트선(GL)이 배치되어 있다.
그리고, 소스 패드(SP) 아래에는, 관통공(구멍, 홀, 오목부라고도 한다)(TH)이 배치되어 있다. 이 관통공(TH)에는 도전성막이 매립되어, 접속부(VIA)를 구성하고 있다. 후술하는 바와 같이, 접속부(VIA)는, 전위 고정층(VC)과 전기적으로 접속된다. 따라서, 소스 패드(SP) 및 접속부(VIA)를 통하여, 소스 전극(SE)과 전위 고정층(VC)이 전기적으로 접속된다.
도 2 및 도 3에 나타내는 바와 같이, 본 실시 형태의 MISFET는, 기판(S)의 활성 영역(AC) 상에 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 캡층(CP) 상에서, 컨택트홀(C1S, C1D)의 형성 영역에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 한다)(PRO)이 배치되어 있다.
기판(S) 상에는, 전술한 바와 같이, 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)이 순차적으로 형성되어 있다. 그리고, 게이트 전극(GE)은, 절연막(IF1), 캡층(CP), 장벽층(BA)을 관통하여, 채널층(CH)의 내부까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되고 있다.
기판(S)으로서는, 예를 들면, 실리콘(Si)으로 이루어진 반도체 기판을 이용할 수 있다. 기판(S)으로서는, 상기 실리콘 외에, GaN 등의 질화물 반도체로 이루어진 기판을 이용해도 좋고, AlN, SiC나 사파이어 등으로 이루어진 기판을 이용해도 좋다. 그 중에서도, 실리콘 기판 상에, GaN층 등의 질화물 반도체층을 형성할 때에는, 그 결정성(結晶性)을 향상시키고, 또한, 기판의 변형(내부 응력)을 완화하기 위해서, 후술하는 바와 같이 버퍼층(BU)을 이용하는 것이 많다. 따라서, 후술하는 전하의 축적이 생기기 쉽기 때문에, 실리콘 기판과 질화물 반도체를 병용하는 경우에 본 실시 형태의 반도체 장치를 이용하는 것이 효과적이다.
핵생성층(NUC)은, 버퍼층(BU) 등의 상부에 형성되는 층이 성장할 때의 결정핵을 생성시키기 위해서 형성한다. 또한, 상부에 형성되는 층으로부터 기판(S)에, 상부에 형성되는 층의 구성 원소(예로써, Ga 등)가 확산되어, 기판(S)이 변질되는 것을 막기 위해서 형성한다. 핵생성층(NUC)으로서는, 예를 들면, 질화 알루미늄(AlN)층을 이용할 수 있다. AlN층의 막두께는 200nm 정도이다. 기판(S)의 재료나, 반도체 장치의 용도에 따라서, 핵생성층(NUC)의 재료나 두께를 적절히 선택할 수 있다. 또한, 기판(S)으로서, GaN 기판 등을 이용하는 경우나, 버퍼층 등의 성막 조건에 따라 불필요한 경우에는, 핵생성층(NUC)을 생략할 수 있다.
버퍼층(BU)은, 격자 정수를 조정하여, 상방에 형성되는 질화물 반도체의 결정성을 양호하게 하고, 또한, 적층되는 질화물 반도체의 막 응력을 완화시키기 위해서 형성된다. 이에 따라, 질화물 반도체의 결정성이 향상된다. 또한, 기판(S)의 변형(내부 응력)을 완화할 수 있고, 기판(S)에 휘어짐이나 크랙이 발생하는 것을 억제할 수 있다. 버퍼층(BU)으로서는, 질화 갈륨(GaN)층과 질화 알루미늄(AlN)층의 적층막(AlN/GaN막)을, 복수 주기로 적층한 초격자 구조체(super lattice structure)를 이용할 수 있다. 초격자 구조체는, 다른 전자 친화력을 가지는 질화물 반도체층의 적층체가 2 이상 반복 배치되어 있는 것이다. 이 초격자 구조체에는, 탄소(C)가 도프되어 있다. 예를 들어, GaN층의 막두께는 20nm 정도, AlN층의 막두께는 5nm 정도로 하고, 이들 적층막을 80 주기로 퇴적한 초격자 구조체를 이용할 수 있다. 탄소 농도(도프량)는, 예를 들면, 1×1019(1E19)cm-3 정도이다. 단, 반도체 장치의 용도에 따라서, 적층막을 구성하는 각 막의 재료나 두께를 적절히 선택하면 좋다. 또한, 버퍼층(BU)으로서, 초격자 구조체 이외의 층을 포함해도 좋다. 예를 들어, 초격자 구조체 상에 다른 재료막을 형성해도 좋다. 또한, 버퍼층(BU)으로서, 초격자 구조체를 포함하지 않은 단층막 등을 이용하는 것도 가능하다.
초격자 구조체 및 상기 단층막의 재료로서는, AlN 및 GaN 외에, InN을 이용할 수 있다. 또한, 이러한 질화물 반도체의 혼정(混晶)을 이용해도 좋다. 예를 들어, 상기 초격자 구조체의 적층막으로서, AlN/GaN막 외에, AlGaN/GaN막을 이용할 수 있다. 또한, 상기 단층막으로서는, 예를 들면, AlGaN층이나 InAlN층 등을 이용할 수 있다.
또한, 상기에 있어서는, 초격자 구조체 내에 탄소가 도프(첨가)되고 있지만, 다른 도프 불순물을 이용해도 좋다. 도프 불순물로서는, 깊은 준위를 형성하는 원소가 바람직하고, 탄소 외에, 철(Fe) 등의 천이금속이나, 마그네슘(Mg), 베릴륨(Be) 등을 이용해도 좋다. 반도체 장치의 용도에 따라서, 도프량이나 불순물 원소를 적절히 선택하면 좋다.
전위 고정층(VC)으로서는, 예를 들면, 불순물을 도프한 GaN층을 이용할 수 있다. GaN층 외에, AlN층이나 InN층을 이용해도 좋다. 또한, 이러한 질화물 반도체의 혼정을 이용해도 좋다.
전위 고정층(VC)은, 불순물이 도프되어 있고, 도전성을 가진다. 예를 들어, 전위 고정층(VC)으로서, 불순물로서 Mg이 5×1018(5E18)cm-3 정도 도프된 GaN층을 이용할 수 있다. 전위 고정층(VC)의 막두께는 200nm 정도이다.
이와 같이, 도전성이 생기는 정도의 양(예로써, 본 실시 형태의 층 구조에서는, 도프량이 활성화한 불순물 농도로서 5×1016(5E16)cm- 3이상)의 불순물을 도프할 필요가 있다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 이용할 수 있다. n형 불순물로서는, 예를 들면, Si, 유황(S), 셀렌(Se) 등을 들 수 있고, p형 불순물로서는, 예를 들면, Be, C, Mg 등을 들 수 있다. 또한, 종 방향 내압의 관점에서 불순물의 도프량은, 활성화한 불순물 농도로서 1×1018(1E18)cm-3 이하가 바람직하다. 예를 들면, 본 실시 형태의 층 구조에서, 종 방향 내압으로서 500V 이상을 확보하기 위해서는, 도프량이, 활성화한 불순물 농도로서 5×1017(5E17)cm-3 이하로 하는 것이 바람직하다.
채널 하지층(UC)으로서는, 예를 들면, AlGaN층을 이용할 수 있다. 이 채널 하지층(UC) 내에는, 의도적인 불순물의 도프는 행해지지 않았다. 또한, 불순물의 도프에 의해 깊은 준위가 형성되면, 추후 상세하게 설명하는 바와 같이, 역치전위 등의 특성 변동을 야기하는 요인이 된다. 따라서, 불순물의 도프량은, 1×1016(1E16)cm-3 이하가 바람직하다.
또한, AlGaN층의 두께는, 예를 들면, 1000nm, Al의 조성은 3% 정도이다. 채널 하지층(UC)으로서는, AlGaN층 외에, InAlN층 등을 이용할 수 있다.
또한, 본 실시 형태에 있어서는, 에피택셜 성장(epitaxial growing)에 의해, 채널 하지층(UC)의 면내 방향의 격자 정수가, 그 상층의 채널층(CH)이나 장벽층(BA)에 인계된다. 예를 들어, 채널 하지층(UC)보다 상층에, 채널 하지층(AlGaN층)(UC)보다 격자 정수가 큰 층, 예로써, GaN층, InXGa(1-X)N층(0≤X≤1)이나 InAlN층 등이 형성된 경우에는, 상층의 층에 압축 변형(compressive strain)이 가해진다. 반대로, 채널 하지층(UC)보다 상층에, 채널 하지층(AlGaN층)(UC)보다 격자 정수가 작은 층, 예로써, 높은 Al조성비인 InAlN층 등이 형성된 경우에는, 상층의 층에 인장 변형(tensile strain)이 가해진다.
채널층(CH)으로서는, 예를 들면, GaN층을 이용할 수 있다. 이 채널층(CH) 내에는, 의도적인 불순물의 도프는 행해지지 않았다. 또한, GaN층의 두께는, 예로써, 80nm 정도이다. 채널층(CH)의 재료로서는, GaN 외에, AlN, InN 등을 이용할 수 있다. 또한, 이러한 질화물 반도체의 혼정을 이용해도 좋다. 반도체 장치의 용도에 따라서, 채널층(CH)의 재료나 두께를 적절히 선택할 수 있다. 또한, 본 실시 형태에서는, 논도프(비첨가)의 채널층(CH)을 이용했지만, 용도에 따라 적절히 불순물을 도프해도 좋다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 이용할 수 있다. n형 불순물로서는, 예를 들면, Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들면, Be, C, Mg 등을 들 수 있다.
단, 채널층(CH)은, 전자가 주행하는 층이기 때문에, 불순물의 도프량이 너무 많으면, 쿨롱 산란(coulomb scattering)에 의해 이동도가 저하될 우려가 있다. 그래서, 채널층(CH)에의 불순물의 도프량은, 1×1017(1E17)cm-3 이하가 바람직하다.
또한, 채널층(CH)은, 채널 하지층(UC)이나 장벽층(BA)보다 전자 친화력이 큰 질화물 반도체를 이용할 필요가 있다. 상기와 같이, 채널 하지층(UC)으로서 AlGaN층을, 채널층(CH)으로서 GaN층을 이용하고, 이들 층의 격자 정수가 다른 경우에는, 채널층(CH)의 막두께는 전위(dislocation)가 증가하는 임계 막두께 이하일 필요가 있다.
장벽층(BA)으로서는, 예를 들면, Al0 .2Ga0 .8N층을 이용할 수 있다. 또한, Al0.2Ga0.8N층의 두께는, 예를 들면, 30nm 정도이다. 장벽층(BA)의 재료로서는, AlGaN층 외에, InAlN층 등을 이용할 수 있다. Al의 조성비 등을 적절히 조정해도 좋다. 또한, Al의 조성비가 다른 막을 적층하여, 다층 구조의 장벽층(BA)을 이용해도 좋다. 또한, 장벽층(BA)의 재료로서는, GaN층, AlN층, InN층 등을 이용할 수 있다. 또한, 이러한 질화물 반도체의 혼정을 이용해도 좋다. 반도체 장치의 용도에 따라서, 장벽층(BA)의 재료나 두께 등을 적절히 선택할 수 있다. 또한, 장벽층(BA)으로서는, 논도프의 층을 이용해도 좋고, 용도에 따라 적절히 불순물을 도프해도 좋다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 이용할 수 있다. n형 불순물로서는, 예를 들면, Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들면, Be, C, Mg 등을 들 수 있다. 단, 장벽층(BA) 내의 불순물의 도프량이 너무 많으면, 후술 하는 게이트 전극(GE)의 근방에 있어서, 드레인 전극(DE)의 전위의 영향을 받기 쉬워져, 내압이 저하할 수 있다. 또한, 장벽층(BA) 내의 불순물이, 채널층(CH)에서의 쿨롱 산란의 요인이 될 수 있기 때문에, 전자의 이동도가 저하할 수 있다. 그래서, 장벽층(BA)에의 불순물의 도프량은, 1×1017(1E17)cm-3 이하가 바람직하다. 또는, 논도프의 장벽층(BA)을 이용하는 것이 보다 바람직하다.
또한, 채널층(CH)으로서 GaN층을, 장벽층(BA)으로서 AlGaN층을 이용하고, 이들 층의 격자 정수가 다른 경우에는, 장벽층(BA)의 막두께는 전위(dislocation)가 증가하는 임계 막두께 이하일 필요가 있다.
또한, 전술한 바와 같이, 장벽층(BA)으로서는, 채널층(CH)보다 전자 친화력이 작은 질화물 반도체를 이용할 필요가 있다. 단, 다층 구조의 장벽층(BA)을 이용한 경우는, 다층 중에, 채널층(CH)보다 전자 친화력이 큰 층을 포함해도 좋고, 적어도 1층 이상이 채널층(CH)보다 전자 친화력이 작은 층이면 좋다.
캡층(CP)으로서는, 예를 들면, GaN층을 이용할 수 있다. GaN층의 두께는, 예를 들면, 2nm 정도이다. 또한, 캡층(CP)으로서는, GaN 외에, AlN층, InN층 등을 이용할 수 있다. 또한, 이러한 질화물 반도체의 혼정(예로써, AlGaN, InAlN)을 이용해도 좋다. 또한, 캡층(CP)을 생략해도 좋다.
또한, 캡층(CP)은, 장벽층(BA)보다 전자 친화력이 큰 질화물 반도체를 이용할 필요가 있다. 또한, 캡층(CP)으로서는, 논도프의 층을 이용해도 좋고, 용도에 따라 적절히 불순물을 도프해도 좋다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 이용할 수 있다. n형 불순물로서는, 예를 들면, Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들면, Be, C, Mg 등을 들 수 있다.
또한, 채널 하지층(UC)으로서 AlGaN층을, 캡층(CP)으로서 GaN층을 이용하고, 이들 층의 격자 정수가 다른 경우에는, 캡층(CP)의 막두께는 전위(dislocation)가 증가하는 임계 막두께 이하일 필요가 있다.
절연막(IF1)으로서는, 예를 들면, 질화 실리콘막을 이용할 수 있다. 질화 실리콘막의 두께는, 예를 들면, 100nm 정도이다. 또한, 질화 실리콘막 이외의 절연막을 이용해도 좋다. 또한, 여러 종류의 절연막의 적층 구조로 해도 좋다. 반도체 장치의 용도에 따라서, 절연막(IF1)의 재료나 두께를 적절히 선택할 수 있다. 절연막(IF1)으로서는, 하층의 질화물 반도체보다 밴드 갭이 크고, 전자 친화력이 작은 막이 바람직하다. 이러한 조건을 만족시키는 막으로서는, 질화 실리콘막(SiN) 외에, 산화 실리콘(SiO2)막, 산질화 실리콘막, 산탄화 실리콘(SiOC)막, 산화 알루미늄(Al2O3, 알루미나)막, 산화 하프늄(HfO2)막, 산화 지르코늄(ZrO2)막 등을 들 수 있다. 또한, 각종 유기막도, 상기 조건을 만족시킨다. 또한, 이들 중에서도, 전류 붕괴(current collapse)를 억제하기 위해, 하층의 질화물 반도체와의 계면에 형성되는 계면 준위 밀도가 낮은 막을 선택하는 것이 바람직하다.
게이트 전극(GE)은, 절연막(IF1), 캡층(CP) 및 장벽층(BA)을 관통하여, 채널층(CH)의 내부까지 파인 홈(트렌치, 리세스라고도 한다)(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되고 있다.
게이트 절연막(GI)으로서는, 산화 알루미늄(Al2O3)막을 이용할 수 있다. 산화 알루미늄막의 두께는, 예를 들면, 50nm 정도이다. 게이트 절연막(GI)으로서는, 산화 알루미늄막 이외의 절연막을 이용해도 좋다. 또한, 여러 종류의 절연막의 적층 구조로 해도 좋다. 반도체 장치의 용도에 따라서, 게이트 절연막(GI)의 재료나 두께를 적절히 선택할 수 있다. 게이트 절연막(GI)으로서는, 하층의 질화물 반도체보다 밴드 갭이 크고, 전자 친화력이 작은 막이 바람직하다. 이러한 조건을 만족시키는 막으로서는, 산화 알루미늄막 외에, 산화 실리콘(SiO2)막, 질화 실리콘막(SiN), 산화 하프늄(HfO2)막, 산화 지르코늄(ZrO2)막 등을 들 수 있다. 이 게이트 절연막(GI)은, 게이트 전극(GE)에 인가할 수 있는 전압이나, 역치전압에 영향을 미치기 때문에, 절연 내압, 유전율, 막두께를 고려해 설정하는 것이 바람직하다.
게이트 전극(GE)으로서는, 질화 티탄(TiN)막을 이용할 수 있다. 질화 티탄막의 두께는, 예를 들면, 200nm 정도이다. 게이트 전극(GE)으로서는, 질화 티탄막 이외의 도전성막을 이용해도 좋다. 예를 들면, 붕소(B)나 인(P) 등의 불순물을 도프한 다결정 실리콘막을 이용해도 좋다. 또한, Ti, Al, Ni, Au 등으로 이루어진 금속을 이용해도 좋다. 또한, Ti, Al, Ni, Au 등으로 이루어진 금속과 Si의 화합물막(금속 실리사이드막)을 이용해도 좋다. 또한, Ti, Al, Ni, Au 등으로 이루어진 금속막의 질화물을 이용해도 좋다. 또한, 여러 종류의 도전성막의 적층 구조로 해도 좋다. 반도체 장치의 용도에 따라서, 게이트 전극(GE)의 재료나 두께를 적절히 선택할 수 있다.
또한, 게이트 전극(GE)으로서는, 하층의 막(예를 들면, 게이트 절연막(GI))이나 상층의 막(예를 들면, 층간 절연막(IL1))과 반응하기 어려운 재료를 선택하는 것이 바람직하다.
게이트 전극(GE) 상에는, 층간 절연막(IL1)이 배치되어 있다. 이 층간 절연막(IL1)은, 관통공(TH) 및 컨택트홀(C1S, C1D)을 갖는다.
이 층간 절연막(IL1)으로서는, 예를 들면, 산화 실리콘막을 이용할 수 있다. 산화 실리콘막의 두께는, 예를 들면, 2000nm 정도이다. 또한, 산화 실리콘막 이외의 절연막을 이용해도 좋다. 또한, 여러 종류의 절연막의 적층 구조로 해도 좋다. 반도체 장치의 용도에 따라서, 층간 절연막(IL1)의 재료나 두께를 적절히 선택할 수 있다. 층간 절연막(IL1)으로서는, 하층의 질화물 반도체보다 밴드 갭이 크고, 전자 친화력이 작은 막이 바람직하다. 또한, 층간 절연막(IL1)으로서는, 접하는 게이트 전극(GE)과 반응하기 어려운 재료를 선택하는 것이 바람직하다. 이러한 조건을 만족시키는 막으로서는, 산화 실리콘막 외에, 질화 실리콘막, 산질화 실리콘막, 산화 알루미늄(Al2O3)막, 산화 하프늄(HfO2)막, 산화 지르코늄(ZrO2)막 등을 들 수 있다.
관통공(TH) 및 컨택트홀(C1S, C1D)을 포함하는 층간 절연막(IL1) 상에는, 도전성막이 형성되어 있다. 여기에서는, TiN막과 Al막의 적층막이 형성되어 있다. 이 적층막 중, 컨택트홀(C1S, C1D) 내의 적층막은, 소스 전극(SE) 또는 드레인 전극(DE)이 된다. 한편, 관통공(TH) 내의 적층막은 접속부(VIA)가 된다.
소스 전극(SE) 및 드레인 전극(DE)으로서는, TiN막과 그 위의 Al막의 적층막을 이용할 수 있다. TiN막의 두께는, 예를 들면, 50nm 정도, Al막의 두께는, 예를 들면, 1000nm 정도이다. 소스 전극(SE) 및 드레인 전극(DE)의 재료로서는, 컨택트홀(C1S, C1D)의 저부의 질화물 반도체층(캡층(CP))과, 옴 접촉(ohmic contact)하는 재료이면 좋다. 특히, 컨택트홀(C1S, C1D)의 저부의 질화물 반도체층(캡층(CP)) 또는 이 층보다 하층의 질화물 반도체층 내에, n형 불순물이 도프되어 있는 경우에는, 옴 접촉하기 쉬워진다. 따라서, 소스 전극(SE) 및 드레인 전극(DE)으로서, 폭넓은 재료군으로부터의 선택이 가능해진다. 또한, 소스 전극(SE) 및 드레인 전극(DE)을 구성하는 재료로서는, 접하는 층간 절연막(IL1)과 반응하기 어려운 재료를 선택하는 것이 바람직하다. 소스 전극(SE) 및 드레인 전극(DE)을 구성하는 재료로서는, Ti, Al, Mo(몰리브덴), Nb(니오브), V(바나듐) 등으로 이루어진 금속막을 이용해도 좋다. 또한, 이러한 금속의 혼합물(합금), 또는, 이러한 금속과 Si의 화합물막(금속 실리사이드막), 또는, 이러한 금속의 질화물 등을 이용할 수 있다. 또는, 이러한 재료의 적층막을 이용해도 좋다.
접속부(VIA)로서는, 전술한 소스 전극(SE) 및 드레인 전극(DE)과 같이, TiN막과 그 위의 Al막의 적층막을 이용할 수 있다. TiN막의 두께는, 예를 들면, 50nm 정도, Al막의 두께는, 예를 들면, 1000nm 정도이다. 접속부(VIA)를 구성하는 재료로서는, 관통공(TH)의 저부의 질화물 반도체층(전위 고정층(VC))과 옴 접촉하는 재료이면 좋다. 또한, 접속부(VIA)를 구성하는 재료로서는, 접하는 층간 절연막(IL1)과 반응하기 어려운 재료를 선택하는 것이 바람직하다.
예를 들면, 전위 고정층(VC)이 p형 불순물을 함유하는 경우에는, 접속부(VIA)를 구성하는 재료로서, Ti, Ni, Pt(백금), Rh(로듐), Pd(팔라듐), Ir(이리듐), Cu(동), Ag(은) 등으로 이루어진 금속막, 이러한 금속의 혼합물(합금), 이러한 금속과 Si의 화합물막(금속 실리사이드막), 또는, 이러한 금속의 질화물 등을 이용하는 것이 바람직하다. 또한, 이러한 재료의 적층막을 이용해도 좋다.
또한, 전위 고정층(VC)이 n형 불순물을 함유하는 경우에는, 접속부(VIA)를 구성하는 재료로서, Ti, Al, Mo(몰리브덴), Nb(니오브), V(바나듐) 등으로 이루어진 금속막, 이러한 금속의 혼합물(합금), 이러한 금속과의 화합물막(금속 실리사이드막), 또는, 이러한 금속의 질화물 등을 이용하는 것이 바람직하다. 또한, 이러한 재료의 적층막을 이용해도 좋다.
또한, 본 실시 형태에 있어서는, 관통공(TH)의 저면을, 전위 고정층(VC)의 내부에 배치하고, 관통공(TH)의 내부에 접속부(VIA)를 배치하고 있지만, 접속부(VIA)는, 전위 고정층(VC)과 접하도록 배치되어 있으면 좋다. 예를 들어, 관통공(TH)의 저면을, 전위 고정층(VC)의 상면에 배치하고, 접속부(VIA)의 저부와 전위 고정층(VC)이 접하도록 구성해도 좋다. 또한, 관통공(TH)의 저면을, 전위 고정층(VC)의 저면보다 하방에 배치하고, 접속부(VIA)의 측면의 일부와 전위 고정층(VC)이 접하도록 구성해도 좋다. 예를 들어, 관통공(TH)의 저면이, 버퍼층(BU)의 표면 또는 버퍼층(BU)의 내부에 위치하고 있어도 좋다. 관통공(TH)의 저면이, 핵생성층(NUC)의 표면 또는 핵생성층(NUC)의 내부에 위치하고 있어도 좋다. 또한, 관통공(TH)의 저면이, 기판(S)의 표면 또는 기판(S)의 내부에 위치하고 있어도 좋다. 단, 접속부(VIA)의 측면의 일부와 전위 고정층(VC)의 접촉에서는, 접촉 면적이 작아질 우려가 있기 때문에, 관통공(TH)의 저면은, 전위 고정층(VC)의 상면 이하로부터 전위 고정층(VC)의 하면보다 위에 배치되는 것이 바람직하다.
전술한 바와 같이, 소스 패드(SP) 및 드레인 패드(DP)는, 각각, 소스 전극(SE) 및 드레인 전극(DE)과 일체로서 형성되어 있다. 따라서, 소스 패드(SP) 및 드레인 패드(DP)는, 소스 전극(SE) 및 드레인 전극(DE)과 같은 재료로 구성되어 있다. 이 소스 패드(SP) 아래에, 상기 접속부(VIA)가 배치된다(도 4).
보호막(PRO)으로서는, 산질화 실리콘(SiON)막 등의 절연막을 이용할 수 있다.
[제법 설명]
다음으로, 도 5~도 22를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 것과 함께, 해당 반도체 장치의 구성을 보다 명확하게 한다. 도 5~도 22는, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도 또는 평면도이다.
도 5에 나타내는 바와 같이, 기판(S) 상에, 핵생성층(NUC) 및 버퍼층(BU)을 순차적으로 형성한다. 기판(S)으로서, 예를 들면, (111)면이 노출하고 있는 실리콘(Si)으로 이루어진 반도체 기판을 이용하여, 그 상부에, 핵생성층(NUC)으로서, 예를 들면, 질화 알루미늄(AlN)층을, 유기 금속 기상 성장(MOCVD：Metal Organic Chemical Vapor Deposition)법 등을 이용하여, 200nm 정도의 막두께로, 헤테로 에피택셜 성장시킨다.
또한, 기판(S)으로서는, 상기 실리콘 외에, SiC나 사파이어 등으로 이루어진 기판을 이용해도 좋다. 또한 통상, 핵생성층(NUC) 및 이 핵생성층(NUC) 이후의 질화물 반도체층(III-V족의 화합물 반도체층)은, 모두 III족 원소면 성장(즉, 본건의 경우, 갈륨면 성장 혹은 알루미늄면 성장)으로 형성한다.
다음으로, 핵생성층(NUC) 상에, 버퍼층(BU)으로서, 질화 갈륨(GaN)층과 질화 알루미늄(AlN)층의 적층막(AlN/GaN막)을, 반복 적층한 초격자 구조체를 형성한다. 예를 들어, 20nm 정도의 막두께의 질화 갈륨(GaN)층과, 5nm 정도의 막두께의 질화 알루미늄(AlN)층을, 교대로 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 예를 들면, 상기 적층막을 40층 형성한다. 이 적층막을 성장시킬 때에, 탄소(C)를 도프하면서 성장시켜도 좋다. 예로써, 적층막 중의 탄소 농도가 1×1019(1E19)cm-3 정도가 되도록, 탄소를 도프한다.
또한, 버퍼층(BU) 상에, 버퍼층(BU)의 일부로서, 예를 들면, AlGaN층을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시켜도 좋다.
다음으로, 버퍼층(BU) 상에, 전위 고정층(VC)으로서, 예를 들면, p형 불순물을 함유하는 질화 갈륨층(p-GaN층)을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 예로써, p형 불순물로서 마그네슘(Mg)을 이용한다. 예를 들면, 마그네슘(Mg)을 도프하면서 질화 갈륨층을 200nm 정도 퇴적시킨다. 퇴적막 중의 Mg농도를, 예를 들면, 5×1018(5E18)cm-3 정도로 한다.
다음으로, 전위 고정층(VC) 상에, 채널 하지층(UC)을 형성한다. 전위 고정층(VC) 상에, 채널 하지층(UC)으로서, 예를 들면, AlGaN층을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 이 때, 의도적인 불순물의 도프를 행하지 않고 성장시킨다. 그 두께는, 예를 들면, 1000nm로, Al의 조성은 3%정도로 한다.
다음으로, 채널 하지층(UC) 상에, 채널층(CH)을 형성한다. 예를 들면, 채널 하지층(UC) 상에, 질화 갈륨층(GaN층)을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 이 때, 의도적인 불순물의 도프를 행하지 않고 성장시킨다. 이 채널층(CH)의 막두께는, 예를 들면, 80nm 정도이다.
다음으로, 채널층(CH) 상에, 장벽층(BA)으로서, 예를 들면, AlGaN층을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 예로써, Al의 조성비를 0.2로, Ga의 조성비를 0.8로 하여, Al0 .2Ga0 .8N층을 형성한다. 이 장벽층(BA)의 AlGaN층의 Al의 조성비를, 전술한 버퍼층(BU)의 AlGaN층의 Al의 조성비보다 크게 한다.
이와 같이 하여, 채널 하지층(UC), 채널층(CH) 및 장벽층(BA)의 적층체가 형성된다. 이 적층체 중, 채널층(CH)과 장벽층(BA)의 계면 근방에는, 2 차원 전자 가스(2 DEG)가 생성된다.
다음으로, 장벽층(BA) 상에, 캡층(CP)을 형성한다. 예를 들면, 장벽층(BA) 상에, 질화 갈륨층(GaN층)을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 이 때, 의도적인 불순물의 도프를 행하지 않고 성장시킨다. 이 캡층(CP)의 막두께는, 예를 들면, 2nm 정도이다.
다음으로, 도 6 및 도 7에 나타내는 바와 같이, 캡층(CP) 상에, 절연막(IF1)으로서, 질화 실리콘막을, PECVD(plasma-enhanced chemical vapor deposition)법 등을 이용하여, 예로써, 100nm 정도의 막두께로 퇴적한다.
다음으로, 포토리소그래피(photolithography) 처리에 의해, 소자 분리 영역을 개구하는 포토레지스트막(PR1)을 절연막(IF1) 상에 형성한다. 다음으로, 포토레지스트막(PR1)을 마스크로 하여, 질소 이온을 주입함으로써, 소자 분리 영역(ISO)을 형성한다. 이와 같이, 질소(N)나 붕소(B) 등의 이온 종류가 주입됨으로써, 결정 상태가 변화해, 고저항화된다.
예를 들어, 질소 이온을, 절연막(IF1)을 통하여 채널 하지층(UC), 채널층(CH) 및 장벽층(BA)으로 이루어진 적층체 내에, 5×1014(5E14)cm-2 정도의 밀도로 주입한다. 주입 에너지는, 예를 들면, 120keV 정도이다. 또한, 주입의 깊이, 즉, 소자 분리 영역(ISO)의 저부는, 채널층(CH)의 저면보다 아래에 위치하고, 또한, 전위 고정층(VC)의 저면보다 위에 위치하도록, 질소 이온의 주입 조건을 조정한다. 또한, 소자 분리 영역(ISO)의 저부는, 후술하는 관통공(TH)(접속부(VIA))의 저부보다 위에 위치한다. 이와 같이 하여, 소자 분리 영역(ISO)을 형성한다. 이 소자 분리 영역(ISO)으로 둘러싸인 영역이 활성 영역(AC)이 된다. 도 8에 나타내는 바와 같이, 활성 영역(AC)은, 예를 들면, X방향으로 장변을 가지는 대략 직사각형 형상이다. 이 후, 플라스마 박리 처리 등에 의해 포토레지스트막(PR1)을 제거한다.
다음으로, 도 9~도 11에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연막(IF1)을 패터닝한다. 예로써, 절연막(IF1) 상에, 포토레지스트막(미도시)을 형성하고, 포토리소그래피 처리에 의해, 게이트 전극 형성 영역의 포토레지스트막(미도시)을 제거한다. 바꿔 말하면, 절연막(IF1) 상에, 게이트 전극 형성 영역에 개구부를 가지는 포토레지스트막(미도시)을 형성한다. 다음으로, 이 포토레지스트막(미도시)을 마스크로 하여, 절연막(IF1)을 에칭한다. 절연막(IF1)으로서 질화 실리콘막을 이용한 경우, 예를 들면, SF6 등의 불소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭을 행한다. 이 후, 플라스마 박리 처리 등에 의해 포토레지스트막(미도시)을 제거한다. 이와 같이 하여, 캡층(CP) 상에, 게이트 전극 형성 영역에 개구부를 가지는 절연막(IF1)을 형성한다.
다음으로, 절연막(IF1)을 마스크로 하여, 캡층(CP), 장벽층(BA) 및 채널층(CH)을 드라이 에칭함으로써, 캡층(CP) 및 장벽층(BA)을 관통해 채널층(CH)의 내부까지 도달하는 홈(T)을 형성한다. 에칭 가스로서는, 예를 들면, BCl3 등의 염소계의 가스를 포함하는 드라이 에칭 가스를 이용한다. 이 때, 소자 분리 영역(ISO)에, 게이트선(GL)용의 홈(GLT)을 형성한다(도 10, 도 11).
다음으로, 도 12~도 14에 나타내는 바와 같이, 홈(T) 내를 포함한 절연막(IF1) 상에, 게이트 절연막(GI)을 개재하여 게이트 전극(GE)을 형성한다. 예로써, 홈(T) 내를 포함한 절연막(IF1) 상에, 게이트 절연막(GI)으로서, 산화 알루미늄막을 ALD(Atomic Layer Deposition)법 등을 이용해 50nm 정도의 막두께로 퇴적한다.
게이트 절연막(GI)으로서, 산화 알루미늄막 외에, 산화 실리콘막이나, 산화 실리콘막보다 유전율이 높은 고유전율막을 이용해도 좋다. 고유전율막으로서, SiN막(질화 실리콘), HfO2막(산화 하프늄막), 하프늄 알루미네이트(halfnium aluminate)막, HfON막(하프늄 옥시나이트라이드막), HfSiO막(하프늄 실리케이트막), HfSiON막(하프늄 실리콘 옥시나이트라이드막), HfAlO막과 같은 하프늄계 절연막을 이용해도 좋다.
다음으로, 예로써, 게이트 절연막(GI) 상에, 도전성막으로서, 예를 들면, TiN(질화 티탄)막을, 스퍼터링(sputtering)법 등을 이용하여 200nm 정도의 막두께로 퇴적한다. 다음으로, 포토리소그래피 기술을 이용하여, 게이트 전극 형성 영역에 포토레지스트막(PR2)을 형성하고, 이 포토레지스트막(PR2)을 마스크로 하여, TiN막을 에칭함으로써 게이트 전극(GE)을 형성한다. 이 에칭시, TiN막의 하층의 산화 알루미늄막을 에칭해도 좋다. 예로써, TiN막의 가공 시에는, Cl2 등의 염소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭이 행해지고, 산화 알루미늄막의 가공 시에는, BCl3 등의 염소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭이 행해진다.
또한, 이 에칭시, 게이트 전극(GE)을, 하나의 방향(도 12 중에서는 우측, 드레인 전극(DE)측)으로 돌출된(extended) 형상으로 패터닝한다. 이 돌출부(extended portion)는, 필드 플레이트 전극부로 불린다. 이 필드 플레이트 전극부는, 드레인 전극(DE) 측의 홈(T)의 단부로부터 드레인 전극(DE) 측으로 연장되는 게이트 전극(GE)의 일부 영역이다.
다음으로, 도 15 및 도 16에 나타내는 바와 같이, 게이트 전극(GE) 위를 포함한 절연막(IF1) 상에, 층간 절연막(IL1)으로서, 예를 들면, 산화 실리콘막을 PECVD법 등을 이용하여 2000nm 정도 퇴적한다.
다음으로, 도 17~도 19에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 층간 절연막(IL1) 및 절연막(IF1) 내에, 컨택트홀(C1S, C1D) 및 관통공(TH)을 형성한다. 컨택트홀(C1S, C1D)은, 소스 전극 형성 영역 및 드레인 전극 형성 영역에 각각 형성된다. 또한, 관통공(TH)은, 소스 패드 형성 영역에 형성된다.
예를 들어, 층간 절연막(IL1) 상에, 소스 전극 접속 영역 및 드레인 전극 접속 영역에 각각 개구부를 가지는 제1 포토레지스트막을 형성한다. 다음으로, 이 제1 포토레지스트막을 마스크로 하여, 층간 절연막(IL1) 및 절연막(IF1)을 에칭함으로써, 컨택트홀(C1S, C1D)을 형성한다.
층간 절연막(IL1)으로서 산화 실리콘막을 이용하고, 절연막(IF1)으로서 질화 실리콘막을 이용한 경우에, 이들 막의 에칭 시에는, 예를 들면, SF6 등의 불소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭을 행한다.
다음으로, 제1 포토레지스트막을 제거한 후, 컨택트홀(C1S, C1D) 내를 포함하는 층간 절연막(IL1) 상에, 관통공 형성 영역에 개구부를 가지는 제2 포토레지스트막을 형성한다. 다음으로, 이 제2 포토레지스트막을 마스크로 하여, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO), 채널 하지층(UC) 및 전위 고정층(VC)의 일부를 에칭함으로써, 관통공(TH)을 형성한다. 바꿔 말하면, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO) 및 채널 하지층(UC)을 관통해 전위 고정층(VC)의 내부까지 도달하는 관통공(TH)을 형성한다.
전술한 바와 같이, 관통공(TH)의 저부는, 전위 고정층(VC) 내에서, 소자 분리 영역(ISO)의 저부보다 아래에 위치하도록 에칭을 행한다.
층간 절연막(IL1)으로서 산화 실리콘막을 이용하고, 절연막(IF1)으로서 질화 실리콘막을 이용한 경우에는, 우선, 예로써, SF6 등의 불소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭으로, 이들 막을 제거한다. 다음으로, 소자 분리 영역(ISO), 채널 하지층(AlGaN층)(UC) 및 전위 고정층(pGaN층)(VC)의 내부까지를, 예를 들면, BCl3 등의 염소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭으로 제거한다.
또한, 컨택트홀(C1S, C1D)과 관통공(TH)의 형성 순서는, 상기한 것으로 한정되는 것이 아니라, 관통공(TH)을 형성한 후에, 컨택트홀(C1S, C1D)을 형성해도 좋다. 또한, 관통공 형성 영역, 소스 전극 접속 영역 및 드레인 전극 접속 영역의 층간 절연막(IL1)을 제거한 후, 관통공 형성 영역의 절연막(IF1), 소자 분리 영역(ISO), 채널 하지층(UC) 및 전위 고정층(VC)의 내부까지를 제거하고, 또한, 소스 전극 접속 영역 및 드레인 전극 접속 영역의 절연막(IF1)을 제거해도 좋다. 이와 같이, 컨택트홀(C1S, C1D) 및 관통공(TH)의 형성 공정에 대해서는, 다양한 공정을 취할 수 있다.
상기 공정으로 형성된 컨택트홀(C1S, C1D)의 저면에서는 캡층(CP)이 노출되고, 관통공(TH)의 저면에서는 전위 고정층(VC)이 노출된다.
다음으로, 도 20~도 22에 나타내는 바와 같이, 게이트 전극(GE)의 양측의 캡층(CP) 상에, 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 또한, 소스 전극(SE)의 단부에, 소스 패드(SP)를 형성하고, 드레인 전극(DE)의 단부에 드레인 패드(DP)를 형성한다(도 22).
예를 들어, 컨택트홀(C1S, C1D) 및 관통공(TH) 내를 포함하는 층간 절연막(IL1) 상에 도전성막을 형성한다. 예로써, 도전성막으로서, 질화 티탄(TiN)막과, 그 상부의 알루미늄(Al)막으로 이루어진 적층막(Al/TiN)을, 스퍼터링법 등을 이용해 형성한다. 질화 티탄막은, 예를 들면, 50nm 정도의 막두께이며, 알루미늄막은, 예를 들면, 1000nm 정도의 막두께이다.
다음으로, 포토리소그래피 기술을 이용하여, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP)의 형성 영역에 포토레지스트막(미도시)을 형성하고, 이 포토레지스트막(미도시)을 마스크로 하여, 도전성막(Al/TiN)을 에칭한다. 예를 들면, BCl3 등의 염소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭을 실시한다. 이 공정에 의해, 관통공(TH)에 도전성막이 매립된 접속부(VIA)가 형성되고, 또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP)가 형성된다. 소스 전극(SE) 및 드레인 전극(DE)의 평면 형상은, 도 22에 나타내는 바와 같이, Y방향으로 장변을 가지는 직사각형 형상(라인 형상)이다. 또한, 소스 패드(SP) 및 드레인 패드(DP)의 평면 형상은, 도 22에 나타내는 바와 같이, X방향으로 장변을 가지는 직사각형 형상(라인 형상)이다. 소스 패드(SP)는, 복수의 소스 전극(SE)을 접속하도록 배치되고, 드레인 패드(DP)는, 복수의 드레인 전극(DE)을 접속하도록 배치된다.
그리고, 소스 패드(SP) 하에는, 관통공(TH)이 위치하고, 소스 패드(SP)와 전위 고정층(VC)은, 접속부(VIA)를 통하여 전기적으로 접속된다(도 21).
다음으로, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 위를 포함하는 층간 절연막(IL1) 상에, 보호막(절연막, 커버막, 표면 보호막이라고도 한다)(PRO)을 형성한다. 예로써, 층간 절연막(IL1) 상에, 보호막(PRO)으로서, 예를 들면, 산질화 실리콘(SiON)막을, CVD법 등을 이용해 퇴적한다(도 3, 도 4 참조).
이상의 공정으로, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정으로, 본 실시 형태의 반도체 장치를 제조해도 좋다.
이와 같이, 본 실시 형태에 따르면, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다. 즉, 전위 고정층(VC)에 의해, 이 층보다 하층인 층(예를 들면, 버퍼층(BU) 등)의 전하량이 변화하는 것에 의한 포텐셜 변화의 영향이 채널층(CH)에까지 미치는 것을 방지할 수 있다. 이에 따라, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.
또한, 본 실시 형태에 있어서는, 전위 고정층(VC)으로서, p형의 질화물 반도체층을 이용했지만, n형의 질화물 반도체층을 이용해도 좋다. 예로써, n형 불순물로서, 실리콘(Si)을 이용할 수 있다. n형 불순물은, 드레인 내압이 열화한다고 하는 문제가 있지만, 농도 제어성(制御性)이 양호하고, 활성화율이 높기 때문에, 보다 효과적으로 전위를 고정할 수 있다. 한편, p형의 질화물 반도체층을 이용하는 것으로, 드레인 전극(DE)에 양전위(정바이어스(positive bias))가 인가되고 있는 경우에, 전위 고정층(VC)이 공핍화(空乏化)되어 고저항층이 된다. 이에 따라, 드레인 내압의 열화를 억제 혹은 향상시킬 수 있다.
또한, 본 실시 형태에 있어서는, 관통공(TH) 내의 접속부(VIA)를, 전자가 전도(傳導)하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내에서, 소스 패드(SP)의 형성 영역 아래에 배치했으므로, 반도체소자의 미세화나 고집적화를 도모할 수 있다. 또한, 전자가 전도될 수 있는 활성 영역(AC)을 크게 확보할 수 있기 때문에, 단위면적당 온 저항을 저감할 수 있다.
이하에, 본 실시 형태의 반도체 장치에 따른 반도체소자의 특성 변동의 저감에 대해서, 더 상세하게 설명한다.
예를 들어, 고내압화를 위해 버퍼층 내에 Fe 등의 불순물이 첨가되고 있는 경우(특허문헌 1 참조), 이 Fe가 깊은 준위(deep energy level)를 형성한다. 이러한 깊은 준위는, 반도체소자의 동작 중에 있어서, 전자나 홀의 포획이나 방출의 거점으로 되기 때문에, 역치전위 등의 특성 변동의 요인이 된다. 특히, 준위가 깊은 경우에는, 에너지 깊이나 위치에 따라서, 몇 분에서 몇 일간의 매우 긴 기간에 있어서 역치전위 등의 특성 변동을 야기하는 경우가 있다.
이에 대해, 본 실시 형태에서는, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다.
또한, 버퍼층(BU)으로서, 초격자 구조체를 이용하는 경우에는, 초격자 구조체가 매우 깊은 양자 우물(전자나 홀의 이동에 대해서는 매우 높은 장벽)이 된다. 이 때문에, 전자나 홀 등의 전하가, 초격자 구조체의 근방에 포획되면, 기판에 대해서 수직 방향으로 이동하는 것이 곤란해진다. 따라서, 초격자 구조체를 이용하는 경우에는, 불필요한 전하가 제거되기 어렵고, 매우 긴 기간에 있어서 역치전위 등의 특성 변동을 야기할 우려가 있다.
이에 대해, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다.
또한, 제조 공정 시에 있어서, 플라스마 처리가 실시되는 경우에는, 반도체층 내에 전하가 도입되기 쉽다. 플라스마 처리로서는, 예를 들면, PECVD나, 포토레지스트막의 플라스마 박리 처리 등이 있다. 이러한 처리 중에 도입된 전하에 의해서도 역치전위 등의 특성 변동이 생길 수 있다. 특히, 질화물 반도체는, 밴드 갭이 크고 절연성도 높기 때문에, 플라스마 처리 등에 의해 도입된 전하가 제거되기 어려워, 매우 긴 기간에 있어서 역치전위 등의 특성 변동을 야기할 수 있다.
이에 대해, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다.
도 23은, 전위 고정층(p-GaN층) 대신에 논도프의 질화 갈륨층(i-GaN층)을 형성한 경우의 반도체 장치의 게이트 전극 직하의 밴드 다이어그램이다. 도 24는, 본 실시 형태의 전위 고정층(p-GaN층)을 형성한 경우의 반도체 장치의 게이트 전극 직하의 밴드 다이어그램이다. 게이트 전극 직하(直下)란, 홈(T) 내의 게이트 절연막(GI)으로부터 아래 쪽(깊이 방향)이다. 도 23 및 도 24에서, (A)는, "전하 없음"의 경우, 즉, 버퍼층(BU)의 불순물 농도를 논도프 상당의 1×1014(1E14)cm-3 이하로 한 경우를, (B)는, "전하 있음"의 경우, 즉, 버퍼층(BU)에 도너 불순물을 도프해, 불순물 농도(캐리어 농도)를 5×1017(5E17)cm-3로 한 경우를 나타낸다. 또한, (A) 및 (B)에 나타내는 그래프에 대해서, 횡축은, 게이트 전극 직하의 위치(깊이: DEPTH[㎛])를, 종축은, 에너지(ENERGY[eV])의 크기를 나타낸다. 상측의 밴드는 전도대(conduction band)를 나타내고, 하측의 밴드는, 가전자대(valence band)를 나타낸다.
도 23에 나타내는 바와 같이, 전위 고정층 대신에 i-GaN층을 형성한 경우에는, 전하의 유무에 따라, i-GaN층 보다 표면측의 반도체층(CH, UC)의 밴드 에너지 상태가 변화하고 있다. 또한, 이에 따라, 전하의 유무에 따라, 채널층(CH)의 전도대의 에너지가 변화하고 있다(도 23 중의 2eV 근방의 파선부 참조).
한편, 도 24에 나타내는 바와 같이, 전위 고정층을 형성한 본 실시 형태의 경우는, 전하의 유무에 따라서, 채널층(CH)의 전도대의 에너지가 변화하고 있지 않다. 이와 같이, 전위 고정층 보다 표면측의 반도체층(CH, UC)의 밴드 에너지의 변화를 억제할 수 있다. 그 결과, 역치전위나 온 저항 등의 반도체소자의 특성 변동을 억제할 수 있다.
도 25는, 종 방향 드레인 내압과, 전위 고정층 중의 활성화한 억셉터 농도의 관계를 나타내는 그래프이다. 이 그래프는, 종 방향 드레인 내압에 대한 전위 고정층 중의 활성화한 억셉터 농도 의존성을 간이적(簡易的)으로 계산한 결과를 나타내는 것이다. 횡축은, 억셉터 농도(ACCEPTOR CONCENTRATION [cm-3])를, 종축은, 드레인 내압(BREAKDOWN VOLTAGE[V])을 나타낸다. 도 25에 나타내는 바와 같이, 전위 고정층의 두께를 일정하게 한 경우, 전위 고정층의 억셉터 농도가 증가함에 따라 드레인 내압이 저하한다. 즉, 전위 고정층의 두께가, 2.0㎛, 1.0㎛, 0.5㎛, 0.2㎛ 및 0.1㎛의 어느 경우나, 억셉터 농도의 증가에 따라 드레인 내압이 저하했다. 특히, 억셉터 농도가, 1×1017(1E17)cm-3을 넘으면, 드레인 내압이 현저하게 열화하고 있다. 따라서, 내압을 확보한다고 하는 관점에서는, 전위 고정층에 p형 불순물을 이용하는 것이 바람직하고, 그 농도는, 소망한 내압 이하로 되지 않도록 필연적으로 상한이 정해진다.
(실시 형태 2)
실시 형태 1에 있어서는, 소자 분리 영역(ISO)에 접속부(VIA)를 형성했지만, 활성 영역(AC)에 접속부(VIA)를 형성해도 좋다. 예를 들면, 본 실시 형태에 있어서는, 소스 전극(SE) 아래에 접속부(VIA)를 형성한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해서 상세하게 설명한다.
[구조 설명]
도 26은, 본 실시 형태의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다. 본 실시 형태의 반도체 장치(반도체소자)는, 질화물 반도체를 이용한 MIS형의 전계 효과 트랜지스터이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT) 형의 파워트랜지스터로서 이용할 수 있다. 본 실시 형태의 반도체 장치는, 이른바 리세스 게이트형의 반도체 장치이다.
본 실시 형태의 반도체 장치에 있어서는, 실시 형태 1과 같이, 기판(S) 상에, 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)이 순차적으로 형성되어 있다. 핵생성층(NUC)은, 질화물 반도체층으로 이루어진다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 혹은 복수층의 질화물 반도체층으로 이루어진다. 여기에서는, 복수층의 질화물 반도체층으로 이루어진 초격자 구조체를 이용하고 있다. 전위 고정층(VC)은, 질화물 반도체에 대해 p형이 되는 불순물을 첨가한 질화물 반도체층으로 이루어지고, 도전성을 갖는다. 채널 하지층(UC)은, 채널층(CH)보다 전자 친화력이 작고, 기판 표면 방향의 평균 격자 정수가 채널층(CH)보다 작은 질화물 반도체층으로 이루어진다. 채널층(CH)은, 채널 하지층(UC)보다 전자 친화력이 큰 질화물 반도체층으로 이루어진다. 장벽층(BA)은, 채널층(CH)보다 전자 친화력이 작고, 채널 하지층(UC)보다 전자 친화력이 작은 질화물 반도체층으로 이루어진다. 장벽층(BA) 상에는, 절연막(미도시)이 형성되어 있다. 또한, 절연막(보호막)과 장벽층(BA)의 사이에, 캡층을 형성해도 좋다. 캡층은, 장벽층(BA)보다 전자 친화력이 큰 질화물 반도체층으로 이루어진다.
본 실시 형태의 MISFET는, 실시 형태 1과 같이, 채널층(CH)의 상방에, 게이트 절연막(GI)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 MISFET는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되고 있다. 또한, 게이트 전극(GE)은, 장벽층(BA)을 관통하여, 채널층(CH)의 내부까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되고 있다.
여기서, 본 실시 형태에서는, 활성 영역(AC)의 소스 전극(SE)의 아래에 있어서, 장벽층(BA), 채널층(CH) 및 채널 하지층(UC)을 관통하여, 그 하방의 전위 고정층(VC)까지 도달하는 접속부(비아라고도 한다)(VIA)를 형성하고 있다. 이 접속부(VIA)는, 소스 전극(SE)과 전기적으로 접속된다. 이와 같이, 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속함으로써, 실시 형태 1에서 상세하게 설명한 바와 같이, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다. 또한, 접속부(VIA)가, 전자가 전도하는 활성 영역(AC) 내에 배치되어 있기 때문에, 보다 효과적으로 전위를 고정할 수 있다.
도 27 및 도 28을 참조하면서, 실시 형태 2의 반도체 장치를 더 설명한다. 도 27은, 본 실시 형태의 반도체 장치의 구성을 나타내는 평면도이다. 도 28은, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 28은, 도 27의 A-A단면에 대응한다. 또한, 접속부(VIA)의 형성 위치 이외의 구성은, 실시 형태 1의 경우와 같기 때문에, 실시 형태 1과 같은 구성에 대해서는 그 상세한 설명을 생략한다.
도 27에 나타내는 바와 같이, 복수의 라인 형상의 드레인 전극(DE)이, X방향으로 일정한 간격을 두고 배치되고, 또한, 복수의 라인 형상의 소스 전극(SE)이, X방향으로 일정한 간격을 두고 배치되어 있다. 그리고, 실시 형태 1의 경우와 같이, 복수의 소스 전극(SE)의 각각과, 복수의 드레인 전극(DE)의 각각은, X방향을 따라서 엇갈리게 배치되어 있다.
실시 형태 1의 경우와 같이, 드레인 전극(DE) 아래에는, 드레인 전극(DE)과 캡층(CP)의 접속부가 되는 컨택트홀(C1D)이 배치되어 있다. 소스 전극(SE) 아래에는, 소스 전극(SE)과 전위 고정층(VC)을 전기적으로 접속하는 접속부(VIA)가 배치되어 있다. 이 접속부(VIA)는, 관통공(TH)의 내부에 배치되고, 그 평면 형상은, Y방향으로 장변을 가지는 직사각형 형상이다.
그리고, 드레인 전극(DE) 아래의 컨택트홀(C1D)과 소스 전극(SE) 아래의 관통공(TH)의 사이에는, 게이트 전극(GE)이 배치되어 있다. 게이트 전극(GE)은, 실시 형태 1의 경우와 같이, Y방향으로 장변을 가지는 직사각형 형상이다. 하나의 소스 전극(SE) 하방에는, 2개(한 쌍)의 게이트 전극(GE)이 배치되어 있다. 이 2개의 게이트 전극(GE)은, 소스 전극(SE) 아래의 관통공(TH)의 양측으로 배치되어 있다. 이와 같이, 복수의 소스 전극(SE)에 대응하여, 2개의 게이트 전극(GE)이 반복 배치되어 있다.
실시 형태 1과 같이, 복수의 드레인 전극(DE)은, 드레인 패드(DP)에 의해 접속되고, 복수의 소스 전극(SE)은, 소스 패드(SP)에 의해 접속된다.
여기서, 상기 소스 전극(SE) 하에는, 관통공(TH)이 배치되어 있다. 이 관통공(TH)에는 도전성막이 매립되어, 접속부(VIA)를 구성하고 있다. 따라서, 접속부(VIA)를 통하여, 소스 전극(SE)과 전위 고정층(VC)이 전기적으로 접속된다(도 28). 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 한다)(PRO)이 배치되어 있다.
기판(S), 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
또한, 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(IL1) 및 보호막(PRO)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIA)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
[제법 설명]
다음으로, 도 29~도 34를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 것과 함께, 해당 반도체 장치의 구성을 보다 명확하게 한다. 도 29~도 34는, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도 또는 평면도이다.
도 29에 나타내는 바와 같이, 기판(S) 상에, 핵생성층(NUC) 및 버퍼층(BU)을 순차적으로 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다.
다음으로, 버퍼층(BU) 상에, 전위 고정층(VC)으로서, 예를 들면, p형 불순물을 함유하는 질화 갈륨층(p-GaN층)을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 예로써, p형 불순물로서 마그네슘(Mg)을 이용한다. 예를 들면, 마그네슘(Mg)을 도프하면서 질화 갈륨층을 200nm 정도 퇴적시킨다. 퇴적막 중의 Mg농도를, 예를 들면, 5×1018(5E18)cm-3 정도로 한다.
다음으로, 전위 고정층(VC) 상에, 채널 하지층(UC), 채널층(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)을 순차적으로 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다. 다음으로, 실시 형태 1과 같이 하여, 소자 분리 영역(ISO)을 형성한다.
다음으로, 도 30에 나타내는 바와 같이, 실시 형태 1과 같이 하여, 절연막(IF1)의 게이트 전극 형성 영역에 개구부를 형성하고, 절연막(IF1)을 마스크로 하여, 캡층(CP), 장벽층(BA) 및 채널층(CH)을 드라이 에칭함으로써, 캡층(CP), 장벽층(BA)을 관통해 채널층(CH)의 내부까지 도달하는 홈(T)을 형성한다. 또한, 이 때, 소자 분리 영역(ISO)에, 게이트선(GL)용 홈(GLT)을 형성한다.
다음으로, 도 31에 나타내는 바와 같이, 홈(T) 내를 포함한 절연막(IF1) 상에, 게이트 절연막(GI)을 개재하여 게이트 전극(GE)을 형성한다. 게이트 절연막(GI) 및 게이트 전극(GE)은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다.
다음으로, 도 32에 나타내는 바와 같이, 게이트 전극(GE) 상을 포함한 절연막(IF1) 상에, 층간 절연막(IL1)을, 실시 형태 1과 같이 하여 형성한다.
다음으로, 층간 절연막(IL1) 및 절연막(IF1) 내에, 컨택트홀(C1D) 및 관통공(TH)을 형성한다(도 33).
예를 들어, 층간 절연막(IL1) 상에, 소스 전극 접속 영역 및 드레인 전극 접속 영역에 각각 개구부를 가지는 제1 포토레지스트막을 형성한다. 다음으로, 이 제1 포토레지스트막을 마스크로 하여, 층간 절연막(IL1) 및 절연막(IF1)을 에칭함으로써, 컨택트홀(C1S, C1D)을 형성한다(도 32). 다음으로, 제1 포토레지스트막을 제거한 후, 컨택트홀(C1D) 내를 포함하는 층간 절연막(IL1) 상에, 컨택트홀(C1S) 상에 개구부를 가지는 제2 포토레지스트막을 형성한다. 다음으로, 이 제2 포토레지스트막을 마스크로 하여, 캡층(CP), 장벽층(BA), 채널층(CH), 채널 하지층(UC) 및 전위 고정층(VC)의 일부를 에칭함으로써, 관통공(TH)을 형성한다. 바꿔 말하면, 캡층(CP), 장벽층(BA), 채널층(CH), 채널 하지층(UC)을 관통해 전위 고정층(VC)의 내부까지 도달하는 관통공(TH)을 형성한다(도 33). 또한, 관통공(TH)의 저부는, 전위 고정층(VC) 내에서, 소자 분리 영역(ISO)의 저부보다 아래에 위치하도록 에칭을 행한다.
층간 절연막(IL1)으로서 산화 실리콘막을 이용하고, 절연막(IF1)으로서 질화 실리콘막을 이용한 경우에는, 우선, 예로써, SF6 등의 불소계의 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭에 의해, 이들 막을 제거한다. 다음으로, 캡층(GaN층)(CP), 장벽층(AlGaN층)(BA) 및 채널층(GaN층)(CH), 채널 하지층(AlGaN층)(UC) 및 전위 고정층(pGaN층)(VC)의 내부까지를, 예를 들면, BCl3 등의 염소계 가스를 포함하는 드라이 에칭 가스를 이용한 드라이 에칭으로 제거한다.
또한, 컨택트홀(C1D)과 관통공(TH)의 형성 순서는, 상기한 것으로 한정되는 것이 아니라, 관통공(TH)을 형성한 후에, 컨택트홀(C1D)을 형성해도 좋다. 또한, 소스 전극 접속 영역 및 드레인 전극 접속 영역의 층간 절연막(IL1)을 제거한 후, 소스 전극 접속 영역의 절연막(IF1), 장벽층(BA), 채널층(CH), 채널 하지층(UC) 및 전위 고정층(VC)의 내부까지를 제거하고, 또한 드레인 전극 접속 영역의 절연막(IF1)을 제거해도 좋다. 이와 같이, 컨택트홀(C1D) 및 관통공(TH)의 형성 공정에 대해서는, 다양한 공정을 취할 수 있다.
상기 공정으로 형성된 컨택트홀(C1D)의 저면에서는 캡층(CP)이 노출되고, 관통공(TH)의 저면에서는 전위 고정층(VC)이 노출된다.
다음으로, 도 34에 나타내는 바와 같이, 컨택트홀(C1D) 및 관통공(TH) 내를 포함하는 층간 절연막(IL1) 상에 도전성막을 형성함으로써, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIA)를 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다.
다음으로, 실시 형태 1과 같이, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 위를 포함하는 층간 절연막(IL1) 상에, 보호막(PRO)을 형성한다(도 28).
이상의 공정으로, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정으로, 본 실시 형태의 반도체 장치를 제조해도 좋다.
이와 같이, 본 실시 형태에 따르면, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다. 즉, 전위 고정층(VC)에 의해, 이 층보다 하층인 층(예를 들면, 버퍼층(BU) 등)의 전하량이 변화하는 것에 의한 포텐셜 변화의 영향이 채널층(CH)에까지 미치는 것을 방지할 수 있다. 이에 따라, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.
또한, 본 실시 형태에 있어서는, 전위 고정층(VC)으로서, p형의 질화물 반도체층을 이용했지만, n형의 질화물 반도체층을 이용해도 좋다. 예를 들면, n형 불순물로서, 실리콘(Si)을 이용할 수 있다. n형 불순물은, 농도 제어성이 양호하고, 활성화율이 높기 때문에, 보다 효과적으로 전위를 고정할 수 있다. 한편, p형의 질화물 반도체층을 이용하는 것으로, 드레인 전극(DE)에 양전위(정바이어스)가 인가되고 있는 경우에, 전위 고정층(VC)이 공핍화되어 고저항층이 된다. 이에 따라, 드레인 내압을 향상시킬 수 있다.
또한, 본 실시 형태에 있어서는, 접속부(VIA)를, 전자가 전도하는 활성 영역(AC) 내에 배치했으므로, 보다 효과적으로 전위를 고정할 수 있다.
(실시 형태 3)
실시 형태 1 및 2에서는, 리세스 게이트형의 반도체 장치를 예시했지만, 다른 구성의 반도체 장치로 해도 좋다. 예를 들면, 본 실시 형태와 같이, 게이트 전극 아래에 게이트 접합층을 배치한 접합형의 반도체 장치를 이용해도 좋다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 35는, 본 실시 형태의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다. 본 실시 형태의 반도체 장치(반도체소자)는, 질화물 반도체를 이용한 트랜지스터이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT)형의 파워트랜지스터로서 이용할 수 있다.
본 실시 형태의 반도체 장치에서는, 실시 형태 1과 같이, 기판(S) 상에, 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)이 순차적으로 형성되어 있다. 핵생성층(NUC)은, 질화물 반도체층으로 이루어진다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 혹은 복수층의 질화물 반도체층으로 이루어진다. 여기에서는, 복수층의 질화물 반도체층으로 이루어진 초격자 구조체를 이용하고 있다. 전위 고정층(VC)은, 질화물 반도체에 대해 p형이 되는 불순물을 첨가한 질화물 반도체층으로 이루어지고, 도전성을 가진다. 채널 하지층(UC)은, 채널층(CH)보다 전자 친화력이 작고, 기판 표면 방향의 평균 격자 정수가 채널층(CH)보다 작은 질화물 반도체층으로 이루어진다. 채널층(CH)은, 채널 하지층(UC)보다 전자 친화력이 큰 질화물 반도체층으로 이루어진다. 장벽층(BA)은, 채널층(CH)보다 전자 친화력이 작고, 채널 하지층(UC)보다 전자 친화력이 작은 질화물 반도체층으로 이루어진다.
본 실시 형태의 반도체소자는, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 반도체소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되고 있다. 이 게이트 접합층(JL)에는, p형 불순물이 첨가되어 있다. 또한, 게이트 접합층(JL)과 게이트 전극(GE)은, 정공(正孔)에 대해서 옴 접촉하고 있는 것이 바람직하다.
채널층(CH)과 장벽층(BA)의 계면 근방의 채널층(CH) 측에, 2 차원 전자 가스(2 DEG)가 형성되지만, 게이트 접합층(JL)의 아래에서는, 억셉터 이온화에 따른 음전하에 의해, 채널층(CH)의 전도대가 상승되고 있기 때문에, 2 차원 전자 가스(2 DEG)가 형성되지 않는다. 이 때문에, 본 실시 형태의 반도체 장치에서는, 게이트 전극(GE)에 양의 전위(역치전위)가 인가되지 않은 상태에서 오프 상태를 유지할 수 있고, 게이트 전극(GE)에 양의 전위(역치전위)를 인가한 상태에서 온 상태를 유지할 수 있다. 이와 같이, 정상-오프 동작을 행할 수 있다.
여기서, 본 실시 형태에서는, 소자 분리 영역(ISO)에 있어서, 소자 분리 영역(ISO)을 관통하여, 그 하방의 전위 고정층(VC)까지 도달하는 접속부(비아라고도 한다)(VIA)를 형성하고, 이 접속부(VIA)를 소스 전극(SE)과 전기적으로 접속하고 있다. 이와 같이, 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속함으로써, 추후 상세하게 설명하는 바와 같이, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.
도 36~도 40은, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도이다. 도 36~도 40 중, 최종 공정을 나타내는 단면도인 도 39 및 도 40을 참조하면서, 실시 형태 3의 반도체 장치를 더 설명한다. 또한, 본 실시 형태의 반도체 장치의 평면도는, 홈(T, GLT) 이외에는, 실시 형태 1의 경우(도 2)와 같다. 예를 들어, 도 39는, 도 2의 A-A단면에 대응하고, 도 40은, 도 2의 B-B단면에 대응한다. 또한, 본 실시 형태에서는, 게이트 전극부 이외의 구성은, 실시 형태 1의 경우와 같기 때문에, 실시 형태 1과 같은 구성에 대해서는 그 상세한 설명을 생략한다.
도 39 및 도 40에 나타내는 바와 같이, 본 실시 형태의 반도체 장치에서는, 기판(S) 상에, 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)이 순차적으로 형성되어 있다. 그리고, 본 실시 형태의 반도체소자는, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 반도체소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되고 있다. 드레인 전극(DE) 아래에는, 드레인 전극(DE)과 장벽층(BA)의 접속부가 되는 컨택트홀(C1D)이 배치되어 있다. 소스 전극(SE) 아래에는, 소스 전극(SE)과 장벽층(BA)의 접속부가 되는 컨택트홀(C1S)이 배치되어 있다. 또한, 드레인 전극(DE)은, 드레인 패드(DP)와 접속되고, 소스 전극(SE)은 소스 패드(SP)와 접속된다. 또한, 게이트 전극(GE)은, 게이트선(GL)과 접속된다(도 2 참조).
여기서, 상기 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)은, 주로, 소자 분리 영역(ISO)으로 둘러싸인 활성 영역(AC) 상에 배치되어 있다. 한편, 드레인 패드(DP), 게이트선(GL) 및 소스 패드(SP)는, 소자 분리 영역(ISO) 상에 배치되어 있다(도 2 참조).
그리고, 소스 패드(SP) 아래에는, 관통공(TH)이 배치되어 있다. 이 관통공(TH)에는 도전성막이 매립되어, 접속부(VIA)를 구성하고 있다. 후술하는 바와 같이, 접속부(VIA)는, 전위 고정층(VC)과 전기적으로 접속된다. 따라서, 소스 패드(SP) 및 접속부(VIA)를 통하여, 소스 전극(SE)과 전위 고정층(VC)이 전기적으로 접속된다. 또한, 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 한다)(PRO)이 배치되어 있다.
기판(S), 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
게이트 접합층(JL)으로서는, 예를 들면, GaN층을 이용할 수 있다. 또한, GaN층의 두께는, 목표한 특성에 맞추어 소망한 두께로 할 수 있지만, 예를 들면, 50nm 정도이다. 게이트 접합층(JL)의 재료로서는, GaN 외에, AlN, InN 등을 이용할 수 있다. 또한, 게이트 접합층(JL)으로서는, p형 불순물이 첨가되어 있는 것이 바람직하다. p형 불순물로서는, 예를 들면, Be, C, Mg 등을 들 수 있다.
또한, 게이트 전극(GE), 층간 절연막(IL1) 및 보호막(PRO)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIA)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
[제법 설명]
다음으로, 도 36~도 40을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 것과 함께, 해당 반도체 장치의 구성을 보다 명확하게 한다.
도 36에 나타내는 바와 같이, 기판(S) 상에, 핵생성층(NUC) 및 버퍼층(BU)을 순차적으로 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다.
다음으로, 버퍼층(BU) 상에, 전위 고정층(VC)으로서, 예를 들면, p형 불순물을 함유하는 질화 갈륨층(p-GaN층)을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 예를 들면, p형 불순물로서 마그네슘(Mg)을 이용한다. 예로써, 마그네슘(Mg)을 도프하면서 질화 갈륨층을 200nm 정도 퇴적시킨다. 퇴적막 중의 Mg농도를, 예를 들면, 5×1018(5E18)cm-3 정도로 한다.
다음으로, 전위 고정층(VC) 상에, 채널 하지층(UC), 채널층(CH) 및 장벽층(BA)을 순차적으로 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다. 다음으로, 실시 형태 1과 같이 하여, 소자 분리 영역(ISO)을 형성한다.
다음으로, 장벽층(BA) 상에, 게이트 접합층(JL)으로서, 예를 들면, p형 불순물을 함유하는 질화 갈륨층(p-GaN층)을, 유기 금속 기상 성장법 등을 이용하여 헤테로 에피택셜 성장시킨다. 예를 들어, p형 불순물로서 마그네슘(Mg)을 이용한다. 예로써, 마그네슘(Mg)을 도프하면서 질화 갈륨층을 50nm 정도 퇴적시킨다.
다음으로, 게이트 접합층(JL) 상에, 게이트 전극 형성 영역에 개구부를 가지는 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 하여, 게이트 접합층(JL)을 드라이 에칭한다.
다음으로, 도 37 및 도 38에 나타내는 바와 같이, 게이트 접합층(JL) 상에, 게이트 전극(GE)을 형성한다. 예로써, 게이트 접합층(JL) 상에, 도전성막으로서, 예를 들면, TiN(질화 티탄)막을, 스퍼터링법 등을 이용하여 200nm 정도의 막두께로 퇴적한다. 다음으로, TiN막을 에칭함으로써 게이트 전극(GE)을 형성한다.
다음으로, 게이트 전극(GE) 위를 포함한 장벽층(BA) 상에, 층간 절연막(IL1)을, 실시 형태 1과 같이 하여 형성한다.
다음으로, 실시 형태 1과 같이 하여, 층간 절연막(IL1) 내에, 컨택트홀(C1S, C1D) 및 관통공(TH)을 형성한다.
상기 공정으로 형성된 컨택트홀(C1S, C1D)의 저면에서는 장벽층(BA)이 노출되고, 관통공(TH)의 저면에서는 전위 고정층(VC)이 노출된다.
다음으로, 도 39 및 도 40에 나타내는 바와 같이, 컨택트홀(C1S, C1D) 및 관통공(TH) 내를 포함하는 층간 절연막(IL1) 상에 도전성막을 형성함으로써, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIA)를 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다.
다음으로, 실시 형태 1과 같이, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 위를 포함하는 층간 절연막(IL1) 상에, 보호막(PRO)을 형성한다.
이상의 공정으로, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정으로, 본 실시 형태의 반도체 장치를 제조해도 좋다.
이와 같이, 본 실시 형태에 따르면, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다. 즉, 전위 고정층(VC)에 의해, 이 층보다 하층인 층(예를 들면, 버퍼층(BU) 등)의 전하량이 변화하는 것에 의한 포텐셜 변화의 영향이 채널층(CH)에까지 미치는 것을 방지할 수 있다. 이에 따라, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.
또한, 본 실시 형태에서는, 전위 고정층(VC)으로서, p형의 질화물 반도체층을 이용했지만, n형의 질화물 반도체층을 이용해도 좋다. 예로써, n형 불순물로서 실리콘(Si)을 이용할 수 있다. n형 불순물은, 농도 제어성이 양호하고, 활성화율이 높기 때문에, 보다 효과적으로 전위를 고정할 수 있다. 한편, p형의 질화물 반도체층을 이용하는 것으로, 드레인 전극(DE)에 양전위(정바이어스)가 인가되고 있는 경우에, 전위 고정층(VC)이 공핍화되어 고저항층이 된다. 이에 따라, 드레인 내압을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 관통공(TH) 내의 접속부(VIA)를, 전자가 전도하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내에서, 소스 패드(SP)의 형성 영역 아래에 배치했으므로, 반도체소자의 미세화나 고집적화를 도모할 수 있다. 또한, 전자가 전도될 수 있는 활성 영역(AC)을 크게 확보할 수 있기 때문에, 단위면적 당 온 저항을 저감할 수 있다.
(실시 형태 4)
실시 형태 3에서는, 소자 분리 영역(ISO)에 접속부(VIA)를 형성했지만, 활성 영역(AC)에 접속부(VIA)를 형성해도 좋다. 예를 들면, 본 실시 형태에서는, 소스 전극(SE) 아래에 접속부(VIA)를 형성한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 41은, 본 실시 형태의 반도체 장치의 구성을 모식적으로 나타내는 단면도이다. 본 실시 형태의 반도체 장치(반도체소자)는, 질화물 반도체를 이용한 트랜지스터이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT)형의 파워트랜지스터로서 이용할 수 있다.
본 실시 형태의 반도체 장치에서는, 실시 형태 3과 같이, 기판(S) 상에, 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)이 순차적으로 형성되어 있다. 핵생성층(NUC)은, 질화물 반도체층으로 이루어진다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 혹은 복수층의 질화물 반도체층으로 이루어진다. 여기에서는, 복수층의 질화물 반도체층으로 이루어진 초격자 구조체를 이용하고 있다. 전위 고정층(VC)은, 질화물 반도체에 대해 p형이 되는 불순물을 첨가한 질화물 반도체층으로 이루어지고, 도전성을 가진다. 채널 하지층(UC)은, 채널층(CH)보다 전자 친화력이 작고, 기판 표면 방향의 평균 격자 정수가 채널층(CH)보다 작은 질화물 반도체층으로 이루어진다. 채널층(CH)은, 채널 하지층(UC)보다 전자 친화력이 큰 질화물 반도체층으로 이루어진다. 장벽층(BA)은, 채널층(CH)보다 전자 친화력이 작고, 채널 하지층(UC)보다 전자 친화력이 작은 질화물 반도체층으로 이루어진다.
본 실시 형태의 반도체소자는, 실시 형태 3과 같이, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 반도체소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되고 있다. 이 게이트 접합층(JL)은, 장벽층(BA)보다 전자 친화력이 큰 질화물 반도체층으로 이루어진다. 또한, 게이트 접합층(JL)과 게이트 전극(GE)은, 쇼트키(Schottky) 접속하고 있는 것이 바람직하다.
여기서, 본 실시 형태에서는, 활성 영역(AC)의 소스 전극(SE) 아래에서, 장벽층(BA), 채널층(CH) 및 채널 하지층(UC)을 관통하여, 그 하방의 전위 고정층(VC)까지 도달하는 접속부(비아라고도 한다)(VIA)를 형성하고 있다. 이 접속부(VIA)는, 소스 전극(SE)과 전기적으로 접속된다. 이와 같이, 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속함으로써, 실시 형태 3에서 설명한 바와 같이, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다. 또한, 접속부(VIA)가, 전자가 전도하는 활성 영역(AC) 내에 배치되어 있기 때문에, 보다 효과적으로 전위를 고정할 수 있다.
도 42를 참조하면서, 실시 형태 4의 반도체 장치를 더 설명한다. 도 42는, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다.
도 42에 나타내는 바와 같이, 본 실시 형태의 반도체 장치에서는, 기판(S) 상에, 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)이 순차적으로 형성되어 있다. 그리고, 본 실시 형태의 반도체소자는, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 가지고 있다. 이 반도체소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되고 있다. 드레인 전극(DE) 아래에는, 드레인 전극(DE)과 장벽층(BA)의 접속부가 되는 컨택트홀(C1D)이 배치되어 있다. 소스 전극(SE) 아래에는, 소스 전극(SE)과 전위 고정층(VC)을 전기적으로 접속하는 접속부(비아라고도 한다)(VIA)가 배치되어 있다. 이 접속부(VIA)는, 관통공(TH)의 내부에 배치되어 있다. 따라서, 접속부(VIA)를 통하여, 소스 전극(SE)과 전위 고정층(VC)이 전기적으로 접속된다.
또한, 실시 형태 3과 같이, 드레인 전극(DE)은, 드레인 패드(DP)와 접속되고, 소스 전극(SE)은 소스 패드(SP)와 접속된다. 또한, 게이트 전극(GE)은, 게이트선(GL)과 접속된다(도 2 참조). 또한, 상기 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)은, 주로, 소자 분리 영역(ISO)으로 둘러싸인 활성 영역(AC) 상에 배치되어 있다. 한편, 드레인 패드(DP), 게이트선(GL) 및 소스 패드(SP)는, 소자 분리 영역(ISO) 상에 배치되어 있다(도 2 참조).
또한, 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 한다)(PRO)이 배치되어 있다.
기판(S), 핵생성층(NUC), 버퍼층(BU), 전위 고정층(VC), 채널 하지층(UC), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
게이트 접합층(JL)으로서는, 예를 들면, GaN층을 이용할 수 있다. 게이트 접합층(JL)의 구성 재료는, 실시 형태 3에서 설명한 바와 같다.
또한, 게이트 전극(GE), 층간 절연막(IL1) 및 보호막(PRO)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIA)의 각각의 구성 재료는, 실시 형태 1에서 설명한 바와 같다.
[제법 설명]
다음으로, 도 42를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 것과 함께, 해당 반도체 장치의 구성을 보다 명확하게 한다.
우선, 실시 형태 3의 경우와 같이 하여, 기판(S) 상에, 핵생성층(NUC) 및 버퍼층(BU)을 순차적으로 형성한다. 다음으로, 버퍼층(BU) 상에, 전위 고정층(VC), 채널 하지층(UC), 채널층(CH), 장벽층(BA), 게이트 접합층(JL) 및 게이트 전극(GE)을, 실시 형태 3과 같이 하여 형성한다.
다음으로, 실시 형태 2와 같이 하여, 층간 절연막(IL1) 등의 내에, 컨택트홀(C1D) 및 관통공(TH)을 형성한다.
상기 공정으로 형성된 컨택트홀(C1D)의 저면에서는 장벽층(BA)이 노출되고, 관통공(TH)의 저면에서는 전위 고정층(VC)이 노출된다.
다음으로, 컨택트홀(C1D) 및 관통공(TH) 내를 포함하는 층간 절연막(IL1) 상에 도전성막을 형성함으로써, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIA)를 형성한다. 이것들은, 실시 형태 1에서 설명한 재료를 이용하여, 실시 형태 1과 같이 형성할 수 있다.
다음으로, 실시 형태 1과 같이, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 위를 포함하는 층간 절연막(IL1) 상에, 보호막(PRO)을 형성한다.
이상의 공정으로, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정으로, 본 실시 형태의 반도체 장치를 제조해도 좋다.
이와 같이, 본 실시 형태에 따르면, 버퍼층(BU)과 채널층(CH)의 사이에 도전층인 전위 고정층(VC)을 형성하여, 소스 전극(SE)과 접속했으므로, 반도체소자의 특성 변동을 저감할 수 있다. 즉, 전위 고정층(VC)에 의해, 이 층보다 하층인 층(예를 들면, 버퍼층(BU) 등)의 전하량이 변화하는 것에 의한 포텐셜 변화의 영향이 채널층(CH)에까지 미치는 것을 방지할 수 있다. 이에 따라, 역치전위나 온 저항 등의 특성 변동을 저감할 수 있다.
또한, 본 실시 형태에서는, 전위 고정층(VC)으로서, p형의 질화물 반도체층을 이용했지만, n형의 질화물 반도체층을 이용해도 좋다. 예를 들면, n형 불순물로서, 실리콘(Si)을 이용할 수 있다. n형 불순물은, 농도 제어성이 양호하고, 활성화율이 높기 때문에, 보다 효과적으로 전위를 고정할 수 있다. 한편, p형의 질화물 반도체층을 이용하는 것으로, 드레인 전극(DE)에 양전위(정바이어스)가 인가되고 있는 경우에, 전위 고정층(VC)이 공핍화되어 고저항층이 된다. 이에 따라, 드레인 내압을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 접속부(VIA)를, 전자가 전도하는 활성 영역(AC) 내에 배치했으므로, 보다 효과적으로 전위를 고정할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 것도 없다. 예를 들어, 상기 실시 형태 1 ~ 4에서 설명한 게이트 전극부 이외의 구성을 가지는 반도체 장치에, 전위 고정층(VC)을 적용해도 좋다.
AC　활성 영역
BA　장벽층
BU　버퍼층
C1D　컨택트홀
C1S　컨택트홀
CH　채널층
CP　캡층
DE　드레인 전극
DP　드레인 패드
GE　게이트 전극
GI　게이트 절연막
GL　게이트선
GLT　홈
IF1　절연막
IL1　층간 절연막
ISO　소자 분리 영역
JL　게이트 접합층
NUC　핵생성층
PR1　포토레지스트막
PR2　포토레지스트막
PRO　보호막
S　기판
SE　소스 전극
SP　소스 패드
T　홈
TH　관통공
UC　채널 하지층
VC　전위 고정층
VIA　접속부

Claims (20)

  1. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성된 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 상에 형성된 제3 질화물 반도체층과,
    상기 제3 질화물 반도체층 상에 형성된 제4 질화물 반도체층과,
    상기 제4 질화물 반도체층을 관통하여, 상기 제3 질화물 반도체층의 내부까지 도달하는 홈과,
    상기 홈 내에 게이트 절연막을 개재하여 배치된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 제4 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극과,
    상기 제1 전극과 제1 질화물 반도체층의 사이를 접속하는 접속부를 가지며,
    상기 제3 질화물 반도체층의 전자 친화력은, 상기 제2 질화물 반도체층의 전자 친화력보다 크고,
    상기 제4 질화물 반도체층의 전자 친화력은, 상기 제2 질화물 반도체층의 전자 친화력보다 작으며,
    상기 제1 질화물 반도체층은, p형 또는 n형의 불순물을 함유하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 가지며,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 제3 질화물 반도체층 내에 형성된 소자 분리 영역이며,
    상기 접속부는, 상기 소자 분리 영역 및 상기 제2 질화물 반도체층을 관통하여, 상기 제1 질화물 반도체층까지 도달하는 관통공의 내부에 배치되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 접속부 상에는, 상기 제1 전극과 전기적으로 접속되는 제1 단자부가 배치되어 있는, 반도체 장치.
  4. 제2항에 있어서,
    상기 관통공의 저면이, 상기 제1 질화물 반도체층의 저면보다 아래에 위치하는, 반도체 장치.
  5. 제2항에 있어서,
    상기 관통공의 저면이, 상기 제1 질화물 반도체층의 표면 또는 상기 제1 질화물 반도체층의 내부에 위치하는, 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 질화물 반도체층은, p형의 불순물을 함유하는, 반도체 장치.
  7. 제2항에 있어서,
    상기 기판과 상기 제1 질화물 반도체층의 사이에 초격자층을 가지며,
    상기 초격자층은, 제5 질화물 반도체층과, 상기 제5 질화물 반도체층과 전자 친화력이 다른 제6 질화물 반도체층의 적층체가 2 이상 반복 배치되어 있는, 반도체 장치.
  8. 제1항에 있어서,
    상기 접속부는, 상기 제4 질화물 반도체층, 상기 제3 질화물 반도체층 및 상기 제2 질화물 반도체층을 관통하여, 상기 제1 질화물 반도체층까지 도달하는 관통공의 내부에 배치되어 있는, 반도체 장치.
  9. 제8항에 있어서,
    상기 접속부 상에는, 상기 제1 전극이 배치되어 있는, 반도체 장치.
  10. 제8항에 있어서,
    상기 관통공의 저면이, 상기 제1 질화물 반도체층의 저면보다 아래에 위치하는, 반도체 장치.
  11. 제8항에 있어서,
    상기 관통공의 저면이, 상기 제1 질화물 반도체층의 표면 또는 상기 제1 질화물 반도체층의 내부에 위치하는, 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 질화물 반도체층은, p형의 불순물을 함유하는, 반도체 장치.
  13. 제8항에 있어서,
    상기 기판과 상기 제1 질화물 반도체층의 사이에 초격자층을 가지며,
    상기 초격자층은, 제5 질화물 반도체층과, 상기 제5 질화물 반도체층과 전자 친화력이 다른 제6 질화물 반도체층의 적층체가 2 이상 반복 배치되어 있는, 반도체 장치.
  14. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성된 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 상에 형성된 제3 질화물 반도체층과,
    상기 제3 질화물 반도체층 상에 형성된 제4 질화물 반도체층과,
    상기 제4 질화물 반도체층의 상방에, 제5 질화물 반도체층을 개재하여 배치된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 제4 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극과,
    상기 제1 전극과 제1 질화물 반도체층의 사이를 접속하는 접속부를 가지며,
    상기 제3 질화물 반도체층의 전자 친화력은, 상기 제2 질화물 반도체층의 전자 친화력보다 크고,
    상기 제4 질화물 반도체층의 전자 친화력은, 상기 제2 질화물 반도체층의 전자 친화력보다 작으며,
    상기 제5 질화물 반도체층의 전자 친화력은, 상기 제4 질화물 반도체층의 전자 친화력보다 크고,
    상기 제1 질화물 반도체층은, p형 또는 n형의 불순물을 함유하는, 반도체 장치.
  15. 제14항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 가지며,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 제3 질화물 반도체층 내에 형성된 소자 분리 영역이며,
    상기 접속부는, 상기 소자 분리 영역 및 상기 제2 질화물 반도체층을 관통하여, 상기 제1 질화물 반도체층까지 도달하는 관통공의 내부에 배치되어 있는, 반도체 장치.
  16. 제15항에 있어서,
    상기 접속부 상에는, 상기 제1 전극과 전기적으로 접속되는 제1 단자부가 배치되어 있는, 반도체 장치.
  17. 제15항에 있어서,
    상기 관통공의 저면이, 상기 제1 질화물 반도체층의 표면 또는 상기 제1 질화물 반도체층의 내부에 위치하는, 반도체 장치.
  18. 제14항에 있어서,
    상기 접속부는, 상기 제4 질화물 반도체층, 상기 제3 질화물 반도체층 및 상기 제2 질화물 반도체층을 관통하여, 상기 제1 질화물 반도체층까지 도달하는 관통공의 내부에 배치되어 있는, 반도체 장치.
  19. 제18항에 있어서,
    상기 접속부 상에는, 상기 제1 전극이 배치되어 있는, 반도체 장치.
  20. 제18항에 있어서,
    상기 관통공의 저면이, 상기 제1 질화물 반도체층의 표면 또는 상기 제1 질화물 반도체층의 내부에 위치하는, 반도체 장치.
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