CN104716176A - 半导体器件 - Google Patents

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Abstract

根据本发明的各个实施例，半导体器件的特性得到改进。该半导体器件包括：形成在衬底上方的电位固定层、沟道下层、沟道层和势垒层、穿过势垒层并且一直到达沟道层中部的沟槽、经由绝缘膜设置在沟槽中的栅极电极、以及分别形成在势垒层之上在栅极电极两侧的源极电极和漏极电极。在一直到达电位固定层的通孔内的耦合部将电位固定层与源极电极电耦合。这可以减少特性诸如阈值电压和导通电阻的波动。

Description

半导体器件
相关申请的交叉引用
2013年12月16日提交的日本专利申请2013-259064号的公开，包括说明书、附图和摘要的全文，以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件，其可以适用于使用例如氮化物半导体的半导体器件。
背景技术
近年来，使用具有比硅(Si)的能带隙更大的能带隙的Ⅲ-Ⅴ族化合物的半导体器件已经得到了广泛关注。在这类半导体器件中，使用氮化镓(GaN)的MISFET具有以下优点：(1)击穿电场大，(2)电子饱和速度高，(3)导热率高，(4)可以在AlGaN与GaN之间形成良好的异质结，以及(5)构成材料无毒并且安全性高。
例如，日本特开2008-288474号公报公开了一种AlGaN/GaN双异质结场效应晶体管，其包括AlGaN第一势垒层和含有Fe作为杂质的GaN缓冲层。在缓冲层中的Fe提供了载流子捕获效应并且提高了缓冲层的导带的能级。这抑制了载流子累积至缓冲层/第一势垒层的界面，从而降低了泄漏电流。
进一步地，日本特开2011-238685号公报公开了一种HEMT，其具有：第一GaN/AlN超晶格层，其中GaN层和AlN层成对地交替堆叠；以及第二GaN/AlN超晶格层，其中GaN层和AlN层成对地交替堆叠，设置为第一GaN/AlN超晶格层接触。
发明内容
本发明人一直从事对使用上面所描述的氮化物半导体的半导体器件的研究与开发，现在专注于研究其特性的改进。在研究过程中，已经发现使用氮化物半导体的半导体器件的特性仍有改进的空间。
根据本说明书中的说明和附图，本发明的其他目的和新型特征将变得显而易见。
在本申请中公开的优选实施例中，将对典型实施例的概要进行如下简要阐释。
作为在本申请中公开的优选实施例示出的半导体器件具有形成在衬底上方的电位固定层(potential fixing layer)、沟道下层(channelunderlayer)、沟道层、和势垒层。然后，半导体器件具有设置在沟道层之上的栅极电极、以及分别形成在沟道层之上在栅极电极两侧的源极电极和栅极电极。然后，电位固定层和源极电极通过耦合部耦合，该耦合部在一直到达电位固定层的通孔(through hole)内。
根据在本申请中公开的典型实施例中示出的半导体器件，半导体器件的特性可以得到改进。
附图说明
图1是示意性地图示了第一实施例的半导体器件的配置的截面图；
图2是图示了第一实施例的半导体器件的配置的平面图；
图3是图示了第一实施例的半导体器件的配置的截面图；
图4是图示了第一实施例的半导体器件的配置的截面图；
图5是图示了根据第一实施例的半导体器件的制造步骤的截面图；
图6是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图5之后的制造步骤的截面图。
图7是图示了根据第一实施例的半导体器件的制造步骤的截面图；
图8是图示了根据第一实施例的半导体器件的制造步骤的平面图；
图9是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图6之后的制造步骤的截面图。
图10是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图7之后的制造步骤的截面图。
图11是图示了根据第一实施例的半导体器件的制造步骤的平面图；
图12是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图9之后的制造步骤的截面图。
图13是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图10之后的制造步骤的截面图。
图14是图示了根据第一实施例的半导体器件的制造步骤的平面图；
图15是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图12之后的制造步骤的截面图。
图16是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图13之后的制造步骤的截面图。
图17是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图15之后的制造步骤的截面图。
图18是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图16之后的制造步骤的截面图。
图19是图示了根据第一实施例的半导体器件的制造步骤的平面图；
图20是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图17之后的制造步骤的截面图。
图21是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图18之后的制造步骤的截面图。
图22是图示了根据第一实施例的半导体器件的制造步骤的平面图；
图23是针对在半导体器件的栅极电极正下方的设置有非掺杂氮化镓层(i-GaN层)替代电位固定层(p-GaN层)的部分的能带图；
图24是针对当在第一实施例中设置有电位固定层(p-GaN层)时在半导体器件的栅极电极正下方的部分的能带图；
图25是图示了在纵向方向上的漏极击穿电压与在电位固定层中活化的受体浓度之间的关系的图表；
图26是示意性地图示了根据第二实施例的半导体器件的配置的截面图；
图27是图示了根据第二实施例的半导体器件的配置的平面图；
图28是图示了根据第二实施例的半导体器件的配置的截面图；
图29是图示了根据第二实施例的半导体器件的制造步骤的截面图；
图30是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图29之后的制造步骤的截面图；
图31是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图30之后的制造步骤的截面图；
图32是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图31之后的制造步骤的截面图；
图33是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图32之后的制造步骤的截面图；
图34是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图33之后的制造步骤的截面图；
图35是示意性地图示了根据第三实施例的半导体器件的配置的截面图；
图36是图示了根据第三实施例的半导体器件的制造步骤的截面图；
图37是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图36之后的制造步骤的截面图；
图38是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图37之后的制造步骤的截面图；
图39是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图38之后的制造步骤的截面图；
图40是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图39之后的制造步骤的截面图；
图41是示意性地图示了根据第四实施例的半导体器件的配置的截面图；以及
图42是图示了根据第四实施例的半导体器件的配置的截面图。
具体实施方式
在以下实施例中，出于方便的目的，在将实施例分成多个部分或实施例之后进行说明。然而，除非另有明确说明，它们不是互无关系的，而是按下述方式相关联，一个部分或实施例可以是其他部分或实施例的一部分或整体的修改例、应用示例、细节阐释、补充阐释等。进一步地，在以下实施例中，当提及元件的数目等(包括个数、数值、数量、范围等)时，元件的数目并不限于特定数目，而是可以大于或者小于该特定数目，除非是另外特别指出，以及除了从原理上明确限于特定数目的情况以外。
进一步地，不言自明的，在以下实施例中，其构成要素(element)(包括要素步骤等)不总是不可缺少的，除非另外特别指出的情况下，以及除了从原理上明确限于特定数目的情况以外。相似地，在以下实施例中，当提及构成要素等的形状、位置关系等时，其包括基本接近或相似于其形状等的形状，除非另外特别指出的，以及除了从理论上显然不如此的情况以外。这也适用于上面所描述的数目等(包括个数、数值、数量、范围等)。
在下文中将参考附图对本发明的实施例进行详细描述。在用于描述实施例的附图中，具有相同功能的构件指定有相同或相对应的附图标记，并且省略了对其的重复说明。进一步地，当呈现了多个相似构件(部分)时，单独或特定部分有时通过向总称标记添加符号来示出。进一步地，在以下实施例中，原则上不再重复对相同或相似部分进行说明，除非有特别的需要。
进一步地，在实施例中用到的附图中，即使在截面图中也可能不绘制影线以便于对附图的理解。进一步地，即时在平面图中也可能绘制影线以便于对附图的理解。
进一步地，在截面图和平面图中，每个部分的大小并不对应于实际器件的大小，而是特定部分有时显示相对较大以便于对附图的理解。
(第一实施例)
将参考附图对本实施例的半导体器件进行具体描述。
[结构说明]
图1是示意性地图示了本实施例的半导体器件的配置的截面图。在图1等中图示的本实施例的半导体器件(半导体元件)是使用氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管(FET)。半导体器件可以用作高电子迁移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件称为凹陷栅极型(recessed gate type)半导体器件。
在本实施例的半导体器件中，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和势垒层BA顺次形成在衬底S上方。成核层NUC包括氮化物半导体。缓冲层BU包括一个或多个氮化物半导体，其中向氮化物半导体添加形成深能级的杂质。在本实施例中，使用包括多个氮化物半导体层的超晶格结构(也称为超晶格层)。电位固定层VC包括氮化物半导体层，其中向氮化物半导体添加p型杂质；并且具有导电性。沟道下层UC包括具有比沟道层CH的电子亲和力更小的电子亲和力以及在衬底表面的方向上比沟道层CH的平均晶格常数更小的平均晶格常数的氮化物半导体层。沟道层CH包括具有比沟道下层UC的电子亲和力更大的电子亲和力的氮化物半导体层。势垒层BA包括具有比沟道层CH的电子亲和力更小的电子亲和力以及比沟道下层UC的电子亲和力更小的电子亲和力的氮化物半导体层。绝缘膜(未图示)形成在势垒层BA之上。还可以在绝缘膜(保护膜)与势垒层BA之间提供封盖层(cap layer)。封盖层包括具有比势垒层BA的电子亲和力更大的电子亲和力的氮化物半导体层。
本实施例的MISFET具有经由栅极绝缘膜GI形成在沟道层CH之上的栅极电极GE、以及形成在势垒层BA之上在栅极电极GE的两侧的源极电极SE和漏极电极DE。MISFET形成在由器件隔离区域ISO限定出的有源区域AC中。进一步地，栅极电极GE穿过势垒层BA，并且经由栅极绝缘膜GI形成在一直到达沟道层CH中部的沟槽(trench)T内。
在沟道层CH与势垒层BA之间的界面附近，在该沟道层CH一侧，形成二维电子气(2DEG)。当向栅极电极GE施加正电压(阈值电压)时，在栅极绝缘膜GI与沟道层CH之间的界面附近形成沟道。
二维电子气(2DEG)通过以下机制形成。形成沟道层CH的氮化物半导体层和势垒层BA(在本实施例中是氮化镓半导体层)的氮化物半导体层分别具有不同的电子亲和力(禁带宽度(能带隙))，并且势垒层BA包括具有比沟道层CH的电子亲和力更小的电子亲和力的氮化物半导体层。因此，阱型电位(well-type potential)形成于半导体层的接合面(junction face)。当电子累积在阱型电位中时，在沟道层CH与势垒层BA之间的界面附近形成二维电子气(2DEG)。特别是，由于沟道层CH与势垒层BA由在镓(或铝)面上生长的氮化物半导体材料外延地形成，所以在沟道层CH与势垒层BA之间的界面处生成正的固定极化电荷；并且，由于电子累积倾向于中和正的极化电荷，所以倾向于更加容易地形成二维电子气(2DEG)。
形成在沟道层CH与势垒层BA之间的界面附近的二维电子气(2DEG)被其中形成有栅极电极GE的沟槽T截断。因此，在本实施例的半导体器件中，可以在不向栅极电极GE施加正电压(阈值电压)的状态下，维持断开状态；可以在向栅极电极GE施加正电压(阈值电压)的状态下，维持导通状态。由此，可以进行常断的操作。在导通状态以及断开状态下，源极电极SE的电位是例如接地电位。
进一步地，通过将沟道层CH放在势垒层BA与具有比沟道层CH的电子亲和力更小的电子亲和力的沟道下层UC之间，来改进电子限制效应。由此，可以抑制短沟道效应，可以增强放大因子，并且可以改进操作速度。进一步地，当沟道下层UC在拉伸应变(tensilestrain)中被拉紧时，由于在沟道下层UC与沟道层CH之间的界面处受到压电极化和自发极化的影响而诱发了负电荷，所以阈值电压向正侧移动。由此，常断操作性质可以得到改进。进一步地，当沟道下层UC的应变释放时，由于在沟道下层UC与沟道层CH之间的界面处受到自发极化的影响而诱发了负电荷，所以，阈值电压向正侧移动。由此，常断操作性质可以得到改进。
在本实施例中，穿过器件隔离区域ISO并且一直到达在其下方的电位固定层VC的耦合部(也称为过孔)VIA，被设置在器件隔离区域ISO中，并且耦合部VIA与源极电极SE电耦合。通过设置与源极电极SE耦合的电位固定层VC，可以减少特性诸如阈值电压和导通电阻的波动，如待具体描述的。
将参考图2至图4对第一实施例的半导体器件进行更加详细地描述。图2是图示了本实施例的半导体器件的配置的平面图。图3和图4是图示了本实施例的半导体器件的配置的截面图。图3与在图2中的截面A-A相对应，而图4与图2的截面B-B相对应。
如图2所示，漏极电极DE的平面形状是在方向Y上具有长边的矩形形状。多个线状(linear)漏极电极DE各个按照预定间距布置在方向X上。进一步地，源极电极SE的平面形状是在方向Y上具有长边的矩形形状。多个线状源极电极SE各个按照预定间距布置在方向X上。每个源极栅极SE和每个漏极电极DE彼此交替地设置在方向X上。
作为在漏极电极DE与封盖CP(势垒层BA)之间的耦合部的接触孔C1D，设置在漏极电极DE下方。接触孔C1D的平面形状是在方向Y上具有长边的矩形形状。作为在源极电极SE与封盖CP(势垒层BA)之间的耦合部的接触孔C1S，设置在源极电极SE下方。接触孔C1S的平面形状是在方向Y上具有长边的矩形形状。
然后，栅极电极GE设置在漏极电极DE下方的接触孔C1D与在源极电极SE下方的接触孔C1S之间。栅极电极GE是在方向Y上具有长边的矩形形状。两个(成对的)栅极电极GE设置在一个源极电极SE下方。两个栅极电极GE设置在源极电极SE下方的接触孔C1S的两侧。如上所描述的，两个栅极电极GE重复地设置于多个源极电极SE。
多个漏极电极DE通过漏极焊盘(也称为端子部)DP耦合。漏极焊盘DP设置在漏极电极DE的一端上(在图2中的下侧)，设置为在方向X上延伸。即，漏极电极DE设置为在方向Y上从在方向X上延伸的漏极焊盘DP伸出。这种形状有时称为梳形形状。
多个源极电极SE通过源极焊盘(也称为端子部)SP耦合。源极焊盘SP设置在源极电极SE的一端上(在图2中的上侧)，设置为在方向X上延伸。即，源极电极SE设置为在方向Y上从在方向X上延伸的源极焊盘SP伸出。这种形状有时称为梳形形状。
多个栅极电极GE通过栅极线GL耦合。栅极线GL设置为在栅极电极GE的一侧(在图2中的上侧)在方向X上延伸。换言之，栅极电极GE设置为在方向Y上从在方向X上延伸的栅极线GL延伸。例如，栅极线GL与设置在栅极线GL的方向X的两侧(在图2中的右侧和左侧)的栅极焊盘(未图示)耦合。
源极栅极SE、漏极栅极DE和栅极电极GE主要设置在由器件隔离区域ISO围住的有源区域AC之上。有源区域AC的平面形状是在方向X上具有长边的矩形形状。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP设置在器件隔离区域ISO之上。栅极线GL设置在有源区域AC与源极焊盘SP之间。
通孔(也称为孔(aperture)、孔洞(hole)、或凹陷部(recess))TH设置在源极焊盘SP下方。导电膜填充在通孔TH中以形成耦合部VIA。如稍后将描述的，耦合部VIA与电位固定层VC电耦合。因此，源极电极SE与电位固定层VC经由源极焊盘SP和耦合部VIA电耦合。
如图2和图3所图示的，本实施例的MISFET具有形成在衬底S的有源区域AC之上的栅极电极GE、以及形成在形成接触孔(C1S、C1D)的区域中在封盖层CP之上在栅极电极GE两侧的源极电极SE和漏极电极DE。保护膜(也称为绝缘膜、覆盖膜、表面保护膜)PRO设置在源极电极SE和漏极电极DE之上。
如上所描述的，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH、势垒层BA、封盖层CP和绝缘膜IF1顺次形成在衬底S上方。然后，栅极电极GE经由栅极绝缘膜GI形成在穿过绝缘膜IF1、封盖层CP和势垒层BA并且一直到达沟道CH中部的沟槽T内。
可以将例如包括硅(Si)的半导体衬底用作衬底S。除了硅之外，还可以将包括氮化物半导体诸如GaN的衬底或者包括诸如AlN、SiC或蓝宝石的衬底用作衬底S。在所有这些衬底中，当氮化物半导体层诸如GaN层形成在硅衬底之上时，如稍后所描述的，通常使用缓冲层BU，用于改进衬底的结晶度并且释放衬底的应变(内应力)。因此，由于倾向于生成稍后所描述的电荷累积，所以在硅衬底和氮化物半导体一起使用的情况下，使用本实施例的半导体器件是有效的。
成核层NUC被形成用于在生长待在缓冲层BU等之上形成的层之时形成晶核。成核层NUC还被形成用于防止，形成在上方的层的构成元素(例如，Ga)扩散从而使衬底S的性能下降。例如，可以将氮化铝(AlN)层用作成核层NUC。AlN层的厚度大约为200nm。可以根据衬底S材料、或者半导体器件的用途，来合理地选择成核层NUC的材料和厚度。在GaN衬底等用作衬底S的情况下、或者在取决于缓冲层的沉积条件不需要成核层的情况下，等等，可以省去成核层NUC。
缓冲层BU被形成用于控制晶格常数，增强形成在上方的氮化物半导体的结晶度，并且释放堆叠的氮化物半导体的膜应力。这改进了氮化物半导体的结晶度。进一步地，可以释放衬底S的应变(内应力)以抑制在衬底S中产生翘曲或裂纹。作为缓冲层BU，可以使用包括氮化镓(GaN)层和氮化铝(AlN)层的以多个周期堆叠而成的堆叠膜(AlN/GaN膜)的超晶格结构。超晶格结构通过设置具有不同电子亲和力的氮化物半导体的两个或更多个堆叠形成。超晶格结构掺杂有碳(C)。可以使用例如包括约20nm厚的GaN层和约5nm厚的AlN层的以80个周期堆叠而成的超晶格结构。碳的浓度(掺杂量)是例如大约为1×1019(1E19)cm-3。可以根据半导体器件的用途，来合理地选择配置堆叠膜的膜中的每一层膜的材料和厚度。除了超晶格结构之外的其他层也可以作为缓冲层BU并入。例如，还可以在超晶格结构之上形成其他材料膜。例如，还可以将不包括超晶格结构的单层膜用作缓冲层BU。
作为如上所描述的用于超晶格结构和单层膜的材料，除了AlN和GaN之外，还可以使用InN。进一步地，还可以使用氮化物半导体的混合晶体(mixed crystal)。例如，除了AlN/GaN膜之外，还可以使用AlGaN/GaN膜作为结构的堆叠膜。例如，还可以使用AlGaN层或InAlN层作为单层膜。
虽然超晶格结构掺杂(添加)有碳，但是也可以使用其他掺杂杂质。作为掺杂杂质，优选地选择形成深能级的元素，并且除了碳之外，还可以使用过渡金属，诸如铁(Fe)、镁(Mg)、铍(Be)等。可以根据半导体器件的用途合理地选择掺杂量和杂质元素。
例如，可以使用掺杂有杂质的GaN层作为电位固定层VC。除了GaN层之外，还可以使用AlN层或InN层。另外，还可以使用这类氮化物半导体的混合晶体。
电位固定层VC掺杂有杂质并且具有导电性。例如，可以将掺杂有大约5×1018(5E18)cm-3的Mg作为杂质的GaN层用于电位固定层。电位固定层VC的厚度大约为200nm。
如上所描述的，有必要掺杂能产生导电性的量的杂质(例如，5×1016(5E16)cm-3或更多的掺杂量，作为在本实施例的层结构中的活化杂质的浓度)。可以使用n型杂质或p型杂质作为掺杂杂质。n型杂质包括例如Si、硫(S)和硒(Se)，而p型杂质包括例如Be、C和Mg。进一步地，从纵向方向上的击穿电压的角度来考虑，作为活化杂质的浓度，杂质的掺杂量优选为1×1018(1E18)cm-3或更少。例如，作为活化杂质的浓度，掺杂量优选为5×1017(5E17)cm-3或更少，以便确保在本实施例的层结构中的击穿电压为500V或更高。
例如，可以使用AlGaN层作为沟道下层UC。故意不在沟道下层UC中进行杂质掺杂。如果通过杂质掺杂形成深能级，那么如将详细描述的，这会引起特性诸如阈值电压的波动。因此，杂质的掺杂量优选为1×1016(1E16)cm-3或更少。
AlGaN层的厚度例如大约为1000nm，并且，Al组分大约占3％。除了AlGaN层之外，还可以使用InAlN层等作为沟道下层UC。
在本实施例中，通过外延生长，沟道下层UC的面内晶格常数接续于上层中的沟道层CH和势垒层BA。在具有比沟道下层(AlGaN层)UC的晶格常数更大的晶格常数的层，例如GaN层、InxGa(1-x)N层(0≤x≤1)、InAlN层等，形成在沟道下层UC上方的层中的情况下，在上层上施加了压缩应变。相反地，当具有比沟道下层(AlGaN层)UC的晶格常数更小的晶格常数的层，例如具有高Al组分比例的InAlN层，形成在沟道下层UC上方的层中的情况下，在上层上施加了拉伸应变。
例如，可以将GaN层用作沟道层CH。故意不在沟道层CH中进行杂质掺杂。GaN层的厚度例如大约为80nm。除了GaN之外，可以使用AlN、InN等作为用于沟道层CH的材料。另外，还可以使用氮化物半导体的混合晶体。可以根据半导体器件的用途来合理地选择沟道层CH的材料和厚度。在本实施例中，虽然使用了非掺杂沟道层CH，但是根据用途也可以适当地使用其他杂质进行掺杂。可以使用n型杂质或p型杂质作为掺杂杂质。n型杂质包括例如Si、S和Se，而p型杂质包括例如Be、C和Mg。
然而，由于沟道层CH是传输电子的层，所以，如果杂质的掺杂量过多，那么迁移率可能会由于库伦散射的作用而降低。所以，对沟道层CH的杂质掺杂量优选地为1×1017(1E17)cm-3或更少。
进一步地，对于沟道层CH，有必要使用具有比沟道下层UC或势垒层BA的电子亲和力更大的电子亲和力的氮化物半导体。如上所描述的，当AlGaN层用于沟道下层UC，GaN层用于沟道层CH，并且这些层的晶格常数不同时，在位错增加处沟道层CH的厚度有必要等于或小于临界膜厚度。
例如，可以将Al0.2Ga0.8N层用作势垒层BA。Al0.2Ga0.8N层的厚度例如大约为30nm。作为势垒层BA的材料，除了AlGaN层之外还可以使用InAlN层等。也可以合理地调节Al的组分比例等。进一步地，还可以使用通过堆叠不同Al组分比例的膜而形成的多层结构的势垒层BA。进一步地，还可以使用GaN层、AlN层、InN层等作为用于势垒层BA的材料。进一步地，还可以使用这类氮化物半导体的混合晶体。可以根据半导体器件的用途合理地选择势垒层BA的材料、厚度等。作为势垒层BA，根据用途也可以使用非掺杂层，或者可以合理地掺杂杂质。可以使用n型杂质或p型杂质作为掺杂杂质。n型杂质包括例如，Si、S和Se，而p型杂质包括例如Be、C和Mg。然而，如果在势垒层BA中的杂质的掺杂量过多，那么漏极电极DE的电位的效果倾向于施加在稍后将描述的栅极电极GE的附近，可能会降低击穿电压。另外，由于在势垒层BA中的杂质可能会在沟道层CH中引起库伦散射，所以可能会使电子迁移率降低。所以，在势垒层BA中的杂质掺杂量优选为1×1017(1E17)cm-3或更少。更加优选地是使用非掺杂的势垒层BA。
进一步地，在将GaN层用作沟道层CH并且将AlGaN层用作势垒层BA、并且在这些层的晶格常数不同的情况下，在位错增加处有必要将势垒层BA的厚度限制为等于或小于临界厚度。
进一步地，如上已经描述的，有必要使用具有比沟道层CH的电子亲和力更小的电子亲和力的氮化物半导体作为势垒层BA。然而，在使用多层结构的势垒层BA的情况下，具有比沟道层CH的电子亲和力更大的电子亲和力的层可以包括在多层中，并且其可以满足至少一个层具有比沟道层CH的电子亲和力更小的电子亲和力。
例如，可以使用GaN层作为封盖层CP。GaN层的厚度例如大约为2nm。进一步地，除了GaN层之外，还可以将AlN层、InN层等用作封盖层CP。进一步地，还可以使用这类氮化物半导体(例如，AlGaN、和InAlN)的混合晶体。进一步地，可以省去封盖层CP。
对于封盖层CP，有必要使用具有比势垒层BA的电子亲和力更大的电子亲和力的氮化物半导体。进一步地，可以将非掺杂层用作封盖层CP，或者，根据用途也可以掺杂适当的杂质。可以使用n型杂质或p型杂质作为掺杂杂质。n型杂质包括例如Si、S和Se，而p型杂质包括例如Be、C和Mg。
在将AlGaN层用作沟道下层UC并且将GaN层用作封盖层CP的情况下，并且在这些层的晶格常数不同的情况下，在位错增加处有必要将封盖层CP的厚度限制为等于或小于临界厚度。
例如，可以将氮化硅膜用作绝缘膜IF1。氮化硅膜的厚度例如大约为100nm。进一步地，除了氮化硅膜之外，还可以使用其他绝缘膜。进一步地，还可以使用包括数种绝缘膜的堆叠结构。可以根据半导体器件的用途合理地选择绝缘膜IF1的材料和厚度。作为绝缘膜IF1，优选地选择具有比在下层中的氮化物半导体的能带隙更大的能带隙和比其亲和力更小的电子亲和力的膜。除了氮化硅膜(SiN)之外，可以满足这类条件的膜包括：氮化硅膜(SiO2)膜、氧氮化硅膜、氧碳化硅(SiOC)膜、氧化铝(Al2O3，矾土)膜、氧化铪(HfO2)膜、氧化锆(ZrO2)膜等。各种有机膜也可以满足上面所描述的条件。为了抑制电流崩塌，优选地选择从上面所描述的各种膜中选择，在与下层中的氮化物半导体的界面处具有低能级密度的膜。
栅极电极GE经由栅极绝缘膜GI形成在槽道(groove)(也称为沟槽或凹陷部)T内，该槽道T刻入并且通过绝缘膜IF1、封盖层CP和势垒层BA一直到达沟道层CH中部。
可以使用氧化铝(Al2O3)膜作为栅极绝缘膜GI。氧化铝膜厚度例如大约为50nm。除了氧化铝膜之外，还可以使用其他绝缘膜作为绝缘膜GI。也可以使用数种绝缘膜的堆叠结构。可以根据半导体器件的用途可选地选择栅极绝缘膜GI1的材料和厚度。作为栅极绝缘膜GI，优选地选择具有比在下层中的氮化物半导体的能带隙更大的能带隙和比其电子亲和力更小的电子亲和力的膜。满足这类条件的膜例如包括：氧化铝膜，还有氧化硅(SiO2)膜、氮化硅膜(SiN)膜、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。由于栅极绝缘膜GI可以对可施加至栅极电极GI的电压以及阈值电压施加影响，所以优选地在考虑介电击穿电压、介电常数和膜厚度的同时对栅极绝缘膜GI进行确定。
可以使用氮化钛(TiN)膜作为栅极电极GE。氮化钛膜的厚度例如大约为200nm。除了氮化钛膜之外，还可以使用其他导电膜作为栅极电极GE。例如，还可以使用掺杂有杂质诸如硼(B)或磷(P)的多晶硅膜。也可以使用包括Ti、Al、Ni或Au的金属膜。进一步地，还可以使用包括例如Ti、Al、Ni、Au和Si(金属硅化物膜)的金属化合物膜。进一步地，还可以使用包括例如Ti、Al、Ni和Au的金属氮化物膜。也可以使用多种导电膜的堆叠结构。可以根据半导体器件的用途来可选地选择栅极电极GE的材料和厚度。
对于栅极电极GE，优选地选择与下层中的膜(例如，栅极绝缘膜GI)或与上层中的膜(例如，层间绝缘膜IL1)难以发生反应的材料。
层间绝缘膜IL1设置在栅极电极GE之上。层间绝缘膜IL1具有通孔TH和接触孔C1S和C1D。
例如，可以将氮化硅膜用作层间绝缘膜IL1。氧化硅膜的厚度例如大约为2000nm。除了氧化硅膜之外，还可以使用其他绝缘膜。进一步地，还可以使用包括多种绝缘膜的堆叠结构。可以根据半导体器件的用途可选地选择层间绝缘膜IL1的材料和厚度。对于层间绝缘膜IL1，优选地选择具有比在下层中的氮化物半导体的能带隙更大的能带隙和比其电子亲和力更小的电子亲和力的那些膜。进一步地，作为层间绝缘膜IL1，优选地选择与待与其接触的栅极电极GE难以发生反应的材料。除了氧化硅膜之外，能够满足这类条件的膜还包括：氮化硅膜、氧氮化硅膜、氧化铝(Al2O3)膜、氧化铪(HfO2)膜、氧化锆(ZrO2)膜等。
导电膜形成在层间绝缘膜IL1之上，包括通孔TH和接触孔C1S和C1D之上。在本实施例中，形成TiN膜和Al膜的堆叠膜。在堆叠膜中，在接触孔C1S和C1D中的堆叠膜形成源极电极SE或漏极电极DE。另一方面，在通孔TH中的堆叠膜形成耦合部VIA。
作为源极电极SE和漏极电极DE，可以使用包括TiN膜和在该TiN膜之上的Al膜的堆叠膜。TiN膜的厚度例如大约为50nm，而Al膜厚度例如大约为1000nm。作为用于源极电极SE和漏极电极DE的材料，可以使用在接触孔(C1S、C1D)的底部处可以与氮化物半导体层(封盖层CP)欧姆接触的任何材料。特别是，当n型杂质掺杂在接触孔(C1S、C1D)的底部处的氮化物半导体层(封盖层CP)中或掺杂在封盖层CP下方的层中的氮化物半导体层中时，这些层倾向于欧姆接触。因此，用于源极电极SE和漏极电极DE的材料可以从广泛的材料群组中选择。进一步地，作为形成源极电极SE和漏极电极DE的材料，优选地选择与待与其接触的层间绝缘膜IL1难以发生反应的材料。作为形成源极电极SE和漏极电极DE的材料，还可以使用包括例如Ti、Al、Mo(钼)、Nb(铌)、V(钒)等的金属膜。进一步地，可以使用这类金属的混合物(合金)、或这类金属和Si的化合物膜(金属硅化物膜)、或这类金属的氮化物。进一步地，还可以使用这类材料的堆叠膜。
作为耦合部VIA，可以按照与上面所描述的源极电极SE和漏极电极DE相同的方式使用TiN膜和在该TiN膜之上的Al膜的堆叠膜。TiN膜的厚度例如大约为50nm，而Al膜的厚度例如大约为1000nm。作为形成耦合部VIA的材料，可以使用可以与在通孔TH的底部处的氮化物半导体层(电位固定层VC)欧姆接触的任何材料。进一步地，作为形成耦合部VIA的材料，优选地选择与待与其接触的层间绝缘膜IL1难以发生反应的材料。
例如，在电位固定层VC含有p型杂质的情况下，作为形成耦合部VIA的材料，优选地使用：包括例如Ti、Ni、Pt(铂)、Rh(铑)、Pd(钯)、Ir(铱)、Cu(铜)和Ag(银)的金属膜；包括这类金属的混合物(合金)的膜；包括这类金属和Si的化合物的膜(金属硅化物膜)；或者这类金属的氮化物。进一步地，还可以使用这类材料的堆叠膜。
当电位固定层VC含有n型杂质时，作为形成耦合部VIA的材料，优选地使用：包括例如Ti、Al、Mo(钼)、Nb(铌)、V(钒)等的金属膜；包括这类金属的混合物(合金)的膜；包括这类金属的化合物的膜(金属硅化物膜)；或者包括这类金属的氮化物的膜。进一步地，还可以使用这类材料的堆叠膜。
进一步地，在本实施例中，虽然通孔TH的底部位于电位固定层VC中部并且耦合部VIA设置在通孔TH内部，但是耦合部VIA设置为与电位固定层VC接触也可以满足要求。例如，其可以配置为使得通孔TH的底部位于电位固定层VC的上表面，并且使得耦合部VIA的底部与电位固定层VC接触。进一步地，其可以配置为使得通孔TH的底部位于电位固定层VC的底部下方，并且使得耦合部VIA的侧面的一部分与电位固定层VC接触。例如，通孔TH的底部可以位于缓冲层BU的表面处或者位于缓冲层BU中部。通孔TH的底层可以位于成核层NUC的表面处或者位于成核层NUC中部。进一步地，通孔TH的底部可以位于衬底S的表面处或者位于衬底S中部。然而，由于在耦合部VIA的侧表面的该部分与电位固定层VC之间的接触中，接触面积可能会减少，所以通孔TH的底部优选地位于从在电位固定层VC的上表面下方的一部分到电位固定层VC的下表面上方的一部分的范围内。
如上所描述的，源极焊盘SP和漏极焊盘DP分别与源极电极SE和漏极电极DE一体形成。因此，源极焊盘SP和漏极焊盘DE由与源极电极SE和漏极电极DE的材料相同的材料形成。耦合部VIA设置在源极焊盘SP下方(图4)。
可以将绝缘膜，例如氧氮化硅(SiON)膜，用作保护膜PRO。
[制造方法说明]
然后，参考图5至图22对制造本实施例的半导体器件的方法进行描述并且使半导体器件的配置变得更加清楚。图5至图22是图示了制造本实施例的半导体器件的方法的截面图或平面图。
如图5所图示的，在衬底S上方顺次形成成核层NUC和缓冲层BU。作为衬底S，使用包括例如(111)平面露出的硅(Si)的半导体衬底，在该半导体衬底之上，通过使用例如金属有机化学气相沉积(MOCVD)方法，将成核层NUC(例如，氮化铝(AlN)层)外延生长至大约200nm的厚度。
除了硅之外，还可以使用包括SiC或蓝宝石的衬底作为衬底S。通常，通过在Ⅲ族元素面上进行生长(即，在本实施例中，在镓面上生长或在铝面上生长)，来形成成核层NUC的所有氮化物半导体层(Ⅲ-Ⅴ族化合物半导体层)以及在成核层NUC之后的层。
进一步地，在成核层NUC之上形成作为缓冲层BU的超晶格结构，该超晶格结构通过重复堆叠包括氮化镓(GaN)层和氮化铝(AlN)层的堆叠膜(AlN/GaN膜)而形成。例如，通过使用例如金属有机化学气相沉积方法，交替地异质外延生长大约20nm厚的氮化镓(GaN)层和大约5nm厚的氮化铝(AlN)层。堆叠膜例如形成为40层。当生长堆叠膜时，膜可以在掺杂碳(C)的同时生长。例如，进行碳掺杂从而使碳在堆叠膜中的浓度大约为1×1019(1E19)cm-3。
进一步地，例如，通过使用例如金属有机化学气相沉积方法，在缓冲层BU之上异质外延生长AlN/GaN作为缓冲层BU的一部分。
然后，例如，通过使用例如金属有机化学气相沉积方法，在缓冲层BU之上异质外延生长含有p型杂质(p-GaN层)的氮化镓层作为电位固定层VC。例如在掺杂作为p型杂质的镁(Mg)的同时，将氮化镓层沉积至大约200nm。Mg在堆叠膜中的浓度大约例如为5×1018(5E18)cm-3。
然后，在电位固定层VC之上形成沟道下层UC。例如，通过使用例如金属有机化学气相沉积方法，在电位固定层VC之上异质外延生长AlGaN层作为沟道下层UC。在这种情况下，在不故意掺杂杂质的情况下生长沟道下层。厚度例如大约为1000nm，并且Al组分大约占3％。
然后，在沟道下层UC之上形成沟道层CH。例如，通过使用例如金属有机化学气相沉积方法，在沟道下层UC之上异质外延生长氮化镓层(GaN层)。在这种情况下，在不故意掺杂杂质的情况下生长沟道层CH。沟道层CH的厚度例如大约为80nm。
然后，例如，通过使用例如金属有机化学气相沉积方法，在沟道层CH之上异质外延生长AlGaN层作为势垒层BA。例如，按照Al组分比例为0.2和Ga组分比例为0.8，形成Al0.2Ga0.8N层。使在势垒层BA的AlGaN层中的Al组分比例大于在上面所描述的缓冲层BU的AlGaN层中的Al组分比例。
由此，形成沟道下层UC、沟道层CH和势垒层BA的堆叠。在该堆叠中，在沟道层CH与势垒层BA之间的界面附近形成二维电子气(2DEG)。
然后，在势垒层BA之上形成封盖层CP。例如，通过使用例如金属有机化学气相沉积方法，在势垒层BA之上异质外延生长氮化镓层(GaN层)。在不故意掺杂杂质的情况下生长封盖层。封盖层CP的厚度大约为2nm。
然后，如图6和图7所图示的，通过使用例如等离子体增强化学气相沉积(PECVD)方法，在封盖层CP之上将氮化硅膜沉积至大约100nm的厚度，作为绝缘膜IF1。
然后，通过光刻技术，在绝缘膜IF1之上形成光致抗蚀剂膜PR1，其中器件隔离区域是敞开的。然后，将光致抗蚀剂膜PR1用作掩膜，通过注入氮离子来形成器件隔离区域ISO。当注入离子物种诸如氮(N)或硼(B)时，晶体的状态变为高电阻状态。
例如，经由绝缘膜IF1，以大约为5×1014(5E14)cm-2的密度将氮离子注入包括沟道下层UC、沟道层CH和势垒层BA的堆叠中。注入能量例如是120KeV。控制氮离子的注入条件，从而使注入深度(即，器件隔离区域ISO的底部)位于沟道层CH的底部下方并且位于电位固定层VC的底部上方。使器件隔离区域ISO的底部位于稍后将描述的通孔TH(耦合部VIA)的底部上方。由此，形成器件隔离区域ISO。由器件隔离区域ISO围住的区域是有源区域AC。如图8所图示的，有源区域AC例如基本上是在方向X上具有长边的矩形形状。然后，例如通过等离子体剥离处理，去除光致抗蚀剂膜PR1。
然后，如图9至图11所图示的，通过使用光刻技术和蚀刻技术，将绝缘膜IF1图案化。例如，通过光刻技术，在绝缘膜IF1之上形成光致抗蚀剂膜(未图示)，并且去除在栅极电极形成区域(未图示)中的光致抗蚀剂膜(未图示)。换言之，在绝缘膜IF1之上形成在栅极电极形成区域中具有开口的光致抗蚀剂膜(未图示)。然后，通过将光致抗蚀剂膜(未图示)用作掩膜，对绝缘膜IF1进行蚀刻。在将氮化硅膜用作绝缘膜IF1的情况下，通过使用例如含有氟系气体诸如SF6的干法蚀刻气体来执行干法蚀刻。随后，通过等离子体剥离处理，去除光致抗蚀剂膜(未图示)。由此，在封盖层CP之上形成在栅极电极形成区域中具有开口的绝缘膜IF1。
然后，将绝缘膜IF1用作掩膜，通过对封盖层CP、势垒层BA和沟道层CH进行干法蚀刻，来形成穿过封盖层CP和势垒层BA并且一直到达沟道层CH中部的沟槽T。使用例如含有氯系气体诸如BCl3的干法蚀刻气体作为蚀刻气体。在该步骤中，在器件隔离区域ISO中形成用于栅极线GL的沟槽GLT(图10、图11)。
然后，如图12至图14所图示的，经由栅极绝缘膜GI，在绝缘膜IF1之上包括沟槽T内部，形成栅极电极GE。例如，通过使用例如ALD(原子层沉积)方法，在绝缘膜IF1之上包括沟槽T内部将氧化铝膜沉积至大约50nm的厚度作为栅极绝缘膜GI。
除了氧化铝膜之外，还可以使用氧化硅膜或具有比氧化硅膜的介电常数更高的介电常数的高介电膜作为栅极绝缘膜GI。作为高介电膜，还可以使用SiN膜(氮化硅膜)、和铪类绝缘膜诸如HfO2膜(氧化铪膜)、铝酸铪膜、HfON膜(氧氮化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(氧氮化硅铪膜)和HfAlO膜。
然后，通过使用例如溅射方法，在栅极绝缘膜GI之上将作为导电膜的TiN(氮化钛)膜沉积至大约200nm的厚度。然后，通过使用光刻技术，在栅极电极形成区域中形成光致抗蚀剂膜PR2，并且通过将光致抗蚀剂膜PR2用作掩膜对TiN膜进行蚀刻，从而形成栅极电极GE。在蚀刻中，还可以对在TiN膜下方的氧化铝膜进行蚀刻。例如，在处理TiN膜的情况下，通过使用含有氯系气体诸如Cl2的干法蚀刻气体来执行干法蚀刻，在处理氧化铝膜的情况下，通过使用含有氯系气体诸如BCl3的干法蚀刻气体来执行干法蚀刻。
在蚀刻中，按照在一个方向上(在图12中，向右，即向漏极电极DE的一侧)延伸的形状将栅极电极GE图案化。延伸部称为场板(field plate)电极部。场板电极部是如下区域，作为栅极电极GE的从沟槽T在漏极电极DE侧的端部向漏极电极DE侧延伸的部分。
然后，如图15和图16所图示，通过使用例如PECVD方法，在绝缘膜IF1之上，包括绝缘膜IF1在栅极电极GE之上的部分之上，将氧氮化硅膜沉积至大约为2000nm的厚度，作为层间绝缘膜IL1。
然后，如图17至图19所图示的，通过使用光刻技术和蚀刻技术，在层间绝缘膜IL1和绝缘膜IF1中形成接触孔C1S和C1D和通孔TH。在源极电极形成区域和漏极电极形成区域中分别形成接触孔C1S和C1D。进一步地，在源极焊盘形成区域中形成通孔TH。
在层间绝缘膜IL1之上，形成例如分别在源极电极耦合区域和漏极电极耦合区域中具有开口的第一光致抗蚀剂膜。然后，通过将第一光致抗蚀剂膜用作掩膜，对层间绝缘膜IL1和绝缘膜IF1进行蚀刻，从而形成接触孔C1S和C1D。
在将氧化硅膜用作层间绝缘膜IL1并且将氮化硅膜用作绝缘膜IF1的情况下，通过使用含有氟系气体诸如SF6的干法蚀刻气体，在对膜蚀刻之时执行干法蚀刻。
然后，在去除第一光致抗蚀剂膜之后，在层间绝缘膜IF1之上包括接触孔C1S和C1D内部，形成在通孔形成区域中具有开口的第二光致抗蚀剂膜。然后，通过将第二光致抗蚀剂膜用作掩膜，对层间绝缘膜IL1、绝缘膜IF1、器件隔离区域ISO、沟道下层UC、和一部分电位固定层VC进行蚀刻，从而形成通孔TH。换言之，形成穿过层间绝缘膜IL1、绝缘膜IF1、器件隔离区域ISO和沟道下层UC并且一直到达电位固定层VC中部的通孔TH。
如上所描述的，执行蚀刻，从而使通孔TH的底部位于电位固定层VC中并且位于器件隔离区域ISO的底部下方。
在将氧化硅膜用作层间绝缘膜IL1并且将氮化硅膜用作绝缘膜IF1的情况下，首先通过使用含有氟系气体诸如SF6的干法蚀刻气体的干法蚀刻来去除这些膜。然后，通过例如使用含有氯系气体诸如BCl3的干法蚀刻气体的干法蚀刻来去除器件隔离区域ISO、沟道下层(AlGaN层)UC、以及电位固定层(pGaN层)VC的至中部的一部分。
形成接触孔C1S和C1D和通孔TH的顺序不限于上面所描述的顺序，而是还可以在形成通孔TH之后形成接触孔C1S和C1D。作为替代方案，在去除通孔形成区域、源极电极耦合区域和漏极电极耦合区域中的层间绝缘膜IL1之后，再去除在通孔形成区域、器件隔离区域ISO、沟道下层UC、以及电位固定层VC中部中的绝缘膜IF1，并且进一步地，可以去除在源极电极耦合区域和漏极电极耦合区域中的绝缘膜IF1。如上所描述的，可以采用多种步骤用于形成接触孔C1S和C1D和通孔TH的步骤。
使封盖层CP在通过上面所描述的步骤所形成的接触孔C1S和C1D的底部处暴露出来，并且使电位固定层VC在通过上面所描述的步骤所形成的通孔TH的底部处暴露出来。
然后，如图20至图22所图示的，在封盖层CP之上在栅极电极GE两侧形成源极电极SE和漏极电极DE。进一步地，在源极电极SE的端部处形成源极焊盘SP，并且，在漏极电极DE的端部处形成漏极焊盘DP(图22)。
例如，在层间绝缘膜IL1之上，包括接触孔C1S和C1D和通孔TH的内部，形成导电膜。例如，通过溅射方法等，形成包括氮化钛膜(TiN膜)和在该氮化钛膜之上的铝(Al)膜的堆叠膜(Al/TiN)作为导电膜。氮化钛膜的厚度例如大约为50nm，而铝膜的厚度例如大约为1000nm。
然后，通过使用光刻技术，在用于形成源极电极SE、漏极电极DE、源极焊盘SP和漏极焊盘DP的区域中形成光致抗蚀剂膜(未图示)，并且通过将光致抗蚀剂膜(未图示)用作掩膜，对导电膜(Al/TiN)进行蚀刻。例如通过使用含有氯系气体诸如BCl3的干法蚀刻气体来进行干法蚀刻。通过该步骤，形成其中导电膜填充在通孔TH中的耦合部VIA，并且进一步地形成源极电极SE、漏极电极DE、源极焊盘SP和漏极焊盘DP。如图22所图示的，用于每个源极电极SE和漏极电极DE的平面形状是在X方向上具有长边的矩形形状(线状形状)。进一步地，每个源极焊盘SP和漏极焊盘DP的平面形状是在X方向上具有长边的矩形形状(线状形状)。将源极焊盘SP设置为耦合多个源极电极SE，并且将漏极焊盘DP设置为耦合多个漏极电极DE。
将通孔TH定位在源极焊盘SP下方，并且使源极焊盘SP和电位固定层VC经由耦合部VIA电耦合(图21)。
然后，在层间绝缘膜IL1之上，包括在源极电极SE、漏极电极DE、源极焊盘SP和漏极焊盘DP之上的一部分之上，形成保护膜(也称为绝缘膜、覆盖膜、或表面保护膜)PRO。例如，通过使用例如CVD方法(参考图3和图4)，在层间绝缘膜IL1之上沉积氧氮化硅(SiON)膜作为保护层PRO。
通过上面所描述的步骤，可以形成本实施例的半导体器件。这些步骤仅仅是示例，除了上面所描述的步骤之外还可以通过其他步骤制造本实施例的半导体器件。
如上所描述的，根据本实施例，由于作为导电层的电位固定层VC设置在缓冲层BU与沟道层CH之间并且与源极电极SE耦合，所以可以减少半导体元件的特性的波动。即，电位固定层VC可以防止由在电位固定层VC下方的层(例如，缓冲层BU等)中的电荷量变化所引起的电位变化所导致的影响施加远到沟道层CH。由此，可以减少特性诸如阈值电压或导通电阻的波动。
在本实施例中，虽然将p型氮化物半导体层用作电位固定层VC，但是也可以使用n型氮化物半导体层。例如，可以将硅(Si)用作n型杂质。n型杂质涉及到漏极击穿电压下降的问题。然而，由于浓度可控制性好、活化比高，所以电位可以更加有效地被固定。另一方面，当通过使用p型氮化物半导体层向漏极电极DE施加正电压(正偏置)时，电位固定层VC被耗尽以形成高电阻层。由此，可以抑制漏极击穿电压的下降，或者可以改进漏极击穿电压。
进一步地，在本实施例中，由于在通孔TH中的耦合部VIA设置在电子被传导的有源区域AC之外的器件隔离区域ISO中，并且设置在形成源极焊盘SP的区域下方，所以可以实现半导体器件的小型化和高度集成化。进一步地，由于可以确保大的电子被传导的有源区域AC，所以可以减少单位面积的导通电阻。
将对根据本实施例的器件减少半导体元件特性的波动进行更加具体地描述。
例如，在将杂质诸如Fe添加到缓冲层中以便增加击穿电压(参考JP-A No.2008-200474)的情况下，Fe形成深能级。由于在半导体元件的操作期间该深能级形成捕获和释放电子或空穴的位点(site)，所以这引起特性诸如阈值电压的波动。特别是，在深能级，根据能量深度或位置，有时可以引起特性诸如阈值电压的从数分钟到数天的极长时间的波动。
相反地，在本实施例中，由于电位固定层VC作为导电层设置在缓冲层BU与沟道层CH之间并且与源极电极SE耦合，所以可以减少半导体元件的特性的波动。
进一步地，在使用将超晶格结构用于缓冲层BU的情况下，超晶格结构形成极深的量子阱(对于电子或空穴极高势垒以便传输)。因此，当电荷诸如电子或空穴在超晶格结构附近被俘获时，难以在垂直于衬底的方向上传输它们。因此，当使用超晶格结构时，难以去除不必要的电荷，并且这可能会使特性诸如阈值电压波动极长时间。
相反地，在本实施例中，由于电位固定层VC作为导电层设置在缓冲层BU与沟道层CH之间并且与源极电极SE耦合，所以可以减少半导体元件的特性的波动。
进一步地，在制造步骤期间进行等离子体处理的情况下，电荷倾向于被引入半导体层中。等离子体处理包括：例如，PECVD、以及光致抗蚀剂膜的等离子体剥离处理。特性诸如阈值电压的波动也可以由在这类处理期间引入的电荷引起。特别是，由于氮化物半导体具有大的能带隙和高的绝缘性质，所以通过等离子体处理等引入的电荷难以抽出(draw out)并且可能会引起特性诸如阈值电压的极长时间的波动。
相反地，在本实施例中，由于电位固定层VC是作为导电层设置在缓冲层BU与沟道层CH之间并且与源极电极SE耦合，所以，可以减少半导体元件的特性的波动。
图23是在设置非掺杂氮化镓层(i-GaN层)替代电位固定层(p-GaN层)的情况下的在半导体器件的栅极电极正下方的部分的能带图。图24是在当提供本实施例的电位固定层(p-GaN层)的情况下的在半导体器件的栅极电极正下方的部分的能带图。在栅极电极正下方的部分是指在沟槽T中从栅极绝缘膜GI向下(深度方向)的部分。图23A和图24A都示出了“不存在电荷”的情况，即在缓冲层BU中的杂质浓度是1×1014(1E14)cm-3或更少的情况，该情况对应于非掺杂状态；以及图23B和图24B都示出了“存在电荷”的情况，即缓冲层掺杂有杂质以提供5×1017(5E17)cm-3的杂质浓度(载流子浓度)。进一步地，在图23和图24中的每一个图中，横坐标表示在栅极电极正下方的位置(深度：DEPTH[μm])，而纵坐标表示能级(能量[eV])。上能带示出了导带，而下能带示出了价电子带。
如图23所图示的，在设置i-GaN层替代电位固定层的情况下，从i-GaN层表面侧，半导体层(CH、UC)的带能状态根据是否存在电荷而变化。由此，沟道CH的导带的能量根据是否存在电荷而变化(参考在图23中的接近2eV的虚线部分)。
另一方面，在如图24所示的设置有电位固定层的本实施例中，在沟道层CH中的导带能量不根据是否存在电荷而变化。由此，可以抑制从电位固定层表面侧的半导体层(CH、UC)中的带能变化。结果，可以抑制半导体元件的特性诸如阈值电压和导通电阻的波动。
图25是图示了在垂直漏极击穿电压与电位固定层中的活化受体浓度之间的关系的图表。该图表示出了针对在电位固定层中的活化受体浓度对垂直漏极击穿电压的依赖性的简单计算结果。横坐标表示受体浓度[cm-3]，而纵坐标表示漏极击穿电压[V]。如图25所图示的，对于限定厚度的电位固定层，漏极击穿电压随着在电位固定层中的受体浓度的增加而降低。即，在电位固定层的厚度为2.0μm、1.0μm、0.5μm、0.2μm和0.1μm的情况中的每一种情况下，漏极击穿电压随着受体浓度的增加而降低。特别是，当受体浓度超过1×1017(1E17)cm-3时，漏极击穿电压显著下降。因此，从确保击穿电压的角度考虑，优选地是将p型杂质使用到电位固定层。有必要确定浓度上限，从而使击穿电压不会低于期望的击穿电压电平。
(第二实施例)
虽然在第一实施例1中耦合部VIA形成在器件隔离区域ISO中，但是耦合部VIA也可以设置在有源区域AC中。例如，在本实施例中，耦合部VIA设置在源极电极SE下方。
将参考附图对本实施例的半导体器件进行详细描述。
[结构说明]
图26是示意性地图示了本实施例的半导体器件的配置的截面图。本实施例的半导体器件(半导体元件)是使用氮化物半导体的MIS场效应晶体管。可以将半导体器件用作高电子迁移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件是所谓的凹陷栅极型半导体器件。
在本实施例的半导体器件中，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和势垒层BA，按照与在第一实施例中相同的方式在衬底S上方顺次形成。成核层NUC包括氮化物半导体层。缓冲层BU包括向氮化物半导体一个或多个氮化物半导体，其中添加有形成深能级的杂质。在本实施例中，使用包括多个氮化物半导体层的超晶格结构。电位固定层VC包括氮化物半导体层，其中向氮化物半导体添加有p型杂质；并且具有导电性。沟道下层UC包括具有比沟道层CH的电子亲和力更小的电子亲和力和在衬底表面的方向上比沟道层CH的平均晶格常数更小的平均晶格常数的氮化物半导体层。沟道层CH包括具有比沟道下层UC的电子亲和力更大的电子亲和力的氮化物半导体层。势垒层BA包括具有比沟道层CH的电子亲和力更小的电子亲和力和比沟道下层UC的电子亲和力更小的电子亲和力的氮化物半导体层。绝缘膜(未图示)形成在势垒层BA之上。封盖层也可以提供在绝缘膜(保护膜)与势垒层BA之间。封盖层包括具有比势垒层BA的电子亲和力更大的电子亲和力的氮化物半导体层。
按照与在第一实施例中相同的方式，本实施例的MISFET具有经由栅极绝缘膜GI形成在沟道层CH之上的栅极电极GE、以及形成在势垒层BA之上在栅极电极GE两侧的源极电极SE和漏极电极DE。MISFET形成在由器件隔离区域ISO划分出的有源区域AC中。进一步地，栅极电极GE经由栅极绝缘膜GI形成在穿过势垒层BA并且一直到达沟道层CH中部的沟槽T内。
在本实施例中，穿过势垒层BA、沟道层CH和沟道下层UC并且一直到达在沟道下层UC下方的电位固定层VC的耦合部(也称为过孔)VIA，设置在有源区域AC中在源极电极SE下方。耦合部VIA与源极电极SE电耦合。由于设置有电位固定层VC并且电位固定层VC与源极电极SE耦合，所以如在第一实施例中具体描述的，可以减少特性诸如阈值电压和导通电阻的波动。进一步地，由于耦合部VIA设置在电子被传导的有源区域AC中，所以可以更加有效地固定电位。
将参考图27和图28进一步对第二实施例的半导体器件进行描述。图27是图示了根据本实施例的半导体器件的配置的平面图。图28是图示了本实施例的半导体器件的配置的截面图。图28与在图27中的截面A-A相对应。由于除了用于形成VIA的位置之外，其他配置均与第一实施例的那些配置相同，所以不具体描述与第一实施例的那些配置相同的配置。
如图27所图示的，多个线状漏极电极DE分别按照预定间距布置在方向X上。进一步地，多个线状源极电极SE分别按照预定间距设置在方向X上。按照与在第一实施例中相同的方式，每个源极栅极SE和每个漏极电极DE彼此交替地设置在方向X上。
按照与在第一实施例中相同的方式，作为耦合部的接触孔C1D设置在漏极电极DE与设置在漏极电极DE下方的封盖层CP之间。用于将源极电极SE与电位固定层VC电耦合的耦合部VIA设置在源极电极SE下方。耦合部VIA设置在通孔TH内部，并且其平面形状是在方向Y上具有长边的矩形形状。
栅极电极GE设置在漏极电极DE下方的接触孔C1D与在源极电极SE下方的通孔TH之间。按照与在第一实施例中相同的方式，栅极电极GE具有在方向Y上具有长边的矩形形状。两个(成对的)栅极电极GE设置在通孔的两侧、在一个源极电极SE下方。两个栅极电极GE设置在通孔TH的两侧、在源极电极SE下方。如上所描述的，两个栅极电极GE重复地设置，对应于多个源极电极。
按照与在第一实施例中相同的方式，多个漏极电极DE通过漏极焊盘DP耦合，而多个源极电极SE通过源极焊盘SP耦合。
通孔TH设置在源极电极SE下方。导电膜填充在通孔TH中以形成耦合部VIA。因此，源极电极SE与电位固定层VC经由耦合部VIA电耦合(图28)。保护膜(也称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源极电极SE和漏极电极DE之上。
用于形成衬底、成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH、势垒层BA、封盖层CP和绝缘层IF1的相应材料如在第一实施例中所描述。
用于形成栅极绝缘膜GI、栅极电极GE、层间绝缘膜IL1和保护膜PRO的相应材料如在第一实施例中所描述。
用于形成源极电极SE、漏极电极DE、源极焊盘SP、漏极焊盘DP和耦合部VIA的相应材料如在第一实施例中所描述。
[制造方法说明]
然后，将参考图29至图34对制造本实施例的半导体器件的方法进行描述并且使半导体器件的配置变得更加清楚。图29至图34是图示了制造本实施例的半导体器件方法的截面图或平面图。
如图29所图示的，在衬底S上方顺次形成成核层NUC和缓冲层BU。可以按照与在第一实施例中相同的方式，通过使用在第一实施例中所描述的材料来形成成核层NUC和缓冲层BU。
然后，例如，通过使用例如金属有机化学气相沉积方法，在缓冲层BU之上异质外延生长含有p型杂质(p-GaN层)的氮化镓层作为电位固定层VC。例如，将镁(Mg)用作p型杂质。例如，在将氮化镓层掺杂镁(Mg)的同时将氮化镓层沉积至大约200nm。例如，在沉积膜中的Mg浓度大约为5×1018(5E18)cm-3。
然后，在电位固定层VC之上顺次形成沟道下层UC、沟道层CH、势垒层BA、封盖层CP和绝缘膜IF1。可以按照与在第一实施例中相同的方式，通过使用在第一实施例中所描述的材料来形成它们。然后，按照与在第一实施例中相同的方式形成器件隔离区域(ISO)。
然后，如图30所图示的，在绝缘膜IF1的栅极电极形成区域中形成开口，并且将绝缘膜IF1用作掩膜，对封盖层CP、势垒层BA和沟道层CH进行干法蚀刻，从而形成穿过封盖层CP和势垒层BA并且一直到达沟道层CH中部的沟槽T。在该步骤中，在器件隔离区域(ISO)中形成用于栅极线GL的沟槽(GLT)。
然后，如图31所图示的，经由栅极绝缘膜GI，在绝缘膜IF1之上包括沟槽T内部，形成栅极电极GE。按照与在第一实施例中相同的方式，可以通过使用在第一实施例中所描述的材料形成栅极绝缘膜GI和栅极电极GE。
然后，如图32所图示的，按照与在第一实施例中相同的方式，在绝缘膜IF1之上，包括在栅极电极GE之上的部分之上，形成层间绝缘膜IL1。
然后，在层间绝缘膜IF1和绝缘膜IF1中形成接触孔C1D和通孔TH(图33)。
例如，在层间绝缘膜IL1之上，形成分别在源极电极耦合区域和漏极电极耦合区域中具有开口的第一光致抗蚀剂膜。然后，通过将第一光致抗蚀剂膜用作掩膜，对层间绝缘膜IL1和绝缘膜IF1进行蚀刻，从而形成接触孔C1S和C1D(图32)。然后，在去除第一光致抗蚀剂膜之后，在层间绝缘膜IL1之上包括接触孔C1D内部，形成在第一接触孔C1S上方具有开口的第二光致抗蚀剂膜。然后，通过将第二光致抗蚀剂膜用作掩膜，对封盖层CP、势垒层BA、沟道层CH、沟道下层UC、以及一部分电位固定层的进行蚀刻，从而形成通孔TH。换言之，形成穿过封盖层CP、势垒层BA、沟道层CH、沟道下层UC并且一直到达电位固定层中部的通孔TH(图33)。执行蚀刻，从而使通孔TH的底部在电位固定层VC中并且位于器件隔离区域(ISO)的底部下方。
在将氧化硅膜用作层间绝缘膜IL1并且将氮化硅膜用作绝缘膜IF1的情况下，首先例如使用含有氟系气体诸如SF6的干法蚀刻气体，通过干法蚀刻去除这些膜。然后，使用含有氯系气体诸如BCl3的干法蚀刻气体，通过干法蚀刻去除封盖层(GaN层)CP、势垒层(AlGaN层)BA、沟道层(GaN层)CH、沟道下层(AlGaN层)UC并且一直到达电位固定层(pGaN层)中部。
形成接触孔C1D和通孔TH的顺序不限于上面所描述的顺序，而是还可以在形成通孔之后再形成接触孔C1D。进一步地，在去除源极电极区域和漏极电极耦合区域中的层间绝缘膜IL1之后，可以去除绝缘膜IF1、势垒层BA、沟道层CH、沟道下层UC、并且一直到达电位固定层VC中部，并且进一步地，可以去除在漏极电极耦合区域中的绝缘膜IF1。如上所描述的，多种步骤都可用于形成接触孔C1D和通孔TH的步骤。
在通过上面所描述的步骤所形成的接触孔C1D的底部处，使封盖层CP暴露出来。
然后，如图34所图示的，在层间绝缘膜IL1之上包括接触孔C1D和通孔TH的内部，形成导电膜，从而形成源极电极SE、漏极电极DE、源极焊盘(SP)、漏极焊盘(DP)和耦合部VIA。它们可以按照与在第一实施例中相同的方式，使用在第一实施例中所描述的材料来形成。
然后，按照与在第一实施例中相同的方式，在层间绝缘膜IL1之上，包括在源极电极SE、漏极电极DE、源极焊盘(SP)和漏极焊盘(DP)之上的区域之上，形成保护膜PRO(图28)。
通过上面所描述的步骤，可以形成本实施例的半导体器件。上面所描述的步骤仅仅是示例，除了上面所描述的那些步骤之外，还可以通过其他步骤制造本实施例的半导体器件。
如上所描述的，根据本实施例，由于作为导电层的电位固定层VC设置在缓冲层BU与沟道层CH之间并且与源极电极SE耦合，所以可以减少半导体元件的特性的波动。即，电位固定层VC可以防止，由在电位固定层VC下方的层(例如，缓冲层BU等)中的电荷量变化所引起的电位变化所导致的影响施加远到沟道层CH。可以减少特性诸如阈值电压和导通电阻的波动。
虽然在本实施例中将p型氮化物半导体层用作了电位固定层VC，但是还可以使用n型氮化物半导体层。例如，可以将硅(Si)用作n型杂质。由于n型杂质具有良好的浓度可控制性和高的活化比，所以电位可以更加有效地被固定。另一方面，在使用p型氮化物半导体层的情况下，当向漏极电极DE施加正电压(正偏置)时，电位固定层VC被耗尽以形成高电阻层。这可以改进漏极击穿电压。
在本实施例中，由于耦合部VIA设置在电子被传导的有源区域AC中，所以电位可以更加有效地被固定。
(第三实施例)
虽然在第一和第二实施例中将凹陷栅极型半导体器件作为示例示出，但是还可以使用其他配置的半导体器件。例如，在本实施例中，还可以使用栅极接合层设置在栅极电极下方的结型半导体器件。
将参考附图对本实施例的半导体器件进行具体描述。
[结构说明]
图35是示意性地图示了本实施例的半导体器件的配置的截面图。本实施例的半导体器件(半导体元件)是使用氮化物半导体的晶体管。可以将半导体器件用作高电子迁移率晶体管(HEMT)型功率晶体管。
在本实施例的半导体器件中，按照与在第一实施例中相同的方式，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和势垒层BA顺次形成在衬底S上方。成核层NUC包括氮化物半导体。缓冲层BU包括向氮化物半导体添加杂质以形成深能级的一个或多个氮化物半导体。在本实施例中，使用包括多个氮化物半导体层的超晶格结构。电位固定层VC包括氮化物半导体层，其中向氮化物半导体添加p型杂质；并且具有导电性。沟道下层UC包括具有比沟道层CH的电子亲和力更小的电子亲和力和在衬底表面的方向上比沟道层CH的平均晶格常数更小的平均晶格常数的氮化物半导体层。沟道层CH包括具有比沟道下层UC的电子亲和力更大的电子亲和力的氮化物半导体层。势垒层BA包括具有比沟道层CH的电子亲和力更小的电子亲和力以及比沟道下层UC的电子亲和力更小的电子亲和力的氮化物半导体层。
本实施例的半导体元件具有经由栅极接合层JL形成在势垒层BA之上的栅极电极GE、以及形成在势垒层BA之上在栅极电极GE两侧的源极电极SE和漏极电极DE。半导体元件形成在由器件隔离区域ISO划分出的有源区域AC中。向栅极接合层JL添加P型杂质。进一步地，栅极接合层JL和栅极电极GE优选地对于空穴欧姆接触。
虽然在沟道层CH与势垒层BA之间的界面附近，在沟道CH一侧，形成二维电子气(2DEG)，但是在栅极接合层JL下方，由于受体的离子化的影响所引起的负电荷会提高沟道层CH的导带，所以不形成二维电子气(2DEG)。因此，在本实施例的半导体器件中，在不向栅极电极GE施加正电压(阈值电压)的状态下可以维持断开状态，而在向栅极电极GE施加正电压(阈值电压)的状态下可以维持导通状态。如上所描述的，可以执行常断的操作。
在本实施例中，设置穿过器件隔离区域ISO并且一直到达在器件隔离区域ISO下方的电位固定层VC的耦合部(也称为过孔)VIA，并且将耦合部VIA与源极电极SE电耦合。通过设置电位固定层VC并且将其与源极电极SE耦合，可以减少特性诸如阈值电压和导通电阻的波动，如将具体所描述的。
图36至图40是图示了用于制造本实施例的半导体器件的步骤的截面图。在图36至图40中，将参考图示了最终步骤的截面图的图39和图40对第三实施例的半导体器件进行进一步描述。除了沟槽(T、GLT)之外，本实施例的半导体器件的平面图与第一实施例的半导体器件的平面图(图2)相同。例如，图39与在图2中的截面A-A相对应，而图40与在图2中的截面B-B相对应。在本实施例中，由于除了用于栅极电极部的那些配置之外其他配置均与第一实施例的那些配置相同，所以省略对与第一实施例的这些配置相同的配置的详细说明。
如图39和图40所图示的，在本实施例的半导体器件中，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和缓冲层BA顺次形成在衬底S上方。本实施例的半导体元件具有经由栅极接合层JL形成在势垒层BA之上的栅极电极GE、以及形成在势垒层BA之上在栅极电极GE两侧的源极电极SE和漏极电极DE。半导体元件形成在由器件隔离区域ISO划分出的有源区域AC中。作为在漏极电极DE与势垒层BA之间的耦合部的接触孔C1D设置在漏极电极DE下方。作为在漏极电极DE与势垒层BA之间的耦合部的接触孔C1S设置在源极电极SE下方。漏极电极DE与漏极焊盘DP耦合，而源极电极SE与源极焊盘SP耦合。进一步地，栅极电极GE与栅极线GL耦合(参考图2)。
源极电极SE、漏极电极DE和栅极电极GE主要设置在由器件隔离区域ISO围住的有源区域AC之上。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP设置在器件隔离区域ISO之上(参考图2)。
通孔TH设置在源极焊盘SP下方。导电膜填充在通孔TH中以形成耦合部VIA。如稍后将描述的，耦合部VIA与电位固定层VC电耦合。因此，源极电极SE经由源极焊盘SP和耦合部VIA与电位固定层VC电耦合。进一步地，保护膜(也称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源极电极SE和漏极电极DE之上。
用于形成衬底S、成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和势垒层BA的相应的材料如在第一实施例中所描述的。
例如，可以将GaN层用作栅极接合层JL。进一步地，虽然可以根据目标特性将GaN层形成为期望的厚度，例如大约50nm。作为用于栅极接合层JL的材料，除了GaN之外，还可以使用AlN、InN等。对于栅极接合层JL，优选地添加p型杂质。p型杂质包括：例如，Be、C和Mg。
用于形成栅极电极GE、层间绝缘膜IL1和保护膜PRO的相应材料如在第一实施例中所描述的。
用于形成源极电极SE、漏极电极DE、源极焊盘SP、漏极焊盘DP和耦合部VIA的相应材料如在第一实施例中所描述的。
[制造方法说明]
然后，将参考图36至图40对制造本实施例的半导体器件的方法进行描述并且使半导体器件的配置变得更加清楚。
如图36所图示的，在衬底S上方顺次形成成核层NUC和缓冲层BU。可以按照与在第一实施例中相同的方式，使用在第一实施例中所描述的材料来形成成核层NUC和缓冲层BU。
然后，例如，通过使用例如金属有机化学气相沉积方法，在缓冲层BU之上异质外延生长含有p型杂质(p-GaN层)的氮化镓层作为电位固定层VC。例如，将镁(Mg)用作p型杂质。例如在将氮化镓层掺杂镁(Mg)的同时，将氮化镓层沉积至大约200nm。例如，在沉积膜中的Mg浓度大约5×1018(5E18)cm-3。
然后，在电位固定层VC之上顺次形成沟道下层UC、沟道层CH和势垒层BA。可以按照与在第一实施例中相同的方式，使用在第一实施例中所描述的材料来形成它们。然后，按照与在第一实施例中相同的方式形成器件隔离区域ISO。
然后，例如，通过使用例如金属有机化学气相沉积方法，在势垒层BA之上异质外延生长含有p型杂质(p-GaN层)的氮化镓层作为栅极接合层JL。例如，将镁(Mg)用作p型杂质。例如在将氮化镓层掺杂镁(Mg)的同时，将氮化镓层沉积至大约50nm。
然后，在栅极接合层JL之上形成具有用于栅极形成区域的开口的光致抗蚀剂膜，并且通过将光致抗蚀剂膜用作掩膜，对栅极接合层JL进行干法蚀刻。
然后，如图37和图38所图示的，在栅极接合层JL之上形成栅极电极GE。通过使用例如溅射方法，在栅极接合层JL之上将TiN(氮化钛)膜沉积至大约为200nm的厚度作为导电膜。然后，对TiN膜进行蚀刻，从而形成栅极电极GE。
然后，按照与在第一实施例中相同的方式，在势垒层BA之上，包括在栅极电极GE之上的部分之上，形成层间绝缘膜IL1。
然后，按照与在第一实施例中相同的方式，在层间绝缘膜IL1中形成接触孔C1S和C1D和通孔TH。
使势垒层BA在通过上面所描述的步骤所形成的接触孔C1S和C1D的底部处暴露出来，并且使电位固定层VC在通过上面所描述的步骤所形成的通孔TH的底部处暴露出来。
然后，如图39和图40所图示的，在层间绝缘膜IL1之上，包括接触孔C1S、C1D和通孔TH的区域，形成导电膜，从而形成源极电极SE、漏极电极DE、源极焊盘(SP)、漏极焊盘(DP)和耦合部VIA。可以按照与在第一实施例中相同的方式，使用在第一实施例中所描述的材料来形成它们。
然后，按照与在第一实施例中相同的方式，在层间绝缘膜IL1之上，包括在源极电极SE、漏极电极DE、源极焊盘SP和漏极焊盘(DP)之上的区域，形成保护膜PRO。
通过上面所提及的步骤，可以形成本实施例的半导体器件。上面所描述的步骤仅仅是示例，除了上面所描述的那些步骤之外，还可以通过其他步骤制造本实施例的半导体器件。
如上所描述的，根据本实施例，由于作为导电层的电位固定层VC设置在缓冲层BU与沟道层CH之间并且与源极电极SE耦合，所以可以减少半导体元件的特性的波动。即，电位固定层VC可以防止由在电位固定层VC下方的层(例如，缓冲层BU等)中的电荷量变化所引起的电位变化所导致的影响施加远到沟道层CH。可以减少特性诸如阈值电压和导通电阻的波动。
在本实施例中，虽然将p型氮化物半导体层用作了电位固定层VC，但是还可以使用n型氮化物半导体层。例如，可以将硅(Si)用作n型杂质。由于n型杂质具有良好的浓度可控制性和高的活化比，所以电位可以更加有效地被固定。另一方面，在使用p型氮化物半导体层的情况下，当向漏极电极DE施加正电压(正偏置)时，电位固定层VC被耗尽以形成高电阻层。这可以改进漏极击穿电压。
进一步地，在本实施例中，在本实施例中，由于在通孔TH中的耦合部VIA设置在电子被传导的有源区域AC之外的器件隔离区域ISO中，并且设置在形成源极焊盘SP的区域下方，所以，可以实现半导体器件的小型化和高度集成化。进一步地，由于可以确保大的电子被传导的有源区域AC，所以可以减少单位面积的导通电阻。
(第四实施例)
虽然在第三实施例中耦合部VIA设置在器件隔离区域ISO中，但是耦合部VIA也可以设置在有源区域AC中。例如，在本实施例中，耦合部VIA设置在源极电极SE下方。
将参考附图对本实施例的半导体器件进行具体描述。
[结构说明]
图41是示意性地图示了本实施例的半导体器件的配置的截面图。本实施例的半导体器件(半导体元件)是使用氮化物半导体的晶体管。可以将半导体器件用作高电子迁移率晶体管(HEMT)型功率晶体管。
在本实施例的半导体器件中，按照与在第三实施例中相同的方式，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和势垒层BA顺次形成在衬底S上方。成核层NUC包括氮化物半导体。缓冲层BU包括一个或多个氮化物半导体，其中向氮化物半导体添加杂质以形成深能级。在本实施例中，使用包括多个氮化物半导体层的超晶格结构。电位固定层VC包括氮化物半导体层，其中向氮化物半导体添加p型杂质；并且具有导电性。沟道下层UC包括具有比沟道层CH的电子亲和力更小的电子亲和力和在衬底表面的方向上比沟道层CH的平均晶格常数更小的平均晶格常数的氮化物半导体层。沟道层CH包括具有比沟道下层UC的电子亲和力更大的电子亲和力的氮化物半导体层。势垒层BA包括具有比沟道层CH的电子亲和力更小的电子亲和力和比沟道下层UC的电子亲和力更小的电子亲和力的氮化物半导体层。
与第三实施例一样，本实施例的半导体元件具有经由栅极接合层JL形成在势垒层BA之上的栅极电极GE、以及形成在势垒层BA之上在栅极电极GE两侧的源极电极SE和漏极电极DE。半导体元件形成在由器件隔离区域ISO划分出的有源区域AC中。栅极接合层JL包括具有比势垒层BA的电子亲和力更大的电子亲和力的氮化物半导体层。栅极接合层JL和栅极电极GE优选地呈肖基特耦合。
在本实施例中，穿过势垒层BA、沟道层CH和沟道下层UC并且一直到达在沟道下层UC下方的电位固定层VC的耦合部(也称为过孔)VIA，设置在有源区域AC的源极电极SE下方。耦合部VIA与源极电极SE电耦合。如上所描述的，由于设置有电位固定层VC并且电位固定层VC与源极电极SE耦合，所以如已经在第三实施例描述的，可以减少特性诸如阈值电压和导通电阻的波动。进一步地，由于耦合部VIA设置在电子被传导的有源区域AC中，所以电位可以更加有效地被固定。
将参考图42对第四实施例的半导体器件进行进一步描述。图42是图示了本实施例的半导体器件的配置的截面图。
如图42所图示的，在本实施例的半导体器件中，成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和缓冲层BA顺次形成在衬底S上方。本实施例的半导体元件具有经由栅极接合层JL形成在势垒层BA之上的栅极电极GE、以及形成在势垒层BA之上在栅极电极GE两侧的源极电极SE和漏极电极DE。半导体元件形成在由器件隔离区域ISO划分出的有源区域AC中。作为在漏极电极DE与势垒层BA之间的耦合部的接触孔C1D设置在漏极电极DE下方。用于将源极电极SE与电位固定层VC电耦合的耦合部(也称为过孔)VIA，设置在源极电极SE下方。耦合部VIA设置在通孔TH内部。因此，源极电极SE与电位固定层VC经由耦合部VIA电耦合。
按照与在第三实施例中相同的方式，漏极电极DE与漏极焊盘DP耦合，而源极电极SE与源极焊盘SP耦合。栅极电极GE与栅极线GL耦合(参考图2)。进一步地，源极栅极SE、漏极栅极DE和栅极电极GE主要设置在由器件隔离区域ISO围住的有源区域AC之上。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP设置在器件隔离区域ISO之上(参考图2)。
保护膜(也称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源极电极SE和漏极电极DE之上。
用于形成衬底S、成核层NUC、缓冲层BU、电位固定层VC、沟道下层UC、沟道层(也称为电子传输层)CH和势垒层BA的相应材料如在第一实施例中所描述的。
例如，可以将GaN用作栅极接合层JL。用于形成栅极接合层JL的材料如在第三实施例所描述的。
用于形成栅极电极GE、层间绝缘膜IL1和保护膜PRO的相应材料如在第一实施例中所描述的。
用于形成源极电极SE、漏极电极DE、源极焊盘SP、漏极焊盘DP和耦合部VIA的相应材料如在第一实施例中所描述的。
[制造方法说明]
然后，将参考图42对制造本实施例的半导体器件的方法进行描述并且使半导体器件的配置变得更加清楚。
首先，按照与在第三实施例中相同的方式，在衬底S上方顺次形成成核层NUC和缓冲层BU。然后，按照与在第三实施例中相同的方式，在缓冲层BU之上形成电位固定层VC、沟道下层UC、沟道层CH、势垒层BA、栅极接合层JL和栅极电极GE。
然后，按照与在第二实施例中相同的方式，例如在层间绝缘膜IL1中形成接触孔C1D和通孔TH。
使势垒层BA在通过上面所描述的步骤所形成的接触孔C1D的底部处暴露出来，并且使电位固定层VC在通过上面所描述的步骤所形成的通孔TH的底部处暴露出来。
然后，在层间绝缘膜IL1之上，包括接触孔C1D和通孔TH的区域，形成导电膜，从而形成源极电极SE、漏极电极DE、源极焊盘(SP)、漏极焊盘(DP)和耦合部VIA。可以按照与在第一实施例中相同的方式，使用在第一实施例中所描述的材料来形成它们。
然后，按照与在第一实施例中相同的方式，在层间绝缘膜IL1之上，包括在源极电极SE、漏极电极DE、源极焊盘(SP)和漏极焊盘(DP)之上的区域，形成保护膜PRO。
通过上面所描述的步骤，可以形成本实施例的半导体器件。上面所描述的步骤仅仅是示例，除了上面所描述的那些步骤之外，还可以通过其他步骤制造本实施例的半导体器件。
如上所描述的，根据本实施例，由于作为导电层的电位固定层VC设置在缓冲层BU与沟道层CH之间并且电位固定层VC与源极电极SE耦合，所以可以减少半导体元件的特性的波动。即，电位固定层VC可以防止由在电位固定层VC下方的层(例如，缓冲层BU等)中的电荷量变化所引起的电位变化所导致的影响施加远到沟道层CH。这可以减少特性诸如阈值电压和导通电阻的波动。
在本实施例中，虽然将p型氮化物半导体层用作了电位固定层VC，但是还可以使用n型氮化物半导体层。例如，可以将硅(Si)用作n型杂质。由于n型杂质具有良好的浓度可控制性和高的活化比，所以电位可以更加有效地被固定。另一方面，在使用p型氮化物半导体层的情况下，当向漏极电极DE施加正电压(正偏置)时，电位固定层VC被耗尽以形成高电阻层。这可以改进漏极击穿电压。
进一步地，在本实施例中，由于耦合部VIA设置在电子被传导的有源区域AC中，所以电位可以更加有效地被固定。
虽然已经通过优选实施例对本发明人所做的本发明进行了具体描述，但是显而易见的是，本发明并不限于上面所描述的实施例，相反，可以在不背离本发明的要旨的情况下，对本发明做出各种修改。例如，电位固定层(VC)也可以适用于具有除了在第一至第四实施例中所描述的用于栅极电极部的那些配置之外的其他配置的半导体器件。

Claims (20)

1.一种半导体器件，包括：
形成在衬底之上的第一氮化物半导体层；
形成在所述第一氮化物半导体层之上的第二氮化物半导体层；
形成在所述第二氮化物半导体层之上的第三氮化物半导体层；
形成在所述第三氮化物半导体层之上的第四氮化物半导体层；
穿过所述第四氮化物半导体层并且一直到达所述第三氮化物半导体层的沟槽；
经由栅极绝缘膜设置在所述沟槽中的栅极电极；
分别形成在所述栅极电极两侧在所述第四氮化物半导体层之上的第一电极和第二电极；以及
用于将所述第一电极与所述第一氮化物半导体层耦合的耦合部，
其中所述第三氮化物半导体层的电子亲和力大于所述第二氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力小于所述第二氮化物半导体层的电子亲和力，以及
其中所述第一氮化物半导体层含有p型或n型的杂质。
2.根据权利要求1所述的半导体器件，
其中所述衬底具有第一区域和第二区域，
其中所述栅极电极、所述第一电极和所述第二电极形成在所述第一区域中，
其中所述第二区域是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区域，以及
其中所述耦合部设置在通孔内部，所述通孔穿过所述器件隔离区域和所述第二氮化物半导体层并且一直到达所述第一氮化物半导体层。
3.根据权利要求2所述的半导体器件，
其中在所述耦合部之上设置与所述第一电极电耦合的第一端子部。
4.根据权利要求2所述的半导体器件，
其中所述通孔的底部位于所述第一氮化物半导体层下方。
5.根据权利要求2所述的半导体器件，
其中所述通孔的底部位于所述第一氮化物半导体层的表面处，或者位于所述第一氮化物半导体层的中部中。
6.根据权利要求2所述的半导体器件，
其中所述第一氮化物半导体层含有p型杂质。
7.根据权利要求2所述的半导体器件，
其中在所述衬底与所述第一氮化物半导体层之间插入有超晶格层，以及
其中所述超晶格层具有重复设置的两个或更多个堆叠，每个所述堆叠包括第五氮化物半导体层和具有与所述第五氮化物半导体层的电子亲和力不同的电子亲和力的第六氮化物半导体层。
8.根据权利要求1所述的半导体器件，
其中所述耦合部设置在通孔内部，所述通孔穿过所述第四氮化物半导体层、所述第三氮化物半导体层和所述第二氮化物半导体层并且一直到达所述第一氮化物半导体层。
9.根据权利要求8所述的半导体器件，
其中所述第一电极设置在所述耦合部之上。
10.根据权利要求8所述的半导体器件，
其中所述通孔的底部位于所述第一氮化物半导体层的底部下方。
11.根据权利要求8所述的半导体器件，
其中所述通孔的底部位于所述第一氮化物半导体层的表面处，或者位于所述第一氮化物半导体层的中部中。
12.根据权利要求8所述的半导体器件，
其中所述第一氮化物半导体层含有p型杂质。
13.根据权利要求8所述的半导体器件，
其中在所述衬底与所述第一氮化物半导体层之间插入有超晶格层，以及
其中所述超晶格层包括重复设置的两个或更多个堆叠，每个所述堆叠包括第五氮化物半导体层和具有与所述第五氮化物半导体层的电子亲和力不同的电子亲和力的第六氮化物半导体层。
14.一种半导体器件，包括：
形成在衬底之上的第一氮化物半导体层；
形成在所述第一氮化物半导体层之上的第二氮化物半导体层；
形成在所述第二氮化物半导体层之上的第三氮化物半导体层；
形成在所述第三氮化物半导体层之上的第四氮化物半导体层；
经由第五氮化物半导体层设置在所述第四氮化物半导体层之上的栅极电极；
分别形成在所述栅极电极两侧在所述第四氮化物半导体层之上的第一电极和第二电极；以及
用于将所述第一电极与所述第一氮化物半导体层耦合的耦合部，
其中所述第三氮化物半导体层的电子亲和力大于所述第二氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力小于所述第二氮化物半导体层的电子亲和力，
其中所述第五氮化物半导体层的电子亲和力大于所述第四氮化物半导体层的电子亲和力，以及
其中所述第一氮化物半导体层含有p型或n型的杂质。
15.根据权利要求14所述的半导体器件，
其中所述衬底具有第一区域和第二区域，
其中所述栅极电极、所述第一电极和所述第二电极形成在所述第一区域中，
其中所述第二区域是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区域，以及
其中所述耦合部设置在通孔内部，所述通孔穿过所述器件隔离区域和所述第二氮化物半导体层并且一直到达所述第一氮化物半导体层。
16.根据权利要求15所述的半导体器件，
其中在所述耦合部之上设置与所述第一电极电耦合的第一端子部。
17.根据权利要求15所述的半导体器件，
其中所述通孔的底部位于所述第一氮化物半导体层的表面处，或者位于所述第一氮化物半导体层的中部中。
18.根据权利要求14所述的半导体器件，
其中所述耦合部设置在通孔内部，所述通孔穿过所述第四氮化物半导体层、所述第三氮化物半导体层和所述第二氮化物半导体层并且一直到达所述第一氮化物半导体层。
19.根据权利要求18所述的半导体器件，
其中所述第一电极设置在所述耦合部之上。
20.根据权利要求18所述的半导体器件，
其中所述通孔的底部位于所述第一氮化物半导体层的表面处，或者位于所述第一氮化物半导体层的中部中。
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