CN105702734B - 半导体器件及制造半导体器件的方法 - Google Patents

半导体器件及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件及制造半导体器件的方法。一种半导体器件，其包括在衬底上方的缓冲层、沟道层、阻挡层和栅极电极，栅极电极布置在其间有栅极绝缘膜的第一开口中，第一开口穿过阻挡层到达沟道层的中间。将要具有沟道的、在第二开口两侧的第一区域中的二维电子气的浓度被控制为低于在第一区域端部和源极或漏极电极之间的第二区域中的二维电子气的浓度。因此降低了第一区域中的二维电子气的浓度，从而防止了极化电荷的导带增强效应的降低。这防止了阈值电位的降低，从而提高了常闭的可操作性。

Description

半导体器件及制造半导体器件的方法
相关申请的交叉引用
2014年12月10日提出的日本专利申请No.2014-249833的公开，包括说明书、附图和摘要，通过引用的方式将其作为整体合并于此。
技术领域
本发明涉及一种半导体器件及制造该半导体器件的方法。例如，该方法优选用在包括氮化物半导体的半导体器件中。
背景技术
每个都包括具有带隙宽于硅(Si)的III-V族化合物的半导体器件，现在成为感兴趣的主题。其中，包括氮化镓(GaN)的MISFET具有以下优势：1)高介电击穿电场，2)高电子饱和速度，3)热导率大，4)AlGaN和GaN之间的良好异质结成形性，以及5)无毒、安全的材料。
例如，日本未审专利申请公开No.2012-156164公开了具有第一凹槽部、比第一凹槽部浅的第二凹槽部和栅极部分的异质结半导体器件。
发明内容
本发明人通过研究和开发进行了认真研究，以改善包括这种氮化物半导体的半导体器件的性能。在这个过程中，他们对包括氮化物半导体的半导体器件的性能进行了研究，并且发现当增加阻挡层的Al浓度以减小导通电阻时，阈值电压会降低。
从本说明书和附图的描述，将说明其他问题和新的特征。
虽然在本文中公开了一些实施例，但可将典型的实施例简要概括如下。
以本申请公开的一个实施例说明的一种半导体器件，包括以该顺序提供在衬底上方的第一氮化物半导体层、第二氮化物半导体层和第三氮化物半导体层，以及布置在其间有栅极绝缘膜的第一开口中的栅极电极。第一开口穿过第三氮化物半导体层到达第二氮化物半导体层的中间。第一区域布置在第一开口的两侧上。靠近第一电极一侧上的第一区域中的二维电子气的浓度低于在靠近第一电极一侧上的第一区域端部和第一电极之间的、第二区域中的二维电子气的浓度。
以本申请公开的一个实施例说明的制造半导体器件的方法，包括在衬底上方以该顺序形成第一氮化物半导体层、第二氮化物半导体层和第三氮化物半导体层的步骤。该方法进一步包括形成沟槽的步骤，该沟槽具有穿过第一区域中的第三氮化物半导体层到达第二氮化物半导体层的中间的第一开口，以及到达第二区域中的第三氮化物半导体层的中间的第二开口。该方法进一步包括在其间有栅极绝缘膜的沟槽中形成栅极电极的步骤。
根据下面的以本申请公开的典型实施例说明的半导体器件，能够改善半导体器件的性能。
根据下面的以本申请公开的典型实施例说明的制造半导体器件的方法，能够制造具有良好性能的半导体器件。
附图说明
图1是示出第一实施例的半导体器件的配置的截面图。
图2是示出第一实施例的半导体器件的配置的平面图。
图3是示出第一实施例的半导体器件的配置的平面图。
图4是示出第一实施例的半导体器件的制造步骤的截面图。
图5是示出第一实施例的半导体器件的、图4之后的制造步骤的截面图。
图6是示出第一实施例的半导体器件的、图5之后的制造步骤的截面图。
图7是示出第一实施例的半导体器件的、图6之后的制造步骤的截面图。
图8是示出第一实施例的半导体器件的、图7之后的制造步骤的截面图。
图9是示出第一实施例的半导体器件的、图8之后的制造步骤的截面图。
图10是示出第一实施例的半导体器件的、图9之后的制造步骤的截面图。
图11是示出第一实施例的半导体器件的、图10之后的制造步骤的截面图。
图12是示出第一实施例的半导体器件的、图11之后的制造步骤的截面图。
图13是示出阻挡层的Al浓度和阈值电压之间的关系的图。
图14是示出NS和阈值电压之间的关系的图。
图15是在沟道形成区附近的能带图。
图16是示出在使用高Al浓度的阻挡层情况下降低阈值电压的示意图。
图17是示出缓冲层和阻挡层之间的Al浓度差与阻挡层厚度之间的关系的图。
图18是示出第一实施例的应用1的半导体器件的配置的截面图。
图19A包括比较例的半导体器件的截面图，以及沟槽部的能带图。
图19B包括第一实施例的应用2的半导体器件的截面图，以及沟槽部的能带图。
图20是示出第二实施例的半导体器件的配置的截面图。
图21是示出阻挡层的Al浓度和NS之间关系的图。
图22是示出第二实施例的半导体器件的制造步骤的截面图。
图23是示出第二实施例的半导体器件的、图22之后的制造步骤的截面图。
图24是示出第二实施例的半导体器件的、图23之后的制造步骤的截面图。
图25是示出第二实施例的半导体器件的、图24之后的制造步骤的截面图。
图26是示出第二实施例的半导体器件的、图25之后的制造步骤的截面图。
图27是示出第二实施例的半导体器件的、图26之后的制造步骤的截面图。
图28是示出第二实施例的半导体器件的、图27之后的制造步骤的截面图。
图29是示出第三实施例的半导体器件的配置的截面图。
图30是示出第三实施例的半导体器件的制造步骤的截面图。
图31是示出第三实施例的半导体器件的、图30之后的制造步骤的截面图。
图32是示出第三实施例的半导体器件的、图31之后的制造步骤的截面图。
图33是示出第三实施例的半导体器件的、图32之后的制造步骤的截面图。
图34是示出第三实施例的半导体器件的、图33之后的制造步骤的截面图。
图35是示出第三实施例的半导体器件的、图34之后的制造步骤的截面图。
图36是示出第四实施例的应用A的半导体器件的配置的截面图。
图37是示出第四实施例的应用B的半导体器件的配置的截面图。
图38是示出第四实施例的应用C的半导体器件的配置的截面图。
图39是示出第四实施例的应用C的半导体器件的另一配置的截面图。
图40是示出第四实施例的应用D的半导体器件的配置的截面图。
图41是示出第四实施例的应用D的半导体器件的另一配置的截面图。
图42是示出第四实施例的应用E的半导体器件的配置的截面图。
图43是示出第四实施例的应用E的半导体器件的另一配置的截面图。
图44是示出第五实施例的半导体器件的配置的截面图。
图45是示出第五实施例的半导体器件的制造步骤的截面图。
图46是示出第五实施例的半导体器件的、图45之后的制造步骤的截面图。
图47是示出第五实施例的半导体器件的、图46之后的制造步骤的截面图。
图48是示出第五实施例的半导体器件的、图47之后的制造步骤的截面图。
图49是示出第六实施例的半导体器件的配置的截面图。
具体实施方式
虽然为了必要的便利，可分别在多个部分或实施例中描述下面的各个实施例，但他们不是彼此无关的，除了特别规定的情况以外，且他们是一个是另一个的一部分或全部的修改、应用、详细说明、附录等的关系。在下面的各个实施例中，当提及元件的数量等(包括数字、数值、数量、范围等)时，该数字不限定于特定的数字，除了特别规定的情况以外，以及除了该数字主要明确限定于特定数字的情况以外。换句话说，该数字可以不小于或不大于特定数字。
在下面的各个实施例中，应该意识到，该实施例的构成元件(包括元件步骤等)不一定是必不可少的，除了特别规定的情况以外，以及除了构成元件原则上可能是必不可少的情况以外。同样，在下面的各个实施例中，对构成元件的形状等、位置关系等的描述意指包括形状等基本类似于构成元件的形状的元件，除了特别规定的情况以外，以及除了原则上可能不包括这种元件的情况以外。同样的情况也适用于上述数字等(包括数字、数值、数量、范围等)。
在下文中，参考附图，将详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件指定为相同或相关的数字，并省略重复的描述。当存在多个类似部件(部分)时，将给通用符号添加标记以表示个别的或特定的部分。在下面的实施例中，将不会重复描述等效的或类似的部分，除了特别需要的情况以外。
为了更好的可视性，没有为用于说明各个实施例的截面图划出阴影线。此外，为了更好的可视性，也可以为平面图划出阴影线。
在截面和平面图中，各部分的尺寸不对应于实际器件的尺寸，且为了更好的可视性，可将特定部分示出得相对大。当截面图对应于平面图时，为了更好的可视性，也可将特定部分示出得相对大。
第一实施例
现在参考附图，将详细描述第一实施例的半导体器件。
结构说明
图1是示出第一实施例的半导体器件的结构的截面图。图1中示出的第一实施例的半导体器件(半导体元件)，是包括氮化物半导体的金属-绝缘体-半导体(MIS)场效应晶体管(FET)。该半导体器件可用作为功率晶体管的高电子迁移率晶体管(HEMT)类型。第一实施例的半导体器件是一种所谓的凹陷栅极半导体器件。
第一实施例的半导体器件具有以该顺序提供在衬底S上的成核层NUC、应变缓和层STR，缓冲层BU、沟道层(电子传输层)CH和阻挡层BA。绝缘膜IF提供在阻挡层BA上。
栅极电极GE提供在包括开口OA1和开口OA2的沟槽T内，并且提供在其间有栅极绝缘膜GI的绝缘膜IF上。该沟槽T具有浅底部(浅沟槽部)SB和深底部(深沟槽部)DB。每个浅底部SB提供在深底部DB的两侧上。可提供单个浅底部SB以包围深底部DB(见图2)。换句话说，栅极电极GE提供在开口OA2和浅底部SB(稍后描述的区域ASB)上方。
开口OA1穿过绝缘膜IF到达阻挡层BA的中间(见图6)。开口OA1的底面(底部)对应于浅底部SB。该浅底部SB位于阻挡层BA内。换句话说，阻挡层BA从浅底部SB暴露出。换句话说，阻挡层BA保持在浅底部SB的下面。开口OA2穿过绝缘膜IF和阻挡层BA到达沟道层CH的中间(见图7)。开口OA2的底面(底部)对应于深底部DB。深底部DB位于沟道层CH内。换句话说，沟道层CH从深底部DB暴露出。浅底部SB的形成区称为区域ASB。深底部DB的形成区称为区域ADB。没有沟槽T的区域(具有未被蚀刻的阻挡层BA的区域)称为区域AF。
在沟道层CH和阻挡层BA之间的界面附近的沟道层CH中产生了二维电子气2DEG。当将正电位(阈值电位)施加到栅极电极GE时，会在栅极绝缘膜GI和沟道层CH之间的界面附近形成沟道。该二维电子气2DEG由下面的机制形成。配置沟道层CH和阻挡层BA的氮化物半导体(该实施例中的氮化镓半导体)，在带隙和电子亲和力方面是彼此不同的。因此，在这种半导体的结平面处形成了井式电位(well-type potential)。电子被积累在井式电位中，因此二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近(见图1)。
产生在沟道层CH和阻挡层BA之间的界面附近的二维电子气2DEG，由其中具有栅极电极GE的开口OA2隔开。因此，第一实施例的半导体器件，在没有向栅极电极GE施加正电位(阈值电位)期间保持截止，在向栅极电极GE施加正电位(阈值电位)期间保持导通。这样，半导体器件执行常闭操作。
缓冲层BU由此提供在沟道层CH的下面，因此在沟道层CH和缓冲层BU之间的界面附近的缓冲层BU中会产生极化电荷(负固定电荷)PC。该极化电荷PC增加了导带，因此允许阈值电位上升到正的一侧(见图15)。这提高了常闭的可操作性。
源极电极SE提供在栅极电极GE的一侧(图1中的左侧上)的阻挡层BA上。漏极电极DE提供在栅极电极GE另一侧(图1中的右侧上)的阻挡层BA上。源极电极SE和漏极电极DE都布置在提供在层间绝缘膜IL1中的接触孔C1中和接触孔C1上。源极电极SE和漏极电极DE用层间绝缘膜IL2覆盖。
第一实施例的半导体器件被配置为，使得薄阻挡层BA保持在深底部DB两侧上的浅底部SB(开口OA1、感应沟道的区域或沟道区域)中，这降低了在浅底部SB下面的二维电子气2DEG的浓度。由此减小了在浅底部SB下面的二维电子气2DEG的浓度，因此防止了极化电荷PC的导带增强效应的降低。这防止了阈值电位的降低，从而提高了常闭的可操作性。
提供浅底部SB允许单独调节在其中有浅底部SB的区域ASB和无沟槽T的区域AF之间的二维电子气2DEG的浓度。因此，通过例如增加阻挡层的Al浓度，可以增加区域AF中的二维电子气2DEG的浓度，从而可降低导通电阻(接入电阻)。
随后详细描述这种效果(见图13至17)。
在浅底部SB中，向栅极电极GE施加阈值电位感应沟道。这使导通电阻能够降低。
提供浅底部SB将在栅极电极GE下面的电场集中部分分成了两个(见图1中被虚线包围的圆形部分)。这缓和了电场浓度，从而增加了栅极击穿电压。
参考图1至3，将进一步详细描述第一实施例的半导体器件。图2和3都是示出第一实施例的半导体器件的结构的平面图。图2是栅极电极及其附近区域的平面图。图3是布置的多个栅极电极的示例性布局。例如，图1对应于图3的A-A截面。
如图2所示，栅极电极GE的俯视图的平面形状(在下文中称为“平面形状”)是在Y方向上具有长边的矩形形状(四边形形状)。如上所述，栅极电极GE布置在沟槽(包括开口OA1和OA2)T内和其间有栅极绝缘膜GI的绝缘膜IF上(见图1)。开口OA2布置在栅极电极GE的形成区(栅极电极形成区)内的栅极电极GE的中心中，并具有在Y方向上具有长边的矩形平面形状。开口OA1被布置为，包围栅极电极GE的形成区内的开口OA2的形成区，并具有在Y方向具有长边的矩形平面形状。
源极电极SE提供在栅极电极GE的一侧上。例如，源极电极SE具有在Y方向具有长边的矩形平面形状。漏极电极DE提供在栅极电极GE的另一侧上。例如，漏极电极DE具有在Y方向具有长边的矩形平面形状。
当以没有限制的任何布局布置栅极电极GE、源极电极SE和漏极电极DE时，例如，如图3所示布置这种电极。栅极电极GE、源极电极SE和漏极电极DE布置在，在X方向上具有长边的矩形有源区AC上。有源区AC由元件隔离区ISO围成隔间。
如上所述，源极电极SE和漏极电极DE都是在Y方向上具有长边的矩形形状。源极电极SE和漏极电极DE交替地并排布置在X方向上。栅极电极GE布置在源极电极SE和漏极电极DE之间。例如，每个栅极电极GE的第一端(在图的上侧上)耦合到在X方向上延伸的栅极线GL。每个栅极电极GE的第二端(在图的下侧上)耦合到在X方向上延伸的另一栅极线GL。
可省略两个栅极线GL中的一个，使得栅极电极GE和栅极线GL通常具有梳形形状。源极电极SE每个都经由插塞(连接)PG耦合到在X方向上延伸的源极线SL。漏极电极DE每个都经由插塞(连接)PG耦合到在X方向上延伸的漏极线DL。图1省略示出了在层间绝缘膜IL2上方的层，诸如插塞PG、源极线SL和漏极线DL。
例如，使用包括硅(Si)的半导体衬底作为衬底S。可使用包括氮化物半导体诸如GaN等的衬底，或包括AlN、SiC或蓝宝石的衬底作为衬底S。
提供成核层NUC用于生长上面层的晶核。此外，成核层NUC防止了上面层的构成元件(例如，Ga)的扩散，从而防止衬底S退化。例如，使用氮化铝(AlN)层作为成核层NUC。当使用GaN衬底作为衬底S时，可以不提供成核层NUC。
应变缓和层STR缓和了衬底S上的应力，并抑制出现衬底S弯曲或断裂。应变缓和层STR的示例包括重复叠置每个都含有氮化镓(GaN)层和氮化铝(AlN)层的AlN/GaN膜而配置的多层膜的超晶格结构。
如上所述，提供了缓冲层BU以通过极化在沟道正下面的部分来提高导带。例如，使用AlGaN层作为缓冲层BU。该缓冲层BU不有意掺杂有任何杂质。还使用InAlN层作为缓冲层BU。
例如，使用GaN层作为沟道层CH。沟道层CH的材料进一步包括AlN和InN。可以使用这种氮化物半导体的混合晶体。虽然在第一实施例中使用未掺杂的沟道层CH，但根据应用可使沟道层CH适当地掺杂有杂质。掺杂剂包括n型杂质和p型杂质。
用于沟道层CH的氮化物半导体，必须有大于缓冲层BU和阻挡层BA的每一个的电子亲和力的电子亲和力。
例如，使用AlGaN层作为阻挡层BA。当使用AlGaN层作为缓冲层BU和阻挡层BA的每一个时，阻挡层BA中的Al浓度较大。例如，缓冲层BU(表示为AlxGa1-xN)和阻挡层BA(表示为AlzGa1-zN)的Al浓度(x，z)具有x＜z的关系。缓冲层BU具有大于阻挡层BA的电子亲和力。阻挡层BA的材料进一步包括InAlN。此外，阻挡层BA可包括含有叠置的具有不同Al浓度的膜的多层结构层。阻挡层BA的材料包括GaN、AlN和InN，以及它们的混合晶体(例如，AlGaN、InAlGaN)。
例如，使用氮化硅膜作为绝缘膜IF。也可以使用另一种绝缘膜(例如，氧化硅膜或氮氧化硅膜)。
使用氧化铝(Al2O3)膜作为栅极绝缘膜GI。也可以使用另一种绝缘膜作为栅极绝缘膜GI。也可以使用包括几种绝缘膜类型的多层结构。
使用氮化钛(TiN)膜作为栅极电极GE。也可以使用另一种导电膜作为栅极电极GE。例如，可以使用掺有杂质诸如硼(B)或磷(P)的多晶硅膜。此外，也可以使用包括Ti、Al、Ni和Au的金属膜，或这种金属和硅的复合膜(金属硅化物膜)。也可以使用包括Ti、Al、Ni和Au的金属的氮化物膜。
例如，使用氧化硅膜作为层间绝缘膜IL1。也可以使用另一种绝缘膜或包括几种绝缘膜类型的多层结构。
源极电极SE和漏极电极DE都配置有提供在接触孔C1中和接触孔C1上的导电膜。使用包括TiN膜和上层Al膜的多层膜作为源极电极SE和漏极电极DE的每一个。用于源极电极SE和漏极电极DE的每一个的材料可以是将与接触孔C1底部上的氮化物半导体层(阻挡层BA)欧姆接触的任何材料。源极电极SE和漏极电极DE每个都可由包括金属膜诸如Ti、Al、钼(Mo)、铌(Nb)或钒(V)的膜的材料加以配置。该材料可进一步包括这种金属的混合物(合金)、这种金属和硅的复合膜(金属硅化物膜)和这种金属的氮化物膜。也可以使用包括这种材料的多层膜。
例如，使用氧化硅膜作为源极电极SE或漏极电极DE上的层间绝缘膜IL2。
制造方法的描述
现在参考图4至12，将描述制造第一实施例的半导体器件的方法，同时进一步说明半导体器件的配置。图4至12是示出第一实施例的半导体器件的制造步骤的各个截面图。
如图4所示，在衬底S上顺序形成成核层NUC、应变缓和层STR和缓冲层BU。例如，使用包括(111)面暴露出的、含硅(Si)的半导体衬底作为衬底S。然后，例如，通过金属有机化学气相沉积(MOCVD)工艺，在衬底S上异质外延生长厚度约为200nm的氮化铝(AlN)层作为成核层NUC。
该衬底S可进一步包括含有SiC或蓝宝石的衬底。成核层NUC和任何后续的氮化物半导体层(III-V族化合物半导体层)通常通过III族元素平面生长(即，在该实施例中，镓平面生长或铝平面生长)形成。
随后，在成核层NUC上形成超晶格结构作为应变缓和层STR，该超晶格结构包括重复叠置每个都含有氮化镓(GaN)层和氮化铝(AlN)层的AlN/GaN膜而配置的多层膜。例如，通过金属有机化学气相沉积工艺等，以交替的方式异质外延生长厚度约为20nm的氮化镓(GaN)层和厚度约为5nm的氮化铝(AlN)层。例如，这种多层膜由40层形成。
随后，例如，通过金属有机化学气相沉积工艺等，在应变缓和层STR上异质外延生长厚度为0.5μm或以上的AlGaN层作为缓冲层。该AlGaN层具有例如0至10％的Al浓度(Al成分比例)。在该描述中，A至B意指A护以上且B或以下。
随后，在缓冲层BU上形成沟道层CH。例如，通过金属有机化学气相沉积工艺等，在缓冲层BU上异质外延生长氮化镓(GaN)层。该沟道层CH具有例如约10至100nm的厚度。
随后，例如，通过金属有机化学气相沉积工艺等，在沟道层CH上异质外延生长厚度为5至20nm的AlGaN层作为阻挡层BA。该AlGaN层具有例如20％至40％的Al浓度。作为阻挡层BA的AlGaN层具有大于作为缓冲层BU的AlGaN层的Al浓度。
这样，形成了包括缓冲层BU、沟道层CH、以及阻挡层BA的多层膜。在该多层膜中，在沟道层CH和阻挡层BA之间的界面附近产生了二维电子气(2DEG)。
随后，如图5所示，通过CVD工艺等，在阻挡层BA上沉积厚度例如约为50至200nm的氮化硅膜作为绝缘膜IF。
随后，通过光刻工艺，在绝缘膜IF上形成用于开口元件隔离区的未描绘的光致抗蚀膜。随后，用光致抗蚀膜作为掩模，注入氮离子以形成未描绘的元件隔离区(见图3)。因此，注入改变晶体状态并增加电阻的离子种类，诸如氮(N)或硼(B)。随后，移除光致抗蚀膜。
随后，如图6至8所示，形成包括开口(凹槽)OA1和开口OA2的沟槽T。
例如，如图6所示，在绝缘膜IF上形成光致抗蚀膜PR1，然后通过光刻工艺移除栅极电极形成区(区域ASB和区域ADB)中的光致抗蚀膜PR1。换句话说，在绝缘膜IF上，形成在栅极电极形成区中具有开口的光致抗蚀膜PR1。
随后，用光致抗蚀膜PR1作为掩模，干蚀刻绝缘膜IF和阻挡层BA，从而形成穿过绝缘膜IF到达阻挡层BA的中间的开口OA1。当使用氮化硅膜作为绝缘膜IF时，例如，使用包含氟化气体诸如SF6的干蚀刻气体作为蚀刻气体。例如，使用包含氯化气体诸如BCl3的干蚀刻气体作为阻挡层BA的蚀刻气体。阻挡层BA的蚀刻移除部分具有厚度T1。该厚度T1对应于开口OA1的底面与阻挡层BA的表面之间的水平差。保持在开口OA1的底面上的阻挡层BA的部分具有厚度T2。随后，移除光致抗蚀膜PR1。
随后，如图7所示，在绝缘膜IF和阻挡层BA上形成光致抗蚀膜PR2，并通过光刻工艺移除区域ADB中的光致抗蚀膜PR2。换句话说，在绝缘膜IF和阻挡层BA上形成在区域ADB中有开口的光致抗蚀膜PR2。
随后，用光致抗蚀膜PR2作为掩模，干蚀刻阻挡层BA和沟道层CH，从而形成穿过绝缘膜IF和阻挡层BA到达沟道层CH的中间的开口OA2。例如，使用包含氯化气体诸如BCl3的干蚀刻气体作为蚀刻气体。阻挡层BA和沟道层CH的蚀刻移除部分具有总厚度T3。该厚度T3对应于开口OA1的底面和开口OA2的底面之间的水平差。随后，移除光致抗蚀膜PR2。
因此，如图8所示，形成具有浅底部SB和深底部DB的沟槽T。各浅底部SB对应于开口OA1的底面，深底部DB对应于开口OA2的底面。如上所述，将开口OA1形成为包围开口OA2(见图2)。例如，浅底部SB具有约为0.2至5μm的宽度。
随后，如图9和10所示，在绝缘膜IF上方和其间有栅极绝缘膜GI的沟槽T内部上方，形成栅极电极GE。例如，如图9所示，通过原子层沉积(ALD)工艺，在绝缘膜IF上方和沟槽T内部上方，沉积厚度约50nm的氧化铝膜作为栅极绝缘膜GI。
该栅极绝缘膜GI可进一步包括氧化硅膜和介电常数高于氧化硅膜的高介电常数膜。高介电常数膜包括氮化硅(SiN)膜和铪基绝缘膜，诸如氧化铪(HfO2)膜、铝酸铪膜、氮氧化铪(HfON)膜、硅酸铪(HfSiO)膜、氮氧化铪硅(HfSiON)膜和HfAlO膜。
随后，例如，通过溅射工艺等，在栅极绝缘膜GI上形成厚度约为200nm的氮化钛(TiN)膜作为配置栅极电极GE的导电膜。随后，如图10所示，通过光刻技术在栅极电极形成区中形成光致抗蚀膜PR3，并用光致抗蚀膜PR3作为掩模蚀刻TiN膜，从而形成栅极电极GE。在该蚀刻期间，可以蚀刻在TiN膜下面的栅极绝缘膜GI。例如，使用包含氯化气体诸如Cl2的干蚀刻气体，通过干蚀刻处理TiN膜，并使用包含氯化气体诸如BCl3的干蚀刻气体，通过干蚀刻处理氧化铝膜。
通过蚀刻图案化栅极电极GE以使其在一个方向上(在图10中向右或向漏极电极DE)突出。这种突出部分称为场板电极段。该场板电极段对应于在靠近漏极电极DE的一侧上，从沟槽T的端部向漏极电极DE延伸的栅极电极GE的部分区域。随后，移除光致抗蚀膜PR3。
随后，如图11所示，例如，通过CVD工艺等，在绝缘膜IF上方和栅极电极GE上方沉积约2000nm的氧化硅膜作为层间绝缘膜IL1。随后，通过光刻技术和蚀刻技术，形成穿过层间绝缘膜IL1和绝缘膜IF的接触孔C1。在源极电极形成区和漏极电极形成区中形成各自的接触孔C1。例如，在层间绝缘膜IL1上形成在源极电极形成区和漏极电极形成区中都有开口的未描绘的光致抗蚀膜。随后，用光致抗蚀膜作为掩模蚀刻层间绝缘膜IL1和绝缘膜IF，从而形成接触孔C1。随后，移除光致抗蚀膜。通过这样的步骤从形成的各个接触孔C1的底面处暴露出了阻挡层BA。
随后，如图12所示，在栅极电极GE两侧上的阻挡层BA上，形成源极电极SE和漏极电极DE。例如，在层间绝缘膜IL1上方和每个接触孔C1内部上方形成导电膜。例如，通过溅射工艺等，形成包括氮化钛(TiN)膜和上层铝(Al)膜的多层膜(Al/TiN)作为导电膜。氮化钛膜具有例如约为50nm的厚度。铝膜具有例如约为1000nm的厚度。
随后，通过光刻技术，在源极电极SE和漏极电极DE的每一个的形成区中形成未描绘的光致抗蚀膜，并用该光致抗蚀膜作为掩模蚀刻导电膜(Al/TiN)。通过这个步骤形成源极电极SE和漏极电极DE。
随后，例如，通过CVD工艺等，在层间绝缘膜IL1、源极电极SE和漏极电极DE上方，沉积氧化硅膜作为层间绝缘膜IL2。在随后的步骤中，虽然没有示出，例如，但形成了插塞(PG)和互连(诸如源极线SL和漏极线DL)，并在顶部互连上形成了保护膜(绝缘膜、覆盖膜或表面保护膜)。
通过上述步骤能够形成第一实施例的半导体器件。这种步骤仅仅是示例，第一实施例的半导体器件可以通过其他步骤制造。例如，可以先形成开口OA1和开口OA2中的任一个。蚀刻步骤可用干蚀刻或湿蚀刻执行。
第一实施例的半导体器件被配置为，使得薄阻挡层BA保持在深底部DB的两侧上的浅底部SB中，这防止了阈值电位的降低，并提高了常闭的可操作性。
通过研究，发明人发现，如果将阻挡层的Al浓度从22％增加到30％以减少比较例(见稍后描述的图16)的半导体器件的导通电阻，其中在浅底部SB的形成区(区域ASB)中没有将该阻挡层变薄，则阈值电压降低了。图13是示出阻挡层的Al浓度和阈值电压之间的关系的图。对比较例的半导体器件的I-V特性进行了检验，它们之间的阻挡层的Al浓度差是10％。在该图中，横轴为栅极电压Vg[a.u.]，竖轴为漏极电流Id[a.u.]。图14是示出板载流子密度(NS)和阈值电压之间的关系的图。如后面所述，可通过调节缓冲层(AlGaN)和阻挡层(AlGaN)之间的Al浓度差，以及通过调节阻挡层(AlGaN)的厚度来调节NS。在该图中，横轴为NS[cm-2]，竖轴为阈值电压Vt[a.u.]。
如图13所示，在阻挡层的Al浓度差为10％的器件的比较中，Al浓度越高导致阈值电压越低。此外，如图14所示，阈值电压随着NS的增加而降低。
这可能是因为二维电子气的浓度由于阻挡层的Al浓度的增加而增加，这降低了在沟道下面的极化电荷的效果。图15是在沟道形成区附近的能带图。图16是示出在使用高Al浓度的阻挡层情况下降低阈值电压的示意图。
例如，如图15所示，在其中感应沟道的栅极绝缘膜(Al2O3)下面的、沟道层(GaN)和缓冲层(AlGaN)之间的界面附近的缓冲层中产生了极化电荷。极化电荷增加了导带，从而允许阈值电位上升到正的一侧。
然而，如图16所示，如果使用高Al浓度的阻挡层来增加比较例的半导体器件的二维电子气2DEG的浓度，其中在浅底部SB的形成区(区域ASB)中不使阻挡层变薄，则降低了极化电荷PC的相对浓度(密度)，因此降低了极化电荷PC的效果。因此，可降低阈值电压。
相比之下，在第一实施例中，由于仅将薄阻挡层BA提供在浅底部SB中，所以能够在浅底部SB中降低二维电子气2DEG的浓度(见图1)。
换句话说，由于浅底部SB(区域ASB)中的阻挡层BA的厚度比无沟槽T的区域(区域AF)中的阻挡层BA的厚度薄，所以浅底部SB(区域ASB)中的二维电子气2DEG的浓度比无沟槽T的区域(区域AF)中的二维电子气2DEG的浓度低。这降低了浅底部SB中的极化电荷PC上的二维电子气2DEG的影响。
图17是示出缓冲层和阻挡层之间的Al浓度差与阻挡层厚度之间的关系的图。在该图中，横轴为缓冲层(AlGaN)和阻挡层(AlGaN)之间的Al浓度差[％]，竖轴为阻挡层(AlGaN)的厚度[nm]。对于值为1E13/cm2、5E12/cm2和0/cm2的每个NS[cm-2]，检查缓冲层(AlGaN)和阻挡层(AlGaN)之间的Al浓度差与阻挡层(AlGaN)的厚度的关系。
浅底部SB(区域ASB)中的阻挡层BA的厚度优选根据设计的NS选择，使得该厚度对应于不降低缓冲层的极化电荷的效果的浓度。例如，当将浅底部SB(区域ASB)中的NS有意设置在从0至5E12/cm2的范围内时，应基于图17适当选择缓冲层(AlGaN)和阻挡层(AlGaN)之间的Al浓度差和阻挡层(AlGaN)的厚度的组合。
阻挡层优选具有2nm或以上的厚度。浅底部SB(区域ASB)的0.2μm或以上的宽度会防止极化电荷的效果被降低。优选选择使NS在无沟槽T的区域(区域AF)中为5E12/cm2或以上的组合。例如，基于图17适当设置缓冲层(AlGaN)和阻挡层(AlGaN)之间的Al浓度差和阻挡层(AlGaN)的厚度，以得到所需的NS，因此可以降低导通电阻。
这样，提供浅底部SB允许单独调节在浅底部SB和无沟槽T的区域(区域AF)之间的二维电子气2DEG的浓度。这在无沟槽T的区域(区域AF)中实现了高浓度的二维电子气2DEG，因此，降低了导通电阻。
例如，当Al浓度为25％且厚度约6nm的阻挡层(AlGaN)存在于浅底部SB(区域ASB)中时，二维电子气2DEG的浓度约为不会使阈值电压降低的2E12/cm2。当Al浓度为25％且厚度约17nm的阻挡层(AlGaN)存在于无沟槽T的区域(具有未被蚀刻的阻挡层BA的区域)中时，二维电子气2DEG的浓度约为7E12/cm2，因此充分减少了漏极和栅极之间的，以及源极和栅极之间的接入电阻。
(应用1)
虽然在图1示出的半导体器件中缓冲层没有有意掺杂杂质，但该缓冲层可以包含例如P型杂质。
图18是示出第一实施例的应用1的半导体器件的配置的截面图。由于除了缓冲层PBU的配置以外，该半导体器件类似于图1的半导体器件，所以将不再描述相同的配置和相同的制造步骤。
在应用1的半导体器件中，例如，使用p型AlGaN层作为缓冲层BU。例如，使用Mg作为p型杂质。与第一实施例一样，这种缓冲层PBU可通过金属有机化学气相沉积工艺形成。
因此，当p型AlGaN被用于缓冲层PBU时，在浅底部SB的形成区中的二维电子气2DEG的浓度被控制为低于无沟槽T的区域(区域AF)中的二维电子气2DEG的浓度，从而也提供了增加的阈值电压的效果。
(应用2)
虽然图1示出的半导体器件包括缓冲层，但可以不提供缓冲层。
由于除了不提供缓冲层BU之外，第一实施例的应用2的半导体器件类似于图1的半导体器件，所以将不再描述相同的配置和相同的制造步骤。
在应用2的半导体器件中，不提供缓冲层BU，且例如，沟道层CH形成在应变缓和层STR上。
图19A包括比较例的半导体器件的截面图，以及示出导带的能级的、半导体器件的较低凹槽部(B-B′部分)中的能带图。图19B包括应用2的半导体器件的截面图，以及半导体器件的较低凹槽部(B-B′部分)中的能带图。
如图19A所示，比较例的半导体器件(a)没有浅底部SB，即，有不使浅底部SB的形成区变薄的阻挡层。与之相反，如图19B所示，虽然应用2的半导体器件(b)没有缓冲层，但通过减小邻近沟槽部的区域中的二维电子气2DEG的浓度，能够抑制沟道电位的降低。这防止了阈值电位的降低，从而提高了常闭的可操作性。
第二实施例
在第二实施例中，阻挡层配置有不同Al浓度的两层。由于除了阻挡层的配置之外，第二实施例的半导体器件类似于第一实施例的半导体器件，所以将不再详细描述相应的配置及其相应的制造步骤。
现在参考附图，将详细描述第二实施例的半导体器件。
结构说明
图20是示出第二实施例的半导体器件的配置的截面图。图20示出的第二实施例的半导体器件(半导体元件)是一种包括氮化物半导体的MIS场效应晶体管。该半导体器件可被用作为功率晶体管的高电子迁移率晶体管类型。第二实施例的半导体器件是一种所谓的凹陷栅极半导体器件。
与第一实施例(图1)相同，第二实施例的半导体器件具有以该顺序提供在衬底S上的成核层NUC、应变缓和层STR、缓冲层BU、沟道层CH和阻挡层BA。绝缘膜IF提供在阻挡层BA上。
在第二实施例中，阻挡层BA配置有位于靠近沟道层CH一侧上的低-Al阻挡层BA1和位于靠近绝缘膜IF一侧上的高-Al阻挡层BA2两层。低-Al阻挡层BA1具有低于高-Al阻挡层BA2的Al浓度(Al成分比)。
栅极电极GE提供在包括开口OA1和开口OA2的沟槽T内，以及其间有栅极绝缘膜GI的绝缘膜IF上。该沟槽T具有浅底部SB和深底部DB。每个浅底部SB提供在深底部DB的两侧上。浅底部SB可被提供为包围深底部DB(见图2)。
开口OA1穿过绝缘膜IF到达高-Al阻挡层BA2的底面(即，低-Al阻挡层BA1的表面)(见图23)。开口OA1的底面对应于浅底部SB。低-Al阻挡层BA1的表面从浅底部SB暴露出来。换句话说，低-Al阻挡层BA1保持在浅底部SB的下面。
开口OA2穿过绝缘膜IF和阻挡层BA(低-Al阻挡层BA1和高-Al阻挡层BA2)到达沟道层CH的中间(见图24)。开口OA2的底面对应于深底部DB。深底部DB位于沟道层CH内。换句话说，沟道层CH从深底部DB暴露出来。浅底部SB的形成区称为区域ASB。深底部DB的形成区称为区域ADB。没有沟槽T的区域(具有未被蚀刻的阻挡层BA的区域)称为区域AF。
在第二实施例中，产生在沟道层CH和阻挡层BA之间的界面附近的二维电子气2DEG，也被其中有栅极电极GE的开口OA2隔开。因此，第二实施例的半导体器件在不将正电位(阈值电位)施加到栅极电极GE期间保持截止，并在将正电位(阈值电位)施加到栅极电极GE期间保持导通。这样，半导体器件执行常闭操作。
因此，缓冲层BU提供在沟道层CH的下面，从而极化电荷(负固定电荷)PC产生在沟道层CH和缓冲层BU之间的界面附近的缓冲层BU中。该极化电荷PC增加了导带，因此，允许阈值电位上升到正的一侧(见图15)。这提高了常闭的可操作性。
源极电极SE提供在栅极电极GE一侧(图20中的左侧上)的阻挡层BA上。漏极电极DE提供在栅极电极GE另一侧(图20中的右侧上)的阻挡层BA上。源极电极SE和漏极电极DE都布置在提供在层间绝缘膜IL1中的接触孔C1中和接触孔C1上。源极电极SE和漏极电极DE用层间绝缘膜IL2覆盖。
第二实施例的半导体器件也被配置为，使得低-Al阻挡层BA1保持在深底部DB两侧上的浅底部SB中，如第一实施例中详细描述的，这降低了在浅底部SB下面的二维电子气2DEG的浓度。由此减小了在浅底部SB下面的二维电子气2DEG的浓度，因此防止了极化电荷PC的导带增强效应的降低。这防止了阈值电位的降低，从而提高了常闭的可操作性。
提供浅底部SB允许单独调节在浅底部SB和无沟槽T的区域(区域AF)之间的二维电子气2DEG的浓度。具体来说，由于高-Al阻挡层BA2存在于沟槽(浅底部SB)T的两侧上，所以能增加二维电子气2DEG的浓度，这允许导通电阻能够降低。
当将阈值电位施加到浅底部SB中的栅极电极GE时，在那里感应了沟道。这允许导通电阻能够降低。
提供浅底部SB将栅极电极GE下面的电场集中部分分成了两个(见图1中被虚线包围的圆形部分)。这缓和了电场浓度，从而增加了栅极击穿电压。
此外，在第二实施例中，由于阻挡层BA具有双层结构，对于每一层都可调节Al浓度，导致处理余量的增加。
图21是示出阻挡层的Al浓度和NS之间的关系的图。对15％至40％的阻挡层(AlGaN)的Al浓度检查NS。有5％的Al浓度的AlGaN被用于缓冲层。在该图中，横轴为AlGaN缓冲层的厚度[nm]，竖轴为NS[cm-2]。此外，1.5E+13指示1.5×1013。
如图21所示，在具有高Al浓度的薄膜区域中，NS对厚度的敏感性是非常高的。具体来说，对于Al浓度为40％的阻挡层(AlGaN)，NS在从0至10nm的厚度范围中会突然增加。因此，阻挡层BA具有含低-Al阻挡层BA1的多层结构，从而能够增加阻挡层BA的总厚度。这确保了形成沟槽T的大的处理余量。
例如，当单独使用高-Al阻挡层BA2作为阻挡层BA时，必须使高-Al阻挡层BA2尽可能薄，以降低浅底部SB中的二维电子气2DEG。例如，当单独使用Al浓度为30％的AlGaN层作为阻挡层BA时，在浅底部SB中必须将AlGaN层蚀刻成约为6nm的厚度。这就要求有高精度的蚀刻控制。此外，参考图21所述，由于在具有高Al浓度的薄膜区域中NS敏感性非常高，厚度变化极大地影响了二维电子气2DEG的浓度。因此，对于薄残留膜和均匀蚀刻，必须执行高精度蚀刻控制。
相比之下，将第二实施例设计为，使得阻挡层BA具有多层结构，并使下层配置有低-Al阻挡层BA1。这使得它能够增加在浅底部SB中保留的低-Al阻挡层BA1的厚度，并减少由厚度变化引起的二维电子气2DEG的浓度变化。
例如，第二实施例的半导体器件的每个部分的平面布局可以类似于第一实施例(见图2和3)。
第二实施例的半导体器件的每个部分的材料可以类似于第一实施例。例如，使用AlGaN层作为第二实施例的半导体器件的阻挡层BA(低-Al阻挡层BA1和高-Al阻挡层BA2)。例如，高-Al阻挡层BA2具有25％至50％的Al浓度，并具有约为2至20nm的厚度。低-Al阻挡层BA1可具有10％至25％的Al浓度，并具有约为5至50nm的厚度。每层厚度的上限根据点缺陷产生等被确定为临界厚度。当使用Al浓度为15％且厚度为22nm的AlGaN层作为低-Al阻挡层BA1时，二维电子气2DEG具有约为2.5E12/cm2的浓度。例如，二维电子气2DEG的这种浓度不会使第二实施例的半导体器件的阈值电压降低。在无沟槽T的区域(具有未被蚀刻的阻挡层BA的区域)中，由于高-Al阻挡层BA2(Al浓度为40％，厚度为9nm)，由阻挡层BA1和阻挡层BA2产生的二维电子气2DEG的浓度约为1E13/cm2，因此充分降低了漏极与栅极之间的，以及源极和栅极之间的接入电阻。当使用低-Al阻挡层BA1和高-Al阻挡层BA2的多层膜作为阻挡层BA时，缓冲层BU(表示为AlxGa1-xN)、阻挡层BA1(表示为AlyGa1-yN)和阻挡层BA2(表示为AlzGa1-zN)的Al浓度(x，y，z)具有x＜y＜z的关系。也可以使用InAlN作为阻挡层BA的材料。在使用InAlN层的情况下，也应使用低-Al阻挡层BA1和高-Al阻挡层BA2的多层膜作为阻挡层BA。
制造方法的描述
随后，参考图22至28，将描述制造第二实施例的半导体器件的方法，同时进一步说明半导体器件的配置。图22至28是示出第二实施例的半导体器件的制造步骤的各个截面图。
如图22所示，在衬底S上顺序形成成核层NUC、应变缓和层STR、缓冲层BU、沟道层CH、阻挡层BA1和BA2，以及绝缘膜IF。可以使用与第一实施例相同的材料和相同的方法，形成成核层NUC、应变缓和层STR、缓冲层BU和沟道层CH。随后，在沟道层CH上形成包括低-Al阻挡层BA1和高-Al阻挡层BA2的阻挡层BA。例如，通过金属有机化学气相沉积工艺等，在沟道层CH上异质外延生长Al浓度为10％至25％且厚度为5至50nm的AlGaN层作为低-Al阻挡层BA1。随后，通过金属有机化学气相沉积工艺等，在低-Al阻挡层BA1上异质外延生长Al浓度为25％至50％且厚度为2至20nm的AlGaN层作为高-Al阻挡层BA2。Al浓度可通过改变用于金属有机化学气相沉积工艺中的Al气源的流量来调节。随后，与第一实施例相同，在阻挡层BA上形成氮化硅膜作为绝缘膜IF，并形成未描绘的元件隔离区(见图3)。
随后，如图23至25所示，形成包括开口OA1和OA2的沟槽T。
例如，如图23所示，在绝缘膜IF上形成光致抗蚀膜PR1，然后通过光刻工艺移除栅极电极形成区(区域ASB和区域ADB)中的光致抗蚀膜PR1。
随后，用光致抗蚀膜PR1作为掩模，干蚀刻绝缘膜IF和高-Al阻挡层BA2，从而形成穿过绝缘膜IF和高-Al阻挡层BA2的、并暴露低-Al阻挡层BA1的表面的开口OA1。换句话说，通过蚀刻移除厚度为T1的高-Al阻挡层BA2。蚀刻气体包括与第一实施例中的蚀刻一样的气体。在这种情况下，厚度为T2的低-Al阻挡层BA1保留在开口的OA1的底面上。在蚀刻高-Al阻挡层BA2之后，可蚀刻低-Al阻挡层BA1到某个深度。随后，移除光致抗蚀膜PR1。
随后，如图24所示，在绝缘膜IF和低-Al阻挡层BA1上形成光致抗蚀膜PR2，并通过光刻工艺移除区域ADB中的光致抗蚀膜PR2。换句话说，在绝缘膜IF和低-Al阻挡层BA1上形成，在区域ADB中有开口的光致抗蚀膜PR2。
随后，用光致抗蚀膜PR2作为掩模，干蚀刻低-Al阻挡层BA1和沟道层CH，从而形成穿过绝缘膜IF和阻挡层BA(低-Al阻挡层BA1和高-Al阻挡层BA2)到达沟道层CH的中间的开口OA2。蚀刻气体包括与第一实施例中的蚀刻一样的气体。阻挡层BA和沟道层CH的蚀刻移除部分具有总厚度T3。厚度T3对应于开口OA1的底面和开口OA2的底面之间的水平差。随后，移除光致抗蚀膜PR2。
因此，如图25所示，形成具有浅底部SB和深底部DB的沟槽T。各浅底部SB对应于开口OA1的底面，深底部DB对应于开口OA2的底面。如上所述，开口OA1被形成为包围开口OA2(见图2)。
随后，如图26和27所示，在绝缘膜IF上方和其间有栅极绝缘膜GI的沟槽T的内部上方形成栅极电极GE。可以形成与第一实施例一样的栅极绝缘膜GI和栅极电极GE。例如，如图26所示，叠置栅极绝缘膜GI的材料和栅极电极GE的材料。随后，如图27所示，用光致抗蚀膜PR3作为掩模蚀刻这种材料。随后，移除光致抗蚀膜PR3。
随后，如图28所示，在绝缘膜IF和栅极电极GE上方形成层间绝缘膜IL1，然后形成源极电极SE和漏极电极DE。随后，在层间绝缘膜IL1、源极电极SE和漏极电极DE上方形成层间绝缘膜IL2。可以使用与第一实施例相同的材料和相同的方法形成层间绝缘膜IL1、源极电极SE、漏极电极DE和层间绝缘膜IL2的每一个。随后，如第一实施例所述，形成插塞(PG)和互连(诸如源极线SL和漏极线DL)。可以在顶部互连上形成保护膜。
通过上述步骤可以形成第二实施例的半导体器件。这种步骤仅仅是示例，第二实施例的半导体器件可通过其他步骤制造。
虽然在第二实施例中阻挡层BA具有双层结构，但阻挡层BA可配置为三层或三层以上。在这种情况下，优选从靠近缓冲层BU的一侧顺序增加Al浓度。
第三实施例
现在参考附图，将详细描述第三实施例的半导体器件。
结构说明
图29是示出第三实施例的半导体器件的配置的截面图。图29示出的第三实施例的半导体器件(半导体元件)是一种包括氮化物半导体的MIS场效应晶体管。该半导体器件可被用作为功率晶体管的高电子迁移率晶体管类型。第三实施例的半导体器件是一种所谓的凹陷栅极半导体器件。
与第一实施例(图1)相同，第三实施例的半导体器件具有以该顺序提供在衬底S上的成核层NUC、应变缓和层STR、缓冲层BU和沟道层CH。阻挡层BA1提供在沟道层CH上，且绝缘膜IF提供在阻挡层BA1上。
在第三实施例中，阻挡层BA1具有开口OA2，绝缘膜IF具有开口OA1。阻挡层BA2提供在开口OA2两侧的阻挡层BA1上。阻挡层BA2具有大于阻挡层BA1的电子亲和力。例如，开口OA1被布置为包围在栅极电极GE形成区内的开口OA2的形成区(见图2)。
开口OA1穿过绝缘膜IF到达阻挡层BA2的表面(见图33)。开口OA1的底面对应于阻挡层BA2的表面。开口OA2穿过绝缘膜IF和阻挡层BA1和BA2到达沟道层CH的中间(见图34)。开口OA2的底面位于沟道层CH内。换句话说，沟道层CH从开口OA2的底面暴露出来。开口OA2的形成区称为区域ADB。开口OA1的端部和开口OA2的端部之间的区域称为区域ABA2。无沟槽T的区域称为区域AF。区域ABA2对应于阻挡层BA2的形成区。
栅极电极GE提供在包括开口OA1和开口OA2的沟槽T内，以及其间有栅极绝缘膜GI的绝缘膜IF上。
在第三实施例中，产生在沟道层CH和阻挡层BA1之间的界面附近的二维电子气2DEG，也由其中具有栅极电极GE的开口OA2隔开。因此，第三实施例的半导体器件，在没有向栅极电极GE施加正电位(阈值电位)期间保持截止，在向栅极电极GE施加正电位(阈值电位)期间保持导通。这样，半导体器件执行常闭操作。
因此，缓冲层BU提供在沟道层CH的下面，从而极化电荷(负固定电荷)PC产生在沟道层CH和缓冲层BU之间的界面附近的缓冲层BU中。该极化电荷PC增加了导带，因此，允许阈值电位上升到正的一侧(见图15)。这提高了常闭的可操作性。
源极电极SE提供在栅极电极GE一侧(图29中的左侧上)的阻挡层BA1上。漏极电极DE提供在栅极电极GE另一侧(图29中的右侧上)的阻挡层BA1上。源极电极SE和漏极电极DE都布置在提供在层间绝缘膜IL1中的接触孔C1中和接触孔C1上。源极电极SE和漏极电极DE用层间绝缘膜IL2覆盖。
第三实施例也被配置为，使得电子亲和力大于阻挡层BA1的阻挡层BA2布置在开口OA2两侧的区域(区域ABA2)中的阻挡层BA1上，这降低了在区域(区域ABA2)中的二维电子气2DEG的浓度。具体来说，具有大的电子亲和力的阻挡层BA2降低了下层阻挡层BA1的压电极化效应，因此降低了二维电子气2DEG的浓度。因此降低了在开口OA2两侧上的二维电子气2DEG的浓度，从而防止了极化电荷PC的导带增强效应的降低。这防止了阈值电位的降低，因此提高了常闭的可操作性。
提供阻挡层BA2允许单独调节在开口OA2两侧上的区域(区域ABA2)和开口OA1两侧上的区域(区域AF)之间的二维电子气2DEG的浓度。具体来说，阻挡层BA2不提供在开口OA1两侧上的区域(区域AF)中，这允许区域AF中的二维电子气2DEG的浓度比区域ABA2中的二维电子气2DEG的浓度高。这允许导通电阻能够降低。
当将阈值电位施加到开口OA2两侧上的区域(区域ABA2)中的栅极电极GE上时，在那里感应了沟道。这允许导通电阻能够降低。
提供两个具有不同深度的开口(OA1、OA2)，将栅极电极GE下面的电场集中部分分成了两个(见图29中被虚线包围的圆形部分)。这缓和了电场浓度，从而增加了栅极击穿电压。
例如，使用AlGaN层作为第三实施例的半导体器件的阻挡层BA1，并使用GaN层作为其阻挡层BA2。例如，使用Al浓度为5％的AlGaN层作为缓冲层BU，使用GaN层作为沟道层CH，并使用Al浓度为30％且厚度约为12mm的AlGaN层作为阻挡层BA1。在这种情况下，在开口OA1两侧上的区域(区域AF)中，二维电子气具有约8E12/cm2的浓度。这样，充分降低了漏极和栅极之间的和源极和栅极之间的接入电阻。在具有GaN层的、作为阻挡层BA2的区域(区域ABA2)中，二维电子气2DEG的浓度是低的，例如，约为1E12/cm2至5E12/cm2。这种浓度不会使阈值电压降低。
在第三实施例中，如随后的制造方法所述，在开口OA2两侧上的区域(区域ABA2)中，不直接蚀刻阻挡层BA1，因此抑制了二维电子气2DEG的变化，因此容易获得二维电子气2DEG的所需浓度。
例如，第三实施例的半导体器件的每个部分的平面布局可以类似于第一实施例(见图2和3)。
第三实施例的半导体器件的每个部分的材料可以类似于第一实施例。
制造方法的描述
随后，参考图30至35，将描述制造第三实施例的半导体器件的方法，同时进一步说明半导体器件的配置。图30至35是示出第三实施例的半导体器件的制造步骤的各个截面图。
如图30所示，在衬底S上顺序形成成核层NUC、应变缓和层STR、缓冲层BU、沟道层CH和阻挡层BA1和BA2。可以使用与第一实施例相同的材料和相同的方法，形成成核层NUC、应变缓和层STR、缓冲层BU和沟道层CH。随后，在沟道层CH上顺序形成阻挡层BA1和阻挡层BA2。例如，通过金属有机化学气相沉积工艺等，在沟道层CH上异质外延生长Al浓度为25％至40％且厚度为5至30nm的AlGaN层作为阻挡层BA1。随后，通过金属有机化学气相沉积工艺等，在阻挡层BA1上异质外延生长厚度为5至20nm的GaN层作为阻挡层BA2。例如，设计二维电子气2DEG在开口OA1两侧的区域(区域AF)中具有5E12/cm2至1E13/cm2的浓度，二维电子气2DEG在具有GaN层的区域(区域ABA2)中具有约为1E12/cm2至5E12/cm2的浓度。
随后，如图31所示，在阻挡层BA2上形成光致抗蚀膜PR41，然后通过光刻工艺在区域ADB和区域ABA2中留下光致抗蚀膜PR41。随后，用光致抗蚀膜PR41作为掩模，干蚀刻阻挡层BA2，从而在区域ADB和区域ABA2中留下阻挡层BA2。蚀刻气体包括用于蚀刻第一实施例中描述的GaN层的气体。随后，移除光致抗蚀膜PR41。
随后，如图32所示，例如，与第一实施例一样，在阻挡层BA1和阻挡层BA2上形成氮化硅膜作为绝缘膜IF。随后，与第一实施例一样，形成未描绘的元件隔离区(见图3)。
随后，如图33和34所示，形成开口OA1和开口OA2。例如，开口OA1被形成为包围开口OA2(见图2)。如图33所示，在绝缘膜IF上形成光致抗蚀膜PR42，然后通过光刻工艺移除在区域ABA2和区域ADB中的光致抗蚀膜PR42。
随后，用光致抗蚀膜PR42作为掩模，干蚀刻绝缘膜IF，从而形成开口OA1。阻挡层BA2从开口OA1的底面暴露出来。蚀刻气体包括与第一实施例中的蚀刻一样的气体。随后，移除光致抗蚀膜PR42。由于蚀刻的掩模错位或尺寸误差，可使宽度约为0.1μm的绝缘膜IF留在阻挡层BA2上。此外，可蚀刻阻挡层BA1上的绝缘膜IF约0.1μm的宽度。
随后，如图34所示，在绝缘膜IF和阻挡层BA2上形成光致抗蚀膜PR43，并通过光刻工艺移除区域ADB中的光致抗蚀膜PR43。随后，用光致抗蚀膜PR43作为掩模，干蚀刻阻挡层BA2、阻挡层BA1和沟道层CH，从而形成穿过阻挡层BA2和阻挡层BA1到达沟道层CH的中间的开口OA2。蚀刻气体包括用于蚀刻第一实施例中描述的GaN层或AlGaN层的气体。随后，移除光致抗蚀膜PR43。例如，阻挡层BA2具有约0.2至5μm的宽度。
随后，在绝缘膜IF上方和在各开口OA1和OA2内部上方，形成栅极绝缘膜GI和栅极电极GE。可以形成与第一实施例一样的栅极绝缘膜GI和栅极电极GE。例如，如图35所示，叠置栅极绝缘膜GI的材料和栅极电极GE的材料，然后蚀刻这些材料(见图29)。
随后，如图29所示，在绝缘膜IF和栅极电极GE上方，形成层间绝缘膜IL1，然后形成源极电极SE和漏极电极DE。随后，在层间绝缘膜IL1、源极电极SE和漏极电极DE上方形成层间绝缘膜IL2。可以使用与第一实施例相同的材料和相同的方法形成层间绝缘膜IL1、源极电极SE、漏极电极DE和层间绝缘膜IL2。随后，如第一实施例所述，形成插塞(PG)和互连(诸如源极线SL和漏极线DL)。可以在顶部互连上形成保护膜。
通过上述步骤可以形成第三实施例的半导体器件。这种步骤仅仅是示例，第三实施例的半导体器件可通过其他步骤制造。
第四实施例
在第四实施例中，描述了上述实施例的应用。
应用A
图36是示出第四实施例的应用A的半导体器件的配置的截面图。如图36所示，第二实施例的半导体器件(图20)可以包括含有p型杂质的缓冲层PBU。由于除了缓冲层PBU的配置之外，该半导体器件类似于第二实施例的半导体器件(图20)，所以将不再描述其相同的配置和相同的制造步骤。
因此，当提供包含p型杂质的缓冲层PBU例如p型AlGaN或p型GaN时，区域ASB中的二维电子气2DEG的浓度也低于区域AF中的二维电子气2DEG的浓度，从而可以提高升高阈值电压的效果。
虽然没有示出，但第二实施例的半导体器件(图20)可以不包括缓冲层BU，或可以包括含有p型GaN层的缓冲层PBU。这样，即使不提供缓冲层，区域ASB中的二维电子气2DEG的浓度也被控制为低于区域AF中的二维电子气2DEG的浓度，从而可以抑制沟道电位的降低(见第一实施例的应用2)。这防止了阈值电位的降低，从而提高了常闭的可操作性。
应用B
图37是示出第四实施例的应用B的半导体器件的配置的截面图。如图37所示，第三实施例的半导体器件(图29)可以包括含有p型杂质的缓冲层PBU。由于除了缓冲层PBU的配置之外，该半导体器件类似于第三实施例的半导体器件(图29)，所以将不再描述其相同的配置和相同的制造步骤。
因此，当提供包含p型杂质的缓冲层PBU例如p型AlGaN或p型GaN时，区域ASB中的二维电子气2DEG的浓度也低于区域AF中的二维电子气2DEG的浓度，从而可以提高升高阈值电压的效果。
虽然没有示出，但第三实施例的半导体器件(图29)可以不包括缓冲层BU，或可以包括含有p型GaN层的缓冲层PBU。这样，即使不提供缓冲层，区域ASB中的二维电子气2DEG的浓度也被控制为低于区域AF中的二维电子气2DEG的浓度，从而可以抑制沟道电位的降低(见第一实施例的应用2)。这防止了阈值电位的降低，从而提高了常闭的可操作性。
应用C
虽然图1示出的半导体器件在阻挡层BA上具有绝缘膜IF，但可以不提供绝缘膜IF。图38是示出第四实施例的应用C的半导体器件的配置的截面图。
由于除了不提供绝缘膜IF之外，应用C的半导体器件类似于图1的半导体器件，所以将不再描述其相同的配置和相同的制造步骤。
因此，如果不提供绝缘膜IF，则也可以提供基本类似于图1的半导体器件的效果。此外，即使不提供绝缘膜IF，由于浅底部SB和阻挡层BA的表面存在水平差。因此，如第一实施例的详细描述，缓和了电场集中，并因此，增加了栅极击穿电压(见图1)。
图39是示出第四实施例的应用C的半导体器件的另一配置的截面图。如图39所示，可提供代替图38示出的半导体器件的缓冲层BU的p型缓冲层PBU。因此，当提供p型AlGaN缓冲层时，例如，能够提供与第一实施例的应用1一样的升高阈值电压的效果。
应用D
虽然图20示出的半导体器件在阻挡层BA2上具有绝缘膜IF，但可以不提供绝缘膜IF。图40是示出第四实施例的应用D的半导体器件的配置的截面图。
由于除了不提供绝缘膜IF之外，应用D的半导体器件类似于图20的半导体器件，所以将不再描述其相同的配置和相同的制造步骤。
因此，如果不提供绝缘膜IF，则也可以提供基本类似于图20的半导体器件的效果。此外，即使不提供绝缘膜IF，由于浅底部SB和阻挡层BA的表面存在水平差。因此，如第一实施例的详细描述，缓和了电场集中，并因此，增加了栅极击穿电压。
图41是示出第四实施例的应用D的半导体器件的另一配置的截面图。如图41所示，可使用p型缓冲层PBU代替图40示出的半导体器件的缓冲层BU。因此，当提供p型缓冲层时，例如，如第一实施例的应用1所述，能够增强升高阈值电压的效果。
应用E
虽然图29示出的半导体器件在阻挡层BA1上具有绝缘膜IF，但可以不提供绝缘膜IF。图42是示出第四实施例的应用E的半导体器件的配置的截面图。
由于除了不提供绝缘膜IF之外，应用E的半导体器件类似于图29的半导体器件，所以将不再描述其相同的配置和相同的制造步骤。
因此，如果不提供绝缘膜IF，则也可以提供基本类似于图29的半导体器件的效果。此外，即使不提供绝缘膜IF，在阻挡层BA2的表面和阻挡层BA1的表面之间也会存在水平差。因此，缓和了电场集中，并因此，增加了栅极击穿电压。
图43是示出第四实施例的应用E的半导体器件的另一配置的截面图。如图43所示，可使用p型缓冲层PBU代替图42示出的半导体器件的缓冲层BU。因此，当使用p型缓冲层时，例如，如第一实施例的应用1所述，能够增强升高阈值电压的效果。
第五实施例
在第一实施例(图1和6)中，绝缘膜IF的侧面，以及阻挡层BA的部分侧面，对应于从阻挡层BA的表面起的厚度T1的部分侧面，从开口OA1的侧面(侧壁)暴露出来。然而，绝缘膜IF的侧面可以向源极电极SE或漏极电极DE缩进。由于除了绝缘膜IF的侧面的位置之外，第五实施例的半导体器件类似于第一实施例的半导体器件，所以将不再详细描述相应的配置和相应的制造步骤。
现在参考附图，将详细描述第五实施例的半导体器件。
结构说明
图44是示出第五实施例的半导体器件的配置的截面图。图44示出的第五实施例的半导体器件(半导体元件)是一种包括氮化物半导体的MIS场效应晶体管。该半导体器件可被用作为功率晶体管的高电子迁移率功率晶体管类型。第五实施例的半导体器件是一种所谓的凹陷栅极半导体器件。
与第一实施例(图1)相同，第五实施例的半导体器件具有以该顺序提供在衬底S上的成核层NUC、应变缓和层STR、缓冲层BU、沟道层CH和阻挡层BA。绝缘膜IF提供在阻挡层BA上。
栅极电极GE提供在开口OAIF、开口OA1和开口OA2的内部，以及其间有栅极绝缘膜GI的绝缘膜IF上。例如，开口OA1被布置为包围开口OA2的形成区(见图2)，且开口OAIF被布置为包围开口OA1的形成区。
开口OAIF穿过绝缘膜IF到达阻挡层BA的表面(见图45)。开口OA1穿过绝缘膜IF到达阻挡层BA的中间(见图46)。开口OA1的底面对应于浅底部SB。浅底部SB位于在阻挡层BA内。换句话说，阻挡层BA从浅底部SB暴露出来。换句话说，阻挡层BA保持在浅底部SB的下面。开口OA2穿过绝缘膜IF和阻挡层BA到达沟道层CH的中间(见图47)。开口OA2的底面对应于深底部DB。深底部DB位于沟道层CH内。换句话说，沟道层CH从深底部DB暴露出来。浅底部SB的形成区称为区域ASB。深底部DB的形成区称为区域ADB。无沟槽T的区域(具有未被蚀刻的阻挡层BA的区域)称为区域AF。暴露阻挡层BA的表面的区域(开口OAIF和开口OA1之间的区域)称为区域AR。暴露阻挡层BA的表面的区域对应于绝缘膜IF的缩进面。
在第五实施例中，产生在沟道层CH和阻挡层BA之间的界面附近的二维电子气2DEG，也由其中具有栅极电极GE的开口OA2隔开。因此，第五实施例的半导体器件，在没有向栅极电极GE施加正电位(阈值电位)期间保持截止，在向栅极电极GE施加正电位(阈值电位)期间保持导通。这样，半导体器件执行常闭操作。
缓冲层BU提供在沟道层CH的下面，因此，极化电荷(负固定电荷)PC产生在沟道层CH和缓冲层BU之间的界面附近的缓冲层BU中。该极化电荷PC增加了导带，因此，允许阈值电位上升到正的一侧(见图15)。这提高了常闭的可操作性。
源极电极SE提供在栅极电极GE的一侧上(图44中的左侧上)的阻挡层BA上。漏极电极DE提供在栅极电极GE的另一侧上(图44中的右侧上)的阻挡层BA上。源极电极SE和漏极电极DE都布置在提供在层间绝缘膜IL1中的接触孔C1中和接触孔C1上。源极电极SE和漏极电极DE用层间绝缘膜IL2覆盖。
与第一实施例相同，第五实施例的半导体器件也被配置为，使得薄阻挡层BA保持在深底部DB的两侧上的浅底部SB中，这降低了在浅底部SB下面的二维电子气2DEG的浓度。由此减小了在浅底部SB下面的二维电子气2DEG的浓度，因此防止了极化电荷PC的导带增强效应的降低。这防止了阈值电位的降低，从而提高了常闭的可操作性。
提供浅底部SB允许单独调节在其中有浅底部SB的区域ASB和无沟槽T的区域AF之间的二维电子气2DEG的浓度。因此，通过例如增加阻挡层的Al浓度，可以增加区域AF中的二维电子气2DEG的浓度，从而能够降低导通电阻。
当将阈值电位施加到浅底部SB中的栅极电极GE时，在那里感应了沟道。这允许导通电阻能够降低。
提供浅底部SB将栅极电极GE下面的电场集中部分分成了两个。另外，绝缘膜IF的侧面可以向源极电极SE或漏极电极DE缩进，这最终将电场集中部分分成了三个(见图44中的被虚线包围的圆形部分)。这缓和了电场浓度，从而增加了栅极击穿电压。
制造方法的描述
随后，参考图45至48，将描述制造第五实施例的半导体器件的方法，同时进一步说明半导体器件的配置。图45至48是示出第五实施例的半导体器件的制造步骤的各个截面图。
如图45所示，在衬底S上顺序形成成核层NUC、应变缓和层STR、缓冲层BU、沟道层CH、阻挡层BA和绝缘膜IF。可以使用与第一实施例相同的材料和相同的方法形成这种层。随后，形成未描绘的元件隔离区(见图3)。
随后，顺序形成开口OAIF、开口OA2和开口OA1(见图45至47)。例如，在绝缘膜IF上形成光致抗蚀膜PRF，然后通过光刻工艺移除栅极电极形成区(区域ASB、区域ADB和区域AR)中的光致抗蚀膜PRF。随后，用光致抗蚀膜PRF作为掩模，干蚀刻绝缘膜IF，从而形成穿过绝缘膜IF并暴露阻挡层BA的表面的开口OAIF。蚀刻气体包括用于蚀刻第一实施例中描述的绝缘膜IF的气体。随后，移除光致抗蚀膜PRF。
随后，如图46所示，在绝缘膜IF和阻挡层BA上形成光致抗蚀膜PR1，并通过光刻工艺移除区域ADB和区域ASB中的光致抗蚀膜PR1。随后，通过蚀刻移除从阻挡层BA的表面起的厚度为T1的阻挡层BA。蚀刻气体包括与第一实施例中的蚀刻一样的气体。在这种情况下，厚度为T2的阻挡层BA仍然保留在开口OA1的底面上。随后，移除光致抗蚀膜PR1。
随后，如图47所示，在绝缘膜IF和阻挡层BA上形成光致抗蚀膜PR2，并通过光刻工艺移除区域ADB中的光致抗蚀膜PR2。
随后，用光致抗蚀膜PR2作为掩模，干蚀刻阻挡层BA和沟道层CH，从而形成穿过阻挡层BA到达沟道层CH的中间的开口OA2。蚀刻气体包括与第一实施例中的蚀刻一样的气体。阻挡层BA和沟道层CH的蚀刻移除部分具有总厚度T3。厚度T3对应于开口OA1的底面和开口OA2的底面之间的水平差。随后，移除光致抗蚀膜PR2。
因此，如图48所示，形成开口OAIF、开口OA2和开口OA1。开口OAIF的底面对应于阻挡层BA的表面，开口OA2的底面对应于浅底部SB，开口OA1的底面对应于深底部DB。如上所述，开口OAIF被形成为包围开口OA1，以及开口OA1被形成为包围开口OA2。
随后，如图44所示，在绝缘膜IF上方和在其间有栅极绝缘膜GI的各开口OAIF、OA2和OA1的内部上方，形成栅极电极GE。使用与第一实施例相同的材料和相同的方法，形成栅极绝缘膜GI和栅极电极GE。
随后，在绝缘膜IF和栅极电极GE上方形成层间绝缘膜IL1，然后形成源极电极SE和漏极电极DE。随后，在层间绝缘膜IL1、源极电极SE和漏极电极DE上方形成层间绝缘膜IL2。可以使用与第一实施例相同的材料和相同的方法形成层间绝缘膜IL1、源极电极SE、漏极电极DE和层间绝缘膜IL2。随后，如第一实施例所述，形成插塞(PG)和互连(诸如源极线SL和漏极线DL)。可以在顶部互连上形成保护膜。
通过上述步骤能够形成第五实施例的半导体器件。这种步骤仅仅是示例，第五实施例的半导体器件可以通过其他步骤制造。
在第五实施例中，绝缘膜IF可以只向漏极电极DE缩进。
第六实施例
图49是示出第六实施例的半导体器件的配置的截面图。如图49所示，在可能的配置中，低-Al阻挡层BA1提供在开口OA2两侧上的区域中(在第一实施例中对应于区域ASB的区域)，而高-Al阻挡层BA2提供在开口OA1两侧上的区域中(在第一实施例中对应于区域AF的区域)。类似于第一实施例的部件用类似数字加以指定，并省略重复的描述。
在这种配置中，可以将在低-Al阻挡层BA1下面的二维电子气2DEG的浓度控制为低于在高-Al阻挡层BA2下面的二维电子气2DEG的浓度。因此，如第一实施例和其他实施例所详细描述的，能够防止阈值电位的降低，从而提高了常闭的可操作性。
虽然根据上文中的一些实施例已经详细描述了发明人实现的发明，但本发明不应限制于此，并应该意识到，在不偏离本发明的精神的范围内，可以做出各种变更或改变。例如，与第一实施例的应用1所描述的一样，第五实施例中所描述的缓冲层可以为p型缓冲层。如第一实施例的应用2所述，可以不提供第五实施例中所描述的缓冲层。此外，实施例中所描述的器件部分的配置和/或制造步骤可以彼此进行多种组合。
附录1
一种制造半导体器件的方法，该方法包括以下步骤：
(a)在衬底上方形成第一氮化物半导体层；
(b)在第一氮化物半导体层上方形成第二氮化物半导体层；
(c)在第二氮化物半导体层上方形成第三氮化物半导体层；
(d)形成包括第一开口和第二开口的沟槽，其中第一开口穿过第一区域中的第三氮化物半导体层到达第二氮化物半导体层的中间，第二开口到达第二区域中的第三氮化物半导体层的中间；
(e)在其间有栅极绝缘膜的沟槽中形成栅极电极；以及
(f)在栅极电极的第一侧上的第三氮化物半导体层上方形成第一电极，并在栅极电极的第二侧上的第三氮化物半导体层上方形成第二电极，
其中第二氮化物半导体层具有大于第一氮化物半导体层和第三氮化物半导体层的每一个的电子亲和力，以及
其中第一氮化物半导体层具有大于第三氮化物半导体层的电子亲和力。
附录2
根据附录1的方法，其中第一氮化物半导体层包含p型杂质。
附录3
根据附录1的方法，进一步包括在步骤(c)和步骤(d)之间的、在第三氮化物半导体层上方形成绝缘膜的步骤。
附录4
根据附录3的方法，
其中步骤(d)是形成第一开口、第二开口，以及穿过绝缘膜并包围第二开口的第三开口的步骤，以及
其中步骤(e)是在绝缘膜上方和在其间有栅极绝缘膜的第一开口、第二开口和第三开口的内部上方形成栅极电极的步骤。
附录5
根据附录1的方法，
其中步骤(c)进一步包括以下步骤：
(c1)在第二氮化物半导体层上方形成第一膜；以及
(c2)在第一膜上方形成第二膜，以及
其中步骤(d)是
形成包括第一开口和第二开口的沟槽的步骤，其中第一开口穿过第一区域中的第一膜和第二膜到达第二氮化物半导体层的中间，第二开口穿过第二区域中的第二膜到达第一膜。
附录6
根据附录5的方法，
其中第一膜和第二膜都包含Al，以及
其中第一膜具有低于第二膜的Al成分比。
附录7
一种制造半导体器件的方法，该方法包括以下步骤：
(a)在衬底上方形成第一氮化物半导体层；
(b)在第一氮化物半导体层上方形成第二氮化物半导体层；
(c)在第二氮化物半导体层上方形成第三氮化物半导体层；
(d)在第一区域中形成穿过第三氮化物半导体层到达第二氮化物半导体层的中间的第一开口；
(e)在其间有栅极绝缘膜的第一开口中形成栅极电极，以及；
(f)在栅极电极的第一侧上的第三氮化物半导体层上方形成第一电极，并在栅极电极的第二侧上的第三氮化物半导体层上方形成第二电极；
其中步骤(c)进一步包括以下步骤：
(c1)在第二氮化物半导体层上方形成第一膜；
(c2)在第一膜上方形成第二膜；以及
在步骤(d)之前，仅在第一开口的两侧上的第二区域中留下第二膜，
其中第二氮化物半导体层具有大于第一氮化物半导体层和第三氮化物半导体层的每一个的电子亲和力，
其中第一氮化物半导体层具有大于第三氮化物半导体层的电子亲和力，
其中第一膜包含Al，以及
其中第二膜具有低于第一膜的Al成分比。
附录8
一种半导体器件，包括：
提供在衬底上方的第一氮化物半导体层；
提供在第一氮化物半导体层上方的第二氮化物半导体层；
提供在第二氮化物半导体层上方的第三氮化物半导体层；
穿过第三氮化物半导体层到达第二氮化物半导体层的中间的第一开口；
布置在其间有栅极绝缘膜的第一开口中的栅极电极；以及
分别提供在栅极电极两侧上的第三氮化物半导体层上方的第一电极和第二电极，
其中第二氮化物半导体层具有大于第一氮化物半导体层和第三氮化物半导体层的每一个的电子亲和力，
其中第一氮化物半导体层具有大于第三氮化物半导体层的电子亲和力，
其中第一区域布置在第一开口的两侧上，以及
其中第一区域中的第三氮化物半导体层的厚度比在靠近第一电极一侧上的第一区域端部和第一电极之间的第二区域中的第三氮化物半导体层的厚度薄。
附录9
一种半导体器件，包括：
提供在衬底上方的第一氮化物半导体层；
提供在第一氮化物半导体层上方的第二氮化物半导体层；
穿过第二氮化物半导体层到达第一氮化物半导体层的中间的第一开口；
布置在其间有栅极绝缘膜的第一开口中的栅极电极；以及
分别提供在栅极电极两侧的第二氮化物半导体层上方的第一电极和第二电极，
其中第一氮化物半导体层具有大于第二氮化物半导体层的电子亲和力，
其中第一区域布置在第一开口的两侧上，以及
其中第一区域中的第三氮化物半导体层的厚度比在靠近第一电极一侧上的第一区域端部和第一电极之间的第二区域中的第三氮化物半导体层的厚度薄。

Claims (7)

1.一种半导体器件，包括：
被提供在衬底上方的第一氮化物半导体层；
被提供在所述第一氮化物半导体层上方的第二氮化物半导体层；
被提供在所述第二氮化物半导体层上方的第三氮化物半导体层；
穿过所述第三氮化物半导体层而到达所述第二氮化物半导体层的中间的第一开口；
被布置在所述第一开口中的栅极电极，在所述第一开口和所述栅极电极之间有栅极绝缘膜；以及
被分别提供在所述栅极电极的两侧上的所述第三氮化物半导体层上方的第一电极和第二电极，
其中，所述第二氮化物半导体层具有大于所述第一氮化物半导体层和所述第三氮化物半导体层中的每一个的电子亲和力，
其中，所述第一氮化物半导体层具有大于所述第三氮化物半导体层的电子亲和力，
其中，在所述第一开口的两侧上布置有第一区域，
所述第一区域中的所述第三氮化物半导体层的厚度比第二区域中的所述第三氮化物半导体层的厚度薄，所述第二区域在靠近所述第一电极一侧上的第一区域的端部和所述第一电极之间，
其中，靠近所述第一电极一侧上的所述第一区域中的二维电子气的浓度低于所述第二区域中的二维电子气的浓度并且靠近所述第二电极一侧上的所述第一区域中的二维电子气的浓度低于在靠近所述第二电极一侧上的所述第一区域的端部和所述第二电极之间的、第三区域中的二维电子气的浓度，
其中，所述栅极电极被布置在沟槽中，在所述栅极电极和所述沟槽之间有栅极绝缘膜，
其中，所述沟槽包括所述第一开口和到达所述第三氮化物半导体层的中间的第二开口，
其中，所述沟槽的底部包括：第一底部和第二底部，所述第一底部对应于所述第一开口的底部，所述第二底部位于所述第一底部的两侧上并且对应于所述第二开口的底部，以及
其中，所述第一区域是所述第二底部的形成区，并且
其中，所述栅极电极被形成以覆盖所述第一底部部分和所述第二底部部分，
其中，所述第三氮化物半导体层包括：被提供在所述第二氮化物半导体层上方的第一膜，以及被提供在所述第一膜上方的第二膜，
其中所述第一膜和所述第二膜都包含Al，并且其中所述第一膜具有低于所述第二膜的Al成分比，并且所述第二膜被布置在所述第二开口两侧的区域中的所述第一膜上。
2.根据权利要求1的半导体器件，其中，
所述第一电极是源极电极。
3.根据权利要求1的半导体器件，其中，
所述第一电极是漏极电极。
4.根据权利要求1的半导体器件，其中，
所述第一氮化物半导体层包含p型杂质。
5.根据权利要求1的半导体器件，进一步包括被提供在所述第二区域中的所述第三氮化物半导体层上方的绝缘膜。
6.根据权利要求1的半导体器件，进一步包括被提供在所述第二区域中的所述第三氮化物半导体层上的绝缘膜，
其中，所述绝缘膜具有第三开口，并且所述第三开口的端部的位置比所述第二开口的端部更靠近于所述第一电极和所述第二电极之一。
7.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)在衬底上方形成第一氮化物半导体层；
(b)在所述第一氮化物半导体层上方形成第二氮化物半导体层；
(c)在所述第二氮化物半导体层上方形成第三氮化物半导体层；
(d)形成包括第一开口和第二开口的沟槽，其中，所述第一开口穿过第一区域中的所述第三氮化物半导体层而到达所述第二氮化物半导体层的中间，所述第二开口到达第二区域中的所述第三氮化物半导体层的中间，其中，所述沟槽的底部包括：第一底部和第二底部，所述第一底部对应于所述第一开口的底部，所述第二底部位于所述第一底部的任一侧上并且对应于所述第二开口的底部；
(e)在所述沟槽中形成栅极电极，在所述沟槽和所述栅极电极之间有栅极绝缘膜；以及
(f)在所述栅极电极的第一侧上的所述第三氮化物半导体层上方形成第一电极，并且在所述栅极电极的第二侧上的所述第三氮化物半导体层上方形成第二电极，
其中，所述第二氮化物半导体层具有大于所述第一氮化物半导体层和所述第三氮化物半导体层中的每一个的电子亲和力，
其中，所述第一氮化物半导体层具有大于所述第三氮化物半导体层的电子亲和力，以及
其中，所述栅极电极被形成以覆盖所述第一开口和所述第一区域，
其中，所述第三氮化物半导体层包括：被提供在所述第二氮化物半导体层上方的第一膜，以及被提供在所述第一膜上方的第二膜，
其中所述第一膜和所述第二膜都包含Al，并且其中所述第一膜具有低于所述第二膜的Al成分比，并且所述第二膜被布置在所述第二开口两侧的区域中的所述第一膜上。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6468886B2 (ja) * 2015-03-02 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
CN105789296B (zh) * 2015-12-29 2019-01-25 中国电子科技集团公司第五十五研究所 一种铝镓氮化合物/氮化镓高电子迁移率晶体管
US10062776B2 (en) * 2016-02-05 2018-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10985284B2 (en) 2016-04-15 2021-04-20 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon schottky diode with reduced junction leakage current
US20170301780A1 (en) * 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. High-voltage gan high electron mobility transistors with reduced leakage current
US20180061975A1 (en) * 2016-08-24 2018-03-01 Rohm Co., Ltd. Nitride semiconductor device and nitride semiconductor package
US10340352B2 (en) * 2017-03-14 2019-07-02 Globalfoundries Inc. Field-effect transistors with a T-shaped gate electrode
CN106783614A (zh) * 2017-04-12 2017-05-31 成都海威华芯科技有限公司 一种基于GaN HEMT结构的欧姆接触制备方法
CN111344842B (zh) * 2017-11-16 2023-02-21 松下控股株式会社 氮化物半导体装置
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
JP7102796B2 (ja) * 2018-03-12 2022-07-20 富士通株式会社 半導体装置及び半導体装置の製造方法
JP7071878B2 (ja) * 2018-05-29 2022-05-19 株式会社東芝 半導体装置
JP7065692B2 (ja) * 2018-05-29 2022-05-12 株式会社東芝 半導体装置
US10797152B2 (en) * 2018-06-04 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
CN108807510B (zh) * 2018-07-10 2021-05-14 电子科技大学 一种逆阻型氮化镓高电子迁移率晶体管
CN109411349A (zh) * 2018-09-10 2019-03-01 西安电子科技大学 一种基于电荷分部调制的高线性毫米波器件
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
US10680092B2 (en) * 2018-10-01 2020-06-09 Semiconductor Components Industries, Llc Electronic device including a transistor with a non-uniform 2DEG
US10707322B2 (en) * 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US11600614B2 (en) 2020-03-26 2023-03-07 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon
TWI732593B (zh) * 2020-06-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構及具有半導體結構的高電子遷移率電晶體裝置
US11387356B2 (en) 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604704A (zh) * 2008-06-13 2009-12-16 张乃千 Hemt器件及其制造方法
CN102403348A (zh) * 2010-09-14 2012-04-04 三星Led株式会社 氮化镓基半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5200936B2 (ja) * 2006-09-20 2013-06-05 富士通株式会社 電界効果トランジスタおよびその製造方法
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP4729067B2 (ja) * 2008-03-31 2011-07-20 古河電気工業株式会社 電界効果トランジスタ
US8330167B2 (en) * 2008-11-26 2012-12-11 Furukawa Electric Co., Ltd GaN-based field effect transistor and method of manufacturing the same
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
JP5801560B2 (ja) * 2011-01-21 2015-10-28 株式会社豊田中央研究所 半導体装置
JP5866766B2 (ja) * 2011-02-10 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
JP6253886B2 (ja) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6024579B2 (ja) * 2013-04-11 2016-11-16 株式会社デンソー Ｈｅｍｔを備えた半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604704A (zh) * 2008-06-13 2009-12-16 张乃千 Hemt器件及其制造方法
CN102403348A (zh) * 2010-09-14 2012-04-04 三星Led株式会社 氮化镓基半导体器件及其制造方法

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