JP6024579B2 - Ｈｅｍｔを備えた半導体装置 - Google Patents

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Description

本発明は、高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）を備えた半導体装置に関するものである。
従来より、ノーマリオフ型のＨＥＭＴを備えた半導体装置が提案されている（例えば、特許文献１参照）。
具体的には、この半導体装置では、電子走行層上に電子供給層がヘテロ接合されて積層された基板を用いて構成されている。そして、電子供給層には、電子走行層に達し、電子走行層と電子供給層との界面に垂直となるゲートリセスが形成されており、ゲートリセス上には絶縁膜を介してゲート電極が形成されている。また、電子供給層上には、ソース電極およびドレイン電極が形成されている。
このような半導体装置では、電子走行層に達するゲートリセスが形成されており、電子走行層のうちゲートリセスの底面直下に位置する部分には、ヘテロ接合による２次元電子ガス層が生成されない。
そして、ゲート電極に所定の閾値以上の電圧を印加すると、電子走行層のうちゲート電極の直下に位置する部分にゲート電圧による２次元電子ガス層が生成される。このため、ヘテロ接合による２次元電子ガス層とゲート電圧による２次元電子ガス層とによってソース電極とドレイン電極との間に電流経路（チャネル）が形成され、ソース電極−ドレイン電極間に電流が流れてオン状態となる。
つまり、上記ＨＥＭＴを備えた半導体装置では、ゲート電極に所定の閾値以上のゲート電圧を加えない状態において、ソース電極−ドレイン電極間がオフ状態となるノーマリオフ特性を得ることができる。
特開２０１２−１２４４２号公報
しかしながら、上記ＨＥＭＴを備えた半導体装置では、ゲートリセスが電子走行層と電子供給層との界面に垂直となるように形成されている。このため、電子走行層のうちゲートリセスの側面に形成された絶縁膜の直下に位置する部分には、ゲート電圧による２次元電子ガス層が生成され難い。したがって、電子走行層のうちゲートリセスの側面に形成された絶縁膜の直下に位置する部分では、ヘテロ接合による２次元電子ガス層もゲート電圧による２次元電子ガス層も生成され難く、オン状態となっても電子密度が小さい。このため、半導体装置を流れる最大電流が小さくなる。
本発明は上記点に鑑みて、ノーマリオフ型のＨＥＭＴを備えた半導体装置において、最大電流が小さくなることを抑制することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１半導体層（４）と、第１半導体層とヘテロ接合されることにより、へテロ接合による第１−２次元電子ガス層（６ａ）が生成される第２半導体層（３）と、第１半導体層に形成されたゲートリセス（７）と、ゲートリセスの壁面に配置された絶縁膜（８）と、絶縁膜上に配置されたゲート電極（９）とを備えるノーマリオフ型のＨＥＭＴを備えた半導体装置において、以下の点を特徴としている。
すなわち、請求項１に記載の発明では、ソース電極（１０）とドレイン電極（１１）とを備え、ゲートリセスは、底面側の幅が開口部側の幅より狭く形成され、開口部側の幅が開口部の幅で一定とされ、底部側の幅が底面の幅で一定とされた階段状とされており、ゲート電極は、ゲートリセスの底面から側面に沿って配置されていると共に、側面から第１半導体層における第２半導体層側と反対側の面まで延設され、ソース電極側の端部およびドレイン電極側の端部が第１半導体層における第２半導体層側と反対側の面に位置しており、ゲート電極に所定の閾値以上の電圧が印加されたとき、第２半導体層にはゲート電圧による第２−２次元電子ガス層（６ｂ）が第１−２次元電子ガス層の一部とオーバーラップする状態で生成されることを特徴としている。
これによれば、第１、第２−２次元電子ガス層がオーバーラップするため、電子密度が小さい領域が形成されることを抑制でき、最大電流が小さくなることを抑制できる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。 最大電流と、ゲートリセスの側面と、電子走行層および電子供給層の界面との成す角度との関係を示す図である。 本発明の第１実施形態におけるＨＥＭＴを備えた半導体装置の変形例を示す断面図である。 本発明の第２実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。 本発明の第２実施形態におけるＨＥＭＴを備えた半導体装置の変形例を示す断面図である。 本発明の他の実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態のＨＥＭＴを備えた半導体装置は、支持基板１、バッファ層２、電子走行層３、電子供給層４が順に積層された基板５を用いて構成されている。なお、本実施形態では、電子供給層４が本発明の第１半導体層に相当し、電子走行層３が本発明の第２半導体層に相当している。
支持基板１は、Ｓｉ基板やＳｉＣ基板、ＧａＮ基板、サファイア基板等が用いられ、バッファ層２は、支持基板１の格子定数と電子走行層３の格子定数とを合わせるための化合物層等が用いられる。なお、バッファ層２は、ＨＥＭＴの動作に直接関係するものではないため、特に支持基板１がＧａＮ基板のような自立基板やサファイア基板等の場合には備えられていなくてもよい。
電子走行層３は、電子供給層４側の一面近傍に電流経路（チャネル）として機能する電子密度の高い第１、第２−２次元電子ガス層６ａ、６ｂが生成されるものであり、例えば、窒化ガリウム（ＧａＮ）が用いられる。
電子供給層４は、電子走行層３よりも大きいバンドキャップを有するものが用いられ、電子走行層３とヘテロ接合されている。これにより、電子走行層３には、自発分極およびピエゾ分極により、電子供給層４との界面近傍に第１−２次元電子ガス層６ａが生成されている。このような電子供給層４としては、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられる。
そして、電子供給層４には、電子走行層３に達するゲートリセス７が形成されている。
本実施形態のゲートリセス７は、開口部側から底面に向かって幅が次第に狭くされたテーパ状とされている。さらに詳述すると、ゲートリセス７は、電子走行層３と電子供給層４との界面に対して相対する側面がそれぞれ傾斜しており、本実施形態では、界面と相対する側面との成す角度θが５０°以下とされている。なお、ゲートリセス７の幅とは、対向する側面の間隔（図１中紙面左右方向の長さ）のことである。
また、ゲートリセス７の壁面および電子供給層４上には絶縁膜８が形成されており、ゲートリセス７の壁面に形成された絶縁膜８上には、ポリシリコンや金属等で形成されるゲート電極９が埋め込まれている。
なお、絶縁膜８はゲートリセス７の壁面に沿って形成されており、ゲート電極９はゲートリセス７の底面に向かって幅が狭くなるテーパ状とされている。つまり、ゲート電極９のうちゲートリセス７の側面上に位置する部分は、電子走行層３と電子供給層４との界面に対して傾斜しているといえる。また、絶縁膜８のうちゲートリセス７の壁面に形成されている部分はゲート絶縁膜として機能する。
絶縁膜８のうち電子供給層４上に形成された部分には、ゲートリセス７（ゲート電極９）を挟むように２つの開口部８ａ、８ｂが形成されている。そして、一方の開口部８ａにソース電極１０が配置され、他方の開口部８ｂにドレイン電極１１が配置されている。
ソース電極１０およびドレイン電極１１は、電子供給層４とオーミック接触しており、電子供給層４を介して第１−２次元電子ガス層６ａと電気的に接続されている。このようなソース電極１０およびドレイン電極１１は、例えば、Ｔｉ／Ａｌ層にて形成される。
以上が本実施形態におけるＨＥＭＴを備えた半導体装置の構成である。次に、上記ＨＥＭＴを備えた半導体装置の作動について説明する。
上記ＨＥＭＴを備えた半導体装置は、電子走行層３のうち電子供給層４とヘテロ接合されている界面近傍に第１−２次元電子ガス層６ａが生成されている。なお、第１−２次元電子ガス層６ａは、ゲートリセス７が電子走行層３に達するように形成されているため、ゲートリセス７の底面直下の部分には形成されていない。つまり、第１−２次元電子ガス層６ａは、ゲートリセス７によって分断されているともいえる。
このため、上記ＨＥＭＴを備えた半導体装置では、ゲート電極９に所定の閾値以上のゲート電圧を印加しない場合には、ソース電極１０とドレイン電極１１との間に電流経路が形成されず、オフ状態となるノーマリオフ特性が得られる。
なお、第１−２次元電子ガス層６ａは、電子走行層３と電子供給層４とのヘテロ接合によって生成されるが、電子走行層３のうち厚さが極めて薄い電子供給層４とヘテロ接合されている部分には実質的なチャネルとして機能するだけの電子密度を有するものが生成されない。このため、図１では、実質的なチャネルとして機能するだけの電子密度を有する第１−２次元電子ガス層６ａのみを図示している。すなわち、電子走行層３のうち厚さが極めて薄い電子供給層４とヘテロ接合されることで生成された２次元電子ガス層は図示していない。
そして、ゲート電極９に所定の閾値以上のゲート電圧が印加されると、電子走行層３のうちゲートリセス７の底面および底面近傍の領域に電子が誘起され、ゲート電圧による第２−２次元電子ガス層６ｂが生成される。具体的には、ゲートリセス７がテーパ状とされているため、第２−２次元電子ガス層６ｂは、電子走行層３のうち、ゲートリセス７の底面と対向する（接する）部分およびゲートリセス７の底面側の側面と厚さが薄い（ゲートリセス７の底面近傍の）電子供給層４を介して対向する部分に生成される。言い換えると、第２−２次元電子ガス層６ｂは、ゲートリセス７の底面側に配置されたゲート電極９の直下に位置する部分に生成される。
つまり、第２−２次元電子ガス層６ｂは、第１−２次元電子ガス層６ａの一部とオーバーラップする状態で生成される。すなわち、ゲートリセス７は、第１−２次元電子ガス層６ａの一部とオーバーラップする第２−２次元電子ガス層６ｂが生成されるように、側面が電子走行層３と電子供給層４との界面に対して傾いたテーパ状とされている。これにより、ソース電極１０とドレイン電極１１との電流経路に電子密度が少ない領域が形成されることを抑制できる。
そして、第２−２次元電子ガス層６ｂが生成されることにより、ソース電極１０とドレイン電極１１との間に電流経路が形成され、電子がソース電極１０、電子供給層４、第１−２次元電子ガス層６ａ、第２−２次元電子ガス層６ｂ、第１−２次元電子ガス層６ａ、電子供給層４、ドレイン電極１１の経路で流れてオン状態となる。
次に、上記ＨＥＭＴを備えた半導体装置の製造方法について簡単に説明する。
まず、支持基板１上にバッファ層２、電子走行層３、電子供給層４をエピタキシャル成長等によって順に成膜した基板５を用意する。
次に、マスクを用いてドライエッチング等を行い、上記ゲートリセス７を形成する。このとき、エッチングが進むにつれて側面のエッチングが小さくなるようにすることにより、上記テーパ状のゲートリセス７を形成することができる。
続いて、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法等によって絶縁膜８を形成する。そして、ＣＶＤ法やスパッタ法等でゲート電極９を形成した後、マスクを用いてドライエッチング等を行い、絶縁膜８に開口部８ａ、８ｂを形成する。その後、ソース電極１０およびドレイン電極１１を形成することにより、上記図１に示す半導体装置が製造される。
以上説明したように、本実施形態では、ゲートリセス７をテーパ状にし、ゲート電極９に所定の閾値以上のゲート電圧が印加されたとき、第１、第２−２次元電子ガス層６ａ、６ｂがオーバーラップするようにしている。このため、ソース電極１０とドレイン電極１１との間の電流経路に電子密度が小さい領域が形成されることを抑制でき、最大電流が小さくなることを抑制できる。
また、ゲートリセス７の側面と、電子走行層３および電子供給層４の界面との成す角度θを５０°以下にしているため、図２に示されるように、最大電流が小さくなることを抑制できる。なお、図２では、成す角度θが１０°の場合の最大電流を基準として規格化している。
すなわち、ゲートリセス７の側面と、電子走行層３および電子供給層４の界面との成す角度θが５０°より大きくなると、ゲートリセス７の底面近傍の電子供給層４の厚さが厚くなる。このため、電子走行層３のうちゲートリセス７の底面側の側面と対向する部分に第２−２次元電子ガス層６ｂが生成され難くなり、第１、第２−２次元電子ガス層６ａ、６ｂがオーバーラップしなくなって最大電流が急峻に小さくなる。したがって、ゲートリセス７の側面と、電子走行層３および電子供給層４の界面との成す角度θを５０°以下にすることにより、最大電流が小さくなることを抑制できる。
なお、上記では、ゲートリセス７が電子走行層３に達するものを説明したが、ゲートリセス７は、図３に示されるように、電子走行層３に達していなくてもよい。この場合、ゲートリセス７は、ノーマリオフ特性を得るため、第１−２次元電子ガス層６ａを実質的に分断する深さとされていることが必要である。本発明者らが検討したところ、電子走行層３には、電子供給層４の厚さが５ｎｍ以下の場合に実質的なチャネルとして機能するための電子密度を有する第１−２次元電子ガス層６ａが生成されないことを見出した。このため、図３のゲートリセス７は、ゲートリセス７の底面直下の電子供給層４が５ｎｍ以下となる深さとされている。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第２実施形態に対してゲートリセス７の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図４に示されるように、本実施形態では、ゲートリセス７は、開口部側の幅が開口部の幅で一定とされ、底部側の幅が底面の幅で一定とされた階段状とされている。なお、電子供給層４のうち、ゲートリセス７における開口部側の部分と電子走行層３との間に位置する部分の厚さは、実質的なチャネルとして機能するための電子密度を有する第１−２次元電子ガス層６ａが生成され得る厚さとされている。つまり、電子供給層４のうち、ゲートリセス７における開口部側の部分と電子走行層３との間に位置する部分の厚さは、５ｎｍより厚くされている。このため、本実施形態では、第１−２次元電子ガス層６ａは、電子走行層３のうちゲートリセス７の底面まで形成されている。
このようなＨＥＭＴを備えた半導体装置では、ゲート電極９に所定の閾値以上の電圧を印加すると、第２−２次元電子ガス層６ｂは、電子走行層３のうち、ゲート電極９の直下に位置する部分に生成され、第１−２次元電子ガス層６ａと第２−２次元電子ガス層６ｂとの一部がオーバーラップする。このため、上記第１実施形態と同様の効果を得ることができる。
なお、上記では、ゲートリセス７が電子走行層３に達するものを説明したが、ゲートリセス７は、図５に示されるように、電子走行層３に達していなくてもよい。このような半導体装置とする場合には、上記図３と同様に、ゲートリセス７は、ゲートリセス７の底面直下の電子供給層４が５ｎｍ以下となる深さとされている。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、電子走行層３として窒化ガリウム、電子供給層４として窒化アルミニウムガリウムを例に挙げて説明した。しかしながら、電子走行層３および電子供給層４の組み合わせは、上記のように、第１、第２−２次元電子ガス層６ａ、６ｂが生成されるものであれば適宜変更可能であり、窒化インジウムガリウム（ＩｎＧａＮ）や窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）等を用いてもよい。
また、上記各実施形態において、電子供給層４に凹部を形成し、凹部にソース電極１０およびドレイン電極１１を形成してもよい。この場合、凹部を電子走行層３に達する深さとし、ソース電極１０およびドレイン電極１１を電子走行層３上に配置するようにしてもよい。
さらに、上記第１実施形態において、図３に示す半導体装置の更なる変形例として、図６に示されるように、電子供給層４は、窒化アルミニウム（ＡｌＮ）層４ａ上に窒化アルミニウムガリウム層４ｂが積層されて構成されていてもよい。これによれば、窒化アルミニウム層４ａがエッチングストッパーとなり、ゲートリセス７の深さを高精度に制御することができる。また、窒化アルミニウム層４ａにより、キャリアの合金散乱を抑制でき、移動度を向上させることもできる。そして、特に図示しないが、図５に示す半導体装置の更なる変形例として、電子供給層４を窒化アルミニウム層４ａ上に窒化アルミニウムガリウム層４ｂを積層して構成してもよい。
また、上記各実施形態において、電子供給層４と電子供給層４（基板５）上に配置された絶縁膜８との間に、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３等の保護膜を配置してもよい。これによれば、保護膜にて特性変動を抑制できると共に、電流コラプスを低減できる。
さらに、上記各実施形態において、電子供給層４として窒化アルミニウムガリウムを用いる場合には、電子供給層４をＡｌとＧａの混晶比の異なる複数の窒化アルミニウムガリウム層を複数積層して構成してもよい。
そして、上記各実施形態において、電子走行層３は、窒化ガリウム、窒化アルミニウムガリウム、窒化ガリウムが順に積層されて構成されていてもよい。これによれば、電子走行層３と電子供給層４との間の伝導帯下端エネルギーを大きくできるため、閾値電圧Ｖｔｈを大きくできる。更には、ＤＩＢＬ（Drain Induced Barrier Lowering）によるドレイン-ソース間の漏れ電流を小さくできる。なお、このような電子走行層３を構成する場合には、窒化アルミニウムガリウムの変わりに、窒化インジウムガリウムや窒化インジウムアルミニウムガリウム、窒化インジウムアルミニウム等を用いてもよい。
そして、上記各実施形態のＨＥＭＴを備えた半導体装置を製造する際、基板５にソース電極１０およびドレイン電極１１を形成した後、ゲートリセス７、絶縁膜８、ゲート電極９を順に形成するようにしてもよい。
３ 電子走行層（第２半導体層）
４ 電子供給層（第１半導体層）
６ａ 第１−２次元電子ガス層
６ｂ 第２−２次元電子ガス層
７ ゲートリセス
８ 絶縁膜
９ ゲート電極

Claims (2)

  1. 第１半導体層（４）と、
    前記第１半導体層とヘテロ接合されることにより、へテロ接合による第１−２次元電子ガス層（６ａ）が生成される第２半導体層（３）と、
    前記第１半導体層に形成されたゲートリセス（７）と、
    前記ゲートリセスの壁面に配置された絶縁膜（８）と、
    前記絶縁膜上に配置されたゲート電極（９）と、
    前記第１半導体層上に配置されたソース電極（１０）と、
    前記第１半導体層上に配置され、前記ゲート電極を挟んで前記ソース電極と反対側に配置されたドレイン電極（１１）と、を備えるノーマリオフ型のＨＥＭＴを備えた半導体装置において、
    前記ゲートリセスは、底面側の幅が開口部側の幅より狭く形成され、開口部側の幅が開口部の幅で一定とされ、底部側の幅が底面の幅で一定とされた階段状とされており、
    前記ゲート電極は、前記ゲートリセスの底面から側面に沿って配置されていると共に、前記側面から前記第１半導体層における前記第２半導体層側と反対側の面まで延設され、前記ソース電極側の端部および前記ドレイン電極側の端部が前記第１半導体層における前記第２半導体層側と反対側の面に位置しており、
    前記ゲート電極に所定の閾値以上の電圧が印加されたとき、前記第２半導体層には前記ゲート電圧による第２−２次元電子ガス層（６ｂ）が前記第１−２次元電子ガス層の一部とオーバーラップする状態で生成されることを特徴とするＨＥＭＴを備えた半導体装置。
  2. 前記ゲートリセスは、前記第２半導体層に達していることを特徴とする請求項１に記載のＨＥＭＴを備えた半導体装置。
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