JP2010232610A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＧａＮ／ＡｌＧａＮ−ＨＥＭＴをＥ−ｍｏｄｅ動作させるに当たり、Ｖｆ及び最大ドレイン電流を向上させ、かつ良好なゲート−ドレイン間耐圧を有し、さらに、ゲートリーク電流を抑制する。
【解決手段】基板１５と、この基板上に形成されており、ＧａＮ層１７及びＡｌＧａＮ層１９が順次積層されてなる積層構造体２１とを含む下地１３と、ＡｌＧａＮ層に開口形成されているゲート形成用凹部２７と、このゲート形成用凹部の内側底面２７ａ、ゲート形成用凹部の内側壁面２７ｂ、及びゲート形成用凹部外の下地面１３ａを一体的に被覆して形成されているＳｉＮ膜２９と、ＳｉＮ膜の表面を被覆して形成されているアモルファスＡｌＮ膜３１と、ＳｉＮ膜及びアモルファスＡｌＮ膜が形成されているゲート形成用凹部を埋め込むゲート電極３３とを具える。
【選択図】図１

Description

この発明は、半導体装置に関し、Ｖｆ（順方向電圧）、最大ドレイン電流、及びゲート−ドレイン間耐圧を向上させ、かつゲートリーク電流を防止しつつ、ＧａＮ／ＡｌＧａＮ−ＨＥＭＴをＥ−ｍｏｄｅ動作させる方法に関する。
従来から、２次元電子ガス（以下、２ＤＥＧとも称する）層を電流通路として使用した電界効果トランジスタとして、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が周知である。ＨＥＭＴは、例えば、ＧａＮを材料とした電子走行層、及びこの電子走行層の上側にＡｌＧａＮを材料として形成された電子供給層を含む下地を有する。また、ＨＥＭＴは、下地の上側にゲート電極と、このゲート電極を挟んで配置されたソース電極及びドレイン電極とを有する。周知の通り、このようなＨＥＭＴでは、電子走行層及び電子供給層のヘテロ接合面の、ピエゾ分極と自発分極とのいずれか一方、または両方に基づいて、電子走行層に２ＤＥＧ層が生じる。そして、電子供給層の膜厚方向の抵抗値が小さく、また膜厚方向に直交する方向の抵抗値が大きいため、ドレイン電極とソース電極との間の電流は、２ＤＥＧ層を流れる。
このように、２ＤＥＧ層を利用することにより、ＨＥＭＴは、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。
また、このようなＨＥＭＴにおいて、近年では、いわゆるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＨＥＭＴ（以下、ＭＩＳ−ＨＥＭＴとも称する）が注目されている。
ＭＩＳ−ＨＥＭＴは、下地の上側表面に例えばＳｉＮ膜等のゲート絶縁膜を介してゲート電極が形成された構造を有している。そして、このような構造を採用することによって、ＭＩＳ−ＨＥＭＴは、ゲートリーク電流を大幅に低減できる点、及び順方向に電圧を印可できる点において、いわゆるＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＨＥＭＴ（以下、ＭＥＳ−ＨＥＭＴとも称する）、すなわちゲート電極がショットキ接合によって下地の上側表面に接して形成されたＨＥＭＴと比して有利である。
ところで、ＧａＮ層及びＡｌＧａＮ層の積層構造を下地としたＧａＮ／ＡｌＧａＮ−ＨＥＭＴは、２ＤＥＧの濃度が極めて高いため、デプレッション・モード（Ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ（以下、Ｄ−ｍｏｄｅとも称する））動作、すなわちマイナスの閾値電圧で動作するのが一般的である。特に、上述したＭＩＳ−ＨＥＭＴでは、下地及びゲート絶縁膜間の界面準位の影響により、閾値電圧が大きくマイナスにシフトする。
ここで、例えばスイッチングデバイス等では、フェイルセーフ（ｆａｉｌ−ｓａｆｅ）の観点から、デバイスをＤ−ｍｏｄｅ動作ではなく、エンハンスメント・モード（Ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ（以下、Ｅ−ｍｏｄｅとも称する））動作、すなわちプラスの閾値電圧で動作させることが必須である。
そして、上述したＧａＮ／ＡｌＧａＮ−ＨＥＭＴは、高い耐圧特性を有していることから、高耐圧スイッチングデバイスに適用するに当たり大きなポテンシャルを有している。しかし、既に説明したように、ＧａＮ／ＡｌＧａＮ−ＨＥＭＴは、Ｄ−ｍｏｄｅで動作するため、スイッチングデバイスに適用させるのは困難であった。
そこで、ＧａＮ／ＡｌＧａＮ−ＨＥＭＴをＥ−ｍｏｄｅ動作させるために、下地のＡｌＧａＮ層に、表面から凹部、すなわちゲートリセス部を開口形成し、このゲートリセス部を埋め込んでゲート電極を形成する、いわゆるリセス構造のＨＥＭＴが知られている（例えば、非特許文献１、非特許文献２、または非特許文献３参照）。
非特許文献１または非特許文献２に開示の構造では、ゲートリセス部の内側底面は、ゲートリセス部外の下地面、すなわちＡｌＧａＮ層の表面と比して、２ＤＥＧ層との離間距離が短くなっている。そして、このＨＥＭＴでは、ゲートリセス部を埋め込んでゲート電極を形成し、ゲート電極及び２ＤＥＧ層間の離間距離を短く設定することによって、ＧａＮ／ＡｌＧａＮ−ＨＥＭＴのＥ−ｍｏｄｅ動作を実現させている。
しかし、非特許文献１または非特許文献２に開示の構造では、ゲート電極及び２ＤＥＧ層間の離間距離を短くすることによって、Ｖｆ、すなわちショットキ接合の順方向電圧が低下する。その結果、このＶｆの低下に起因して、最大ドレイン電流が低下するという問題が生じる。
非特許文献３に開示の構造では、ゲートリセス部の内側底面、内側壁面、及び下地面を覆う、ＳｉＮを材料としたゲート絶縁膜を形成することによって、ＭＩＳ構造を構成している。
さらに、非特許文献３に開示の構造では、ＳｉＮ膜を周知の熱ＣＶＤ法を用いて形成することによって、ＳｉＮ膜及びＡｌＧａＮ層間の界面準位密度を低減している。すなわち、非特許文献３に開示の構造では、熱ＣＶＤ法を用いてＳｉＮ膜を形成することによって、ＳｉＮ膜及びＡｌＧａＮ層間の界面における不純物準位を抑制している。そして、ＳｉＮ膜及びＡｌＧａＮ層間の界面の不純物準位を抑制する、すなわち清浄な状態とすることによってＡｌＧａＮ層の表面準位密度を低減している。
このような構造を採用することによって、非特許文献３によるＧａＮ／ＡｌＧａＮ−ＨＥＭＴでは、非特許文献１または非特許文献２によるＧａＮ／ＡｌＧａＮ−ＨＥＭＴとは異なり、Ｖｆ及び最大ドレイン電流の低下を抑制しつつ、Ｅ−ｍｏｄｅ動作を実現することができる。
ところで、ＧａＮ／ＡｌＧａＮ−ＨＥＭＴにおいて、ＡｌＧａＮ層上にＡｌＮ膜を形成し、このＡｌＮ膜上にゲート電極を形成することによって、ＭＩＳ構造を構成する技術が周知である（例えば、非特許文献４参照）。
非特許文献４に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴでは、高いバンドギャップ幅エネルギー及び誘電率を有するＡｌＮ膜をゲート絶縁膜として設けることによって、電力特性の向上、及びゲート−ドレイン間耐圧の向上を図っている。
応用電子物性分科会誌１２巻１号 ２００６ ｐ２０〜２５ 第６６回応用物理学会学術講演会 講演予稿集 ｐ１２５６ 第６９回応用物理学会学術講演会 講演予稿集 ｐ１２６７ ７ｔｈ Ｔｏｐｉｃａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ２００７ ＷｅＢ−４ ｐ２７
しかしながら、非特許文献３に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴでは、上述した例えばスイッチングデバイス等に適用することを想定した場合に、Ｖｆ及び最大ドレイン電流の向上が十分ではない。
また、非特許文献４に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴでは、上述したようにＡｌＧａＮ層上に直接ゲート絶縁膜としてＡｌＮ膜を設けているため、ＳｉＮ膜をゲート絶縁膜として用いる構造とは異なり、上述したＭＩＳ構造としての特性が十分に発揮されず、ショットキ接合としての特性を示す恐れがある。
また、非特許文献４に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴでは、ＡｌＧａＮ層上に直接ＡｌＮ膜を堆積させるため、このＡｌＮ膜が単結晶成長ＡｌＮ膜として形成される。そして、単結晶ＡｌＮとＡｌＧａＮとでは、ａ軸方向の格子定数に大きな差があるため、これらの格子不整合による結晶欠陥を防止して、ＡｌＮ膜を形成することが極めて困難である。そのため、非特許文献４に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴでは、ＡｌＮ膜の結晶欠陥に起因して、ゲートリーク電流が発生する恐れが大きい。
そこで、この発明の目的は、ＭＩＳ構造のＧａＮ／ＡｌＧａＮ−ＨＥＭＴをＥ−ｍｏｄｅ動作させるに当たり、従来と比してより大きなＶｆ及び最大ドレイン電流を得ることができ、かつ良好なゲート−ドレイン間耐圧を有し、さらに、ゲートリーク電流を抑制することができる半導体装置を提供することにある。
上述の目的の達成を図るため、この発明によれば、半導体装置は以下の特徴を有している。
すなわち、この発明による半導体装置は、下地と、ゲート形成用凹部と、ＳｉＮ膜と、アモルファスＡｌＮ膜と、ゲート電極とを具えている。
下地は、基板と、この基板上に形成された、ＧａＮ層及びＡｌＧａＮ層が順次積層されてなる積層構造体とを含んでいる。また、ゲート形成用凹部は、ＡｌＧａＮ層に開口形成されている。また、ＳｉＮ膜は、ゲート形成用凹部の内側底面、ゲート形成用凹部の内側壁面、及びゲート形成用凹部外の下地面を一体的に被覆し、かつゲート形成用凹部の開口深さよりも薄い膜厚で形成されている。また、アモルファスＡｌＮ膜は、ＳｉＮ膜の表面を被覆し、かつゲート形成用凹部の開口深さとＳｉＮ膜の膜厚との差の絶対値よりも薄い膜厚で形成されている。また、ゲート電極は、ＳｉＮ膜及びアモルファスＡｌＮ膜が形成されているゲート形成用凹部を埋め込んで形成されている。
また、この発明による半導体装置の製造方法は、以下の第１工程から第４工程までの各工程を含む。
すなわち、まず、第１工程では、基板と、この基板上に形成されており、ＧａＮ層及びＡｌＧａＮ層が順次積層されて形成された積層構造体とを含む下地を用意する。
次に、第２工程では、下地のＡｌＧａＮ層に、下地面からゲート形成用凹部を開口形成する。
次に、第３工程では、ゲート形成用凹部の内側底面、ゲート形成用凹部の内側壁面、及びゲート形成用凹部外の下地面を一体的に被覆するＳｉＮ膜を、ゲート形成用凹部の開口深さよりも薄い膜厚で形成する。
次に、第４工程では、ＳｉＮ膜の表面を被覆するアモルファスＡｌＮ膜を、ゲート形成用凹部の開口深さとＳｉＮ膜の膜厚との差の絶対値よりも薄い膜厚で形成する。
次に、第５工程では、ＳｉＮ膜及びアモルファスＡｌＮ膜が形成されているゲート形成用凹部を埋め込んでゲート電極を形成する。
この発明による半導体装置では、上述したように、ＡｌＧａＮ層に開口形成されたゲート形成用凹部を埋め込んでゲート電極が形成されている。そして、ゲート電極は、ゲート絶縁膜としてのＳｉＮ膜を介して下地と接合されている。従って、この発明による半導体装置では、上述したリセス構造及びＭＩＳ構造の特性を有するＧａＮ／ＡｌＧａＮ−ＨＥＭＴが構成されている。
そのため、この発明による半導体装置では、ゲートリーク電流を抑制しつつ、ＧａＮ／ＡｌＧａＮ−ＨＥＭＴのＥ−ｍｏｄｅ動作を実現することができる。
また、この発明による半導体装置では、ＳｉＮ膜の表面をアモルファスＡｌＮ膜によって被覆し、このアモルファスＡｌＮ膜上にゲート電極を形成している。その結果、このＡｌＮ膜が有する高いバンドギャップ幅エネルギー及び誘電率によって、非特許文献３に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴと比して、より大きな閾値電圧、Ｖｆ、及び最大ドレイン電流を得ることができる。
また、この発明による半導体装置では、ＡｌＮ膜としてアモルファス、すなわち非晶質のＡｌＮ膜が形成されている。そのため、上述した非特許文献４に開示のＧａＮ／ＡｌＧａＮ−ＨＥＭＴとは異なり、ＡｌＮ膜に結晶欠陥が生じる恐れがない。従って、この発明による半導体装置では、ＡｌＮ膜の結晶欠陥に起因するゲートリーク電流を防止することができる。
この発明の第１の実施の形態を説明する概略図であり、半導体装置をゲート長方向に沿って切り取った切り口を示す端面図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態に係る半導体装置の製造方法を説明する工程図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態に係る半導体装置の製造方法を説明する工程図であり、図２（Ｂ）に続く工程図である。 この発明の第２の実施の形態を説明する概略図であり、半導体装置をゲート長方向に沿って切り取った切り口を示す端面図である。 この発明の第２の実施の形態による半導体装置と従来技術による半導体装置の順方向特性を比較する図である。
以下、図面を参照して、この発明の実施の形態に係る半導体装置及びその製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
〈第１の実施の形態〉
第１の実施の形態では、ＭＩＳ構造、すなわち下地の上側にゲート絶縁膜を介してゲート電極が形成された構造であり、かつリセス構造、すなわち下地に、下地面からゲート形成用凹部が開口形成されており、このゲートリセス部の内側底面の領域内にゲート電極が形成されている構造の半導体装置であって、ゲート絶縁膜を被覆するアモルファスＡｌＮ膜を具えている半導体装置、及びその製造方法について説明する。
図１は、この発明の第１の実施の形態を説明する概略図であり、第１の実施の形態に係る半導体装置をゲート長方向に沿って切り取った切り口を示す端面図である。
第１の実施の形態に係る半導体装置１１は、下地１３を具えている。
下地１３は、基板１５と、この基板１５上に形成されており、電子走行層として機能するＧａＮ層１７及び電子供給層として機能するＡｌＧａＮ層１９が順次積層されてなる積層構造体２１とを含んでいる。
より具体的には、下地１３は、まず、例えばＳｉ、ＳｉＣ、またはサファイア等で構成された基板１５、及びこの基板１５の上側に形成された例えばＡｌＮまたはＧａＮ等を材料としたバッファ層２３を具えている。
さらに、バッファ層２３の上側に、ＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮを材料としてＧａＮ層１７、及びＵＩＤ−ＡｌＧａＮを材料としてＡｌＧａＮ層１９がこの順に積層されて、積層構造体２１が形成されている。
積層構造体２１は、ＧａＮ層１７とＡｌＧａＮ層１９との界面１７ａにＧａＮ／ＡｌＧａＮヘテロ接合面が形成されている。そして、これらＧａＮ層１７とＡｌＧａＮ層１９のエネルギーバンドギャップの違いから、ＧａＮ層１７内のＡｌＧａＮ層１９との界面付近に２次元電子ガス層２５（以下、２ＤＥＧ層２５とも称する）が形成されている。
また、ＡｌＧａＮ層１９には、ゲート形成用凹部２７が開口形成されている。このゲート形成用凹部２７は、このゲート形成用凹部２７の内側底面２７ａと、ＧａＮ層１７及びＡｌＧａＮ層１９の界面１７ａとの離間距離が好ましくは５ｎｍ程度となる深さで開口形成されている。
また、第１の実施の形態に係る半導体装置１１は、ゲート絶縁膜としてのＳｉＮ膜２９を具えている。
ＳｉＮ膜２９は、ゲート形成用凹部２７の内側底面２７ａ、ゲート形成用凹部２７の内側壁面２７ｂ、及びゲート形成用凹部２７外のＡｌＧａＮ層１９の表面１９ａ、すなわち下地面１３ａを一体的に被覆して形成されている。そして、このＳｉＮ膜２９は、ゲート形成用凹部２７を埋め込まないように、ゲート形成用凹部２７の開口深さよりも薄い膜厚で、好ましくは例えば１０ｎｍ程度の均一な膜厚で形成されている。
また、第１の実施の形態に係る半導体装置１１は、アモルファスＡｌＮ膜３１を具えている。
アモルファスＡｌＮ膜３１は、ＳｉＮ膜２９の表面２９ａを全面的に被覆して形成されている。そして、このアモルファスＡｌＮ膜３１は、ゲート形成用凹部２７を埋め込まないように、ゲート形成用凹部２７の開口深さとＳｉＮ膜２９の膜厚との差の絶対値よりも薄い膜厚で、好ましくは例えば５ｎｍ程度の均一な膜厚で形成されている。
また、第１の実施の形態に係る半導体装置１１は、ゲート形成用凹部２７を埋め込むゲート電極３３を具えている。
ゲート電極３３は、好ましくは例えばＮｉ（ニッケル）及びＡｕ（金）を材料として形成されている。
ゲート形成用凹部２７の内側底面２７ａは、ゲート形成用凹部２７外の下地面１３ａと比して、２ＤＥＧ層２５との離間距離が短くなっている。従って、ゲート電極３３を、ゲート形成用凹部２７を埋め込んで形成することによって、半導体装置１１は、上述したリセス構造を構成し、その結果、Ｅ−ｍｏｄｅ動作を行うことが可能となる。
また、半導体装置１１は、ゲート電極３３及び下地１３が、ＳｉＮ膜２９及びアモルファスＡｌＮ膜３１を介して接合されているＭＩＳ−ＨＥＭＴとして機能する。そのため、半導体装置１１では、ゲートリーク電流が抑制される。
また、アモルファスＡｌＮ膜３１を構成するＡｌＮは、ＳｉＮと比して高いバンドギャップ幅エネルギーを有している（ＡｌＮのバンドギャップ幅エネルギー：６．２ｅＶ、ＳｉＮのバンドギャップ幅エネルギー：５．０ｅＶ）。そのため、第１の実施の形態に係る半導体装置１１では、ＳｉＮ膜２９のみを形成した場合（例えば、上述した非特許文献３参照）と比して、より大きなゲート−ドレイン間耐圧、Ｖｆ及び最大ドレイン電流を得ることができる。
また、ＡｌＮは、ＳｉＮと比して誘電率を有している（ＡｌＮの誘電率：８．８、ＳｉＮの誘電率：７．５）。そのため、第１の実施の形態に係る半導体装置１１では、ＳｉＮ膜２９のみを形成した場合（例えば、上述した非特許文献３参照）と比して、より大きな閾値電圧におけるＥ−ｍｏｄｅ動作を実現することができる。
また、アモルファスＡｌＮ膜３１は、アモルファス、すなわち非晶質であるため、結晶欠陥が生じる恐れがない。従って、半導体装置１１では、ＡｌＮ膜の結晶欠陥に起因するゲートリーク電流を防止することができる。
次に、この第１の実施の形態に係る半導体装置１１の製造方法について説明する。この製造方法は、第１工程から第５工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
図２（Ａ）及び（Ｂ）は、この発明の第１の実施の形態を説明する工程図である。また、図３（Ａ）及び（Ｂ）は、図２（Ｂ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体をゲート長方向に沿って切り取った切り口で示してある。
まず、第１工程では、基板１５と、この基板１５上に形成されており、ＧａＮ層１７及びＡｌＧａＮ層１９が順次積層されて形成された積層構造体２１とを含む下地１３を用意する（図２（Ａ）参照）。
下地１３は、ＧａＮ／ＡｌＧａＮヘテロ接合面を有する、従来周知の半導体基板を用いるのが好ましい。
すなわち、まず、例えばＳｉ、ＳｉＣ、またはサファイア等で構成された基板１５、及びこの基板１５の上側に周知のＭＯＣＶＤ法を用いて、例えばＡｌＮまたはＧａＮ等を材料としたバッファ層２３を形成する。
次に、バッファ層２３の上側に、ＵＩＤ−ＧａＮを材料としてＧａＮ層１７、及びＵＩＤ−ＡｌＧａＮを材料としてＡｌＧａＮ層１９を、周知のＭＯＣＶＤ法またはＭＢＥ法を用いてこの順に積層し、積層構造体２１を形成する。
このような積層構造体２１を形成することによって、ＧａＮ層１７とＡｌＧａＮ層１９との界面１７ａにＧａＮ／ＡｌＧａＮヘテロ接合面を形成する。そして、これらＧａＮ層１７とＡｌＧａＮ層１９のエネルギーバンドギャップの違いから、ＧａＮ層１７内のＡｌＧａＮ層１９との界面付近に２ＤＥＧ層２５を形成する。その結果、ＧａＮ層１７は電子走行層として、また、ＡｌＧａＮ層１９は電子供給層として、それぞれ機能する。
次に、第２工程では、下地１３のＡｌＧａＮ層１９に、ＡｌＧａＮ層１９の表面１９ａ、すなわち下地面１３ａからゲート形成用凹部２７を開口形成して図２（Ｂ）に示すような構造体を得る。
ゲート形成用凹部２７は、ゲートリセス部として利用され、後の工程においてゲート電極が埋め込まれる領域である。そして、このようにゲート電極を形成することによって、ゲート電極及び２ＤＥＧ層２５間の離間距離を短くし、製造するＧａＮ／ＡｌＧａＮ−ＨＥＭＴをＥ−ｍｏｄｅ動作させる。
そのために、周知の例えばホトリソ技術及び誘導結合プラズマイオンエッチング等のドライエッチングの技術を用いて、内側底面２７ａと、ＧａＮ層１７及びＡｌＧａＮ層１９の界面１７ａとの離間距離が例えば５ｎｍ程度となる深さで、ゲート形成用凹部２７を開口形成するのが好ましい。
次に、第３工程では、ゲート形成用凹部２７の内側底面２７ａ、ゲート形成用凹部２７の内側壁面２７ｂ、及びゲート形成用凹部２７外の下地面１３ａを一体的に被覆するＳｉＮ膜２９を形成して図３（Ａ）に示すような構造体を得る。
ＳｉＮ膜２９は、ゲート形成用凹部２７を埋め込まないように、ゲート形成用凹部２７の開口深さよりも薄く、好ましくは均一な膜厚で形成される。
また、ＳｉＮ膜２９は、製造される半導体装置において、上述したＭＩＳ構造を構成するゲート絶縁膜として機能し、また、ゲートリーク電流を抑制する機能を果たす。そのために、ＳｉＮ膜２９を例えば１０ｎｍの膜厚で形成するのが好適である。
また、この実施の形態では、ＳｉＮ膜２９及びＡｌＧａＮ層１９の界面準位密度を抑制することによって、閾値電圧の増大、及びＶｆと最大ドレイン電流の低下防止を図る。
そのために、この実施の形態では、ＳｉＮ膜２９を周知の熱ＣＶＤ法を用いて形成する。そして、高温ＮＨ３（アンモニア）雰囲気中においてＳｉＮ膜２９を形成することによって、ＡｌＧａＮ層１９の表面１９ａ、すなわちＳｉＮ膜２９及びＡｌＧａＮ層１９間の界面１９ａが酸化されることなくＳｉＮ膜２９を形成することができる。その結果、ＳｉＮ膜２９及びＡｌＧａＮ層１９間の界面１９ａでは、不純物準位が抑制されるため、界面１９ａにおける界面準位密度を抑制することができる。より具体的には、例えば８７５℃の成長温度、７６０Ｔｏｒｒの圧力下において、ＮＨ３及びＳｉＨ４（モノシラン）を材料ガスとして形成するのが好ましい。
次に、第４工程では、ＳｉＮ膜２９の表面２９ａを被覆するアモルファスＡｌＮ膜３１を形成して図３（Ｂ）に示すような構造体を得る。
アモルファスＡｌＮ膜３１は、ゲート形成用凹部２７を埋め込まないように、ゲート形成用凹部２７の開口深さとＳｉＮ膜２９の膜厚との差の絶対値よりも薄い膜厚で形成される。
また、アモルファスＡｌＮ膜３１は、ゲート−ドレイン間耐圧、Ｖｆ、及び最大ドレイン電流、及び閾値電圧を向上させる目的で形成される。
そのために、この実施の形態では、周知のＣＶＤ法を用いて、例えば５００℃の成長温度、１００Ｔｏｒｒの圧力下において、ＮＨ３及びＴＭＡ（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ：トリメチルアルミニウム）を材料ガスとし、例えば５ｎｍの膜厚で形成するのが好ましい。
また、上述した目的を達成するためには、ＳｉＮ膜２９の表面２９ａ、すなわちＳｉＮ膜２９及びアモルファスＡｌＮ膜３１間の界面２９ａの不純物準位を抑制することが重要である。
そこで、ＳｉＮ膜２９及びアモルファスＡｌＮ膜３１間の界面２９ａの不純物準位を抑制するために、上述した第３工程におけるＳｉＮ膜２９の形成と、この第４工程におけるアモルファスＡｌＮ膜３１の形成とを、チャンバの真空を開放せずに同一のチャンバ内において連続的に行う。これによって、アモルファスＡｌＮ膜３１の形成時において、ＳｉＮ膜２９及びアモルファスＡｌＮ膜３１間の界面２９ａが酸化されるのを防止することができ、界面２９ａの不純物準位を抑制することができる。
また、アモルファスＡｌＮ膜３１は、非晶質であるため、上述した条件において形成することによって、ＡｌＮに結晶欠陥が生じることなく堆積される。従って、製造される半導体装置において、アモルファスＡｌＮ膜３１の結晶欠陥に起因してゲートリーク電流が生じる恐れがない。
また、アモルファスＡｌＮ膜３１は、非晶質であるため、ゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂに対して均等な密度で堆積される。そのため、ゲート形成用凹部２７を埋め込んで形成されるゲート電極から、ゲート形成用凹部２７の内側底面２７ａ側、及び内側壁面２７ｂ側へのゲートリーク電流を一様に防止することができる。
次に、第５工程では、ゲート電極３３を形成して上述した半導体装置１１（図１参照）を得る。
ゲート電極３３は、ＳｉＮ膜２９及びアモルファスＡｌＮ膜３１が形成されているゲート形成用凹部２７を埋め込んで形成される。これによって、ゲート電極３３は、下地１３と、ＳｉＮ膜２９及びアモルファスＡｌＮ膜３１を介して接合される。
また、ゲート電極３３は、好ましくは例えば周知のＥＢ蒸着を用いて、Ｎｉ及びＡｕを堆積することによって形成される。
〈第２の実施の形態〉
第２の実施の形態では、上述した第１の実施の形態と同様に、ＭＩＳ構造、すなわち下地の上側にゲート絶縁膜を介してゲート電極が形成された構造であり、かつリセス構造、すなわち下地に、下地面からゲート形成用凹部が開口形成されており、このゲート形成用凹部の内側底面の領域内にゲート電極が形成されている構造の半導体装置であって、ゲート絶縁膜を被覆するアモルファスＡｌＮ膜を具えている半導体装置、及びその製造方法について説明する。
この第２の実施の形態による半導体装置が、上述した第１の実施の形態による半導体装置と相違するのは、アモルファスＡｌＮ膜の表面を被覆する表面保護膜を形成する点である。その他の構成要素及び作用効果は、第１の実施の形態と同様であるので、共通する構成要素については、同一の図面を参照するとともに同一の符号を付し、それらの重複する説明を省略する。
図４は、この発明の第２の実施の形態を説明する概略図であり、第２の実施の形態に係る半導体装置をゲート長方向に沿って切り取った切り口を示す端面図である。
第２の実施の形態に係る半導体装置３５は、表面保護膜３７を具えている。
表面保護膜３７は、アモルファスＡｌＮ膜３１の表面３１ａを全面的に被覆して形成されている。そして、この表面保護膜３７は、ゲート形成用凹部２７を埋め込まないように、ゲート形成用凹部２７の開口深さと、ＳｉＮ膜２９の膜厚及びアモルファスＡｌＮ膜３１の膜厚の和との差の絶対値よりも薄い膜厚で、好ましくは例えば５ｎｍ程度の均一な膜厚で形成されている。
また、表面保護膜３７は、好ましくは例えばＧａＮを材料として形成されている。
この表面保護膜３７は、上述した第１の実施の形態に係る半導体装置の製造工程中の、第４工程の後であって第５工程の前に形成される。
すなわち、上述した第４工程においてアモルファスＡｌＮ膜３１を形成した後に、好ましくは例えば周知のＣＶＤ法を用いて、例えば４７５℃の成長温度、７６０Ｔｏｒｒの圧力下において、ＮＨ３及びＴＭＧ（Ｔｒｉｍｅｔｈｙｌｇａｌｌｉｕｍ：トリメチルガリウム）を材料ガスとし、例えば５ｎｍの膜厚で形成する。
第２の実施の形態では、表面保護膜３７によってアモルファスＡｌＮ膜３１の表面３１ａが被覆されているため、上述した第５工程においてゲート電極３３を形成する際に、アモルファスＡｌＮ膜３１が酸化されるのを防止することができる。そのため、第２の実施の形態に係る半導体装置３５では、アモルファスＡｌＮ膜３１が酸化されることによる、例えば耐圧特性の劣化、閾値電圧の不安定化、またはゲートリーク電流等の特性劣化を防止することができる。
ここで、発明者らは、この発明に係る半導体装置を評価するために、この第２の実施の形態による半導体装置３５と従来技術による半導体装置の特性を比較するための測定を行った。
なお、この測定では、従来技術による半導体装置として、例えば上述した非特許文献３に開示された構造、すなわちＳｉＮ膜によってゲート形成用凹部の内側底面と内側壁面、及び下地の下地面が被覆されている構造の半導体装置を用いた。そして、ゲート形成用凹部を１３ｎｍで形成し、ＳｉＮ膜を１０ｎｍの膜厚で形成した。
また、この測定に用いた第２の実施の形態による半導体装置３５では、ゲート形成用凹部２７を１３ｎｍの深さで形成し、ＳｉＮ膜２９を５ｎｍ、アモルファスＡｌＮ膜３１を５ｎｍ、及び表面保護膜３７を５ｎｍの膜厚でそれぞれ形成した。
そして、このような第２の実施の形態による半導体装置３５及び従来技術による半導体装置について、Ｖｄ（ドレイン電圧）＝１０ＶにおけるＶｔｈ（閾値電圧）、順方向電流が１．０Ｅ−５Ａ／ｍｍとなるＶｆ（順方向電圧）、及びＩｄｍａｘ（最大ドレイン電流）を測定した。
その結果、従来技術による半導体装置では、Ｖｔｈ＝１．８５Ｖ、Ｖｆ＝６Ｖ、及びＩｄｍａｘ＝３００ｍＡ／ｍｍであった。
これに対して、第２の実施の形態による半導体装置３５では、Ｖｔｈ＝１．８５Ｖと正にシフトし、より良好なノーマリオフ特性を示した。そして、１．０Ｅ−５Ａ／ｍｍとなるＶｆは、１０Ｖ以上となることが確認された。このＶｆの値から、第２の実施の形態による半導体装置３５では、少なくとも５００Ａ／ｍｍ以上のＩｄｍａｘが得られることが期待される。
また、図５は、上述した構成における第２の実施の形態による半導体装置３５と従来技術による半導体装置の順方向特性を比較する図である。
図５において、横軸は、Ｖｇｓ（ゲート−ソース間電圧）をＶ単位で目盛ってある。また、縦軸は、Ｉｇｓ（ゲート−ソース間電流）をＡ単位で目盛ってある。そして、曲線３９は第２の実施の形態による半導体装置３５における順方向のＶ−Ｉ特性を、また、曲線４１は従来技術による半導体装置における順方向のＶ−Ｉ特性をそれぞれ示している。
図５から明らかなように、第２の実施の形態による半導体装置３５は、従来技術による半導体装置と比してＩｇｓが低減されている。この結果から、第２の実施の形態による半導体装置３５では、ＳｉＮ膜２９、アモルファスＡｌＮ膜３１、及び表面保護膜３７の積層体がゲート電極３３及び下地１３間において良好にゲート絶縁膜として機能しており、その結果、ゲートリーク電流が抑制されていることがわかる。
１１、３５：半導体装置
１３：下地
１５：基板
１７：ＧａＮ層
１９：ＡｌＧａＮ層
２１：積層構造体
２３：バッファ層
２５：２次元電子ガス層
２７：ゲート形成用凹部
２９：ＳｉＮ膜
３１：アモルファスＡｌＮ膜
３３：ゲート電極
３７：表面保護膜

Claims (6)

  1. 基板と、該基板上に形成されており、ＧａＮ層及びＡｌＧａＮ層が順次積層されてなる積層構造体とを含む下地と、
    前記ＡｌＧａＮ層に開口形成されているゲート形成用凹部と、
    該ゲート形成用凹部の内側底面、該ゲート形成用凹部の内側壁面、及び前記ゲート形成用凹部外の下地面を一体的に被覆し、かつ前記ゲート形成用凹部の開口深さよりも薄い膜厚で形成されているＳｉＮ膜と、
    該ＳｉＮ膜の表面を被覆し、かつ前記ゲート形成用凹部の開口深さと前記ＳｉＮ膜の膜厚との差の絶対値よりも薄い膜厚で形成されているアモルファスＡｌＮ膜と、
    前記ＳｉＮ膜及び前記アモルファスＡｌＮ膜が形成されている前記ゲート形成用凹部を埋め込むゲート電極と
    を具えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記アモルファスＡｌＮ膜の表面を被覆し、かつ前記ゲート形成用凹部の開口深さと、前記ＳｉＮ膜の膜厚及びアモルファスＡｌＮ膜の膜厚の和との差の絶対値よりも薄い膜厚で形成されている表面保護膜を具えることを特徴とする半導体装置。
  3. 基板と、該基板上に形成されており、ＧａＮ層及びＡｌＧａＮ層が順次積層されて形成された積層構造体とを含む下地を用意する第１工程と、
    該下地のＡｌＧａＮ層に、下地面からゲート形成用凹部を開口形成する第２工程と、
    該ゲート形成用凹部の内側底面、該ゲート形成用凹部の内側壁面、及び前記ゲート形成用凹部外の下地面を一体的に被覆するＳｉＮ膜を、前記ゲート形成用凹部の開口深さよりも薄い膜厚で形成する第３工程と、
    該ＳｉＮ膜の表面を被覆するアモルファスＡｌＮ膜を、前記ゲート形成用凹部の開口深さと前記ＳｉＮ膜の膜厚との差の絶対値よりも薄い膜厚で形成する第４工程と、
    前記ＳｉＮ膜及び前記アモルファスＡｌＮ膜が形成されている前記ゲート形成用凹部を埋め込んでゲート電極を形成する第５工程と
    を含むことを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記第４工程の後であって、前記第５工程の前に、
    前記第１アモルファスＡｌＮ膜の表面を被覆する表面保護膜を、前記ゲート形成用凹部の開口深さと、前記ＳｉＮ膜の膜厚及びアモルファスＡｌＮ膜の膜厚の和との絶対値よりも薄い膜厚で形成する
    ことを特徴とする半導体装置の製造方法。
  5. 請求項３または４に記載の半導体装置の製造方法であって、
    前記ＳｉＮ膜を、熱ＣＶＤ法を用いて形成する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項３〜５のいずれか一項に記載の半導体装置の製造方法であって、
    前記ＳｉＮ膜及び前記アモルファスＡｌＮ膜を、チャンバの真空を開放せずに同一のチャンバ内において連続的に形成する
    ことを特徴とする半導体装置の製造方法。
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