KR101545066B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

실시 형태의 반도체 장치는, 질화물 반도체층과, 질화물 반도체층 상에 형성되는 게이트 전극과, 질화물 반도체층 상에 형성되는 소스 전극과, 질화물 반도체층 상에 게이트 전극에 대하여 소스 전극의 반대측에 형성되는 드레인 전극과, 드레인 전극과 게이트 전극 사이의 질화물 반도체층 상에 형성되는 제1 질화규소막과, 질화물 반도체층과 게이트 전극 사이에 형성되고, 규소의 질소에 대한 원자비가 상기 제1 질화규소막보다도 낮은 제2 질화규소막을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME}
본 발명의 실시 형태는, 반도체 장치 및 그 제조 방법에 관한 것이다.
<관련 출원>
본 출원은, 일본 특허 출원 2013-59322호(출원일: 2013년 3월 22일)를 기초 출원으로 하는 우선권을 향수(享受)한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
높은 절연 파괴 강도를 갖는 질화물 반도체는, 파워 일렉트로닉스용 반도체 장치, 또는, 고주파 파워 반도체 장치 등에의 응용이 기대되고 있다.
그러나, 고전압을 인가했을 시, 온 저항이 증대되어, 드레인 전류가 대폭 감소하는 전류 붕괴(current collapse)라는 현상이 현저해진다. 이 현상이, 반도체 장치의 특성에 영향을 미치는 것을 알고 있다.
고성능 질화물계 반도체 장치를 실현하기 위하여, 전류 붕괴의 억제가 요망되고 있다.
실시 형태의 반도체 장치는, 질화물 반도체층과, 질화물 반도체층 상에 형성되는 게이트 전극과, 질화물 반도체층 상에 형성되는 소스 전극과, 질화물 반도체층 상에 게이트 전극에 대하여 소스 전극의 반대측에 형성되는 드레인 전극과, 드레인 전극과 상기 게이트 전극 사이의 질화물 반도체층 상에 형성되는 제1 질화규소막과, 질화물 반도체층과 게이트 전극 사이에 형성되고, 규소의 질소에 대한 원자비가 상기 제1 질화규소막보다도 낮은 제2 질화규소막을 갖는 것을 특징으로 한다.
본 발명의 실시 형태는, 전류 붕괴의 억제를 실현한 반도체 장치 및 그 제조 방법을 제공한다.
도 1은, 제1 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다.
도 2는, 복수의 디바이스 구조와 전류 붕괴의 관계를 도시하는 도면이다.
도 3은, 복수의 질화규소막에 관한 게이트 누설 전류의 평가 결과를 도시하는 도면이다.
도 4는, 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 5는, 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 6은, 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 7은, 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 8은, 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 9는, 제5 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다.
도 10은, 제6 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다.
도 11은, 제7 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다.
도 12는, 제8 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다.
본 명세서 중, 규소의 질소에 대한 원자비란, 동일한 체적 중의 규소 원자의 개수의 질소 원자의 개수에 대한 비(규소 원자 개수/질소 원자 개수)를 나타내는 것으로 한다.
(제1 실시 형태)
도 1은 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 이 반도체 장치는, 기판(10) 상의 질화물 반도체층(11) 상에 형성되어 있다. 기판(10)은 예를 들어 실리콘(Si)이다.
기판(10)과 질화물 반도체층(11) 사이에는, 버퍼층(도시하지 않음)이 형성된다. 버퍼층은 기판(10)과 질화물 반도체층(11) 사이의 격자 부정합을 완화하는 기능을 구비한다. 버퍼층은, 예를 들어 질화알루미늄갈륨(AlxGa1 -xN(0<x<1))의 다층 구조로 형성된다.
또한, 질화물 반도체층(11)은 동작층(채널층)(11a)과 장벽층(전자 공급층)(11b)의 적층 구조를 구비한다. 동작층(11a)는 예를 들어 질화갈륨(GaN)이며, 장벽층(11b)은, 예를 들어 질화알루미늄갈륨(AlGaN)이다. 장벽층(11b)은, 질화갈륨(GaN), 질화알루미늄갈륨(AlxGa1 -xN(0<x<1)), 질화인듐(InN), 질화인듐알루미늄(InyAl1 -yN(0<y<1)), 질화인듐갈륨(InzGa1 -zN(0<z<1)) 중 어느 한 가지 또는, 그 조합에 의해 구성하는 것이 가능하다.
동작층(11a)과 장벽층(11b) 사이에, 헤테로 접합 계면이 형성되어 있다. 예를 들어, 동작층(11a)의 막 두께는 0.1 내지 10㎛이며, 장벽층(11b)의 막 두께는 10 내지 50㎚이다.
본 실시 형태에서는, 2층의 질화물 반도체층의 헤테로 접합을 사용한 전계 효과 트랜지스터인 고전자 이동도 트랜지스터(HEMT)의 예를 나타내고 있다. 그러나, 2층에 한하지 않고, 다양한 층 구조를 갖는 질화물 반도체층에 대해서도 본 실시 형태의 구조를 적용하는 것이 가능하다. 본 실시 형태와 같이, 헤테로 접합을 사용한 HEMT는, 채널 이동도가 높기 때문에, 온 저항을 작게 하는 것이 가능하므로, 파워 일렉트로닉스용 반도체 장치에 적합하다. 또한, 높은 채널 이동도는 고주파 동작에도 적합하다.
질화물 반도체층(11) 상에는, 제2 질화규소막(12)을 사이에 개재하여, 게이트 전극(14)이 형성된다. 제2 질화규소막(12)은 게이트 절연막으로서 기능한다. 게이트 전극(14)은 예를 들어 금속 전극이다. 금속 전극은, 예를 들어 니켈(Ni) 전극, 티타늄(Ti) 전극, 알루미늄(Al) 전극 또는, 질화티타늄(TiN)이다.
또한, 질화물 반도체층(11) 상에는, 게이트 전극(14)을 사이에 개재하여, 소스 전극(16)과 드레인 전극(18)이 설치된다. 소스 전극(16)과 드레인 전극(18)은 각각 게이트 전극(14)과 이격되어 있다. 소스 전극(16)과 드레인 전극(18)은 예를 들어 금속 전극이며, 금속 전극은, 예를 들어 알루미늄(Al)을 주성분으로 하는 전극이다. 소스 전극(16) 및 드레인 전극(18)과, 질화물 반도체층(11) 사이는, 오믹 접촉인 것이 바람직하다.
소스 전극(16)과 게이트 전극(14) 사이 및, 드레인 전극(18)과 게이트 전극 사이의 질화물 반도체층(11) 상에는, 제1 질화규소막(20)이 형성된다. 제1 질화규소막(20)은 질화물 반도체층(11)의 표면에 접하여 형성되어 있다. 제1 질화규소막(20)은 게이트 전극(14)과 소스 전극(16), 게이트 전극(14)과 드레인 전극(18) 사이의 질화물 반도체층(11)의 표면을 보호하는 표면 보호막(또는 패시베이션막)으로서 기능한다.
제2 질화규소막(12)은 제1 질화규소막(20)보다도, 막 내의 규소(Si)/질소(N)비, 즉 규소 원자와 질소 원자의 원자비가 낮다. 예를 들어, 제1 질화규소막(20)의 규소의 질소에 대한 원자비는 0.75 이상 0.9 미만이고, 제2 질화규소막(12)의 규소의 질소에 대한 원자비는 0.6 이상 0.75 미만이다. 또한, 질화규소막의 규소의 질소에 대한 원자비는, 러더포드 후방 산란 분석(RBS: Rutherford Backscattering Spectrometry), X선 광전자 분광(XPS: X-ray photoelectron spectroscopy)에 의한 측정으로부터 도출하는 것이 가능하다.
질화물 반도체를 사용한 반도체 장치에 있어서는, 소스 전극-드레인 전극 간에 고전압 스트레스를 인가했을 시, 드레인 전류가 감소하는 전류 붕괴라는 현상이 발생하는 것이 알려져 있다. 전류 붕괴는, 반도체 장치의 전류 경로에 형성되는 전하 트랩이 원인이라고 생각된다.
일반적으로, 알루미늄(Al)은 산소와 결부되기 쉬워, 장벽층(11b)의 질화알루미늄갈륨의 결정 성장 중에 산소가 도입된다. 알루미늄과 결부된 산소가 전하의 트랩으로서 기능한다. 또한, 장벽층(11b)의 최표면의 질소가, 결정 성장 중이나 그 후의 제조 프로세스 중에 빠져나가기 쉬워 질소 결함이 발생한다. 이 질소 결함이 전하의 트랩으로서 기능한다.
소스 전극-드레인 전극 간에 고전압 스트레스를 인가했을 때, 전류 경로에 존재하는 산소나 질소 결함 등의 표면 준위에, 전하가 트랩된다. 그 결과, 드레인 전류가 감소하여, 전류 붕괴가 발생한다고 생각된다.
전류 붕괴를 일으키는 표면 준위의 양은, 질화물 반도체 표면에 형성되는 막, 예를 들어 질화규소막의 막질에 의존하는 것으로 생각된다. 한편, 질화물 반도체 표면에 형성되는 막, 특히 게이트 절연막에서는, 전류 붕괴의 저감뿐만 아니라, 막의 누설 전류도 저감시키는 것이 요망된다. 따라서, 발명자들은, 질화물 반도체 표면에 형성하는 질화규소막의 막질과, 전류 붕괴 및 누설 전류의 관계에 주목하였다.
도 2는 복수의 디바이스 구조와 전류 붕괴의 관계를 도시하는 도면이다. 디바이스 구조는 도 1과 마찬가지의 HEMT이다. 횡축이 스트레스로서 인가한 전압, 종축은 스트레스 인가 후의 온 저항의 변화율을 나타내고 있다. 즉, 전류 붕괴 현상의 결과, 드레인 전류가 감소하여, 온 저항이 증가한 비율을 나타낸다. 온 저항의 변화율의 숫자가 클수록 전류 붕괴가 큰 것을 나타내고 있다.
구조 1은 도 1에 도시하는 제1 질화규소막(표면 보호막)(20)과 제2 질화규소막(게이트 절연막)(12) 모두에 규소의 질소에 대한 원자비(Si/N)가 0.71인 질화규소막을 적용하는 경우이다. 구조 2는 도 1에 도시하는 제1 질화규소막(20)과 제2 질화규소막(12) 모두에 규소의 질소에 대한 원자비(Si/N)가 0.86인 질화규소막을 적용하는 경우이다. 구조 3은 도 1에 도시하는 제1 질화규소막(20)과 제2 질화규소막(12) 모두에 규소의 질소에 대한 원자비(Si/N)가 0.68인 질화규소막을 적용하는 경우이다.
그리고, 구조 4가 본 실시 형태에 상당하는 디바이스 구조이다. 즉, 도 1에 도시하는 제1 질화규소막(20)에 규소의 질소에 대한 원자비(Si/N)가 0.86인 질화규소막을 적용하고, 제2 질화규소막(12)에 규소의 질소에 대한 원자비(Si/N)가 0.68인 질화규소막을 적용하는 경우이다.
도 2의 구조 1 내지 3의 결과로부터 명백한 바와 같이, 규소의 질소에 대한 원자비가 높은 질화규소막을 적용한 경우 쪽이, 저항 변화율이 작다. 즉, 전류 붕괴가 억제된다. 전류 붕괴를 억제하는 관점에서, 규소의 질소에 대한 원자비는 0.75 이상인 것이 바람직하고, 0.80 이상인 것이 보다 바람직하다.
이와 같이, 규소의 질소에 대한 원자비가 높은 질화규소막을 적용함으로써, 전류 붕괴가 억제되는 것은, 규소가 풍부한 막 내에, 규소와 수소의 결합(Si-H 결합)이 많다는 것이 한 요인이 된다고 생각된다.
즉, 질화규소막으로부터 수소가 장벽층(11b) 중에 공급되면, 장벽층(11b) 중의 알루미늄과 결합하는 산소가 환원에 의해 탈리된다. 그리고, 전하의 트랩으로서 기능하는 산소가 장벽층(11b)으로부터 감소함으로써, 전류 붕괴가 억제된다고 생각된다.
또한, 질화규소막으로부터 수소가 공급됨으로써, 장벽층(11b)의 질소 결함에 의해 발생한 규소(Si)의 댕글링 본드가, 수소와 결부됨으로써 수소 종단되는 것이 생각된다. 그리고, 전하의 트랩으로서 기능하는 질소 결함이 장벽층(11b)으로부터 감소함으로써, 전류 붕괴가 억제된다고 생각된다.
도 1의 구조에서는, 전류 붕괴의 원인으로 되는 전하 트랩은, 특히, 고전계로 되는 게이트 전극(14)-드레인 전극(18) 사이에 주로 발생한다고 생각된다. 따라서, 특히, 게이트 전극(14)-드레인 전극(18) 사이의 장벽층(11b) 상에 형성되는 제1 질화규소막(20)의 규소의 질소에 대한 원자비가 높은 것이 바람직하다. 규소의 질소에 대한 원자비는 0.75이면 단결정으로 되지만, 과잉 규소가 존재하면, 규소와 수소가 결합하여, 수소를 포함하기 쉬워진다. 따라서, 규소와 규소의 질소에 대한 원자비는 0.75 이상인 것이 바람직하다. 또한, 규소의 질소에 대한 원자비는 1.0 이하인 것이 바람직하다. 이 비를 초과하여 규소를 결정 중에 함유시키는 것이 곤란하기 때문이다.
제1 질화규소막(20)로부터의 수소 공급량을 많게 하기 위하여, 제1 질화규소막(20)의 수소 함유량이 1at.％(원자 퍼센트) 이상 50at.％ 이하인 것이 바람직하다. 이 범위를 하회하면 전류 붕괴의 억제가 충분해지지 않을 우려가 있기 때문이다. 또한, 이 범위를 초과하여 수소를 함유시키는 것은 곤란하기 때문이다. 전류 붕괴 억제의 관점에서, 수소 함유량은, 10at.％ 이상인 것이 보다 바람직하고, 20at.％ 이상인 것이 더욱 바람직하다. 이 경우의 수소 함유량이란, 질화규소막의 수소의 원자 퍼센트를 나타내는 것으로 한다.
막 내의 수소 함유량은, 예를 들어 2차 이온 질량 분석(SIMS: Secondary Ion-microbrobe Mass Spectrometry)에 의해 측정하는 것이 가능하다. 구조 1의 경우, 질화규소막의 수소 함유량은 0.3at.％이며, 구조 2의 경우, 질화규소막의 수소 함유량은 23at.％이다.
도 3은 복수의 질화규소막에 관한 게이트 누설 전류의 평가 결과를 도시하는 도면이다. 도면 중, 막 1은 도 2의 구조 1에서 사용한 규소의 질소에 대한 원자비가 0.71인 질화규소막이다. 막 2는 도 2의 구조 2에서 사용한 규소의 질소에 대한 원자비가 0.86인 질화규소막이다. 막 3은 도 2의 구조 3에서 사용한 규소의 질소에 대한 원자비가 0.68인 질화규소막이다. 막 5은 규소의 질소에 대한 원자비가 0.75인 질화규소막이다.
도 3으로부터 명백한 바와 같이, 규소의 질소에 대한 원자비가 낮은, 즉 규소가 적은 질화규소막을 적용한 경우 쪽이, 게이트 누설 전류가 억제된다. 이는, 질화규소막 내에 존재하는 Si-H 결합이, 누설 전류의 경로로서 기능하기 때문이라고 생각된다. 게이트 누설 전류를 억제하는 관점에서는, 규소의 질소에 대한 원자비가 0.75 미만인 것이 바람직하고, 0.71 이하인 것이 보다 바람직하다.
이와 같이, 전류 붕괴를 억제하는 관점에서는, 규소의 질소에 대한 원자비가 높은 질화규소막을 적용하는 것이 바람직하고, 게이트 누설 전류를 억제하는 관점에서는, 규소의 질소에 대한 원자비가 낮은 질화규소막을 적용하는 것이 바람직하다.
본 실시 형태의 반도체 장치는, 게이트 전극(14)과 드레인 전극(18) 사이의 표면 보호막으로서 기능하는 제1 질화규소막(20)에는, 규소의 질소에 대한 원자비가 비교적 높은 질화규소막을 적용한다. 그리고, 게이트 절연막으로서 기능하는 제2 질화규소막(12)으로서는, 규소의 질소에 대한 원자비가 비교적 낮은 질화규소막을 적용한다. 따라서, 본 실시 형태의 반도체 장치에 의하면, 전류 붕괴의 억제와 게이트 누설 전류의 저감을 양립시키는 것이 가능해진다.
상술한 바와 같이, 질화규소막의 수소 함유량은, 규소의 질소에 대한 원자비에 의존한다. 제2 질화규소막(12)의 규소의 질소에 대한 원자비는, 제1 질화규소막(20)보다도 낮은 것이 바람직하다. 따라서, 제2 질화규소막(12)의 수소 함유량은 제1 질화규소막(20)의 수소 함유량보다도 낮은 것이 바람직하다.
도 2 중, 구조 4는 본 실시 형태의 반도체 장치의 디바이스 구조에서의 전류 붕괴의 평가 결과이다. 제2 질화규소막(12)에 규소의 질소에 대한 원자비가 낮은 질화규소막을 적용하고 있지만, 제1 질화규소막(20)에 규소의 질소에 대한 원자비가 높은 질화규소막을 적용함으로써, 전류 붕괴가 억제되어 있다.
또한, 제1 질화규소막(20)의 유전율은 4 이상 7 이하인 것이 바람직하다. 질화규소막의 유전율은 수소의 함유량에 의존하며, 수소 함유량이 증가되면 유전율은 저하된다. 유전율이 7 이하이면 트랩 저감을 위하여 충분한 수소가 막 내에 함유된다고 생각된다. 유전율이 4 미만인 질화규소막은 존재하기 어렵다.
또한, 제1 질화규소막(20)이 인장 응력을 구비하는 것이 바람직하다. 질화규소막의 응력은 수소의 함유량에 의존하며, 트랩 저감을 위하여 충분한 수소가 함유됨으로써 인장 응력을 구비한다.
또한, 제1 질화규소막(20)의 굴절률이 2 이상 3.5 이하인 것이 바람직하다. 질화규소막의 굴절률은, 막 내의 규소의 질소에 대한 원자비에 의존하며, 규소의 질소에 대한 원자비가 높을수록 굴절률이 높아진다. 질화규소막의 굴절률이 2 이상이면, 전류 붕괴 억제를 위하여 충분한 규소의 질소에 대한 원자비를 구비한다. 굴절률이 3.5보다 큰 질화규소막은 존재하기 어렵다.
또한, 질화규소막에 염소를 함유시킴으로써, 누설 전류를 억제하는 것이 가능해진다. 제2 질화규소막(12)의 염소 함유량은 0.5at.％ 이상 5at.％％ 이하인 것이 바람직하다. 상기 범위를 하회하면, 누설 전류를 충분히 억제할 수 없을 우려가 있기 때문이다. 또한, 상기 범위를 초과하는 성막은 곤란하기 때문이다. 누설 전류를 더 억제하는 관점에서, 염소 함유량은, 1％at.％ 이상인 것이 보다 바람직하다. 이 경우의 염소 함유량이란, 질화규소막의 염소 원자비를 나타내는 것으로 한다. 막 내의 염소 함유량은, 예를 들어 2차 이온 질량 분석에 의해 측정하는 것이 가능하다.
또한, 질화규소막에 산소를 함유시킴으로써, 누설 전류를 억제하는 것이 가능해진다. 게이트 누설 전류를 억제하는 관점에서, 제2 질화규소막(12)에 산소 원자가 1×1019cm-3 이상 포함되는 것이 바람직하다. 단, 표면 보호막에 과도하게 산소가 함유되면, 장벽층(11b)이 산화되어, 전류 붕괴의 증대를 초래할 우려가 있다. 따라서, 제1 질화규소막(20)의 산소 함유량은, 제2 질화규소막(12)의 산소 함유량보다도 적은 것이 바람직하다. 막 내의 산소 함유량은, 예를 들어 2차 이온 질량 분석에 의해 측정하는 것이 가능하다. 전류 붕괴의 억제의 관점에서, 제1 질화규소막(20)에 포함되는 산소 원자가 1×1020cm-3 이하인 것이 바람직하다.
게이트 절연막으로서 기능하는 제2 질화규소막(12)은 누설 전류 저감을 위해서는 두꺼운 편이 좋지만, 두꺼울수록 임계값이 음으로 커져 버린다. 이 때문에, 파워 일렉트로닉스용 스위칭 소자로서 생각하면, 막 두께는 50㎚ 이하인 것이 바람직하다.
또한, 파워 일렉트로닉스용 반도체로서 소자에 고전계가 인가되면, 횡형(橫型) 소자에 있어서는 표면 보호막에도 고전계가 인가된다. 이 점에서, 표면 보호막인 제1 질화규소막(20)에는 소정의 두께가 필요하며, 막 두께는 20㎚ 이상인 것이 바람직하다.
이어서, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 기술한다. 본 실시 형태의 반도체 장치의 제조 방법은, 질화물 반도체층 상에 제1 질화규소막을 형성하고, 제1 질화규소막의 일부를 제거하여, 질화물 반도체층을 노출시키며, 질화물 반도체층 상에 규소의 질소에 대한 원자비가 제1 질화규소막보다도 낮은 제2 질화규소막을 형성하고, 제2 질화규소막 상에 게이트 전극을 형성하며, 질화물 반도체층 상에 소스 전극을 형성하고, 질화물 반도체층 상에 게이트 전극에 대하여 소스 전극의 반대측에 드레인 전극을 형성한다. 그리고, 제1 질화규소막을, 플라즈마 화학 기상 성장법(PE-CVD)을 사용하여 형성하고, 제2 질화규소막을, 제1 질화규소막 형성 시보다, 원료 가스 중의 규소의 질소에 대한 원자비가 작은 조건에서 플라즈마 화학 기상 성장법(PE-CVD)을 사용하여 형성한다.
도 4 내지 도 8은 본 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 예를 들어 실리콘의 기판(10)을 준비한다. 그리고, 기판(10) 상에, 예를 들어 유기 금속 CVD(MOCVD)법에 의해, 버퍼층(도시하지 않음)을 개재하여, 동작층(11a)과 장벽층(11b)을 형성한다(도 4). 버퍼층은, 예를 들어 질화알루미늄갈륨(AlxGa1 -xN(0<x<1))의 다층 구조로 형성된다. 동작층(11a)은 예를 들어 막 두께 0.1 내지 10㎛의 질화갈륨(GaN)이며, 장벽층(11b)은, 예를 들어 막 두께 10 내지 50㎚의 질화알루미늄갈륨(AlGaN)이다.
이어서, 동작층(11a)과 장벽층(11b)의 적층 구조를 구비하는 질화물 반도체층(11) 상에 제1 질화규소막(20)을 형성한다. 제1 질화규소막(20)의 형성은, 플라즈마 화학 기상 성장법을 사용하여 행한다. 제1 질화규소막(20)의 막 두께는, 예를 들어 20 내지 50㎚이다.
이어서, 제1 질화규소막(20) 상에 포토리소그래피법에 의해, 포토레지스트막(21)을 형성한다(도 5). 그리고, 이 포토레지스트막(21)을 에칭 마스크로 하여 습식 에칭법에 의해 제1 질화규소막(20)을 패터닝한다. 제1 질화규소막(20)이 선택적으로 제거되고, 이후에 게이트 전극, 소스 전극, 드레인 전극이 형성되는 영역의 장벽층(11b)을 노출시킨다. 습식 에칭법의 에칭액은, 예를 들어 불화암모늄 용액이다.
이어서, 제1 질화규소막(20) 상 및 장벽층(11b) 상에 제2 질화규소막(12)을 형성한다(도 6). 제2 질화규소막(12)의 형성은, 플라즈마 화학 기상 성장법을 사용하여 행한다. 이때, 제1 질화규소막 형성 시보다, 원료 가스 중의 규소의 질소에 대한 원자비가 작은 조건에서, 성막을 행한다. 예를 들어, 규소의 원료 가스로서 실란(SiH4), 질소의 원료 가스로서 암모니아(NH4)를 사용하는 경우, 실란/암모니아 유량비가 작은 조건에서, 성막을 행한다. 이 프로세스에 의해, 규소의 질소에 대한 원자비가 제1 질화규소막(20)보다도 낮은 제2 질화규소막(12)이 형성된다. 제2 질화규소막(12)의 막 두께는, 예를 들어 10 내지 50㎚이다.
이어서, 제2 질화규소막(12) 상에 포토리소그래피법에 의해, 새로이 포토레지스트막(23)을 형성한다(도 7). 그리고, 이 포토레지스트막(23)을 에칭 마스크로 하여 습식 에칭법에 의해 제2 질화규소막(12)을 패터닝한다. 제2 질화규소막(12)이 선택적으로 제거되고, 이후에 소스 전극, 드레인 전극이 형성되는 영역의 장벽층(11b)을 노출시킨다. 습식 에칭법의 에칭액은, 예를 들어 불화 암모늄 용액이다.
그 후, 포토레지스트막(23) 상에 오믹 전극 형성용의 금속막을 증착한다. 금속막은, 예를 들어 알루미늄막이다. 그리고, 리프트 오프법을 사용하여, 소스 전극(16) 및 드레인 전극(18)을 형성한다(도 8).
이어서, 제2 질화규소막(12) 상에 포토리소그래피법에 의해, 새롭게 게이트 전극부가 개구된 포토레지스트막(도시하지 않음)을 형성한다. 그리고, 포토레지스트막 상에 게이트 전극 형성용의 금속막을 증착한다. 금속막은, 예를 들어 니켈막이다. 그리고, 리프트 오프법을 사용하여, 게이트 전극(14)을 형성한다.
이상의 제조 방법에 의해, 도 1에 도시하는 반도체 장치가 제조된다.
플라즈마 화학 기상 성장법은, 원료 가스인 실란(SiH4) 및 암모니아(NH4)의 유량비를 조정함으로써, 규소의 질소에 대한 원자비가 다른 질화규소막을 형성하기 쉽다. 예를 들어, 실란/암모니아 유량비를 10/8으로 하면, 규소의 질소에 대한 원자비가 0.86인 질화규소막이 형성된다. 한편, 예를 들어 실란/암모니아 유량비를 10/30으로 하면, 규소의 질소에 대한 원자비가 0.68인 질화규소막이 형성된다. 또한, 실란/암모니아 유량비는, 실란 및 암모니아를 100％ 가스로 환산했을 경우의 유량비이다.
또한, 플라즈마 화학 기상 성장법의 성막 온도는, 250 내지 450℃로 비교적 저온이다. 따라서, 수소 함유량이 비교적 높은 질화규소막을 형성하기 쉽기 때문에 표면 보호막의 형성에 유용하다.
도 2의 구조 2 및 구조 3, 도 3의 막 2, 막 3은 플라즈마 화학 기상 성장법을 사용하여 성막되어 있다.
본 실시 형태는 상기 구성에 의해, 전류 붕괴의 억제와 게이트 누설 전류의 저감을 양립시키는 반도체 장치를 실현하는 것이 가능해진다.
(제2 실시 형태)
본 실시 형태의 반도체 장치의 제조 방법은, 제1 질화규소막을, 플라즈마 화학 기상 성장(PE-CVD)법을 사용하여 형성하고, 제2 질화규소막을, 감압 화학 기상 성장(LPCVD)법을 사용하여 형성하는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는, 기술을 생략한다.
표면 보호막으로 되는 제1 질화규소막(20)(도 5 참조)을 실란(SiH4)/암모니아(NH4) 유량비가 비교적 큰 조건에서, 플라즈마 화학 기상 성장법을 사용하여 형성한다. 이것에 의해, 규소의 질소에 대한 원자비가 비교적 높은 질화규소막이 퇴적된다.
그리고, 게이트 절연막으로 되는 제2 질화규소막(12)을 감압 화학 기상 성장법을 사용하여 형성한다(도 6 참조). 이때, 제2 질화규소막(12)의 규소의 질소에 대한 원자비가, 제1 질화규소막(20)보다도 낮아지는 조건에서 성막을 행한다. 성막 온도는, 플라즈마 화학 기상 성장법보다도 높으며, 예를 들어 600 내지 900℃이다.
게이트 절연막에는, 광범위에서의 구동 전압을 가능하게 하기 위하여, 낮은 누설 전류와 높은 절연 내압이 요구된다. 또한, 낮은 누설 전류와 높은 절연 내압의 보증, 즉, 장기 신뢰성도 요구된다.
감압 화학 기상 성장법에서는, 플라즈마 화학 기상 성장법이나 ECR 플라스마 스퍼터링법과 비교하여 고온에서 성막이 행해진다. 이로 인해, 수소의 함유량이 비교적 낮은 막의 성막이 가능하다. 또한, 장치 특성상, 파티클의 저감도 용이하다. 따라서, 낮은 누설 전류와 높은 절연 내압을 구비하고, 장기 신뢰성도 우수한 고품질의 질화규소막을 형성하는 것이 가능하다.
또한, 원료 가스에 디클로로실란 등의 클로로실란 가스를 사용함으로써 염소를 질화규소막 내에 도입할 수 있다. 따라서, 또한, 게이트 누설 전류가 억제되는 질화규소막의 형성이 가능하다.
도 3의 막 5은 감압 화학 기상 성장법을 사용하여 성막되어 있다.
본 실시 형태에 의하면, 규소의 질소에 대한 원자비가 낮은 제2 질화규소막(12)을 감압 화학 기상 성장법을 사용하여 형성함으로써, 고품질의 게이트 절연막을 구비하는 반도체 장치가 제조된다. 그리고, 표면 보호막으로 되는 제1 질화규소막(20)에 규소의 질소에 대한 원자비가 높은 질화규소막을 형성함으로써, 전류 붕괴도 억제된 반도체 장치가 제조된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치의 제조 방법은, 제1 질화규소막을, ECR(전자 이온 가속기 공명) 플라즈마 스퍼터링법을 사용하여 형성하고, 제2 질화규소막을, 플라즈마 화학 기상 성장법을 사용하여 형성하는 것 이외에는, 제1 또는 제2 실시 형태와 마찬가지이다. 따라서, 제1 또는 제2 실시 형태와 중복되는 내용에 대해서는, 기술을 생략한다.
표면 보호막으로 되는 제1 질화규소막(20)(도 5 참조)을 ECR 플라스마 스퍼터링법으로 형성한다. 이때, 규소의 질소에 대한 원자비가 비교적 높은 질화규소막을 형성한다. 성막 온도는, 예를 들어 20 내지 300℃이다.
그리고, 게이트 절연막으로 되는 제2 질화규소막(12)을 플라즈마 화학 기상 성장법을 사용하여 형성한다(도 6 참조). 이때, 제2 질화규소막(12)의 규소의 질소에 대한 원자비가, 제1 질화규소막(20)보다도 낮아지는 조건에서 성막을 행한다.
ECR 플라스마 스퍼터링법은, 고체 소스와 질소 가스만으로 성막하기 때문에, 다른 CVD법에 비해 중간 생성물이나 불순물의 도입을 억제할 수 있다. 따라서, 양질의 반도체의 표면 보호막 형성 방법으로서 적합하다.
도 2의 구조 1, 도 3의 막 1은 ECR 플라스마 스퍼터링법을 사용하여 성막되어 있다.
그리고, 플라즈마 화학 기상 성장법을 사용하여, 규소의 질소에 대한 원자비가 낮은 제2 질화규소막(12)을 형성함으로써, 게이트 누설 전류가 억제된 게이트 절연막이 형성 가능하다. 또한, 장치 특성상 ECR 플라스마 스퍼터링법보다도 더욱 파티클의 저감이 용이하여, 고품질의 게이트 절연막을 형성하는 것이 가능하다.
도 2의 구조 3, 도 3의 막 3은 플라즈마 화학 기상 성장법을 사용하여, 규소의 질소에 대한 원자비가 낮아지는 조건에서 성막되어 있다.
본 실시 형태에 의하면, 규소의 질소에 대한 원자비가 낮은 제2 질화규소막(12)을 플라즈마 화학 기상 성장법을 사용하여 형성함으로써, 고품질의 게이트 절연막을 구비하는 반도체 장치가 제조된다. 그리고, 표면 보호막으로 되는 제1 질화규소막(20)에 규소의 질소에 대한 원자비가 높은 질화규소막을 형성함으로써, 전류 붕괴도 억제된 반도체 장치가 제조된다. 그리고, 표면 보호막으로 되는 제1 질화규소막(20)에 막질이 우수한 ECR 플라스마 스퍼터링법을 사용함으로써 반도체 장치의 신뢰성도 향상된다.
(제4 실시 형태)
본 실시 형태의 반도체 장치의 제조 방법은, 질화물 반도체층 상에 ECR 플라스마 스퍼터링법을 사용하여 제1 질화규소막을 형성하고, 제1 질화규소막의 일부를 제거하여, 질화물 반도체층을 노출시키며, 질화물 반도체층 상에 감압 화학 기상 성장법을 사용하여 제2 질화규소막을 형성하고, 제2 질화규소막 상에 게이트 전극을 형성하며, 질화물 반도체층 상에 소스 전극을 형성하고, 질화물 반도체층 상에 게이트 전극에 대하여 소스 전극의 반대측에 드레인 전극을 형성한다. 제1 내지 제3 실시 형태와 중복되는 내용에 대해서는, 일부 기술을 생략한다.
표면 보호막으로 되는 제1 질화규소막(20)(도 5 참조)을 ECR 플라스마 스퍼터링법으로 형성한다. 성막 온도는, 예를 들어 20 내지 300℃이다.
그리고, 게이트 절연막으로 되는 제2 질화규소막(12)을 감압 화학 기상 성장법을 사용하여 형성한다(도 6 참조). 이때, 제2 질화규소막(12)의 규소의 질소에 대한 원자비가, 제1 질화규소막(20)보다도 낮아지는 조건에서 성막을 행하는 것이 바람직하다. 성막 온도는, ECR 플라스마 스퍼터링법보다도 높으며, 예를 들어 600 내지 900℃이다.
ECR 플라스마 스퍼터링법은, 고체 소스와 질소 가스만으로 성막하기 때문에, 다른 CVD법에 비해 중간 생성물이나 불순물의 도입을 억제할 수 있다. 따라서, 양질의 반도체의 표면 보호막 형성 방법으로서 적합하다.
도 2의 구조 1, 도 3의 막 1은 ECR 플라스마 스퍼터를 사용하여 성막되어 있다.
그리고, 상술한 바와 같이, 감압 화학 기상 성장법으로는, 낮은 누설 전류와 높은 절연 내압을 구비하고, 장기 신뢰성도 우수한 질화규소막을 형성하는 것이 가능하다.
도 3의 막 5은 감압 화학 기상 성장법을 사용하여 성막되어 있다.
본 실시 형태에 의하면, 제2 질화규소막(12)을 감압 화학 기상 성장법을 사용하여 형성함으로써, 고품질의 게이트 절연막을 구비하는 반도체 장치가 제조된다. 그리고, 표면 보호막으로 되는 제1 질화규소막(20)에 막질이 우수한 ECR 플라스마 스퍼터링법을 사용함으로써 반도체 장치의 신뢰성도 향상된다.
(제5 실시 형태)
본 실시 형태의 반도체 장치는, 소스 전극과 게이트 전극 사이의 질화물 반도체층 상에 형성되고, 규소의 질소에 대한 원자비가 제1 질화규소막보다도 낮은 제3 질화규소막을 구비하는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는, 기술을 생략한다.
도 9는 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 소스 전극(16)과 게이트 전극(14) 사이의 질화물 반도체층(11) 상에 형성되고, 규소의 질소에 대한 원자비가 제1 질화규소막(20)보다도 낮은 제3 질화규소막(22)을 구비한다.
전류 붕괴의 요인으로 되는 전하의 트랩은, 디바이스의 동작 중에 고전계가 가해지는 게이트 전극(14)과 드레인 전극(18) 사이에서 현저해진다. 이로 인해, 소스 전극(16)과 게이트 전극(14) 사이의 질화물 반도체층(11) 상에 형성되는 제3 질화규소막(22)의 막질에 대해서는, 전류 붕괴 억제의 관점에서의 제약이 적다. 따라서, 전류 붕괴 이외의 특성 향상에 착안하여, 막질의 최적화를 도모하는 것이 가능해진다.
본 실시 형태에서는, 제3 질화규소막(22)의 규소의 질소에 대한 원자비를, 제1 질화규소막(20)보다도 낮게 함으로써, 예를 들어 표면 보호막 내의 누설 전류를 억제하여, 게이트 전극(14)과 질화물 반도체층(11) 또는, 게이트 전극(14)과 소스 전극(16) 사이의 누설 전류를 억제한다. 따라서, 고내압의 반도체 장치를 제공하는 것이 가능해진다.
(제6 실시 형태)
본 실시 형태의 반도체 장치는, 소스 전극과 게이트 전극 사이의 질화물 반도체층 상에 형성되는 제3 질화규소막과 제2 질화규소막이, 연속하는 동일한 막인 것 이외에는, 제5 실시 형태와 마찬가지이다. 따라서, 제5 실시 형태와 중복되는 내용에 대해서는, 기술을 생략한다.
도 10은 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 소스 전극(16)과 게이트 전극(14) 사이의 질화물 반도체층(11) 상에 형성되고, 규소의 질소에 대한 원자비가 제1 질화규소막(20)보다도 낮은 제3 질화규소막(22)을 구비한다. 그리고, 제3 질화규소막(22)과 제2 질화규소막(12)이 연속하는 동일한 막이다.
도 10의 구조에서는, 반도체 장치의 게이트 길이의 게이트 전극(14)의 소스 전극(16)측의 단부는, 표면 보호막(제1 질화규소막(20))의 가공에 의해 규정되는 것이 아니라, 게이트 전극(14) 자체의 가공에 의해 규정된다.
본 실시 형태에 의하더라도, 제5 실시 형태와 마찬가지의 효과가 얻어진다. 또한, 게이트 길이의 일단부를, 프로세스 변환차 및 프로세스 변동이 큰 습식 에칭에 의해 규정하는 것이 아니라, 예를 들어 게이트 전극의 리프트 오프 프로세스를 위한 레지스트의 패터닝만으로 규정하는 것이 가능하다. 따라서, 게이트 길이의 변동이 억제되어, 반도체 장치의 특성을 안정시키는 것이 가능해진다.
(제7 실시 형태)
본 실시 형태의 반도체 장치는, 게이트 전극의 단부가 표면 보호막 사이의 홈부에 설치되는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는, 기술을 생략한다.
도 11은 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 게이트 전극(14)의 단부가, 표면 보호막으로 되는 제1 질화규소막(20) 사이의 홈부의, 제2 질화규소막(12) 상에 설치된다.
본 실시 형태에 의하면, 게이트 길이의 양단부를, 프로세스 변환차 및 프로세스 변동이 큰 습식 에칭에 의해 규정하는 것이 아니라, 예를 들어 게이트 전극의 리프트 오프 프로세스를 위한 레지스트의 패터닝만으로 규정하는 것이 가능하다. 따라서, 게이트 길이의 변동이 억제되어, 반도체 장치의 특성을 안정시키는 것이 가능해진다.
(제8 실시 형태)
본 실시 형태의 반도체 장치는, 소스 전극과 제1 질화규소막, 드레인 전극과 제1 질화규소막 사이에, 제2 질화규소막이 개재되는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는, 기술을 생략한다.
도 12는 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 소스 전극(16)과 제1 질화규소막(20), 드레인 전극(18)과 제1 질화규소막(20) 사이에, 제2 질화규소막(12)이 개재된다.
본 실시 형태에 의하면, 제2 질화규소막(12)이 확산 방지막으로 되어, 소스 전극(16) 또는 드레인 전극(18)에 포함되는 금속, 예를 들어 알루미늄이, 제1 질화규소막(20) 중에 확산되는 것을 방지할 수 있다. 따라서, 소스 전극(16) 또는 드레인 전극(18)에 포함되는 금속이, 제1 질화규소막(20)이나 질화물 반도체층(11) 중에 확산되어 디바이스 특성이 변동하는 것을 억제하는 것이 가능하다.
실시 형태에서는, 헤테로 접합을 사용한 전계 효과 트랜지스터를 예로 들어 설명했지만, 이 형태에 한하지 않고, 질화물 반도체를 사용한 그 외의 트랜지스터에, 본 발명을 적용하는 것이 가능하다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 아울러, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (20)

  1. 반도체 장치로서,
    질화물 반도체층과,
    상기 질화물 반도체층 상에 형성되는 게이트 전극과,
    상기 질화물 반도체층 상에 형성되는 소스 전극과,
    상기 질화물 반도체층 상에 상기 게이트 전극에 대하여 소스 전극의 반대측에 형성되는 드레인 전극과,
    상기 드레인 전극과 상기 게이트 전극 사이의 상기 질화물 반도체층 상에 형성되는 제1 질화규소막과,
    상기 질화물 반도체층과 상기 게이트 전극 사이에 형성되고, 규소의 질소에 대한 원자비가 상기 제1 질화규소막보다도 낮은 제2 질화규소막
    을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 질화규소막의 규소의 질소에 대한 원자비가, 0.75 이상인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 질화규소막의 수소 함유량이 10at.％ 이상인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 질화규소막의 유전율이 7 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 질화규소막이 인장 응력을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 질화규소막의 수소 함유량이 상기 제1 질화규소막의 수소 함유량보다도 낮은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 질화규소막의 염소 함유량이 0.5at.％ 이상인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 소스 전극과 상기 게이트 전극 사이의 상기 질화물 반도체층 상에 형성되고, 규소의 질소에 대한 원자비가 상기 제1 질화규소막보다도 낮은 제3 질화규소막을 더 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 질화물 반도체층이, 질화갈륨과 상기 질화갈륨 상의 질화알루미늄갈륨의 적층 구조를 구비하고, 상기 질화알루미늄갈륨 상에 상기 제1 및 제2 질화규소막이 형성되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치의 제조 방법으로서,
    질화물 반도체층 상에 제1 질화규소막을 형성하고,
    상기 제1 질화규소막의 일부를 제거하여, 상기 질화물 반도체층을 노출시키며,
    상기 질화물 반도체층 상에 규소의 질소에 대한 원자비가 상기 제1 질화규소막보다도 낮은 제2 질화규소막을 형성하고,
    상기 제2 질화규소막 상에 게이트 전극을 형성하며,
    상기 질화물 반도체층 상에 소스 전극을 형성하고,
    상기 질화물 반도체층 상에 상기 게이트 전극에 대하여 소스 전극의 반대측에 드레인 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 질화규소막을, 플라즈마 화학 기상 성장법을 사용하여 형성하고,
    상기 제2 질화규소막을, 상기 제1 질화규소막 형성 시보다, 원료 가스 중의 규소의 질소에 대한 원자비가 작은 조건에서 플라즈마 화학 기상 성장법을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 질화규소막을, 플라즈마 화학 기상 성장법을 사용하여 형성하고,
    상기 제2 질화규소막을, 감압 화학 기상 성장법을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 질화규소막을, ECR 플라스마 스퍼터링법을 사용하여 형성하고,
    상기 제2 질화규소막을, 플라즈마 화학 기상 성장법을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1 질화규소막의 규소의 질소에 대한 원자비가, 0.75 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 제1 질화규소막의 수소 함유량이 10at.％ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 질화규소막의 유전율이 7 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 질화규소막이 인장 응력을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제10항에 있어서,
    상기 제2 질화규소막의 수소 함유량이 상기 제1 질화규소막의 수소 함유량보다도 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제10항에 있어서,
    상기 제2 질화규소막의 염소 함유량이 0.5at.％ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 반도체 장치의 제조 방법으로서,
    질화물 반도체층 상에 ECR 플라스마 스퍼터링법을 사용하여 제1 질화규소막을 형성하고,
    상기 제1 질화규소막의 일부를 제거하여, 상기 질화물 반도체층을 노출시키며,
    상기 질화물 반도체층 상에, 감압 화학 기상 성장법을 사용하여 규소의 질소에 대한 원자비가 상기 제1 질화규소막보다도 낮은 제2 질화규소막을 형성하고,
    상기 제2 질화규소막 상에 게이트 전극을 형성하며,
    상기 질화물 반도체층 상에 소스 전극을 형성하고,
    상기 질화물 반도체층 상에 상기 게이트 전극에 대하여 소스 전극의 반대측에 드레인 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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