JP2013125918A - 半導体装置 - Google Patents

Abstract

【課題】窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制すること。
【解決手段】基板１０上に設けられた窒化物半導体からなるチャネル層１２と、前記チャネル層上に設けられたＩｎＡｌＮ電子供給層１４と、前記ＩｎＡｌＮ電子供給層上に設けられ、膜厚が１００ｎｍ以上のＧａＮキャップ層１６と、前記ＩｎＡｌＮ電子供給層上に設けられたゲート電極２０と、前記ＩｎＡｌＮ電子供給層上に前記ゲート電極を挟んで設けられたソース電極２２とドレイン電極２４と、を具備する半導体装置。
【選択図】図２

Description

本発明は半導体装置に関し、例えばＩｎＡｌＮ電子供給層を有する半導体装置に関する。

窒化物半導体を用いたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果型トランジスタ）等の半導体装置は、高周波用出力増幅用素子として用いられる。このようなＦＥＴとしては、ＧａＮチャネル層上にＡｌＧａＮ電子供給層を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｉｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が用いられる。特許文献１には、ＡｌＧａＮ電子供給層を用いた半導体装置が開示されている。

特開２００６−２６１２５２号公報

窒化物半導体を用いたＦＥＴにおいては、電流コラプスを抑制することが課題となっている。電流コラプスの原因としては、窒化物半導体の結晶成長に起因する格子欠陥に電子がトラップされる場合と、窒化物半導体層の表面に形成されたトラップに電子がトラップされる場合と、が考えられる。

本発明は、上記課題に鑑み、窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制することを目的とする。

本発明は、基板上に設けられた窒化物半導体からなるチャネル層と、前記チャネル層上に設けられたＩｎＡｌＮ電子供給層と、前記ＩｎＡｌＮ電子供給層上に設けられ、膜厚が１００ｎｍ以上のＧａＮキャップ層と、前記ＩｎＡｌＮ電子供給層上に設けられたゲート電極と、前記ＩｎＡｌＮ電子供給層上に前記ゲート電極を挟んで設けられたソース電極とドレイン電極と、を具備することを特徴とする半導体装置である。本発明によれば、窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制することができる。

上記構成において、前記ＧａＮキャップ層内にゲートリセスが設けられ、前記ゲート電極の下面は、前記ゲートリセスの底面に設けられている構成とすることができる。

上記構成において、前記ゲートリセスは、前記ＩｎＡｌＮ電子供給層に達している構成とすることができる。

上記構成において、前記ゲートリセスは、前記ＧａＮキャップ層内に底面を有する構成とすることができる。

上記構成において、前記ゲートリセスの側面と前記ゲート電極の側面とは接している構成とすることができる。

上記構成において、前記ゲートリセスの側面と前記ゲート電極の側面とは離間している構成とすることができる。

上記構成において、前記ゲートリセスの側面は上面側に向かって開口が広がる順テーパ形状である構成とすることができる。

上記構成において、前記ＧａＮキャップ層内にソースリセスおよびドレインリセスが設けられ、前記ソース電極および前記ドレイン電極の下面は、それぞれ前記ソースリセスおよび前記ドレインリセスの底面に設けられている構成とすることができる。

上記構成において、前記ＩｎＡｌＮ電子供給層のＩｎ組成比が０．１以上かつ０．２以下である構成とすることができる。

上記構成において、前記チャネル層の材料は、ＧａＮである構成とすることができる。

上記構成において、前記ＧａＮキャップ層の膜厚は、３００ｎｍ以下である構成とすることができる。

上記構成において、前記ＧａＮキャップ層の膜厚は、１５０ｎｍ以上である構成とすることができる。

上記構成において、前記ＧａＮキャップ層の膜厚は、２００ｎｍ以上である構成とすることができる。

本発明によれば、窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制することができる。

図１は、比較例１に係る半導体装置の断面図である。 図２（ａ）および図２（ｂ）は、それぞれ比較例２および実施例１に係る半導体装置の断面図である。 図３は、比較例２および実施例１に係るＨＥＭＴのＧａＮキャップ層の膜厚に対する電流コラプスを示す図である。 図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の断面図である。 図５（ａ）および図５（ｂ）は、実施例３に係る半導体装置の断面図である。 図６（ａ）および図６（ｂ）は、実施例４に係る半導体装置の断面図である。 図７は、実施例５に係る半導体装置の断面図である。

以下、図面を参照し本発明の実施例について説明する。

図１は、比較例１に係る半導体装置の断面図である。図１を参照し、ＳｉＣ基板１０上にＧａＮチャネル層１２、ＧａＮチャネル層１２上にＩｎＡｌＮ電子供給層１４が形成されている。ＧａＮチャネル層１２とＩｎＡｌＮ電子供給層１４との界面のＧａＮチャネル層１２側には２次元電子ガスが形成される。２次元電子ガスが形成される領域がチャネルとして機能する。ＩｎＡｌＮ電子供給層１４上にゲート電極２０、ゲート電極２０を挟むようにソース電極２２およびドレイン電極２４が形成されている。ソース電極２２とゲート電極２０との間およびゲート電極２０とドレイン電極２４との間のＩｎＡｌＮ電子供給層１４上には保護膜として絶縁膜２６が形成されている。比較例１のようなＨＥＭＴは、ＩｎＡｌＮを電子供給層として用いることで、ＡｌＧａＮ層を電子供給層として用いる場合に比べ、ＧａＮ層との格子歪が少なく、高周波特性に優れている。例えば、ＩｎＡｌＮ層のＩｎ組成比を０．１以上かつ０．２以下とすることにより、ＩｎＡｌＮ層とＧａＮ層との格子歪みがほとんど生じない。

しかしながら、ＩｎＡｌＮ電子供給層１４を用いたＨＥＭＴにおいてもＡｌＧａＮ電子供給層を用いたＨＥＭＴと同様に電流コラプスが生じる。電流コラプスの原因として、電子供給層またはＧａＮキャップ層の表面等の窒化物半導体層の表面に生成される電子トラップに電子が捕獲されることが挙げられる。窒化物半導体層の表面状態が不安定なため、窒化物半導体層の成長時またはウエハプロセス処理中に、窒化物半導体層の表面の電子トラップが生成されてしまう。

半導体層の表面に形成される電子トラップの問題はＧａＡｓ系のＦＥＴにおいても生じる。ＧａＡｓ系のＦＥＴにおいては、チャネル層からＧａＡｓキャップ層上面までの距離を１００ｎｍ〜２００ｎｍ程度遠ざける。これにより、半導体層の表面（ＧａＡｓキャップ層の上面）に形成された電子トラップにチャネルの電子が捕獲されることを抑制できる。

一方、窒化物半導体を用いたＡｌＧａＮ電子供給層を有するＨＥＭＴにおいては、ＡｌＧａＮとＧａＮとの格子定数の差からＡｌＧａＮ電子供給層上に厚いＧａＮキャップ層を形成することが難しかった。厚いＧａＮキャップ層を形成するとＧａＮキャップ層内にピエゾ電荷が生成されてしまうためである。このため、ＧａＮキャップ層の膜厚は１０ｎｍ程度以下であった。しかしながら、ＧａＮキャップ層表面の電子トラップに起因する電流コラプスを抑制するためには、ＧａＮキャップ層表面と２次元電子ガスとの距離を離すことが好ましく、ＧａＮキャップ層の膜厚は１０ｎｍでは不十分である。

ＩｎＡｌＮ層はＧａＮ層と格子定数を整合させることが可能である。このため、ＩｎＡｌＮ電子供給層上のＧａＮキャップ層を厚くしても、ＧａＮキャップ層内にはピエゾ電荷が生成されにくい。これにより、ＧａＮキャップ層の膜厚の制約がなくなり、ＧａＮキャップ層の膜厚を任意に設定できる。そこで、ＩｎＡｌＮ電子供給層上にＧａＮキャップ層を設けたＨＥＭＴを作製し、ＧａＮキャップ層の膜厚に対する電流コラプスを評価した。

図２（ａ）および図２（ｂ）は、それぞれ比較例２および実施例１に係る半導体装置の断面図である。図２（ａ）および図２（ｂ）を参照し、図１の比較例１と比較して、ＩｎＡｌＮ電子供給層１４上にＧａＮキャップ層１６が設けられている。ゲート電極２０、ソース電極２２およびドレイン電極２４は、ＧａＮキャップ層１６上に形成されている。ソース電極２２とゲート電極２０との間およびゲート電極２０とドレイン電極２４との間のＧａＮキャップ層１６上には絶縁膜２６が形成されている。その他の構成は、比較例１の図１と同じであり説明を省略する。

比較例２では、ＧａＮキャップ層１６の膜厚Ｔｃａｐが小さく、実施例１では、膜厚Ｔｃａｐが大きい。作製した比較例２および実施例１においては、ＧａＮチャネル層１２、ＩｎＡｌＮ電子供給層１４およびＧａＮキャップ層１６を、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用い形成した。なお、ＳｉＣ基板１０とＧａＮチャネル層１２との間には、ＳｉＣ基板１０側からＡｌＮ層、ＡｌＧａＮ層が、この順で積層されたバッファ層が形成されている（図示せず）。以下実施例２〜実施例５も同様である。ＧａＮチャネル層１２およびＩｎＡｌＮ電子供給層１４の膜厚は、それぞれ１０００ｎｍおよび１０ｎｍである。ＩｎＡｌＮ電子供給層１４のＩｎ組成比（Ｉｎ_ＸＡｌ_Ｘ−１ＮとしたときのＸ）は０．１７である。ゲート電極２０として、下からＮｉ層およびＡｕ層を蒸着法およびリフトオフ法を用い形成する。ゲート長は０．６μｍである。ソース電極２２およびドレイン電極２４として、下からＴｉ層およびＡｌ層を蒸着法およびリフトオフ法を用い形成する。絶縁膜２６として窒化シリコン（ＳｉＮ）膜をＣＶＤ法を用い形成する。

図３は、比較例２および実施例１に係るＨＥＭＴのＧａＮキャップ層の膜厚に対する電流コラプスを示す図である。図３において、横軸はＧａＮキャップ層１６の膜厚Ｔｃａｐである。縦軸はＩｄｓ（５０Ｖ）／Ｉｄｓ（０Ｖ）を示している。Ｉｄｓ（５０Ｖ）／Ｉｄｓ（０Ｖ）は、電流コラプスを示す指標であり、０％に近ければ電流コラプスが大きく、１００％に近ければ電流コラプスが小さいことを示している。Ｉｄｓ（５０Ｖ）／Ｉｄｓ（０Ｖ）の測定方法について説明する。ドレイン−ソース電圧Ｖｄｓ＝０Ｖかつゲート−ソース電圧Ｖｇｓ＝−３Ｖとする。この状態で、Ｖｄｓ＝５ＶかつＶｇｓ＝＋２Ｖのパルスを印加する。これにより、Ｖｄｓ＝５ＶかつＶｇｓ＝＋２Ｖにおけるドレイン電流Ｉｄｓ（０Ｖ）を測定する。パルス幅は４μ秒であり、パルスのデュティ比は１％である。同様に、Ｖｄｓ＝５０Ｖかつ電圧Ｖｇｓ＝−３Ｖとする。この状態で、Ｖｄｓ＝５ＶかつＶｇｓ＝＋２Ｖのパルスを印加することにより、Ｖｄｓ＝５ＶかつＶｇｓ＝＋２Ｖにおけるドレイン電流Ｉｄｓ（５０Ｖ）を測定する。このようにして、Ｉｄｓ（５０Ｖ）／Ｉｄｓ（０Ｖ）が求められる。

図３に示すように、ＧａＮキャップ層１６の膜厚Ｔｃａｐが１００ｎｍ以上となると、Ｉｄｓ（５０Ｖ）／Ｉｄｓ（０Ｖ）が８０％以上となる。以上のように、実施例１によれば、電子供給層としてＧａＮ層と格子整合し易いＩｎＡｌＮ電子供給層１４を用いる。ＩｎＡｌＮ電子供給層１４上にＧａＮキャップ層１６を設けることにより、ＧａＮキャップ層１６を厚膜化することができる。そして、ＧａＮキャップ層１６の膜厚を１００ｎｍ以上とする。これにより、ＧａＮキャップ層１６の表面と２次元電子ガスとの距離を確保することができる。したがって、ＧａＮキャップ層１６の表面に形成された電子トラップに電子が捕獲されることを抑制できる。よって、電流コラプスを抑制できる。

ＧａＮキャップ層１６の膜厚は１５０ｎｍ以上が好ましく、２００ｎｍ以上がより好ましい。一方、ＧａＮキャップ層１６の成長時間等の観点からＧａＮキャップ層１６の膜厚は３００ｎｍ以下が好ましい。

実施例２は、ＧａＮキャップ層にリセスを有する例である。図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の断面図である。図４（ａ）および図４（ｂ）に示すように、ＧａＮキャップ層１６内にゲートリセス１８が設けられ、ゲート電極２０の下面は、ゲートリセス１８の底面に設けられている。図４（ａ）の例では、ゲートリセス１８は、ＩｎＡｌＮ電子供給層１４に達している。ゲート電極２０は、ＩｎＡｌＮ電子供給層１４上に直接形成されている。図４（ｂ）の例では、ゲートリセス１８は、ＧａＮキャップ層１６内に底面を有する。ゲート電極２０はＧａＮキャップ層１６の一部を介しＩｎＡｌＮ電子供給層１４上に形成されている。その他の構成は実施例１の図２（ｂ）と同じであり、説明を省略する。

実施例１においては、ＧａＮキャップ層１６上にゲート電極２０を形成するため、ＧａＮキャップ層１６が厚くなると閾値電圧が深くなる。閾値電圧が深すぎると、ゲート電圧によりドレイン電流の変調をさせずらくなる。実施例２によれば、ＧａＮキャップ層１６が厚くなっても、ゲートリセス１８の底面上にゲート電極２０が形成されるため、閾値電圧が深くなりすぎることを抑制できる。

また、ゲートリセス１８によりＩｎＡｌＮ電子供給層１４およびＧａＮキャップ層１６内の電界分布が緩和され、ゲート−ドレイン耐圧を向上できる。さらに、電界分布の緩和により電流コラプスもより抑制できる。さらに、ゲートリセス１８を設けることで、閾値電圧の制約がなくなり、ＧａＮキャップ層１６の膜厚の制約がさらになくなる。

ＡｌＧａＮ電子供給層とＧａＮキャップ層構造のＨＥＭＴの場合、ゲートリセスを形成する際に塩素系のガスを用いドライエッチングする。このため、ＡｌＧａＮ層とＧａＮ層とのエッチング選択比を確保できない。一方、図４（ａ）の構造においては、ＧａＮキャップ層１６にゲートリセス１８を形成する際に、エッチングガスとして、Ｃｌ_２、ＢＣｌ_３およびＢＣｌ_４の少なくとも１種を含むガス用い、エッチャング装置としてＲＩＥ（Reactive Ion Etching）装置、ＩＣＰ（Inductive Coupled Plasma）型エッチング装置またはＥＣＲ（Electron Cyclotron Resonance）型エッチング装置を用いることができる。これにより、ＩｎＡｌＮ層とＧａＮ層とのエッチング選択比を確保できる。よって、ＩｎＡｌＮ電子供給層１４をストッパとしてＧａＮキャップ層１６をエッチングできる。よって、ゲートリセス１８の深さのばらつきを抑制し、閾値電圧のばらつきを抑制することができる。

図４（ｂ）のように、ゲートリセス１８のためのエッチングを時間制御により行い、ゲートリセス１８の底面がＧａＮキャップ層１６内に有するようにしてもよい。これにより、ＩｎＡｌＮ電子供給層１４の上面を露出することなく、ゲートリセス１８およびゲート電極２０を形成することができる。このため、ゲート電極２０と半導体層との界面を安定に保つことができる（いっぽう、ＩｎＡｌＮなどのＡｌを含む層が表面に暴露された場合、その表面が酸化されやすく、またモフォロジーが悪化するなどから、ゲート電極２０と半導体層との界面を安定に保つことが難しくなる）。なお、ゲート電極２０下のＧａＮキャップ層１６の膜厚ｔ１は、ＧａＮキャップ層１６が表面保護機能を有すればよいため、単位格子数個分である２ｎｍ以上であることが好ましい。製造ばらつきを考慮すると、膜厚ｔ１は、６ｎｍ以上であることが好ましい。また、閾値電圧を深くしないため、１０ｎｍ以下が好ましい。

さらに、図４（ａ）および図４（ｂ）のように、ゲートリセス１８の側面とゲート電極２０の側面とは接するようにすることができる。これにより、窒化物半導体層の表面と２次元電子ガスとの距離が短い領域をなくすことができる。よって、電流コラプスをより抑制することができる。

実施例３は、ゲートリセスの側面とゲート電極の側面とが離間している例である。図５（ａ）および図５（ｂ）は、実施例３に係る半導体装置の断面図である。図５（ａ）および図５（ｂ）に示すように、ゲートリセス１８の側面とゲート電極２０の側面とが離間している。図５（ａ）の例では、ゲートリセス１８は、ＩｎＡｌＮ電子供給層１４に達している。図５（ｂ）の例では、ゲートリセス１８は、ＧａＮキャップ層１６内に底面を有する。その他の構成は実施例２の図４（ａ）および図４（ｂ）と同じであり、説明を省略する。

実施例３によれば、ゲートリセス１８の側面とゲート電極２０の側面とが離間している。これにより、ゲート電極２０とＧａＮキャップ層１６との間の寄生容量を抑制できる。よって、実施例２に係る半導体装置より高周波数における動作に適している。電流コラプスを抑制するためには、ゲートリセス１８の側面とゲート電極２０の側面との幅Ｗ１は１μｍ以下であることが好ましい。また、電界緩和の観点から幅Ｗ１は０．２μｍ以上であることが好ましい。

図５（ａ）の構造においては、図４（ａ）と同様に、閾値電圧のばらつきを抑制できる。図５（ｂ）の構造においては、ＧａＮキャップ層１６により、ＩｎＡｌＮ電子供給層１４の露出を抑制できる。これにより、絶縁膜２６と半導体層との界面を安定に保つことができる。ゲート電極２０下のＧａＮキャップ層１６の膜厚ｔ１は、実施例２の図４（ｂ）と同様に、２ｎｍ以上かつ６ｎｍ以下が好ましい。

実施例４は、ソース電極およびドレイン電極をＧａＮキャップ層に埋め込む例である。図６（ａ）および図６（ｂ）は、実施例４に係る半導体装置の断面図である。図６（ａ）および図６（ｂ）に示すように、ＧａＮキャップ層１６内にソースリセス２３およびドレインリセス２５が設けられている。ソース電極２２およびドレイン電極２４の下面は、それぞれソースリセス２３およびドレインリセス２５の底面に設けられている。その他の構成は、実施例３の図５（ａ）および実施例２の図４（ａ）と同じであり説明を省略する。

ＧａＮキャップ層１６が厚くなると、オーミック特性が劣化し、ソース電極２２とドレイン電極２４間のコンダクタンスが低下する。実施例４によれば、ソース電極２２およびドレイン電極２４をＧａＮキャップ層１６に埋め込むため、ソース電極２２およびドレイン電極２４の下面をＧａＮチャネル層１２内の２次元電子ガスの近くに形成できる。よって、オーミック特性の劣化を抑制できる。

また、ソース電極２２の側面とソースリセス２３の側面とは接しており、ドレイン電極２４とドレインリセス２５の側面とは接していることが好ましい。これにより、オーミック特性をより向上させることができる。

なお、実施例３の図５（ｂ）または実施例２の図４（ｂ）の構造において、ソース電極２２およびドレイン電極２４をＧａＮキャップ層１６に埋め込んでもよい。また、ソースリセス２３およびドレインリセス２４の底面はＧａＮキャップ層１６内に形成されていてもよい。

実施例５は、ゲートリセスの側面が傾斜している例である。図７は、実施例５に係る半導体層地の断面図である。図７に示すように、ゲートリセス１８の側面が、ゲートリセス１８の開口が上に行くほど大きくなるように傾斜している。このように、ゲートリセス１８の側面は上面側に向かって開口が広がる順テーパ形状である。これにより、ＧａＮキャップ層１６内の電界をより緩和させることができる。その他の構成は、実施例４の図６（ａ）と同じであり、説明を省略する。実施例２から実施例４に係る半導体装置において、ゲートリセス１８の側面は順テーパ形状とすることもできる。

実施例１から実施例５において、ＩｎＡｌＮ電子供給層１４のＩｎ組成比は０．１以上かつ０．２以下とすることができる。これにより、ＧａＮキャップ層１６とＩｎＡｌＮ電子供給層１４との格子歪みを抑制できる。ＩｎＡｌＮ電子供給層１４のＩｎ組成比は０．１５以上かつ０．２以下とすることがより好ましい。

実施例１から実施例５において、窒化物半導体からなるチャネル層の例としてチャネル層の材料がＧａＮであるＧａＮチャネル層１２について説明したが、窒化物半導体からなるチャネル層の材料は、ＩｎＡｌＮ電子供給層１４よりバンドギャップの小さい窒化物半導体であればよい。窒化物半導体としては、例えば、ＩｎＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等を用いることができる。

さらに、絶縁膜２６として窒化シリコン膜を例に説明したが、酸化シリコン膜、酸化アルミニウム膜等を用いることもできる。また、ＳｉＣ基板１０以外にも、Ｓｉ基板、サファイア基板、ＧａＮ基板等を用いることもできる。

ゲート電極２０は、実施例１の図２（ｂ）のように、ＧａＮキャップ層１６を介しＩｎＡｌＮ電子供給層１４上に形成されていてもよい。また、ゲート電極２０は、実施例２の図３（ａ）または実施例３の図４（ａ）のように、ＩｎＡｌＮ電子供給層１４上に直接形成されていてもよい。さらに、ゲート電極２０は、実施例２の図３（ｂ）または実施例３の図４（ｂ）のように、ＧａＮキャップ層１６に形成されたゲートリセス１８下のＧａＮキャップ層１６の一部を介しＩｎＡｌＮ電子供給層１４上に形成されていてもよい。

ソース電極２２およびドレイン電極２４は、実施例１の図２（ｂ）、実施例２の図３（ａ）および図３（ｂ）、並びに実施例３の図４（ａ）および図４（ｂ）のように、ＧａＮキャップ層１６を介しＩｎＡｌＮ電子供給層１４上に形成されていてもよい。また、ソース電極２２およびドレイン電極２４は、実施例４の図６（ａ）および図６（ｂ）のように、ＩｎＡｌＮ電子供給層１４上に直接形成されていてもよい。さらに、ソース電極２２およびドレイン電極２４は、ＧａＮキャップ層１６に形成されたそれぞれソースリセス２３およびドレインリセス２５下のＧａＮキャップ層１６の一部を介しＩｎＡｌＮ電子供給層１４上に形成されていてもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
１２ ＧａＮチャネル層
１４ ＩｎＡｌＮ電子供給層
１６ ＧａＮキャップ層
１８ ゲートリセス
２０ ゲート電極
２２ ソース電極
２３ ソースリセス
２４ ドレイン電極
２５ ドレインリセス

Claims (13)

1. 基板上に設けられた窒化物半導体からなるチャネル層と、
   前記チャネル層上に設けられたＩｎＡｌＮ電子供給層と、
   前記ＩｎＡｌＮ電子供給層上に設けられ、膜厚が１００ｎｍ以上のＧａＮキャップ層と、
   前記ＩｎＡｌＮ電子供給層上に設けられたゲート電極と、
   前記ＩｎＡｌＮ電子供給層上に前記ゲート電極を挟んで設けられたソース電極とドレイン電極と、
   を具備することを特徴とする半導体装置。
2. 前記ＧａＮキャップ層内にゲートリセスが設けられ、前記ゲート電極の下面は、前記ゲートリセスの底面に設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記ゲートリセスは、前記ＩｎＡｌＮ電子供給層に達していることを特徴とする請求項２記載の半導体装置。
4. 前記ゲートリセスは、前記ＧａＮキャップ層内に底面を有することを特徴とする請求項２記載の半導体装置。
5. 前記ゲートリセスの側面と前記ゲート電極の側面とは接していることを特徴とする請求項２から４のいずれか一項記載の半導体装置。
6. 前記ゲートリセスの側面と前記ゲート電極の側面とは離間していることを特徴とする請求項２から４のいずれか一項記載の半導体装置。
7. 前記ゲートリセスの側面は上面側に向かって開口が広がるテーパ形状であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
8. 前記ＧａＮキャップ層内にソースリセスおよびドレインリセスが設けられ、前記ソース電極および前記ドレイン電極の下面は、それぞれ前記ソースリセスおよび前記ドレインリセスの底面に設けられていることを特徴とする請求項１から７のいずれか一項記載の半導体装置。
9. 前記ＩｎＡｌＮ電子供給層のＩｎ組成比が０．１以上かつ０．２以下であることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
10. 前記チャネル層の材料は、ＧａＮであることを特徴とする請求項１から９のいずれか一項記載の半導体装置。
11. 前記ＧａＮキャップ層の膜厚は、３００ｎｍ以下であることを特徴とする請求項１から１０のいずれか一項記載の半導体装置。
12. 前記ＧａＮキャップ層の膜厚は、１５０ｎｍ以上であることを特徴とする請求項１から１０のいずれか一項記載の半導体装置。
13. 前記ＧａＮキャップ層の膜厚は、２００ｎｍ以上であることを特徴とする請求項１から１０のいずれか一項記載の半導体装置。

Images