JP2015177063A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2015177063A JP2015177063A JP2014052733A JP2014052733A JP2015177063A JP 2015177063 A JP2015177063 A JP 2015177063A JP 2014052733 A JP2014052733 A JP 2014052733A JP 2014052733 A JP2014052733 A JP 2014052733A JP 2015177063 A JP2015177063 A JP 2015177063A
- Authority
- JP
- Japan
- Prior art keywords
- nitride semiconductor
- semiconductor layer
- layer
- semiconductor device
- cap layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 150000004767 nitrides Chemical class 0.000 claims abstract description 87
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000011777 magnesium Substances 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 3
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 2
- 229910052749 magnesium Inorganic materials 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 description 25
- 229910002601 GaN Inorganic materials 0.000 description 22
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 21
- 239000000758 substrate Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 229910002704 AlGaN Inorganic materials 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/326—Application of electric currents or fields, e.g. for electroforming
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】ゲートリーク電流が低減された半導体装置を提供する。【解決手段】第１の窒化物半導体層１４と、第１の窒化物半導体層１４上に設けられ、第１の窒化物半導体層１４よりバンドギャップの大きい第２の窒化物半導体層１６と、第２の窒化物半導体層１６上に設けられるソース電極１８と、第２の窒化物半導体層１６上に設けられるドレイン電極２０と、ソース電極１８とドレイン電極２０の間の第２の窒化物半導体層１６上に設けられ、不純物濃度が１?１０１７ａｔｏｍｓ／ｃｍ３以下で、第２の窒化物半導体層１６よりバンドギャップの小さい第３の窒化物半導体層２２と、第３の窒化物半導体層２２上に設けられるｐ型の第４の窒化物半導体層２４と、第４の窒化物半導体層２４上に設けられるゲート電極２６と、を備える。【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
これまでの技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。オン抵抗を更に低減するには、素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能である。
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子で、低オン抵抗が得られる素子として、例えば、ＡｌＧａＮ／ＧａＮへテロ構造を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。ＨＥＭＴは、ヘテロ接合界面チャネルの高移動度と、分極により発生する高電子濃度により、低オン抵抗を実現する。
しかし、ＨＥＭＴは分極により電子を発生させるため、ゲート電極下にも高濃度の電子が存在する。このため、通常、ゲート閾値電圧がマイナスとなるノーマリーオン型素子となってしまう。安全動作上、ゲート閾値電圧がプラスとなるノーマリーオフ型素子が望まれる。例えば、ノーマリーオフ型素子を実現するためにｐ型の半導体層をゲート電極下に設ける方法がある。この方法では、ゲートリーク電流の増大が懸念される。
ゲートリーク電流が低減された半導体装置を提供する。
本発明の一態様の半導体装置は、第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、前記第２の窒化物半導体層上に設けられるソース電極と、前記第２の窒化物半導体層上に設けられるドレイン電極と、前記ソース電極と前記ドレイン電極の間の前記第２の窒化物半導体層上に設けられ、不純物濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下で、前記第２の窒化物半導体層よりバンドギャップの小さい第３の窒化物半導体層と、前記第３の窒化物半導体層上に設けられるｐ型の第４の窒化物半導体層と、前記第４の窒化物半導体層上に設けられるゲート電極と、を備える。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「窒化物半導体」とは、例えば、ＧａＮ系半導体である。ＧａＮ系半導体とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物が意図的に導入されていないことを意味する。
（第１の実施形態）
本実施形態の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層上に設けられ、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、第２の窒化物半導体層上に設けられるソース電極と、第２の窒化物半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間の第２の窒化物半導体層上に設けられ、不純物濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下で、第２の窒化物半導体層よりバンドギャップの小さい第３の窒化物半導体層と、第３の窒化物半導体層上に設けられるｐ型の第４の窒化物半導体層と、第４の窒化物半導体層上に設けられるゲート電極と、を備える。
本実施形態の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層上に設けられ、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、第２の窒化物半導体層上に設けられるソース電極と、第２の窒化物半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間の第２の窒化物半導体層上に設けられ、不純物濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下で、第２の窒化物半導体層よりバンドギャップの小さい第３の窒化物半導体層と、第３の窒化物半導体層上に設けられるｐ型の第４の窒化物半導体層と、第４の窒化物半導体層上に設けられるゲート電極と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（第１の窒化物半導体層）１４、バリア層（第２の窒化物半導体層）１６、ソース電極１８、ドレイン電極２０、第１のキャップ層（第３の窒化物半導体層）２２、第２のキャップ層（第４の窒化物半導体層）２４、および、ゲート電極２６を備える。
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
チャネル層１４上に、バリア層１６が設けられる。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．8Ｎである。バリア層１６の膜厚は、例えば、２０ｎｍ以上５０ｎｍ以下である。
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。ＨＥＭＴ１００のオン動作時は、ヘテロ接合界面に二次元電子ガスが形成されキャリアとなる。
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、アルミニウム（Ａｌ）を主成分とする電極である。ソース電極１８およびドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、１８μｍ程度である。
バリア層１６上のソース電極１８とドレイン電極２０との間に、第１のキャップ層２２が設けられる。第１のキャップ層２２は、高抵抗層として、ゲートリーク電流を抑制する機能を備える。
第１のキャップ層２２の、不純物濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下である。第１のキャップ層２２には、不純物濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下の領域がある。第１のキャップ層２２を高抵抗にする観点から、不純物濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１５ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により分析可能である。
第１のキャップ層２２のバンドギャップは、チャネル層１４のバンドギャップよりも小さい。第１のキャップ層２２は、例えば、アンドープのＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１、Ｙ＞Ｚ）である。より具体的には、例えば、アンドープのＧａＮである。第１のキャップ層２２の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。第１のギャップ層２２は、単結晶である。
第１のキャップ層２２上に、ｐ型の第２のキャップ層２４を備えている。ｐ型の第２のキャップ層２４は、チャネル層１４のポテンシャルを持ち上げ、ＨＥＭＴ１００の閾値を上昇させる機能を備える。
第２のキャップ層２４は、例えば、ｐ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）である。より具体的には、例えば、ｐ型ＧａＮである。第２のキャップ層２４の膜厚は、例えば、５ｎｍ以上５００ｎｍ以下である。
第２のキャップ層２４に含有されるｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。第２のキャップ層２４中のｐ型不純物の濃度は、チャネル層１４のポテンシャルを持ち上げる観点から、１×１０１８ａｔｏｍｓ／ｃｍ３以上であることが望ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることが、より望ましい。第２のキャップ層２４は単結晶である。
第２のキャップ層２４上にゲート電極２６が設けられる。ゲート電極２６は、例えば、金属電極である。金属電極は、例えば、白金（Ｐｔ）と金（Ａｕ）の積層構造を主とする電極である。ゲート電極２６とｐ型の第２のキャップ層２４との間は、オーミックコンタクトであることが望ましい。
次に、本実施形態の半導体装置の製造方法の一例について説明する。
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。
次に、バッファ層１２上に、チャネル層１４となるアンドープのＧａＮ、バリア層１６となるアンドープのＡｌ０．２Ｇａ０．8Ｎをエピタキシャル成長により形成する。
次に、第１のキャップ層２２となるアンドープＧａＮ、第２のキャップ層２４となるｐ型ＧａＮを連続的に、エピタキシャル成長により成膜する。例えば、ＧａＮのソースガスをエピタキシャル成長装置内に保持される基板１０に供給しアンドープＧａＮを形成する。
その後、ＭｇのソースガスをＧａＮのソースガスに添加することで、アンドープのＧａＮとｐ型ＧａＮを連続的に成膜する。第１のキャップ層２２と、第２のキャップ層２４は、例えば、バリア層１６表面に、パターニングされた絶縁膜を形成し、バリア層１６表面に選択的に成長させる。
次に、バリア層１６表面に、金属膜の成膜とパターニングにより、ソース電極１８およびドレイン電極２０を形成する。また、金属膜の成膜とパターニングにより、第２のキャップ層２４上に、ゲート電極２６を形成する。
上記、製造方法により図１に示す半導体装置１００が製造される。
次に、本実施形態の半導体装置１００の作用および効果について説明する。
本実施形態のＨＥＭＴ１００では、ゲート電極２６の直下では、ｐ型の第２のキャップ層２４が存在することにより、チャネル層１４のポテンシャルが持ち上がる。このため、２次元電子ガスの発生が抑制され、ＨＥＭＴ１００の閾値が、第２のキャップ層２４が存在しない場合に比べ上昇する。ヘテロ接合界面の伝導帯下端のエネルギーが、フェルミレベルよりも高エネルギー側になると、ゲート電圧が０Ｖでもチャネル層１４が空乏化して、ＨＥＭＴ１００がノーマリーオフ動作となる。
もっとも、ＨＥＭＴ１００を動作させるために、ゲート電極に正の電圧が印加されると、接地されているソース電極１８とゲート電極２６との間で、バリア層１６とｐ型の第２のキャップ層２４との間の接合に、順方向の電圧が印加される。このため、ゲートリーク電流が増大するおそれがある。
本実施形態では、ｐ型の第２のキャップ層２４よりも膜厚が薄く、ｐ型不純物濃度の低い第１のキャップ層２２を、バリア層１６と第２のキャップ層２４との間に挟む。第１のキャップ層２２が高抵抗となるため、ゲートリーク電流が抑制される。
なお、第１のキャップ層２２の膜厚は、１ｎｍ以上１０ｎｍ以下である。第１のキャップ層２２の膜厚は、２ｎｍ以上６ｎｍ以下であることが望ましい。
第１のキャップ層２２の膜厚が上記範囲を下回ると、第１のキャップ層２２の抵抗が低くなり、ゲートリーク電流の抑制効果が十分得られないおそれがある。また、第１のキャップ層２２の膜厚が上記範囲を上回ると、ｐ型の第２のキャップ層２４によるチャネル層１４のポテンシャルが十分に持ち上がらないおそれがある。すなわち、ｐ型の第２のキャップ層２４が、厚い第１のキャップ層２２のポテンシャルを持ち上げることで、結果的に、チャネル層１４のポテンシャルが十分に持ち上がらないおそれがある。
以上のように、本実施形態によれば、ノーマリーオフ動作と、ゲートリーク電流の抑制を実現するＨＥＭＴ１００が提供される。
（第２の実施形態）
本実施形態の半導体装置は、底面および側面が第２の窒化物半導体層内に位置する凹部の底面および側面に、第３の窒化物半導体層が設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
本実施形態の半導体装置は、底面および側面が第２の窒化物半導体層内に位置する凹部の底面および側面に、第３の窒化物半導体層が設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図２に示すように、半導体装置（ＨＥＭＴ）２００は、基板１０、バッファ層１２、チャネル層（第１の窒化物半導体層）１４、バリア層（第２の窒化物半導体層）１６、ソース電極１８、ドレイン電極２０、第１のキャップ層（第３の窒化物半導体層）２２、第２のキャップ層（第４の窒化物半導体層）２４、ゲート電極２６、および、凹部３０を備える。
ＨＥＭＴ２００は、バリア層１６内に設けられた凹部（トレンチ）３０内に、第１のキャップ層２２と第２のキャップ層２４が設けられる。凹部３０の底面３０ａおよび側面３０ｂは、バリア層内に位置する。
ＨＥＭＴ２００は、いわゆるリセス構造を備える。第１のキャップ層２２は、凹部３０の底面３０ａおよび側面３０ｂに接して設けられる。
本実施形態のＨＥＭＴ２００は、第１のキャップ層２２および第２のキャップ層２４を形成する前に、バリア層１６表面にエッチングにより凹部３０を設けること以外は、第１の実施形態と同様の方法で、製造することが可能である。
ＨＥＭＴ２００は、ｐ型の第２のキャップ層２４を備えることで、トランジスタの閾値を上昇させることができる。また、高抵抗の第１のキャップ層２２を備えることで、ゲートリーク電流が抑制される。
また、ＨＥＭＴ２００は、リセス構造を備えることで、ゲート電極２６下のバリア層１６が薄くなる。したがって、ピエゾ分極量が低下し、ゲート電極２６下での２次元電子ガスの濃度が低下する。したがって、ノーマリーオフ動作の実現が容易となる。
図２に示すように、第１のキャップ層２２の側面３０ｂ上の膜厚が、第１のキャップ層２２の底面３０ａ上の膜厚よりも大きいことが望ましい。この構成により、底面３０ａ上の第１のキャップ層２２が厚くなりすぎて、ＨＥＭＴ２００の閾値が低下することが抑制される。一方、側面３０ｂの膜厚を厚くすることにより、側面３０ｂでのゲートリーク電流を抑制することが可能となる。
また、図２に示すように、第１のキャップ層２２と第２のキャップ層２４との界面が、バリア層１６のチャネル層１４と反対側の表面よりも、ゲート電極２６側にあることが望ましい。この構成により、凹部３０の上側の角部で第１のキャップ層２２が薄くなり、ゲートリーク電流が大きくなることを抑制できる。
また、図２に示すように、第１のキャップ層２２の端部が、凹部３０外のバリア層１６表面に位置することが望ましい。この構成により、製造時の、凹部３０と第１のキャップ層２２との位置合わせマージンが向上し、特性の安定したＨＥＭＴ２００が実現できる。加えて、凹部３０の上側の角部で第１のキャップ層２２が薄くなり、ゲートリーク電流が大きくなることを抑制できる。
（変形例）
図３は、本実施形態の変形例の半導体装置の模式断面図である。本変形例のＨＥＭＴ３００では、図３に示すように、チャネル層（第１の窒化物半導体層）１４とバリア層（第２の窒化物半導体層）１６との界面に対し、凹部３０の側面３０ｂが９０度未満の傾斜角を備える。
図３は、本実施形態の変形例の半導体装置の模式断面図である。本変形例のＨＥＭＴ３００では、図３に示すように、チャネル層（第１の窒化物半導体層）１４とバリア層（第２の窒化物半導体層）１６との界面に対し、凹部３０の側面３０ｂが９０度未満の傾斜角を備える。
側面３０ｂに傾斜を設けることで、凹部３０を第１のキャップ層２２および第２のキャップ層２４により埋め込むことが容易となる。したがって、第１のキャップ層２２の側面３０ｂ上の膜厚を、第１のキャップ層２２の底面３０ａ上の膜厚よりも大きくすることも容易となる。
以上、本実施形態によれば、第１の実施形態同様、ノーマリーオフ動作と、ゲートリーク電流の抑制を実現するＨＥＭＴ２００、ＨＥＭＴ３００が提供される。さらに、リセス構造とすることにより、ノーマリーオフ動作とすることが容易となる。
実施形態では、窒化物半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、窒化物半導体層の材料としてＡｌＮを適用することも可能である。
また、実施形態では、バリア層として、ノンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ チャネル層（第１の窒化物半導体層）
１６ バリア層（第２の窒化物半導体層）
１８ ソース電極
２０ ドレイン電極
２２ 第１のキャップ層（第３の窒化物半導体層）
２４ 第２のキャップ層（第４の窒化物半導体層）
２６ ゲート電極
３０ 凹部
３０ａ 底面
３０ｂ 側面
１００ ＨＥＭＴ（半導体装置）
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
１６ バリア層（第２の窒化物半導体層）
１８ ソース電極
２０ ドレイン電極
２２ 第１のキャップ層（第３の窒化物半導体層）
２４ 第２のキャップ層（第４の窒化物半導体層）
２６ ゲート電極
３０ 凹部
３０ａ 底面
３０ｂ 側面
１００ ＨＥＭＴ（半導体装置）
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
Claims (10)
- 第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、
前記第２の窒化物半導体層上に設けられるソース電極と、
前記第２の窒化物半導体層上に設けられるドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記第２の窒化物半導体層上に設けられ、不純物濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下で、前記第２の窒化物半導体層よりバンドギャップの小さい第３の窒化物半導体層と、
前記第３の窒化物半導体層上に設けられるｐ型の第４の窒化物半導体層と、
前記第４の窒化物半導体層上に設けられるゲート電極と、
を備えることを特徴とする半導体装置。 - 前記第３の窒化物半導体層の膜厚が１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
- 前記第４の窒化物半導体層のｐ型不純物濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１または請求項２記載の半導体装置。
- 前記第３の窒化物半導体層および前記第４の窒化物半導体層が単結晶層であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
- 底面および側面が前記第２の窒化物半導体層内に位置する凹部の、前記底面および前記側面に前記第３の窒化物半導体層が設けられることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
- 前記第３の窒化物半導体層の前記側面上の膜厚が、前記第３の窒化物半導体層の前記底面上の膜厚よりも大きいことを特徴とする請求項５記載の半導体装置。
- 前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に対し、前記側面が９０度未満の傾斜角を備えることを特徴とする請求項５または請求項６記載の半導体装置。
- 前記第３の窒化物半導体層と前記第４の窒化物半導体層との界面が、前記第２の窒化物半導体層の前記第１の窒化物半導体層と反対側の表面よりも、前記ゲート電極側にあることを特徴とする請求項５ないし請求項７いずれか一項記載の半導体装置。
- 前記第４の窒化物半導体層が、ｐ型不純物としてＭｇ（マグネシウム）を含有することを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
- 前記第１の窒化物半導体層がＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）であり、
前記第２の窒化物半導体層がＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）であり、
前記第３の窒化物半導体層がＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１、Ｙ＞Ｚ）であり、
前記第４の窒化物半導体層がＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）であることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014052733A JP2015177063A (ja) | 2014-03-14 | 2014-03-14 | 半導体装置 |
| KR1020140074108A KR20150107551A (ko) | 2014-03-14 | 2014-06-18 | 반도체 장치 |
| CN201410305254.4A CN104916679A (zh) | 2014-03-14 | 2014-06-30 | 半导体装置 |
| US14/475,533 US20150263155A1 (en) | 2014-03-14 | 2014-09-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014052733A JP2015177063A (ja) | 2014-03-14 | 2014-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015177063A true JP2015177063A (ja) | 2015-10-05 |
Family
ID=54069846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014052733A Abandoned JP2015177063A (ja) | 2014-03-14 | 2014-03-14 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20150263155A1 (ja) |
| JP (1) | JP2015177063A (ja) |
| KR (1) | KR20150107551A (ja) |
| CN (1) | CN104916679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017143139A (ja) * | 2016-02-09 | 2017-08-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102388463B1 (ko) * | 2017-08-21 | 2022-04-20 | 삼성전자주식회사 | 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법 |
| US11393905B2 (en) * | 2017-12-28 | 2022-07-19 | Rohm Co., Ltd. | Nitride semiconductor device |
| WO2019181391A1 (ja) * | 2018-03-22 | 2019-09-26 | パナソニック株式会社 | 窒化物半導体装置 |
| CN110504317A (zh) * | 2019-08-29 | 2019-11-26 | 广东省半导体产业技术研究院 | 栅极结构和栅极结构制作方法 |
| CN110600548A (zh) * | 2019-09-20 | 2019-12-20 | 中国电子科技集团公司第十三研究所 | 增强型异质结场效应晶体管 |
| TWI775065B (zh) * | 2020-04-13 | 2022-08-21 | 世界先進積體電路股份有限公司 | 半導體裝置 |
| US20230078017A1 (en) * | 2021-09-16 | 2023-03-16 | Wolfspeed, Inc. | Semiconductor device incorporating a substrate recess |
| CN114759080B (zh) * | 2022-06-13 | 2022-09-09 | 深圳市时代速信科技有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220895A (ja) * | 2006-02-16 | 2007-08-30 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置およびその製造方法 |
| JP2010103425A (ja) * | 2008-10-27 | 2010-05-06 | Sanken Electric Co Ltd | 窒化物半導体装置 |
| CN101771076B (zh) * | 2010-01-04 | 2011-08-24 | 西安电子科技大学 | 全透明AlGaN/GaN高电子迁移率晶体管及其制作方法 |
| JP5635803B2 (ja) * | 2010-05-07 | 2014-12-03 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置の製造方法及び化合物半導体装置 |
| US9331163B2 (en) * | 2013-08-30 | 2016-05-03 | The United States Of America, As Represented By The Secretary Of The Navy | Transistor with diamond gate |
-
2014
- 2014-03-14 JP JP2014052733A patent/JP2015177063A/ja not_active Abandoned
- 2014-06-18 KR KR1020140074108A patent/KR20150107551A/ko not_active Application Discontinuation
- 2014-06-30 CN CN201410305254.4A patent/CN104916679A/zh active Pending
- 2014-09-02 US US14/475,533 patent/US20150263155A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017143139A (ja) * | 2016-02-09 | 2017-08-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104916679A (zh) | 2015-09-16 |
| KR20150107551A (ko) | 2015-09-23 |
| US20150263155A1 (en) | 2015-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6189235B2 (ja) | 半導体装置 | |
| JP6270572B2 (ja) | 半導体装置及びその製造方法 | |
| JP6230456B2 (ja) | 半導体装置 | |
| JP6214978B2 (ja) | 半導体装置 | |
| US8895993B2 (en) | Low gate-leakage structure and method for gallium nitride enhancement mode transistor | |
| JP6174874B2 (ja) | 半導体装置 | |
| US8835986B2 (en) | Method for fabrication of III-nitride device and the III-nitride device thereof | |
| US8519439B2 (en) | Nitride semiconductor element with N-face semiconductor crystal layer | |
| JP2015177063A (ja) | 半導体装置 | |
| US10784361B2 (en) | Semiconductor device and method for manufacturing the same | |
| US11462635B2 (en) | Nitride semiconductor device and method of manufacturing the same | |
| JP2015173151A (ja) | 半導体装置 | |
| JP2016167499A (ja) | 半導体装置 | |
| US20160211357A1 (en) | Semiconductor device | |
| JP2015070151A (ja) | 半導体装置とその製造方法 | |
| JP2011142358A (ja) | 窒化物半導体装置 | |
| JP6639260B2 (ja) | 半導体装置 | |
| JP6530210B2 (ja) | 半導体装置及びその製造方法 | |
| JP2013179376A (ja) | 半導体装置 | |
| JP2011108712A (ja) | 窒化物半導体装置 | |
| TWI815160B (zh) | 氮化物半導體裝置 | |
| JP2015119028A (ja) | 半導体装置、電界効果トランジスタ、およびダイオード | |
| JP2017050434A (ja) | 半導体装置 | |
| JP2020047695A (ja) | 半導体装置 | |
| JP2013074128A (ja) | スイッチング素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160215 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20160406 |