KR20150107551A - 반도체 장치 - Google Patents

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KR20150107551A
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히데토시 후지모토
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가부시끼가이샤 도시바
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Abstract

본 발명은, 게이트 누설 전류가 저감된 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 형성되고, 제1 질화물 반도체층보다 밴드 갭이 큰 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 형성되는 소스 전극과, 제2 질화물 반도체층 위에 형성되는 드레인 전극과, 소스 전극과 드레인 전극 사이의 제2 질화물 반도체층 위에 형성되고, 불순물 농도가 1×1017atoms/㎤ 이하이고, 제2 질화물 반도체층보다 밴드 갭이 작은 제3 질화물 반도체층과, 제3 질화물 반도체층 위에 형성되는 p형의 제4 질화물 반도체층과, 제4 질화물 반도체층 위에 형성되는 게이트 전극을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
<관련 출원>
본 출원은, 일본 특허 출원 제2014-52733호(출원일: 2014년 3월 14일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
스위칭 전원이나 인버터 등의 회로에는 스위칭 소자나 다이오드 등의 반도체 소자가 사용된다. 이들 반도체 소자에는 고내압·저 온저항이 요구된다. 그리고, 내압과 온저항의 관계는 소자 재료에 따라 결정되는 트레이드오프 관계에 있다.
지금까지의 기술 개발의 진보에 의해, 반도체 소자는 주된 소자 재료인 실리콘의 한계 가까이까지 저 온저항이 실현되고 있다. 온저항을 더욱 저감시키기 위해서는 소자 재료의 변경이 필요하다. GaN이나 AlGaN 등의 질화물 반도체나 탄화규소(SiC) 등의 와이드 밴드 갭 반도체를 스위칭 소자 재료로서 사용함으로써 재료에 따라 결정되는 트레이드오프 관계를 개선할 수 있어, 비약적으로 저 온저항화가 가능하다.
GaN이나 AlGaN 등의 질화물 반도체를 사용한 소자이며, 저 온저항이 얻어지는 소자로서, 예를 들어 AlGaN/GaN 헤테로 구조를 사용한 HEMT(High Electron Mobility Transistor)를 들 수 있다. HEMT는, 헤테로 접합 계면 채널의 고이동도와, 분극에 의해 발생하는 고전자 농도에 의해 저 온저항을 실현한다.
그러나, HEMT는 분극에 의해 전자를 발생시키기 위하여, 게이트 전극 하에서도 고농도의 전자가 존재한다. 이로 인해, 통상적으로 게이트 임계값 전압이 마이너스가 되는 노멀리 온형 소자로 되어 버린다. 안전 동작상, 게이트 임계값 전압이 플러스로 되는 노멀리 오프형 소자가 요망된다. 예를 들어, 노멀리 오프형 소자를 실현하기 위하여 p형의 반도체층을 게이트 전극 하에 형성하는 방법이 있다. 이 방법에서는, 게이트 누설 전류의 증대가 염려된다.
본 발명은, 게이트 누설 전류가 저감된 반도체 장치를 제공한다.
본 발명의 일 형태 반도체 장치는, 제1 질화물 반도체층과, 상기 제1 질화물 반도체층 위에 형성되고, 상기 제1 질화물 반도체층보다 밴드 갭이 큰 제2 질화물 반도체층과, 상기 제2 질화물 반도체층 위에 형성되는 소스 전극과, 상기 제2 질화물 반도체층 위에 형성되는 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이의 상기 제2 질화물 반도체층 위에 형성되고, 불순물 농도가 1×1017atoms/㎤ 이하이고, 상기 제2 질화물 반도체층보다 밴드 갭이 작은 제3 질화물 반도체층과, 상기 제3 질화물 반도체층 위에 형성되는 p형의 제4 질화물 반도체층과, 상기 제4 질화물 반도체층 위에 형성되는 게이트 전극을 구비한다.
도 1은 제1 실시 형태의 반도체 장치의 모식 단면도.
도 2는 제2 실시 형태의 반도체 장치의 모식 단면도.
도 3은 제2 실시 형태의 변형예의 반도체 장치의 모식 단면도.
본 명세서 중 동일하거나 또는 유사한 부재에 대해서는, 동일한 부호를 부여하고, 중복되는 설명을 생략하는 경우가 있다.
본 명세서 중 「질화물 반도체」란, 예를 들어 GaN계 반도체이다. GaN계 반도체란, GaN(질화갈륨), AlN(질화알루미늄), InN(질화인듐) 및 그들의 중간 조성을 구비하는 반도체의 총칭이다.
본 명세서 중 「언도핑된(undoped)」이란, 불순물이 의도적으로 도입되어 있지 않은 것을 의미한다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 형성되고, 제1 질화물 반도체층보다 밴드 갭이 큰 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 형성되는 소스 전극과, 제2 질화물 반도체층 위에 형성되는 드레인 전극과, 소스 전극과 드레인 전극 사이의 제2 질화물 반도체층 위에 형성되고, 불순물 농도가 1×1017atoms/㎤ 이하이고, 제2 질화물 반도체층보다 밴드 갭이 작은 제3 질화물 반도체층과, 제3 질화물 반도체층 위에 형성되는 p형의 제4 질화물 반도체층과, 제4 질화물 반도체층 위에 형성되는 게이트 전극을 구비한다.
도 1은 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 GaN계 반도체를 사용한 HEMT이다.
도 1에 도시한 바와 같이, 반도체 장치(HEMT)(100)는 기판(10), 버퍼층(12), 채널층(제1 질화물 반도체층)(14), 배리어층(제2 질화물 반도체층)(16), 소스 전극(18), 드레인 전극(20), 제1 캡층(제3 질화물 반도체층)(22), 제2 캡층(제4 질화물 반도체층)(24) 및 게이트 전극(26)을 구비한다.
기판(10)은, 예를 들어 실리콘(Si)에 의해 형성된다. 실리콘 이외에도, 예를 들어 사파이어(Al2O3)나 탄화규소(SiC)를 적용하는 것도 가능하다.
기판(10) 위에 버퍼층(12)이 형성된다. 버퍼층(12)은, 기판(10)과 채널층(14) 사이의 격자 부정합을 완화시키는 기능을 구비한다. 버퍼층(12)은, 예를 들어 질화알루미늄갈륨(AlWGa1 -WN(0<W<1))의 다층 구조로 형성된다.
버퍼층(12) 위에 채널층(14)이 형성된다. 채널층(14)은, 예를 들어 언도핑된 AlXGa1 -XN(0≤X<1)이다. 보다 구체적으로는, 예를 들어 언도핑된 GaN이다. 채널층(14)의 막 두께는, 예를 들어 0.5㎛ 이상 3㎛ 이하이다.
채널층(14) 위에 배리어층(16)이 형성된다. 배리어층(16)의 밴드 갭은, 채널층(14)의 밴드 갭보다도 크다. 배리어층(16)은, 예를 들어 언도핑된 AlYGa1 -YN(0<Y≤1, X<Y)이다. 보다 구체적으로는, 예를 들어 언도핑된 Al0 .2Ga0 .8N이다. 배리어층(16)의 막 두께는, 예를 들어 20㎚ 이상 50㎚ 이하이다.
채널층(14)과 배리어층(16) 사이는 헤테로 접합 계면으로 된다. HEMT(100)의 온 동작 시에는 헤테로 접합 계면에 이차원 전자 가스가 형성되어 캐리어로 된다.
배리어층(16) 위에는 소스 전극(18)과 드레인 전극(20)이 형성된다. 소스 전극(18)과 드레인 전극(20)은, 예를 들어 금속 전극이며, 금속 전극은, 예를 들어 알루미늄(Al)을 주성분으로 하는 전극이다. 소스 전극(18) 및 드레인 전극(20)과, 배리어층(16) 사이는 오믹 콘택트인 것이 바람직하다. 소스 전극(18)과 드레인 전극(20)의 거리는, 예를 들어 18㎛ 정도이다.
배리어층(16) 위의 소스 전극(18)과 드레인 전극(20) 사이에 제1 캡층(22)이 형성된다. 제1 캡층(22)은 고저항층으로서, 게이트 누설 전류를 억제하는 기능을 구비한다.
제1 캡층(22)의, 불순물 농도는 1×1017atoms/㎤ 이하이다. 제1 캡층(22)에는 불순물 농도가 1×1017atoms/㎤ 이하인 영역이 있다. 제1 캡층(22)을 고저항으로 하는 관점에서, 불순물 농도는 1×1016atoms/㎤ 이하인 것이 바람직하고, 1×1015atoms/㎤ 이하인 것이 보다 바람직하다.
불순물 농도는, 예를 들어 SIMS(Secondary Ion Mass Spectrometry)에 의해 분석 가능하다.
제1 캡층(22)의 밴드 갭은 채널층(14)의 밴드 갭보다도 작다. 제1 캡층(22)은, 예를 들어 언도핑된 AlZGa1 -ZN(0≤Z<1, Y>Z)이다. 보다 구체적으로는, 예를 들어 언도핑된 GaN이다. 제1 캡층(22)의 막 두께는, 예를 들어 1㎚ 이상 10㎚ 이하이다. 제1 갭층(22)은 단결정이다.
제1 캡층(22) 위에 p형의 제2 캡층(24)을 구비하고 있다. p형의 제2 캡층(24)은, 채널층(14)의 포텐셜을 상승시켜, HEMT(100)의 임계값을 상승시키는 기능을 구비한다.
제2 캡층(24)은, 예를 들어 p형의 AlUGa1 -UN(0≤U<1)이다. 보다 구체적으로는, 예를 들어 p형 GaN이다. 제2 캡층(24)의 막 두께는, 예를 들어 5㎚ 이상 500㎚ 이하이다.
제2 캡층(24)에 함유되는 p형 불순물은, 예를 들어 Mg(마그네슘)이다. 제2 캡층(24) 내의 p형 불순물의 농도는 채널층(14)의 포텐셜을 상승시키는 관점에서, 1×1018atoms/㎤ 이상인 것이 바람직하고, 1×1019atoms/㎤ 이상인 것이 더 바람직하다. 제2 캡층(24)은 단결정이다.
제2 캡층(24) 위에 게이트 전극(26)이 형성된다. 게이트 전극(26)은, 예를 들어 금속 전극이다. 금속 전극은, 예를 들어 백금(Pt)과 금(Au)의 적층 구조를 주로 하는 전극이다. 게이트 전극(26)과 p형의 제2 캡층(24) 사이는 오믹 콘택트인 것이 바람직하다.
이어서, 본 실시 형태의 반도체 장치의 제조 방법 일례에 대하여 설명한다.
우선, 기판(10), 예를 들어 Si 기판을 준비한다. 다음에, 예를 들어 Si 기판 위에 에피택셜 성장에 의해 버퍼층(12)을 성장시킨다.
이어서, 버퍼층(12) 위에 채널층(14)으로 되는 언도핑된 GaN, 배리어층(16)으로 되는 언도핑된 Al0 .2Ga0 .8N을 에피택셜 성장에 의해 형성한다.
이어서, 제1 캡층(22)으로 되는 언도핑된 GaN, 제2 캡층(24)으로 되는 p형 GaN을 연속적으로 에피택셜 성장에 의해 성막한다. 예를 들어, GaN의 소스 가스를 에피택셜 성장 장치 내에서 보유 지지되는 기판(10)에 공급하여 언도핑된 GaN을 형성한다.
그 후, Mg의 소스 가스를 GaN의 소스 가스에 첨가함으로써, 언도핑된 GaN과 p형 GaN을 연속적으로 성막한다. 제1 캡층(22)과, 제2 캡층(24)은, 예를 들어 배리어층(16) 표면에 패터닝된 절연막을 형성하고, 배리어층(16) 표면에 선택적으로 성장시킨다.
이어서, 배리어층(16) 표면에 금속막의 성막과 패터닝에 의해 소스 전극(18) 및 드레인 전극(20)을 형성한다. 또한, 금속막의 성막과 패터닝에 의해, 제2 캡층(24) 위에 게이트 전극(26)을 형성한다.
상기 제조 방법에 의해 도 1에 도시하는 반도체 장치(100)가 제조된다.
이어서, 본 실시 형태의 반도체 장치(100)의 작용 및 효과에 대하여 설명한다.
본 실시 형태의 HEMT(100)에서는, 게이트 전극(26)의 바로 아래에, p형의 제2 캡층(24)이 존재함으로써, 채널층(14)의 포텐셜이 상승한다. 이로 인해, 2차원 전자 가스의 발생이 억제되어, HEMT(100)의 임계값이, 제2 캡층(24)이 존재하지 않는 경우에 비하여 상승한다. 헤테로 접합 계면의 전도대 하단의 에너지가, 페르미 레벨보다도 고에너지측으로 되면, 게이트 전압이 0V에서도 채널층(14)이 공핍화되어, HEMT(100)가 노멀리 오프 동작으로 된다.
무엇보다, HEMT(100)를 동작시키기 위하여, 게이트 전극에 정(正)의 전압이 인가되면, 접지되어 있는 소스 전극(18)과 게이트 전극(26) 사이에서, 배리어층(16)과 p형의 제2 캡층(24) 사이의 접합에 순방향의 전압이 인가된다. 이로 인해, 게이트 누설 전류가 증대될 우려가 있다.
본 실시 형태에서는, p형의 제2 캡층(24)보다도 막 두께가 얇고, p형 불순물 농도가 낮은 제1 캡층(22)을 배리어층(16)과 제2 캡층(24) 사이에 끼운다. 제1 캡층(22)이 고저항으로 되기 때문에, 게이트 누설 전류가 억제된다.
또한, 제1 캡층(22)의 막 두께는 1㎚ 이상 10㎚ 이하이다. 제1 캡층(22)의 막 두께는 2㎚ 이상 6㎚ 이하인 것이 바람직하다.
제1 캡층(22)의 막 두께가 상기 범위를 하회하면, 제1 캡층(22)의 저항이 낮아져, 게이트 누설 전류의 억제 효과를 충분히 얻지 못할 우려가 있다. 또한, 제1 캡층(22)의 막 두께가 상기 범위를 상회하면, p형의 제2 캡층(24)에 의한 채널층(14)의 포텐셜이 충분히 상승되지 못할 우려가 있다. 즉, p형의 제2 캡층(24)이, 두꺼운 제1 캡층(22)의 포텐셜을 상승시킴으로써, 결과적으로 채널층(14)의 포텐셜이 충분히 상승되지 못할 우려가 있다.
이상과 같이, 본 실시 형태에 따르면, 노멀리 오프 동작과, 게이트 누설 전류의 억제를 실현하는 HEMT(100)가 제공된다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 저면 및 측면이 제2 질화물 반도체층 내에 위치하는 오목부의 저면 및 측면에 제3 질화물 반도체층이 형성되는 것 이외는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복하는 내용에 대해서는, 기술을 생략한다.
도 2는 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 GaN계 반도체를 사용한 HEMT이다.
도 2에 도시한 바와 같이, 반도체 장치(HEMT)(200)는 기판(10), 버퍼층(12), 채널층(제1 질화물 반도체층)(14), 배리어층(제2 질화물 반도체층)(16), 소스 전극(18), 드레인 전극(20), 제1 캡층(제3 질화물 반도체층)(22), 제2 캡층(제4 질화물 반도체층)(24), 게이트 전극(26) 및 오목부(30)를 구비한다.
HEMT(200)는 배리어층(16) 내에 형성된 오목부(트렌치)(30) 내에, 제1 캡층(22)과 제2 캡층(24)이 형성된다. 오목부(30)의 저면(30a) 및 측면(30b)은 배리어층 내에 위치한다.
HEMT(200)는 소위 리세스(recess) 구조를 구비한다. 제1 캡층(22)은 오목부(30)의 저면(30a) 및 측면(30b)에 접하여 형성된다.
본 실시 형태의 HEMT(200)는 제1 캡층(22) 및 제2 캡층(24)을 형성하기 전에, 배리어층(16) 표면에 에칭에 의해 오목부(30)를 형성하는 것 이외는, 제1 실시 형태와 마찬가지의 방법으로 제조하는 것이 가능하다.
HEMT(200)는 p형의 제2 캡층(24)을 구비함으로써, 트랜지스터의 임계값을 상승시킬 수 있다. 또한, 고저항의 제1 캡층(22)을 구비함으로써, 게이트 누설 전류가 억제된다.
또한, HEMT(200)는 리세스 구조를 구비함으로써, 게이트 전극(26) 하의 배리어층(16)이 얇아진다. 따라서, 피에조 분극량이 저하되고, 게이트 전극(26) 하에서의 2차원 전자 가스의 농도가 저하된다. 따라서, 노멀리 오프 동작의 실현이 용이해진다.
도 2에 도시한 바와 같이, 제1 캡층(22)의 측면(30b) 위의 막 두께가, 제1 캡층(22)의 저면(30a) 위의 막 두께보다도 큰 것이 바람직하다. 이 구성에 의해, 저면(30a) 위의 제1 캡층(22)이 지나치게 두꺼워져, HEMT(200)의 임계값이 저하되는 것이 억제된다. 한편, 측면(30b)의 막 두께를 두껍게 함으로써, 측면(30b)에서의 게이트 누설 전류를 억제하는 것이 가능해진다.
또한, 도 2에 도시한 바와 같이 제1 캡층(22)과 제2 캡층(24)의 계면이, 배리어층(16)의 채널층(14)과 반대측의 표면보다도, 게이트 전극(26)측에 있는 것이 바람직하다. 이 구성에 의해, 오목부(30)의 상측 코너부에서 제1 캡층(22)이 얇아져, 게이트 누설 전류가 커지는 것을 억제할 수 있다.
또한, 도 2에 도시한 바와 같이, 제1 캡층(22)의 단부가, 오목부(30) 밖의 배리어층(16) 표면에 위치하는 것이 바람직하다. 이 구성에 의해, 제조 시의, 오목부(30)와 제1 캡층(22)의 위치 정렬 마진이 향상되어, 특성이 안정된 HEMT(200)를 실현할 수 있다. 그 외에, 오목부(30)의 상측 코너부에서 제1 캡층(22)이 얇아져, 게이트 누설 전류가 커지는 것을 억제할 수 있다.
(변형예)
도 3은 본 실시 형태의 변형예의 반도체 장치의 모식 단면도이다. 본 변형예의 HEMT(300)에서는, 도 3에 도시한 바와 같이 채널층(제1 질화물 반도체층)(14)과 배리어층(제2 질화물 반도체층)(16)의 계면에 대하여, 오목부(30)의 측면(30b)이 90도 미만의 경사각을 갖는다.
측면(30b)에 경사를 형성함으로써, 오목부(30)를 제1 캡층(22) 및 제2 캡층(24)에 의해 매립하는 것이 용이해진다. 따라서, 제1 캡층(22)의 측면(30b) 위의 막 두께를, 제1 캡층(22)의 저면(30a) 위의 막 두께보다도 크게 하는 것도 용이해진다.
이상, 본 실시 형태에 따르면, 제1 실시 형태와 마찬가지로, 노멀리 오프 동작과, 게이트 누설 전류의 억제를 실현하는 HEMT(200), HEMT(300)가 제공된다. 또한, 리세스 구조로 함으로써 노멀리 오프 동작으로 하는 것이 용이해진다.
실시 형태에서는, 질화물 반도체층의 재료로서 GaN이나 AlGaN을 예로 들어 설명했지만, 예를 들어 인듐(In)을 함유하는 InGaN, InAlN, InAlGaN을 적용하는 것도 가능하다. 또한, 질화물 반도체층의 재료로서 AlN을 적용하는 것도 가능하다.
또한, 실시 형태에서는 배리어층으로서, 논 도핑된(non-doped) AlGaN을 예로 들어 설명했지만, n형의 AlGaN을 적용하는 것도 가능하다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 예를 들어, 일 실시 형태의 구성 요소를 다른 실시 형태의 구성 요소와 치환 또는 변경해도 좋다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (10)

  1. 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 위에 형성되고, 상기 제1 질화물 반도체층보다 밴드 갭이 큰 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 위에 형성되는 소스 전극과,
    상기 제2 질화물 반도체층 위에 형성되는 드레인 전극과,
    상기 소스 전극과 상기 드레인 전극 사이의 상기 제2 질화물 반도체층 위에 형성되고, 불순물 농도가 1×1017atoms/㎤ 이하이고, 상기 제2 질화물 반도체층보다 밴드 갭이 작은 제3 질화물 반도체층과,
    상기 제3 질화물 반도체층 위에 형성되는 p형의 제4 질화물 반도체층과,
    상기 제4 질화물 반도체층 위에 형성되는 게이트 전극을 구비하는 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서, 상기 제3 질화물 반도체층의 막 두께가 1㎚ 이상 10㎚ 이하인 것을 특징으로 하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제4 질화물 반도체층의 p형 불순물 농도가 1×1018atoms/㎤ 이상인 것을 특징으로 하는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제3 질화물 반도체층 및 상기 제4 질화물 반도체층이 단결정층인 것을 특징으로 하는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 저면 및 측면이 상기 제2 질화물 반도체층 내에 위치하는 오목부의, 상기 저면 및 상기 측면에 상기 제3 질화물 반도체층이 형성되는 것을 특징으로 하는, 반도체 장치.
  6. 제5항에 있어서, 상기 제3 질화물 반도체층의 상기 측면 위의 막 두께가, 상기 제3 질화물 반도체층의 상기 저면 위의 막 두께보다도 큰 것을 특징으로 하는, 반도체 장치.
  7. 제5항에 있어서, 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 계면에 대하여, 상기 측면이 90도 미만의 경사각을 갖는 것을 특징으로 하는, 반도체 장치.
  8. 제5항에 있어서, 상기 제3 질화물 반도체층과 상기 제4 질화물 반도체층의 계면이, 상기 제2 질화물 반도체층의 상기 제1 질화물 반도체층과 반대측의 표면보다도, 상기 게이트 전극측에 있는 것을 특징으로 하는, 반도체 장치.
  9. 제1항 또는 제2항에 있어서, 상기 제4 질화물 반도체층이 p형 불순물로서 Mg(마그네슘)을 함유하는 것을 특징으로 하는, 반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 질화물 반도체층이 AlXGa1 -XN(0≤X<1)이며,
    상기 제2 질화물 반도체층이 AlYGa1 -YN(0<Y≤1, X<Y)이며,
    상기 제3 질화물 반도체층이 AlZGa1 -ZN(0≤Z<1, Y>Z)이며,
    상기 제4 질화물 반도체층이 AlUGa1 -UN(0≤U<1)인 것을 특징으로 하는, 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143139A (ja) * 2016-02-09 2017-08-17 株式会社東芝 半導体装置およびその製造方法
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
US11393905B2 (en) * 2017-12-28 2022-07-19 Rohm Co., Ltd. Nitride semiconductor device
WO2019181391A1 (ja) * 2018-03-22 2019-09-26 パナソニック株式会社 窒化物半導体装置
CN110504317A (zh) * 2019-08-29 2019-11-26 广东省半导体产业技术研究院 栅极结构和栅极结构制作方法
CN110600548A (zh) * 2019-09-20 2019-12-20 中国电子科技集团公司第十三研究所 增强型异质结场效应晶体管
TWI775065B (zh) * 2020-04-13 2022-08-21 世界先進積體電路股份有限公司 半導體裝置
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
CN114759080B (zh) * 2022-06-13 2022-09-09 深圳市时代速信科技有限公司 一种半导体器件及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220895A (ja) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd 窒化物半導体装置およびその製造方法
JP2010103425A (ja) * 2008-10-27 2010-05-06 Sanken Electric Co Ltd 窒化物半導体装置
CN101771076B (zh) * 2010-01-04 2011-08-24 西安电子科技大学 全透明AlGaN/GaN高电子迁移率晶体管及其制作方法
JP5635803B2 (ja) * 2010-05-07 2014-12-03 トランスフォーム・ジャパン株式会社 化合物半導体装置の製造方法及び化合物半導体装置
US9331163B2 (en) * 2013-08-30 2016-05-03 The United States Of America, As Represented By The Secretary Of The Navy Transistor with diamond gate

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