CN104916679A - 半导体装置 - Google Patents

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Abstract

本发明提供降低栅极泄露电流的半导体装置。实施方式的半导体装置具备第一氮化物半导体层、设置在第一氮化物半导体层上且禁带比第一氮化物半导体层大的第二氮化物半导体层、设置在第二氮化物半导体层上的源极电极、设置在第二氮化物半导体层上的漏极电极、设置在源极电极与漏极电极之间的第二氮化物半导体层上且杂质浓度为1×1017atoms/cm3以下且禁带比第二氮化物半导体层小的第三氮化物半导体层、设置在第三氮化物半导体层上的p型的第四氮化物半导体层、和设置在第四氮化物半导体层上的栅极电极。

Description

半导体装置
相关申请的交叉引用
本申请享受以日本专利申请2014-52733号(申请日:2014年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在开关电源和变换器等的电路中,使用开关元件和二极管等的半导体元件。这些半导体元件要求高耐压/低导通电阻。此外,耐压和导通电阻的关系具有由元件材料决定的权衡关系。
通过至今为止的技术开发的进步,半导体元件在作为主要的元件材料的硅的靠近界限之内实现了低导通电阻。为了进一步降低导通电阻,需要进行元件材料的变更。通过使用GaN、AlGaN等的氮化物半导体、碳化硅(SiC)等的宽禁带半导体作为开关元件材料,能够改善由材料决定的权衡关系,能够飞跃性地实现低导通电阻化。
使用了GaN、AlGaN等的氮化物半导体的元件中,作为可得到低导通电阻的元件,能够举出例如使用了AlGaN/GaN异质构造的HEMT(HighElectron Mobility Transistor,高电子迁移率晶体管)。HEMT通过异质结界面沟道的高迁移率和由分极产生的高电子浓度,实现低导通电阻。
但是,HEMT通过分极使电子产生,所以在栅极电极下也存在高浓度的电子。因此,通常成为栅极阈值电压为负值的常开启型元件。在安全动作方面,栅极阈值电压为正值的常关断型元件被期望。例如为了实现常关断型元件,有在栅极电极下设置p型的半导体层的方法。通过该方法,有栅极泄露电流增大的担心。
发明内容
本发明提供一种降低栅极泄露电流的半导体装置。
本发明的一方式的半导体装置具备第一氮化物半导体层、设置在上述第一氮化物半导体层上且禁带比上述第一氮化物半导体层大的第二氮化物半导体层、设置在上述第二氮化物半导体层上的源极电极、设置在上述第二氮化物半导体层上的漏极电极、设置在上述源极电极与上述漏极电极之间的上述第二氮化物半导体层上且杂质浓度为1×1017atoms/cm3以下且禁带比上述第二氮化物半导体层小的第三氮化物半导体层、设置在上述第三氮化物半导体层上的p型的第四氮化物半导体层、和设置在上述第四氮化物半导体层上的栅极电极。
附图说明
图1是第一实施方式的半导体装置的模式剖面图。
图2是第二实施方式的半导体装置的模式剖面图。
图3是第二实施方式的变形例的半导体装置的模式剖面图。
具体实施方式
本说明书中,有对相同或类似的部件附加相同的符号并将重复的说明省略的情况。
本说明书中,“氮化物半导体”是例如GaN类半导体。GaN类半导体是GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)以及具备它们的中间组分的半导体的总称。
本说明书中,“非掺杂”是指,没有有意地导入杂质。
(第一实施方式)
本实施方式的半导体装置具备第一氮化物半导体层、设置在第一氮化物半导体层上且禁带比第一氮化物半导体层大的第二氮化物半导体层、设置在第二氮化物半导体层上的源极电极、设置在第二氮化物半导体层上的漏极电极、设置在源极电极与漏极电极之间的第二氮化物半导体层上且杂质浓度为1×1017atoms/cm3以下且禁带比第二氮化物半导体层小的第三氮化物半导体层、设置在第三氮化物半导体层上的p型的第四氮化物半导体层、和设置在第四氮化物半导体层上的栅极电极。
图1是本实施方式的半导体装置的模式剖面图。本实施方式的半导体装置是使用了GaN类半导体的HEMT。
如图1所示,半导体装置(HEMT)100具备基板10、缓冲层12、沟道层(第一氮化物半导体层)14、阻挡层(第二氮化物半导体层)16、源极电极18、漏极电极20、第一覆盖层(第三氮化物半导体层)22、第二覆盖层(第四氮化物半导体层)24以及栅极电极26。
基板10例如由硅(Si)形成。除了硅以外还能够采用例如蓝宝石(Al2O3)、碳化硅(SiC)。
基板10上设置缓冲层12。缓冲层12具备缓和基板10与沟道层14之间的晶格不匹配的功能。缓冲层12由例如氮化铝镓(AlWGa1-WN(0<W<1))的多层构造形成。
缓冲层12上设置沟道层14。沟道层14是例如非掺杂的AlXGa1-XN(0≤X<1)。更具体来说,例如是非掺杂的GaN。沟道层14的膜厚例如是0.5μm以上3μm以下。
沟道层14上设置阻挡层16。阻挡层16的禁带比沟道层14的禁带大。阻挡层16是例如非掺杂的AlYGa1-YN(0<Y≤1,X<Y)。更具体来说,例如是非掺杂的Al0.2Ga0.8N。阻挡层16的膜厚是例如20nm以上50nm以下。
沟道层14与阻挡层16之间为异质结界面。HEMT100的导通动作时,在异质结界面形成二维电子气,成为载流子。
阻挡层16上形成源极电极18和漏极电极20。源极电极18和漏极电极20例如是金属电极,金属电极例如是以铝(Al)为主成分的电极。优选的是,源极电极18以及漏极电极20与阻挡层16之间是欧姆接触。源极电极18与漏极电极20的距离例如是18μm左右。
在阻挡层16上的源极电极18与漏极电极20之间设置第一覆盖层22。第一覆盖层22作为高电阻层而具备抑制栅极泄露电流的功能。
第一覆盖层22的杂质浓度是1×1017atoms/cm3以下。第一覆盖层22有杂质浓度为1×1017atoms/cm3以下的区域。根据将第一覆盖层22设为高电阻的观点,杂质浓度为1×1016atoms/cm3以下是优选的,为1×1015atoms/cm3以下是更加优选的。
杂质浓度能够通过例如SIMS(Secondary Ion Mass Spectrometry,二次离子质谱法)进行分析。
第一覆盖层22的禁带比沟道层14的禁带小。第一覆盖层22例如是非掺杂的AlZGa1-ZN(0≤Z<1,Y>Z)。更具体来说,例如是非掺杂的GaN。第一覆盖层22的膜厚例如是1nm以上10nm以下。第一覆盖层22是单晶体。
第一覆盖层22上具备p型的第二覆盖层24。p型的第二覆盖层24具备将沟道层14的电势抬高、使HEMT100的阈值上升的功能。
第二覆盖层24例如是p型的AlUGa1-UN(0≤U<1)。更具体来说,例如是p型GaN。第二覆盖层24的膜厚例如是5nm以上500nm以下。
第二覆盖层24中含有的p型杂质例如是Mg(镁)。根据将沟道层14的电势抬高的观点,第二覆盖层24中的p型杂质的浓度为1×1018atoms/cm3以上是优选的,为1×1019atoms/cm3以上是更加优选的。第二覆盖层24是单晶体。
第二覆盖层24上设置栅极电极26。栅极电极26例如是金属电极。金属电极例如是以白金(Pt)和金(Au)的层叠构造为主的电极。栅极电极26与p型的第二覆盖层24之间为欧姆接触是优选的。
接着,说明本实施方式的半导体装置的制造方法的一例。
首先,准备基板10例如Si基板。接着,例如在Si基板上通过外延生长使缓冲层12生长。
接着,在缓冲层12上通过外延生长形成作为沟道层14的非掺杂的GaN、作为阻挡层16的非掺杂的Al0.2Ga0.8N。
接着,通过外延生长将作为第一覆盖层22的非掺杂GaN、作为第二覆盖层24的p型GaN连续地成膜。例如将GaN的源气体向在外延生长装置内保持的基板10供给,形成非掺杂GaN。
之后,通过将Mg的源气体添加到GaN的源气体,将非掺杂的GaN和p型GaN连续地成膜。第一覆盖层22和第二覆盖层24例如在阻挡层16表面形成图案化的绝缘膜,选择性地生长在阻挡层16表面。
接着,在阻挡层16表面通过金属膜的成膜和图案化而形成源极电极18以及漏极电极20。此外,通过金属膜的成膜和图案化,在第二覆盖层24上形成栅极电极26。
上述,通过制造方法制造图1所示的半导体装置100。
接着,说明本实施方式的半导体装置100的作用以及效果。
本实施方式的HEMT100中,在栅极电极26的正下方存在p型的第二覆盖层24,从而沟道层14的电势抬高。因此,抑制二维电子气的产生,HEMT100的阈值与不存在第二覆盖层24的情况相比上升。若异质结界面的传导带下端的能量与费米能级相比为高能量侧,则即使栅极电压为0V,沟道层14也进行耗尽化,HEMT100成为常关断动作。
但是,若为了使HEMT100动作,而向栅极电极施加正的电压,则在被接地的源极电极18与栅极电极26之间、阻挡层16与p型的第二覆盖层24之间的接合处施加正向的电压。因此,栅极泄露电流有可能增大。
本实施方式中,将与p型的第二覆盖层24相比膜厚较薄、p型杂质浓度较低的第一覆盖层22夹在阻挡层16与第二覆盖层24之间。第一覆盖层22成为高电阻,因此抑制栅极泄露电流。
另外,第一覆盖层22的膜厚是1nm以上10nm以下。第一覆盖层22的膜厚优选的是2nm以上6nm以下。
若第一覆盖层22的膜厚低于上述范围,则有可能第一覆盖层22的电阻变低,不能充分得到抑制栅极泄露电流的效果。此外,若第一覆盖层22的膜厚超过上述范围,则有可能不能充分地抬高基于p型的第二覆盖层24的沟道层14的电势。即,通过p型的第二覆盖层24将较厚的第一覆盖层22的电势抬高,结果,有可能沟道层14的电势不会充分地抬高。
如以上那样,根据本实施方式,提供实现常关断动作和栅极泄露电流的抑制的HEMT100。
(第二实施方式)
本实施方式的半导体装置除了在底面以及侧面位于第二氮化物半导体层内的凹部的底面以及侧面处设置第三氮化物半导体层以外,与第一实施方式相同。从而,对于与第一实施方式重复的内容,省略记述。
图2是本实施方式的半导体装置的模式剖面图。本实施方式的半导体装置是使用了GaN类半导体的HEMT。
如图2所示,半导体装置(HEMT)200具备基板10、缓冲层12、沟道层(第一氮化物半导体层)14、阻挡层(第二氮化物半导体层)16、源极电极18、漏极电极20、第一覆盖层(第三氮化物半导体层)22、第二覆盖层(第四氮化物半导体层)24、栅极电极26以及凹部30。
HEMT200在设置于阻挡层16内的凹部(沟槽)30内,设置第一覆盖层22和第二覆盖层24。凹部30的底面30a以及侧面30b位于阻挡层内。
HEMT200具备所谓的凹陷构造。第一覆盖层22与凹部30的底面30a以及侧面30b接触而设置。
本实施方式的HEMT200除了在形成第一覆盖层22以及第二覆盖层24之前通过蚀刻在阻挡层16表面设置凹部30这一点以外,能够以与第一实施方式相同的方法来制造。
HEMT200具备p型的第二覆盖层24,从而能够使晶体管的阈值上升。此外,具备高电阻的第一覆盖层22,从而抑制栅极泄露电流。
此外,HEMT200具备凹陷构造,从而栅极电极26下的阻挡层16变薄。从而,压电分极量降低,栅极电极26下的二维电子气的浓度降低。从而,常关断动作的实现变得容易。
如图2所示,第一覆盖层22的侧面30b上的膜厚比第一覆盖层22的底面30a上的膜厚大是优选的。通过该构成,抑制底面30a上的第一覆盖层22过于变厚而HEMT200的阈值降低。另一方面,通过使侧面30b的膜厚变厚,能够抑制侧面30b的栅极泄露电流。
此外,如图2所示,第一覆盖层22与第二覆盖层24的界面比阻挡层16的与沟道层14相反侧的表面靠近栅极电极26侧是优选的。通过该构成,第一覆盖层22在凹部30的上侧的角部变薄,能够抑制栅极泄露电流变大。
此外,如图2所示,第一覆盖层22的端部位于凹部30外的阻挡层16表面是优选的。通过该构成,提高制造时的凹部30与第一覆盖层22的对位裕度,能够实现特性稳定的HEMT200。除此以外,在凹部30的上侧的角部,第一覆盖层22变薄,能够抑制栅极泄露电流变大。
(变形例)
图3是本实施方式的变形例的半导体装置的模式剖面图。本变形例的HEMT300如图3所示,凹部30的侧面30b具备相对于沟道层(第一氮化物半导体层)14与阻挡层(第二氮化物半导体层)16的界面不足90度的倾斜角。
通过在侧面30b设置倾斜,容易将凹部30通过第一覆盖层22以及第二覆盖层24埋入。从而,也容易使第一覆盖层22的侧面30b上的膜厚比第一覆盖层22的底面30a上的膜厚大。
以上,根据本实施方式,与第一实施方式相同,提供实现了常关断动作和栅极泄露电流的抑制的HEMT200、HEMT300。进而,通过设为凹陷构造,做成常关断动作变得容易。
实施方式中,作为氮化物半导体层的材料,以GaN、AlGaN为例进行了说明,但例如也能够采用含铟(In)的InGaN、InAlN、InAlGaN。此外,也能够采用AlN来作为氮化物半导体层的材料。
此外,实施方式中,作为阻挡层,以非掺杂的AlGaN为例进行了说明,但也能够采用n型的AlGaN。
说明了本发明的一些实施方式,但这些实施方式只是例示,而不意图限制发明的范围。这些新的实施方式可以以其他各种形式实施,而且在不脱离本发明的主旨的范围内能够进行各种省略、替代及变更。例如,可以将一实施方式的构成要素替换或变更为其他的实施方式的构成要素。这些实施方式及其变形包含于发明的范围及主旨,并且包含于权利要求书所记载的发明和其等价的范围中。

Claims (10)

1.一种半导体装置,其特征在于,具备:
第一氮化物半导体层;
第二氮化物半导体层,设置在上述第一氮化物半导体层上,禁带比上述第一氮化物半导体层的禁带大;
源极电极,设置在上述第二氮化物半导体层上;
漏极电极,设置在上述第二氮化物半导体层上;
第三氮化物半导体层,设置在上述源极电极与上述漏极电极之间的上述第二氮化物半导体层上,杂质浓度小于等于1×1017atoms/cm3,禁带比上述第二氮化物半导体层的禁带小;
p型的第四氮化物半导体层,设置在上述第三氮化物半导体层上;以及
栅极电极,设置在上述第四氮化物半导体层上。
2.如权利要求1所述的半导体装置,其特征在于,
上述第三氮化物半导体层的膜厚大于等于1nm且小于等于10nm。
3.如权利要求1或2所述的半导体装置,其特征在于,
上述第四氮化物半导体层的p型杂质浓度大于等于1×1018atoms/cm3
4.如权利要求1或2所述的半导体装置,其特征在于,
上述第三氮化物半导体层以及上述第四氮化物半导体层是单晶体层。
5.如权利要求1或2所述的半导体装置,其特征在于,
在底面和侧面位于上述第二氮化物半导体层内的凹部的上述底面和上述侧面,设置有上述第三氮化物半导体层。
6.如权利要求5所述的半导体装置,其特征在于,
上述第三氮化物半导体层在上述侧面上的膜厚大于上述第三氮化物半导体层在上述底面上的膜厚。
7.如权利要求5所述的半导体装置,其特征在于,
相对于上述第一氮化物半导体层与上述第二氮化物半导体层的界面,上述侧面具备不足90度的倾斜角。
8.如权利要求5所述的半导体装置,其特征在于,
上述第三氮化物半导体层与上述第四氮化物半导体层的界面比上述第二氮化物半导体层的与上述第一氮化物半导体层相反一侧的表面更位于上述栅极电极侧。
9.如权利要求1或2所述的半导体装置,其特征在于,
上述第四氮化物半导体层作为p型杂质而含有镁Mg。
10.如权利要求1或2所述的半导体装置,其特征在于,
上述第一氮化物半导体层是AlXGa1-XN,其中0≤X<1,
上述第二氮化物半导体层是AlYGa1-YN,其中0<Y≤1,X<Y,
上述第三氮化物半导体层是AlZGa1-ZN,其中0≤Z<1,Y>Z,
上述第四氮化物半导体层是AlUGa1-UN,其中0≤U<1。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600548A (zh) * 2019-09-20 2019-12-20 中国电子科技集团公司第十三研究所 增强型异质结场效应晶体管
CN111527592A (zh) * 2017-12-28 2020-08-11 罗姆股份有限公司 氮化物半导体装置
CN111886683A (zh) * 2018-03-22 2020-11-03 松下电器产业株式会社 氮化物半导体装置
CN114759080A (zh) * 2022-06-13 2022-07-15 深圳市时代速信科技有限公司 一种半导体器件及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143139A (ja) * 2016-02-09 2017-08-17 株式会社東芝 半導体装置およびその製造方法
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
CN110504317A (zh) * 2019-08-29 2019-11-26 广东省半导体产业技术研究院 栅极结构和栅极结构制作方法
TWI775065B (zh) * 2020-04-13 2022-08-21 世界先進積體電路股份有限公司 半導體裝置
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101022128A (zh) * 2006-02-16 2007-08-22 松下电器产业株式会社 氮化物半导体装置及其制作方法
CN101771076A (zh) * 2010-01-04 2010-07-07 西安电子科技大学 全透明AlGaN/GaN高电子迁移率晶体管及其制作方法
CN102237405A (zh) * 2010-05-07 2011-11-09 富士通半导体股份有限公司 复合半导体器件及其制造方法
US8164117B2 (en) * 2008-10-27 2012-04-24 Sanken Electric Co., Ltd. Nitride semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331163B2 (en) * 2013-08-30 2016-05-03 The United States Of America, As Represented By The Secretary Of The Navy Transistor with diamond gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101022128A (zh) * 2006-02-16 2007-08-22 松下电器产业株式会社 氮化物半导体装置及其制作方法
US8164117B2 (en) * 2008-10-27 2012-04-24 Sanken Electric Co., Ltd. Nitride semiconductor device
CN101771076A (zh) * 2010-01-04 2010-07-07 西安电子科技大学 全透明AlGaN/GaN高电子迁移率晶体管及其制作方法
CN102237405A (zh) * 2010-05-07 2011-11-09 富士通半导体股份有限公司 复合半导体器件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111527592A (zh) * 2017-12-28 2020-08-11 罗姆股份有限公司 氮化物半导体装置
CN111886683A (zh) * 2018-03-22 2020-11-03 松下电器产业株式会社 氮化物半导体装置
CN111886683B (zh) * 2018-03-22 2024-01-02 松下控股株式会社 氮化物半导体装置
CN110600548A (zh) * 2019-09-20 2019-12-20 中国电子科技集团公司第十三研究所 增强型异质结场效应晶体管
CN114759080A (zh) * 2022-06-13 2022-07-15 深圳市时代速信科技有限公司 一种半导体器件及其制备方法

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