JP6732131B2 - 半導体デバイス及び半導体デバイスを設計する方法 - Google Patents

半導体デバイス及び半導体デバイスを設計する方法 Download PDF

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Description

本発明は、包括的には、半導体デバイスに関し、より詳細には、高線形性相互コンダクタンスを有する半導体デバイスに関する。
窒化物半導体デバイス（nitride semiconductor）は、バンドギャップが大きい、破壊電界が大きい、電子移動度が高い等の基本的な物理的特性のその顕著な組合せにより、高出力及び高周波応用に使用されている。Ｋバンド以上で利得及び効率要件を達成するために、通常の方法は、ゲート長を短縮することにより低ゲート容量を達成することである。しかしながら、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）は、ゲート長が０．２μｍ未満に縮小すると、全ての電界効果トランジスタ（ＦＥＴ）のように短チャネル効果に対して脆弱である。短チャネル効果は、ドレイン依存ピンチオフ電圧、相互コンダクタンスの線形性を含む出力電流における飽和の喪失、大きいオフ時ドレインリーク電流及び低い破壊電圧の形態をとる。
相互コンダクタンスの線形性は、変調信号の可変包絡線においてダイナミックレンジが広いために、ＲＦパワーアンプに対して重要な要素である。理想的に線形のＦＥＴデバイスは、広範囲の入力ゲート−ソース電圧にわたり一貫したドレイン相互コンダクタンスを有する。平坦な相互コンダクタンスを達成する際の問題は、（１）２ＤＥＧとゲートとの間の絶対距離が小さいことと、（２）電子速度の準飽和状態によってもたらされる高ドレイン電流レベルでのアクセス抵抗の増大と、（３）高電流レベルでのチャネル及びバリア／チャネル界面に対して垂直な横電界（E-field）が大きいこととに関連する。
したがって、ＲＦ応用に対して、短チャネル効果が抑制された線形相互コンダクタンスを有する高電子移動度チャネルを提供する、ＧａＮ材料トランジスタ構造が必要とされている。
幾つかの実施の形態は、トランジスタの相互コンダクタンスの線形性を向上させる方法は、マルチチャネルヘテロ構造を使用してアクセス抵抗を変更するか、又は複合チャネル設計を使用して主要チャネル（main channel）の近くに副チャネル（minor channel）を形成することに関連する、という認識に基づく。別の実施可能性のある方法は、バッファー層にｎ−ＧａＮ層が導入されたＡｌＧａＮ／ＧａＮ ＨＥＭＴのチャネル層の下にｎドープ層を導入することにより、副チャネルを生成することである。
本発明による半導体デバイスの幾つかの実施の形態は、半導体デバイスが、キャリア電荷を有するキャリアチャネルを形成する、第１のドープ層を含む半導体構造と、第１のドープ層の導電型に等しい導電型を有する第２のドープ層と、第２のドープ層を介して半導体構造に近接して配置されたバリア層であって、第２のドープ層の導電型とは反対の導電型を有する部分的にドープされた層を含む、バリア層と、キャリアチャネルにおけるキャリア電荷を提供しかつ制御する一組の電極とを含むことを開示する。
本発明の別の実施の形態は、半導体デバイスが、チャネル層とキャリア電荷を提供する第１のバリア層とを含む半導体構造であって、チャネル層はアンドープ層であり、第１のバリア層は、アンドープバリア、第１のｎ型ドープバリア及び別のアンドープバリアからなる、半導体構造と、チャネルに隣接する第２のｎ型ドープ層と、第２のｎ型ドープ層を介して半導体構造に近接して配置された第２のバリア層であって、少なくとも部分的にｐ型ドープされた層を含む、第２のバリア層と、キャリアチャネルにおけるキャリア電荷を制御する一組の電極とを含むことを開示する。
本発明の更に別の実施の形態は、半導体デバイスを設計する方法を開示する、この方法は、チャネル層とキャリア電荷を提供する第１のバリア層とを含むＩＩＩ−Ｖ族半導体ヘテロ構造を選択することであって、チャネル層はアンドープ層であり、第１のバリア層は、アンドープバリア、第１のｎ型ドープバリア及び別のアンドープバリアからなり、第１のバリア層の材料のバンドギャップは、チャネル層の材料のバンドギャップより大きいように選択される、選択することと、チャネル層に隣接して第２のｎ型ドープ層を配置することと、第２のｎ型ドープ層を介してチャネル層に近接してＩＩＩ−Ｖ族半導体の第２のバリア層を選択することであって、この第２のバリア層は部分的にｐ型ドープされた層を含む、選択することと、キャリアチャネルにおけるキャリア電荷を制御する一組の電極を提供することとを含む。
本発明の上記の目的、特徴及び効果、並びに他の目的、特徴及び効果は、添付の図面を参照すると、実施形態の以下の詳細な説明から、より明らかになるであろう。
チャネル及びバリア層を含む半導体構造を有する半導体デバイスの設計プロセスを示す図である。 本発明の幾つかの実施形態による半導体デバイスの断面図である。 本発明の幾つかの実施形態による半導体デバイスの断面図である。 従来のＨＥＭＴ構造と提案ＨＥＭＴ構造との伝導帯図の比較を示す図である。 従来のＨＥＭＴ構造と１８ｎｍ又は２５ｎｍのバリア及びＬｇ＿２＝２００ｎｍを有する提案ＨＥＭＴ構造との移動特性の比較を示す図である。 Ｌｇ＿２＝２００ｎｍを有する従来のＨＥＭＴ構造のＩ−Ｖ特性を示す図である。 Ｌｇ＿２＝２００ｎｍを有する提案ＨＥＭＴ構造のＩ−Ｖ特性を示す図である。 従来のＨＥＭＴ構造と１８ｎｍ又は２５ｎｍのバリア層を有する提案ＨＥＭＴ構造との電流利得カットオフ周波数の比較を示し、Ｌｇ＿２＝２００ｎｍ、Ｖｄｓ＝３Ｖであり、ＡＣシミュレーションがｆ＝１ＭＨｚで行われた図である。 従来の構造と１８ｎｍ又は２５ｎｍのバリアを有する提案構造とにおけるゲート長の関数としての電流利得カットオフ周波数の比較を示し、Ｖｄｓ＝３Ｖであり、ＡＣシミュレーションがｆ＝１ＭＨｚで行われた図である。 従来の構造と１８ｎｍ又は２５ｎｍのバリアを有する提案構造とにおけるゲート長の関数としてのドレイン誘起障壁低下（drain induced barrier lowering）の比較を示し、Ｉｄｓが０．１ｍＡ／ｍｍに達したときにＶｔｈが定義される図である。 デルタドープ層が挿入されたＨＥＭＴの相互コンダクタンスプロファイルを示す図である。
本発明の様々な実施形態が、図面を参照して以下で説明される。図面は縮尺どおり描かれておらず、類似の構造又は機能の要素は、図面全体にわたって同様の参照符号によって表されることに留意されたい。図面は、本発明の特定の実施形態の説明を容易にすることのみを意図することにも留意されたい。図面は、本発明の網羅的な説明として意図されるものでもなければ、本発明の範囲を限定するものとして意図されるものでもない。加えて、本発明の特定の実施形態と併せて説明される態様は、必ずしもその実施形態に限定されず、本発明の任意の他の実施形態において実施することができる。
幾つかの実施形態は、半導体デバイスが、ｉ−ｎ−ｉバリアと、バッファーに挿入されたデルタドープｎ−ＧａＮ層と、バックバリアとからなり、それにより、（ａ）相互コンダクタンスの高いデバイス線形性を提供し、（ｂ）短チャネル効果を抑制することができる、という認識に基づく。
短チャネル効果は、チャネル内の電子の不十分な閉じ込めから発生し、電流がＧａＮ層の大部分内に流れることになる。キャリア閉じ込めを促進するために、バックバリア構造を用いることができ、バックバリア構造は、電子のパンチスルーを防止し、短チャネル効果を抑制する。電子閉じ込め促進のためのバックバリア構造は、ｐ型ＧａＮ、又は、ＧａＮのバンドギャップより大きいバンドギャップを有する幾つかの材料とすることができる。
トランジスタの相互コンダクタンスの線形性を向上させることは、バッファー層にｎドープ層を挿入することにより副チャネルを生成することによって実現することができる。しかしながら、ＡｌＧａＮ／ＧａＮ ＨＥＭＴでは分極場が大きいことと、ｎ−ＧａＮ挿入層における均一なドーピング密度に限界があることとにより、良好なデバイス線形性を達成するために二次チャネルを形成することは非常に困難である。デルタドーピング（δ−ドーピング）は、最大の均一ドーピング密度が利用可能なＳｉソースによって制限されるため、ドーピング密度を著しく増大させる技法であり得る。ＧａＮ層におけるＳｉデルタドーピングは、１×１０１２ｃｍ−２〜２×１０１３ｃｍ−２程度に高いシート濃度を提供することができるが、ＧａＮにおけるＳｉ均一ドーピングは、１０１２ｃｍ−２未満のシート濃度の範囲と等価である、最大で数１０１９ｃｍ−３の濃度しか達成することができない。さらに、ＧａＮにおける高密度均一ドーピングは、層の亀裂をもたらす可能性がある著しい量の歪みを導入し、一方で、Ｓｉデルタドーピングは、引張応力を低減させるとともに高ドーピング濃度を得る方法である。さらに、Ｓｉδ−ドーピングは、電子移動度を増大させ、欠陥密度を低減させ、貫通刃状転位密度（threading edge dislocation density）を低減させるという他の利益を有する。
幾つかの実施形態では、半導体デバイスは、基板の上に形成され、バックバリア層と、意図的にドープされていないバッファー層と、挿入されたｎ型δ−ドープ層と、意図的にドープされていない（unintentionally-doped）チャネル層と、ｉ−ｎ−ｉバリア層と、バリア層の上のソース電極、ドレイン電極及びＴ字型ゲート電極と、デバイス全体の最上部の上のパッシベーション層とを含む。半導体デバイスは、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）とすることができ、それは、超平坦な相互コンダクタンスを達成し、短チャネル効果を抑制し、大きいオン状態電流を得るという利点を提供する。
より具体的には、半導体デバイスは、基板上のバックバリア層と、それに続く意図的にドープされていないバッファーと、次いで、挿入されたｎ型δ−ドープ層と、意図的にドープされていないチャネル層と、ｉ−ｎ−ｉバリア層と、次いで、バリア層の上のソース電極、ドレイン電極及びＴ字型ゲート電極と、デバイス全体の最上部のパッシベーション層とを含むことができる。バリア層とチャネル層との間の分極によって、主チャネル（major channel）（又は主電子チャネル）が形成され、高濃度ｎ型δ−ドープ層を配置することにより、副チャネルが形成される。主チャネルは、第１のチャネルと呼ぶことができ、副チャネルは、第２のチャネルと呼ぶことができる。バリア層は、薄い意図的にドープされていない層と、ｎ型ドープ層と、それに続く別の薄い意図的にドープされていない層との積層体である。以下、本発明の幾つかの実施形態による提案ＨＥＭＴ構造について説明する。
本発明の幾つかの実施形態は、半導体デバイスが、パワーアンプに対して、チャネル層及びバリア層を含む半導体ヘテロ構造を選択することによって設計されるという認識に基づく。例えば、半導体デバイスを設計する方法は、チャネル層とキャリア電荷を提供する第１のバリア層とを含むＩＩＩ−Ｖ族半導体ヘテロ構造を選択することを含み、チャネル層はアンドープ層であり、第１のバリア層は、アンドープバリア、第１のｎ型ドープバリア及び別のアンドープバリアからなり、第１のバリア層の材料のバンドギャップは、チャネル層の材料のバンドギャップより大きいように選択される。さらに、チャネル層に隣接する第２のｎ型ドープ層が配置され、ＩＩＩ−Ｖ族半導体の第２のバリア層が、第２のｎ型ドープ層を介してチャネル層に近接して配置され、第２のバリア層は部分的にｐ型ドープされた層を含み、それにより、半導体デバイスの構造は、キャリアチャネル内のキャリア電荷を制御するために半導体ヘテロ構造に対して一組の電極を提供することにより得られる。
図１Ａは、チャネル層及びバリア層を含む半導体構造を有する半導体デバイスを設計する方法を示す。
チャネル層及びバリア層を含む半導体構造が、半導体デバイスを製造するために決定される（選択される）。半導体デバイスは、ＲＦパワーアンプに対して適用することができる。ステップ１００において、チャネル層及びバリア層を含むトランジスタ構造等の半導体構造を選択した後、ステップ１１０において、チャネル層及びバリア層の材料が選択される。その後、ステップ１２０及び１３０において、層の厚さ、半導体構造におけるドーピング層の位置等、幾何学的パラメーターが決定される。この場合、幾何学的パラメーターとしては、ゲート電極、ソース電極及びドレイン電極のサイズを挙げることができる。さらに、半導体構造におけるドープ層及び部分的にドープされたバリア層のドーピング密度とともに、第１のドーピング層及び第２のドーピング層並びに部分的にドープされたバリア層の不純物、化合物半導体材料における組成物の量が、決定される。例えば、ｎ型ドーピング層は、シリコン（Ｓｉ）ドープ層とすることができ、ｐ型ドーピング層は、マグネシウム（Ｍｇ）又は炭素（Ｃ）ドープ層とすることができる。
上記決定に基づき、半導体デバイスのエネルギーバンド構造（バンド構造）がシミュレートされる。例えば、バンド構造は、チャネル層から部分的にドープされたバリア層まで計算する（シミュレートする）ことができる。上述した半導体構造に基づき、デバイス性能がシミュレートされる。ステップ１４０においてデバイス性能をシミュレートした後、予め設定された定ドレイン電圧でのゲート電極とソース電極との間の電圧の関数としての相互コンダクタンスプロファイルに基づき、半導体デバイスの相互コンダクタンスの線形性が特徴付けられる。デバイス性能の評価結果に従って、ステップ１２０及び１３０を繰返し実行することができる。
図１Ｂ及び図１Ｃは、本発明の幾つかの実施形態による半導体デバイスの断面図を示す。これらの図は、半導体デバイスの一例として高電子移動度トランジスタ（ＨＥＭＴ）の構造を示す。
図１Ｂは、本発明の幾つかの実施形態による半導体デバイスの断面図である。半導体デバイスは、基板層１０を含む。基板層１０は、Ｓｉ、ＳｉＣ、サファイア及びダイヤモンドとすることができる。さらに、基板層１０は、単一の基板層であるか、又は、基板層とドープ層１１との間の遷移層等、複数の層を含むことができる。ドープ層１１は、キャリアチャネル１４の導電型と反対の導電型を有する不純物により完全に又は部分的にドープされているバックバリア層である。
本発明の幾つかの実施形態によれば、基板領域１０（基板１０）の形成に対して、限定されないが、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、ＤＣプラズマＤＶＤ法を含む様々な方法を採用することができる。バックバリア層１１は、基板領域１０の上に、２μｍの例示的な厚さで配置される。層１１の材料は、ｐ−ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びｐ−ダイヤモンドとすることができる。ｐ−ＧａＮとしてのドープ層１１の場合、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲の例示的なドーピング密度で、Ｍｇ又はＣドーパントによりドープすることができ、ＡｌＧａＮ又はＩｎＧａＮとしてのドープ層１１の場合、０．０４〜０．１の範囲のＡｌ含有量／Ｉｎ含有量で真性とすることができ、ｐ−ダイヤモンドとしての層１１の場合、１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３の範囲の例示的なドーピング密度でＢ等のｐ型ドーパントでドープすることができる。層１１におけるドーパントは、エピタキシャル成長中に添加することができ、又は、層１１が形成された後にイオン注入により添加することができる。
バックバリア層１１の上に、１００ｎｍ〜２００ｎｍの例示的な厚さで、意図的にドープされていない（ＵＩＤ：unintentionally-doped）半導体バッファー層１２が配置される。ＵＩＤ半導体バッファー層１２の材料は、ＩＩＩ族窒化物材料又はＩＩＩ族ヒ化物材料とすることができる。ＵＩＤバッファー層１２の上に、ｎ型ドープ半導体層１３が配置される。ｎ型ドープ半導体層１３は、第２のドープ層１３と呼ぶことができる。ｎ型ドープ半導体層１３は、薄いｎドープ層又はｎ型デルタドープ層とすることができる。一実施形態では、ドープ層１３の材料は、１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の範囲のシートドーピング密度のＳｉデルタドープＧａＮ層とすることができ、デルタドープＧａＮ層の厚さはモノレイヤーから数層のマルチレイヤー（２．５Å〜１０Å）の範囲である。幾つかの実施形態によれば、高ｎドーピング密度でのＳｉデルタドープＧａＮ層１３の形成に対して、限定されないが、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）及び有機金属化学気相エピタキシー法（ＭＯＶＰＥ）を含む、様々な方法を採用することができる。
本発明の幾つかの実施形態では、第１のドープ層の厚さは、第２のドープ層の厚さより大きい。
ｎ型ドープ半導体層１３の上に、意図的にドープされていない（ＵＩＤ）チャネル層１４が配置される。チャネル層１４の厚さは、１０ｎｍ〜４０ｎｍの範囲とすることができる。幾つかの実施形態では、チャネル層１４の材料は、ＩＩＩ−Ｖ族材料とすることができる。
チャネル層１４の上に、意図的にドープされていない化合物半導体バリア層１５が配置される。バリア層１５の厚さは、数ナノメートル（２ｎｍ〜４ｎｍ）とすることができる。バリア層１５の材料は、チャネル層１４の材料と比較して異なる格子定数及びバンドギャップエネルギーを有する。幾つかの実施形態では、バリア層１５及びチャネル層１４のヘテロ構造において、分極のために２ＤＥＧチャネルが形成される。場合により、バリア層１５及びチャネル層１４の材料は、ＡｌＧａＮ及びＧａＮ、ＩｎＡｌＮ及びＧａＮ、ＡｌＮ及びＧａＮ、又はＩｎＡｌＧａＮ及びＧａＮとすることができる。意図的にドープされていない層１５の上に、１×１０１８ｃｍ−３〜３×１０１８ｃｍ−３の範囲のドーピング密度で、かつ１３ｎｍ〜２０ｎｍの範囲の厚さで、ｎドープ化合物半導体バリア層１６が配置される。ｎドープ化合物半導体バリア層１６は、第１のドープ層１６と呼ぶことができる。
ｎ型半導体バリア層１６の上に、数ナノメートル（２ｎｍ〜４ｎｍ）の例示的な厚さで、別の意図的にドープされていない半導体バリア層１７が配置される。半導体層１５、１６及び１７の材料は、同じであることが好ましく、ＡｌＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮ等、化合物ＩＩＩ−Ｖ族半導体材料とすることができる。さらに、半導体層１５、１６及び１７は、ｉ−ｎ−ｉバリア層又はバリア層と呼ぶことができる。バリア層は、１８ｎｍ〜２５ｎｍの範囲の総厚さを有することができ、そこでは、ｎ型半導体バリア層１６の厚さは、１３ｎｍ〜２０ｎｍで変化する。
本発明の幾つかの実施形態では、意図的にドープされていない半導体バリア層１５及び１７は、第１のバリア層と呼ぶことができ、バックバリア１１は、第２のバリアと呼ぶことができる。この場合、第１のバリア層及び第２のバリア層の材料は、それらのバリア層とチャネル層との間の格子不整合が、チャネル層の格子定数のおよそ±１パーセントの範囲であるように選択することができる。この選択は、半導体デバイス構造において結晶歪み及び欠陥を低減させるために有効である可能性がある。
幾つかの実施形態によれば、ＵＩＤバリア層１７への化合物半導体層１４の形成に対して、限定されないが、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）及び有機金属化学気相エピタキシー法（ＭＯＶＰＥ）を含む、様々な方法を採用することができる。
本発明の幾つかの実施形態では、基板１０は、層１１〜１７を支持するように、かつ、基板１０の熱伝導率がチャネル層１４及びバリア層１１の材料の少なくとも１つより高いように、選択することができる。さらに、第１のバリア層及び第２のバリア層の材料は、第１のバリア層及び第２のバリア層の格子定数とチャネル層の格子定数との間の格子不整合が、チャネル層の格子定数のおよそ±１パーセントの範囲であるように選択することができ、それにより、半導体デバイスにおける結晶欠陥が低減する。
電極のセットは、ソース電極Ｓ１、Ｔ字型ゲート電極Ｇ１及びドレイン電極Ｄ１を含む。Ｔ字型ゲート電極の左部分Ｌｇ１は、０．０５μｍで固定することができる。幾つかの実施形態では、Ｔ字型ゲート電極の中心部分Ｌｇ２及びＴ字型ゲート電極の右部分Ｌｇ３は、それぞれ、０．０５μｍ〜０．５μｍ及び０．１μｍ〜０．３μｍの範囲とすることができる。一実施形態では、バリア層１７とゲート電極の下側との間の距離Ｈ１、ソース電極／ドレイン電極の高さＨ２、及びＴ字型ゲート電極の高さＨ３は、それぞれ、０．１μｍ、０．２μｍ及び０．３μｍである。幾つかの実施形態では、ソース電極Ｓ１／ドレイン電極Ｄ１を形成する材料は、オーム接触のためにＴｉ／Ａｌ／Ｎｉ／Ａｕ金属積層体とすることができ、ショットキーＴ字型ゲート電極Ｇ１は、Ｎｉ／Ａｕ金属積層体又はＰｔ金属によって形成することができる。
他の幾つかの実施形態では、パッシベーション層として、誘電体層１８（誘電体領域１８）を形成することができる。誘電体層１８は、限定されないが、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、ＳｉＮｘ、ＨｆＯ２、ナノ多結晶ダイヤモンドを含む材料を含む、単一の又は複数の絶縁層を含むことができる。
本発明の幾つかの実施形態によれば、図１Ｂ及び図１Ｃは、以下のようなサイズ及び組成物を有する層を有する、提案半導体デバイスと呼ぶデバイス構造例を示す。
基板層１０：ＳｉＣ
バックバリア層１１：１×１０１７ｃｍ−３のドーピング密度を有する１．８μｍ ｐ−ＧａＮ
意図的にドープされていない（ＵＩＤ）バッファー層１２：０．２μｍ ＵＩＤ−ＧａＮ層
ｎ型デルタドープ半導体層１３：６×１０１９ｃｍ−３のドーピング密度を有する１ｎｍ ｎ−ＧａＮ
意図的にドープされていない（ＵＩＤ）チャネル層１４：２５ｎｍ ＵＩＤ−ＧａＮ層
意図的にドープされていないバリア層１５：３ｎｍ ＵＩＤ−Ａｌ０．３Ｇａ０．７Ｎ層
ｎドープバリア層１６：２×１０１８ｃｍ−３のドーピング密度を有する１３ｎｍ又は２０ｎｍ ｎ−Ａｌ０．３Ｇａ０．７Ｎ層
意図的にドープされていないバリア層１７：２ｎｍ ＵＩＤ−Ａｌ０．３Ｇａ０．７Ｎ層
誘電体層１８：０．５μｍ Ｓｉ３Ｎ４
層１７とゲート電極の下側との間の距離Ｈ１：０．１μｍ
ソース電極Ｓ１／ドレイン電極Ｄ１高さＨ２：０．２μｍ
ゲート電極Ｇ１高さＨ３：０．３μｍ
Ｔ字型ゲート電極の左部分Ｌｇ１の厚さ：０．０５μｍ
Ｔ字型ゲート電極の中心部分Ｌｇ２の厚さ：０．２μｍ
Ｔ字型ゲート電極の右部分Ｌｇ３の厚さ：０．１μｍ
図２は、図１Ｃの提案デバイス内の交差線ＡＡ’のシミュレートされた伝導帯図を示す。比較のために、デルタドープ層１３が含まれておらず、かつ層１１及び１６がアンドープ層である、従来のＨＥＭＴと呼ぶ参照構造もシミュレートする。図示するように、層１４及び１５によって形成されるヘテロ構造間の界面において、伝導帯Ｅｃは、図において第１の伝導帯端として示すように、平衡（equilibrium）においてフェルミ準位ＥＦより下に下降し、それは主要チャネルを提供する。ヘテロ構造において２ＤＥＧシート電荷領域を形成する圧電分極及び自発分極のために、ヘテロ構造において電子が誘発される。さらに、提案ＨＥＭＴにおいて、電子はまた、ｎドープ層１６から主要チャネルにも提供される。従来のＨＥＭＴでは、デルタドープ層１３及びドープバックバリア層１１が導入されていないため、伝導帯は、チャネル層１４からＵＩＤバッファー層１２まで比較的平坦である。その結果、２ＤＥＧチャネルにおける電子は、バイアス条件の下でバッファー層１２に容易にあふれ出て、その結果、ＧａＮバッファー層内で電流が流れる。この状況は、ゲート長が短い（０．２μｍ未満）場合により深刻であり、そうした場合、トランジスタ動作において短チャネル効果が優位を占める。高濃度ｎ型デルタドープＧａＮ層１３を導入することにより、提案ＨＥＭＴにおいて副チャネルを生成することができ、それによりアクセス抵抗が大幅に改善され、したがって、相互コンダクタンスの線形性が向上する。第２の伝導帯端における副チャネルは、キャリア電荷として追加の電子を提供する。トランジスタ動作中のバイアス条件の下で、副チャネル内の追加の電子は、ゲート電極及びソース電極に印加される広範囲のバイアスにおいて主要チャネルに平滑に移動する。このキャリア移動機構により、相互コンダクタンスの線形性が大幅に向上する。ｎ型デルタドープ層１３が導入されていない従来のＨＥＭＴの場合、主要チャネル内の電子は、広いバイアス範囲において不十分となり、その結果、図３に示すように、相互コンダクタンスの線形性が不十分になる。
幾つかの実施形態では、フェルミ準位からの第１の伝導帯端の距離は、平衡状態（非バイアス状態）でのフェルミ準位からの第２の伝導帯端の距離より大きいように選択される。
ｎドープ層１６は、主チャネル内に高キャリア密度を提供するように２ＤＥＧに対するデルタドープ層１３の影響をなくすために形成される。そして、バックバリア層１１は、バッファー層１２の伝導帯を引き上げるｐ型ＧａＮであり、それにより、主チャネル及び副チャネルの両方において電子閉じ込めがはるかに改善される。キャリアがあふれ出ること及び短チャネル効果は、或る程度まで抑制することができる。
図３は、１８ｎｍ厚さ又は２５ｎｍ厚さのｉ−ｎ−ｉバリア層（層１５、１６及び１７）を有する提案ＨＥＭＴと従来のＨＥＭＴとの、Ｖｄｓ＝３Ｖでのシミュレートされた移動特性を示す。従来のＨＥＭＴと１８ｎｍ及び２５ｎｍのバリア層を有する提案ＨＥＭＴとの閾値電圧（Ｖｔｈ）は、それぞれ、−５．８Ｖ、−７．９Ｖ及び−１０．８Ｖである。提案ＨＥＭＴの閾値電圧は、正の側から負の側にシフトする。閾値電圧のシフトは、副チャネルの形成とゲート電極の下により多くの電子が存在することによる。図３は、１８ｎｍ又は２５ｎｍのバリア層を有する提案ＨＥＭＴに対して、それぞれ、−７Ｖ〜−１．５Ｖ及び−１０Ｖ〜−４．６Ｖの広いゲートバイアス（Ｖｇｓ）範囲にわたり、略平坦な相互コンダクタンス（ｇｍ）が達成されることを示す。
２５ｎｍバリア層及び１８ｎｍバリア層を有する提案ＨＥＭＴは、超平坦領域が広範囲のゲート−ソース電圧（Ｖｇｓ）にわたるｇｍのそれぞれの大きい値に近いままである、相互コンダクタンス（ｇｍ）を提供する。相互コンダクタンスの平坦領域は、トランジスタの振幅の線形性に反映する。したがって、提案ＨＥＭＴの相互コンダクタンス特性は、大信号パワーアンプの線形動作を達成するために望ましい特徴である。
図３には、比較のために、δ−ドープ層、ドープバックバリア層及びドープバリアを含まない従来のＨＥＭＴの相互コンダクタンスもまた示す。従来のＨＥＭＴの相互コンダクタンスは、相互コンダクタンスの優れた線形性を示す提案ＨＥＭＴとは対照的に、平坦領域を有してないことが示されている。
図３はまた、提案ＨＥＭＴが、短チャネル効果を抑制するとともに、大きいオン状態電流を得ることにおいて他の利点を有することも示す。
図４Ａ及び図４Ｂは、それぞれ、従来のＨＥＭＴと１８ｎｍバリア層（層１５、１６及び１７）を有する提案ＨＥＭＴとのＩｄ−Ｖｄ特性を示す。Ｔ字型ゲートの中心部分Ｌｇ２は０．２μｍで固定され、両方の場合に対して、熱モデルが有効である。小さいゲート長を有する従来のＨＥＭＴにおいて、典型的な挙動が観察され、すなわち、短いゲートがチャネル内の電荷を完全に欠乏させることができないことによりもたらされる、出力特性における飽和の喪失である。この挙動は、提案ＨＥＭＴにおいて、バックバリア層１１を追加することによるキャリア閉じ込めの促進により排除される。さらに、従来のＨＥＭＴ及び提案ＨＥＭＴに対してＶｇｓ＝０Ｖでの最大出力電流は、それぞれ、１．９７Ａ／ｍｍ及び１．５２Ａ／ｍｍである。提案ＨＥＭＴにおいてより高い出力電流が存在するのは、デルタドーピング層１３によって形成される副チャネルと、チャネル層１４の厚さを最適化することにより達成される２つのチャネルの間の平滑なキャリア連通との効果による。
図５は、比較のために、従来のＨＥＭＴと、１８ｎｍ及び２５ｎｍのバリア層（層１５、１６及び１７）を有する提案ＨＥＭＴとのＶｇｓの関数としての電流利得カットオフ周波数を示す。この場合、ゲート長Ｌｇ＿２＝２００ｎｍである１８ｎｍ及び２５ｎｍのバリア層を有する２つの提案ＨＥＭＴ構造を示す。
デバイス移動特性は、Ｖｄｓ＝３ＶのＡＣモードでシミュレートし、相互コンダクタンスｇｍ及びゲート容量Ｃｇｄ及びＣｇｓは、Ｖｇｓの関数として抽出した。固有カットオフ周波数ｆＴは、
Figure 0006732131
 として計算した。
図５に示すように、ｇｍのプラトー領域（平坦領域）は、−７Ｖ〜−２．５Ｖ及び−１０Ｖ〜−５ＶのゲートバイアスＶｇｓにわたり１８ｎｍ及び２５ｎｍのバリア層を有する提案ＨＥＭＴに対して得られる。対照的に、従来のＨＥＭＴは、ｇｍのプラトー領域を有しておらず、Ｖｇｓ＝−３．７Ｖでピークを示し、ｖｇｓにより著しく低下する。提案ＨＥＭＴにおける非常に平坦なｆＴ（ｇｍのプラトー領域）挙動は、達成される平坦なｇｍのためであり、Ｖｇｓが変化するとき、それぞれのピーク値に近いままである。ｆＴのこれらの特性は、大信号パワーアンプの線形動作を達成するために望ましい特徴である。
図６は、中心ゲート長Ｌｇ２の関数として最大固有カットオフ周波数ｆＴ．ｍａｘを示す。固有カットオフ周波数ｆＴは、各Ｖｇｓに対して計算し、ピークｆＴを抽出した。図示するように、ｆＴ．ｍａｘは、中心ゲート長Ｌｇ２が低減するにつれて増大する。この増大は、ゲート容量が小さくなることによる。さらに、１８ｎｍバリアを有する提案ＨＥＭＴにおいて、２０％低いｆＴ．ｍａｘが観察され、その理由は、提案ＨＥＭＴでは、デバイス線形性の向上とｆＴ．ｍａｘの増大との間にトレードオフがあるためである。図６はまた、Ｌｇ２を０．１μｍ未満に縮小することにより、ｆＴ．ｍａｘの更なる増大が達成されるが、短チャネル効果がより深刻になることも示す。短チャネル効果を抑制するために、更にキャリア閉じ込めを改善し、Ｌｇ２とバリア厚さ（領域１５、１６及び１７）との比を最適化することが必要である。
図７は、従来のＨＥＭＴと、バックバリア層１１のある提案ＨＥＭＴ又はバックバリア層１１のない提案ＨＥＭＴとにおける中心ゲート長Ｌｇ２の関数としてのドレイン誘起障壁低下（ＤＩＢＬ：drain-induced barrier lowering）（Ｖｔｈ／Ｖｄｓとして定義され、シミュレーションでは１Ｖ及び１０ＶのＶｄｓを使用）の値を示す。ドレイン誘起障壁低下（ＤＩＢＬ）は、本来、デバイス動作に対して可能な限り低く維持する必要がある、相対的に高いドレイン電圧におけるトランジスタの閾値電圧の低下を指す、ＦＥＴにおける短チャネル効果である。バックバリア層１１のない提案ＨＥＭＴ構造では、ＤＩＢＬは、デルタドープ層１３によってもたらされる、バッファー層１２における伝導帯の低下により、従来のＨＥＭＴより深刻である。バックバリア層１１は、線形性を向上させることと、デルタドープ層１３が導入される場合の短チャネル効果を抑制することとのトレードオフを解決するために必須である。提案ＨＥＭＴにバックバリア層１１が導入されるため、短いゲートを有する提案ＨＥＭＴは、ＤＩＢＬのはるかに小さい値のみでなく、（図３に示す）サブスレッショルドスロープの著しい改善も示す。
より良好なキャリア閉じ込めとともに動作のより高い線形性を達成するために、意図的にドープされていないバッファー層１２の厚さとバックバリア層１１のドーピング密度との組合せが選択される。
図８は、デルタドープ層１３があるＨＥＭＴ及びデルタドープ層１３がないＨＥＭＴの相互コンダクタンスプロファイルを示す。比較の目的でバックバリア層１１は追加されていない。
意図的にドープされていない（ＵＩＤ）層１２が薄すぎ、及び／又はバックバリア層１１のドーピング密度が高すぎる場合、デルタドープ層１３の位置における伝導帯は、副チャネルを形成することなく引き上げられ、その結果、デバイス動作の線形性が不十分になる。一方、ＵＩＤ層１２が厚すぎ、及び／又はバックバリア層１１のドーピング密度が低すぎる場合、チャネルキャリア閉じ込めが不十分であるために、短チャネル効果がＨＥＭＴのデバイス性能に大きく影響を与える。幾つかの実施形態では、意図的にドープされていない層１２の厚さは、１００ｎｍ〜２００ｎｍから選択することができ、ｐ−ＧａＮバックバリア層１１におけるドーピング密度は、５×１０１６ｃｍ−３〜５×１０１７ｃｍ−３から選択することができる。
ＵＩＤチャネル層１４の厚さは、以下のように設計するべきである。ＵＩＤチャネル層１４の厚さが増大することにより、より広い領域の相互コンダクタンス（ｇｍ）が達成される。しかしながら、相互コンダクタンスｇｍプロファイルは、チャネル層１４の厚さが閾値厚さを超えて増大すると、平坦領域ではなく２ピーク挙動を示す傾向がある。場合により、チャネル層１４は、２０ｎｍ〜３０ｎｍの範囲にある可能性がある。それは、主チャネルと副チャネルとの間に比較的広いバリアが生成されることにより、２つのチャネルの間の連通を阻止する２チャネルデバイスがもたらされるためである。ＵＩＤチャネル層１４の好ましい厚さは、２０ｎｍ〜３０ｎｍで形成することができる。
デルタドープ層１３のドーピング密度もまた、デバイス線形性を向上させるために注意深く設計するべきである。デルタドープ密度が高すぎるか又は低すぎることにより、平坦領域ではなく２ピーク挙動がもたらされる。デルタドープ層１３のシートドーピング密度の好ましい範囲は、４×１０１２ｃｍ−２〜６×１０１２ｃｍ−２とすることができる。全体的に、線形性性能及びキャリア閉じ込めは、意図的にドープされていない層１２、ＵＩＤチャネル層１４の厚さと、バックバリア層１１及びデルタドープ層１３のドーピング密度との組合せによって決まる。
本発明の上記の実施形態は数多くの方法のいずれかにおいて実現することができる。例えば、それらの実施形態は、ハードウェア、ソフトウェア又はその組み合わせを用いて実現することができる。ソフトウェアにおいて実現されるとき、そのソフトウェアコードは、単一のコンピューター内に設けられるにしても、複数のコンピューター間に分散されるにしても、任意の適切なプロセッサ、又はプロセッサの集合体において実行することができる。そのようなプロセッサは集積回路として実現することができ、集積回路コンポーネント内に１つ以上のプロセッサが含まれる。しかしながら、プロセッサは、任意の適切な構成の回路を用いて実現することができる。
また、本発明の実施形態は方法として具現することができ、その一例が提供されてきた。その方法の一部として実行される動作は、任意の適切な方法において順序化することができる。したがって、例示的な実施形態において順次の動作として示される場合であっても、例示されるのとは異なる順序において動作が実行される実施形態を構成することもでき、異なる順序は、幾つかの動作を同時に実行することを含むことができる。
請求項要素を修飾するために特許請求の範囲において「第１の」、「第２の」のような序数の用語を使用することは、それだけで、或る請求項要素が別の請求項要素よりも優先度が高いこと、優位であること、若しくは上位にあることを暗示するのでも、又は方法の動作が実行される時間的な順序を暗示するのでもなく、請求項要素を区別するために、或る特定の名称を有する１つの請求項要素を（序数用語を使用しなければ）同じ名称を有する別の要素から区別するラベルとして単に使用される。

Claims (19)

  1. キャリア電荷を有するキャリアチャネルを形成する、第１のドープ層を含む半導体構造と、
    前記第１のドープ層の導電型に等しい導電型を有する第２のドープ層であって、前記第２のドープ層は、４×１０１９ｃｍ−３から６×１０１９ｃｍ−３までの範囲のｎ型ドーピング密度を有するデルタドーピング（δ−ドーピング）層である、前記第２のドープ層と、
    前記第２のドープ層を介して前記半導体構造に近接して配置されたバリア層であって、前記第２のドープ層の前記導電型とは反対の導電型を有する部分的にドープされた層を含む、バリア層と、
    前記キャリアチャネルにおける前記キャリア電荷を提供しかつ制御する一組の電極と
    を備えた、半導体デバイス。
  2. 前記第２のドープ層は、前記バリア層の前記部分的にドープされた層のドーピング密度より大きいｎ型ドーピング密度を有するデルタドーピング（δ−ドーピング）層である、
    請求項１に記載の半導体デバイス。
  3. 前記第２のドープ層は、前記第１のドープ層のドーピング密度より大きいｎ型ドーピング密度を有するデルタドーピング（δ−ドーピング）層である、
    請求項１に記載の半導体デバイス。
  4. 前記第１のドープ層の厚さは、前記第２のドープ層の厚さより大きい、
    請求項１に記載の半導体デバイス。
  5. 前記部分的にドープされた層の厚さは、前記第２のドープ層の厚さより大きい、
    請求項１に記載の半導体デバイス。
  6. 前記第２のドープ層は、１０ｎｍから３０ｎｍまでの範囲で前記キャリアチャネルの前記キャリア電荷から離れて配置されている、
    請求項１に記載の半導体デバイス。
  7. 前記キャリアチャネルは、２０ｎｍから３０ｎｍまでの範囲の厚さを有するアンドープチャネル層から形成されている、
    請求項１に記載の半導体デバイス。
  8. 前記バリア層における前記部分的にドープされた層のドーピング密度は、５×１０１６ｃｍ−３から５×１０１７ｃｍ−３までの範囲である、
    請求項１に記載の半導体デバイス。
  9. 前記バリア層は、１００ｎｍから２００ｎｍまでの範囲の厚さを有する意図的にドープされていない層を含み、該意図的にドープされていない層は、前記第２のドープ層と前記部分的にドープされた層との間に配置されている、
    請求項１に記載の半導体デバイス。
  10. 前記半導体構造は、
    前記キャリアチャネルを形成するアンドープチャネル層と、
    アンドープ最上部バリア層であって、前記第１のドープ層から前記キャリアチャネルに前記キャリア電荷を提供するために、該第１のドープ層が該アンドープ最上部バリア層間に配置されている、アンドープ最上部バリア層と
    を備えた、請求項１に記載の半導体デバイス。
  11. 前記アンドープチャネル層の材料及び前記第２のドープ層の材料は、同一の材料から形成されている、
    請求項１０に記載の半導体デバイス。
  12. 前記半導体構造は、ＩＩＩ−Ｖ族チャネル層と前記第１のドープ層を有するＩＩＩ−Ｖ族バリア層とを含む半導体ヘテロ構造であり、前記ＩＩＩ−Ｖ族バリア層のバンドキャップは、前記ＩＩＩ−Ｖ族チャネル層のバンドギャップより大きく、それにより、前記キャリア電荷は、前記ＩＩＩ−Ｖ族バリア層の前記第１のドープ層から前記ＩＩＩ−Ｖ族チャネル層に提供される、
    請求項１に記載の半導体デバイス。
  13. 前記ＩＩＩ−Ｖ族チャネル層の材料は、窒化ガリウム（ＧａＮ）及び窒化インジウムガリウム（ＩｎＧａＮ）のうちの一方又はそれらの組合せを含み、ＩＩＩ−Ｖ族バリア層の材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）のうちの１つ又はそれらの組合せを備えた、
    請求項１２に記載の半導体デバイス。
  14. チャネル層とキャリア電荷を提供する第１のバリア層とを含む半導体構造であって、前記チャネル層はアンドープ層であり、前記第１のバリア層は、アンドープバリア、第１のｎ型ドープバリア及び別のアンドープバリアからなる、半導体構造と、
    前記チャネルに隣接する第２のｎ型ドープ層であって、前記第２のｎ型ドープ層は、４×１０１９ｃｍ−３から６×１０１９ｃｍ−３までの範囲のｎ型ドーピング密度を有するデルタドーピング（δ−ドーピング）層である、前記第２のｎ型ドープ層と、
    前記第２のｎ型ドープ層を介して前記半導体構造に近接して配置された第２のバリア層であって、少なくとも部分的にｐ型ドープされた層を含む、第２のバリア層と、
    キャリアチャネルにおける前記キャリア電荷を制御する一組の電極と
    を備えた、半導体デバイス。
  15. チャネル層とキャリア電荷を提供する第１のバリア層とを含むＩＩＩ−Ｖ族半導体ヘテロ構造を選択することであって、前記チャネル層はアンドープ層であり、前記第１のバリア層は、アンドープバリア、第１のｎ型ドープバリア及び別のアンドープバリアからなり、前記第１のバリア層の材料のバンドギャップは、前記チャネル層の材料のバンドギャップより大きいように選択される、選択することと、
    前記チャネル層に隣接して第２のｎ型ドープ層を配置することであって、前記第２のｎ型ドープ層は、４×１０１９ｃｍ−３から６×１０１９ｃｍ−３までの範囲のｎ型ドーピング密度を有するデルタドーピング（δ−ドーピング）層である、前記第２のｎ型ドープ層を配置することと、
    前記第２のｎ型ドープ層を介して前記チャネル層に近接してＩＩＩ−Ｖ族半導体の第２のバリア層を選択することであって、該第２のバリア層は部分的にｐ型ドープされた層を含む、選択することと、
    キャリアチャネルにおける前記キャリア電荷を制御する一組の電極を提供することと
    を備えた、半導体デバイスを設計する方法。
  16. 前記第１のバリア層及び前記第２のバリア層の材料は、該第１のバリア層及び該第２のバリア層の格子定数と前記チャネル層の格子定数との間の格子不整合が、該チャネル層の前記格子定数のおよそ±１パーセントの範囲にあるように選択される、請求項１５に記載の方法。
  17. 前記第２のバリア層を支持する基板を、該基板の熱伝導率が前記チャネル層並びに前記第１のバリア層及び前記第２のバリア層の材料のうちの少なくとも１つより大きいように選択すること、
    を更に含む、請求項１５に記載の方法。
  18. 前記チャネル層は、第１の伝導帯端及び第２の伝導帯端を有し、平衡状態で、フェルミ準位からの前記第１の伝導帯端の距離は、該フェルミ準位からの前記第２の伝導帯端の距離より大きいように選択される、請求項１５に記載の方法。
  19. 前記第１の伝導帯端は、前記バリア層のうちの１つの伝導帯に接続され、前記第２の伝導帯端は、前記第２のｎ型ドープ層の伝導帯と接続される、請求項１８に記載の方法。
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